半导体器件及其制造方法
半导体器件及其制造方法
【专利摘要】本申请公开了一种半导体器件及其制造方法。一种示例方法可以包括：在半导体衬底上形成栅极和源/漏区；在所述源/漏区上外延生长牺牲源/漏；在半导体衬底上形成层间电介质层，并对其进行平坦化，以露出牺牲源/漏；以及去除至少一部分牺牲源/漏，并在去除所述至少一部分牺牲源/漏而形成的孔中填充导电材料。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种能够改进接触部形成的半导体器件及其制造方法。
【背景技术】
[0002]半导体器件在形成之后，需要形成接触部以便与外部进行电连接。但是，常规的接触部形成方法存在着一些问题。
[0003]具体地，图1(a)示出了一个示例半导体器件的剖面图。如图1(a)所示，该半导体器件包括在半导体衬底100中形成的两个单元器件，这两个单元器件例如通过浅沟槽隔离(STI) 101而彼此隔离。每一单元器件包括在半导体衬底100上形成的栅极102 (栅极102的侧面上形成有侧墙103)以及在半导体衬底100中位于栅极102两侧形成的源/漏区104。这种半导体器件在本领域中是公知的，存在多种方法来制造这种半导体器件，在此不再赘述。
[0004]为了实现与外部的电连接，需要制造到栅极102、源/漏区104的接触部。为此，优选地，进行硅化处理以在栅极102顶部以及源/漏区104顶部形成金属硅化物层105。然后，如图1(b)所示，淀积层间电介质层106。在层间电介质层106中，在与栅极102、源/漏区104相对应的位置处，通过一个刻蚀步骤形成接触孔，并以导电材料(通常采用W、TiN等)填充接触孔来形成接触部107-1和107-2。
[0005]但是，栅极102上的接触部107-2和源/漏区104上的接触部107_1具有不同的高度，因此相应接触孔的深度不同。这种不同深度接触孔的刻蚀和填充是困难的。
[0006]因此，需要一种新颖的半导体器件及其制造方法，其中能够改进接触部的形成。
【发明内容】
[0007]本公开的目的在于提供一种半导体器件及其制造方法。
[0008]根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在半导体衬底上形成栅极和源/漏区；在所述源/漏区上外延生长牺牲源/漏；在半导体衬底上形成层间电介质层，并对其进行平坦化，以露出牺牲源/漏；以及去除至少一部分牺牲源/漏，并在去除所述至少一部分牺牲源/漏而形成的孔中填充导电材料。
[0009]根据本公开的另一方面，提供了一种半导体器件，包括:半导体衬底；在半导体衬底上形成的栅极和源/漏区；对准于源/漏区且覆盖范围基本上与源/漏区一致的接触栓塞，其中，所述接触栓塞与栅极的顶面持平。
[0010]根据本公开的实施例，通过对准于源/漏区外延生长牺牲源/漏，并最终代之以接触栓塞，使得源/漏区的高度得以“提升”至与栅极的高度相同。这样，可以简化随后形成到栅极和源/漏区的接触部时的工艺。此外，形成的接触栓塞的覆盖范围与源/漏区的覆盖范围基本上一致，可以降低因接触栓塞引起的寄生电容。
[0011]另外，根据本公开的实施例，可以对层间电介质层、接触栓塞所用的导电材料和/或栅极中的栅导体材料，采用带应力的材料，以进一步改善器件性能。
【专利附图】
【附图说明】
[0012]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0013]图1示出了根据现有技术的半导体器件接触部形成的示意图；
[0014]图2示出了根据本公开实施例的半导体器件接触部形成的示意图；以及
[0015]图3-6示出了根据本公开实施例的半导体器件接触部形成改进例的示意图。
【具体实施方式】
[0016]以下，通过附图中示出的具体实施例来描述本公开。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0017]在附图中示出了根据本公开实施例的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0018]本公开的基本思想在于:在半导体器件所形成于的半导体衬底的有源区(限定了半导体器件的源/漏区)上，通过外延生成形成牺牲源/漏。通过牺牲源/漏，来弥补源/漏区与栅极之间的高度差。随后，去除牺牲源/漏并代之以导电材料，优选地接着进行平坦化处理，形成接触栓塞，从而使得栅极与源/漏区上形成的接触栓塞高度相同，这有利于后续接触部的形成。此外，由于外延生长选择性地在半导体材料(有源区)上进行(而不在围绕有源区的电介质如STI上进行)，从而形成的接触栓塞的覆盖范围与源/漏区的覆盖范围基本上一致，因此可以降低因接触栓塞引起的寄生电容。
[0019]由于半导体器件中各单元器件之间通常通过例如浅沟槽隔离(STI)这样的结构而彼此隔离，因此牺牲源/漏自对准于半导体器件的有源区。这是因为外延生长在晶体材料上进行，有源区通常为晶体材料如Si等但隔离结构如STI等通常不是晶体材料。为了更好地限定牺牲源/漏，可以在栅极侧墙的外侧形成外侧墙，该外侧墙与栅极侧墙分开。例如，该外侧墙可以位于相应单元器件的外围位置处，例如处于有源区端部处，从而该单元器件的源/漏区基本上位于该外侧墙与栅极侧墙之间。这样，在外延生长过程中，由于栅极侧墙和外侧墙的限制作用，可以确保牺牲源/漏生长于器件的源/漏区上。
[0020]图2示意性示出了根据本公开实施例的半导体器件制造方法各步骤中得到的结构的相应视图。
[0021]如图2(a)所示，根据常规技术制造了半导体器件。该半导体器件包括在半导体衬底1000中形成的两个单元器件，这两个单元器件例如通过浅沟槽隔离(STI) 1001而彼此隔离。每一单元器件包括在半导体衬底1000上形成的栅极1002(栅极1002的侧面上形成有侧墙1003)以及在半导体衬底1000中位于栅极1002两侧形成的源/漏区1004。
[0022]这里需要指出的是，在该实施例中，半导体器件包括两个单元器件。但是本公开并不局限于此。例如，本公开可以适用于包括更多单元器件的半导体器件，或者可以适用于仅包括一个单元器件的半导体器件。在本公开中，为了说明本公开在互补金属氧化物半导体(CMOS)领域中的应用，假设图2(a)中所示的两个单元器件分别为η型器件和P型器件。例如，图2(a)中左侧的单元器件为η型器件，图2(b)中右侧的单元器件为P型器件。
[0023]为了方便说明，假设所述半导体器件以Si为基础材料。例如，半导体衬底1000包括体Si，STI 1001包括SiO2，栅极1002包括SiO2的栅介质层和多晶硅的栅导体层，侧墙1003包括氮化物(如Si3N4)。当然，本公开并不局限于此。例如，半导体衬底1000可以包括各种其他半导体材料如Ge、SiGe、GaN等，栅极1002也可以包括高K栅介质层和金属栅导体层。
[0024]优选地，为了在以下处理中保护栅极1002，还在栅极1002顶部形成保护帽1005。例如，该保护帽1005可以与侧墙1003 —样由氮化物构成。
[0025]图2(a)中所示的半导体器件本身对于本领域技术人员而言是公知的，且存在多种方法来制造这种半导体器件，在此不再赘述。
[0026]在该实施例中，为了更好地限定牺牲源/漏，优选地形成外侧墙。具体地，首先如图2(b)所示，先在栅极侧墙1003侧面上形成牺牲侧墙1006，然后再在牺牲侧墙1006的侧面上形成外侧墙1007。例如，牺牲侧墙1006可以包括氧化物如SiO2等，外侧墙1007可以包括氮化物。这里需要指出的是，在此为了以下处理的方便，选择外侧墙1007的材料与栅极侧墙1003的材料相同(在该实施例中，为氮化物)，但是也可以选择外侧墙1007的材料不同于栅极侧墙1003的材料。接下来，如图2(c)所示，例如通过选择性刻蚀等方式去除牺牲侧墙1006，这样就留下了彼此相分开的栅极侧墙1003和外侧墙1007。
[0027]图2((^ )示出了图2(c)中所示结构的顶视图。如图2((^ )所示，在半导体衬底1000上，有源区(限定了源/漏区1004)被STI 1001所包围。栅极1002侧面上形成有栅极侧墙1003，而在栅极侧墙`1003外侧与栅极侧墙1003相距一定距离处形成有外侧墙1007。在该实施例中，外侧墙1007位于单元器件的外围位置处。特别是在图中的水平方向(栅长的方向)，外侧墙1007可以位于有源区的端部。因此，源/漏区1004基本上处于栅极侧墙1003与外侧墙1007之间。
[0028]接下来，如图2(d)所示，在图2(c)所示的结构上外延生长牺牲源/漏1008。根据图2(c')的顶视图可以看出，器件中有源区(限定了源/漏区1004)露出在外，因此外延生长在有源区上进行。而其他区域基本上被STI 1001覆盖，因此不会发生外延生长。结果，如图2(d')中的顶视图所示，所生长的牺牲源/漏1008自对准于源/漏区1004，且基本上与源/漏区1004完全重叠。牺牲源/漏1008的材料可以选择为能够有效地在半导体衬底1000上外延生长的材料。例如，在半导体衬底1000为Si衬底时，牺牲源/漏1008的材料也可以包括Si，或者可以包括其他半导体材料如SiGe、SiC等。
[0029]然后，如图2(e)和2(e')所示，可以淀积层间电介质(ILD)层1009。ILD层1009例如可以包括Si02、Si0C等电介质材料。接着，可以进行平坦化处理如化学机械抛光(CMP)，使得整个器件的表面变得平坦，并且露出牺牲源/漏1008。这样，随后可以对牺牲源/漏1008进行替换处理。
[0030]从图2(e)和2(e')中可以看到，通过这种平坦化处理，还去除了用于保护作用的保护帽1005，露出了栅极1002。在此，优选地可以应用替代栅工艺。具体来说，例如原先形成的栅极1002包括SiO2的栅介质层和多晶硅的栅导体层。在图2(e)所示的平坦化步骤之后，去除SiO2的栅介质层和多晶硅的栅导体层，并依次淀积高K栅介质层和金属栅电极层，然后进行构图，以形成最终的栅堆叠。优选地，在高K栅介质层和金属栅电极层之间还可以形成功函数调节层。这种替代栅工艺本身在本领域中是公知的，在此不再详细描述。
[0031]接下来，如图2(f)和2(f')所示，通过选择性刻蚀，例如通过HF溶液，去除牺牲源/漏1008。在图2(f)和2 (f')中，示出了牺牲源/漏1008被完全去除，从而露出之下的源/漏区1004的情况。但是，本公开不限于此。例如，牺牲源/漏1008也可以只被去除一部分，从而留下一定厚度的牺牲源/漏。所述厚度可以根据器件性能优化来确定。具体来说，留下的牺牲源/漏在如随后所述的硅化处理中，可以有助于形成较厚的金属硅化物，从而降低接触电阻。或者，可以进行深刻蚀进入到源/漏区1004中。
[0032]然后，如图2(g)和2(g')所示，在由于对牺牲源/漏1008的选择性刻蚀而得到的孔中，填充导电材料如金属等，以形成与源/漏区1004电连接的接触栓塞1010。这种填充例如可以通过先淀积一层导电材料，然后进行平坦化来完成。
[0033]由于接触栓塞1010是通过填充将自对准于源/漏区、且与源/漏区基本上完全重叠的牺牲源/漏区去除而留下的孔来实现的，因此接触栓塞1010也自对准于源/漏区，且覆盖范围基本上与源/漏区一致。特别是，在栅宽方向上(图中竖直方向)，接触栓塞的尺寸可以与源/漏区的尺寸一致；而在栅长方向上(图中水平方向)，接触栓塞的尺寸可以小于等于源/漏区的尺寸。另外，还可以通过外侧墙1007来调节接触栓塞的尺寸。
[0034]优选地，为了改善电学性能，在填充导电材料之前，可以先进行金属硅化处理，以在由于牺牲源/漏1008的去除而形成的孔的底部，形成金属硅化物(图中未示出)。具体地，例如可以淀积一层金属膜如Ni膜，然后进行退火，使得该金属膜与源/漏区1004中的Si元素(或者，在仍留有一部分牺牲源/漏1008的情况下，与牺牲源/漏1008中的Si元素)发生硅化反应，从而生成金属硅化物。之后，去除未反应的金属膜。
[0035]从图2(g)可以看出，现在器件的表面保持平坦。具体地，栅极1002和源/漏区的接触栓塞1010(另外，侧墙1003、1007以及层间电介质层1009)的高度相同。这样，在随后的处理中，可以容易地形成栅极1002和源/漏区1004的与外部的接触部。例如，可以在图2 (g)所述的结构上淀积另一电介质层，并在该另一电介质层中与栅极1002和源/漏区1004相对应的位置处，刻蚀接触孔并填充接触孔以形成接触部。由于当前栅极1002和源/漏区1004(其高度被接触栓塞1010提升)同高，因此在所述另一电介质层中只需刻蚀相同深度的接触孔，这大大简化了工艺。
[0036]优选地，在以上图2(e)和2(e')所示的步骤中，并不简单地形成如SiO2之类的ILD层，而是形成带有应力的电介质层如Si3N4,以进一步提升器件性能。
[0037]在图3(a)和3(a')中，示出了这样的示例。其中，对于左侧的η型器件，可以形成带拉应力的电介质层1009-1 ;而对于右侧的P型器件，可以形成带压应力的电介质层
1009-2。例如，这可以通过如下方法来完成。首先，在右侧的P型器件区域上覆盖一层光刻胶，并在左侧的η型器件区域上淀积带拉应力的电介质层1009-1 ;然后去除右侧P型器件区域上的光刻胶，并在左侧η型器件区域上形成光刻胶，并在右侧P型器件区域上淀积带压应力的电介质层1009-2 ;最后进行平坦化处理，以露出牺牲源/漏1008。
[0038]根据本公开的一个实施例，带有拉应力的电介质材料可以包括带拉应力的金属氧化物如Al2O3、ZrO2、CrO2。根据本公开的另一实施例,并非直接淀积电介质层,而是首先淀积金属如Al、Cr和Zr等，然后对其进行氧化，以形成带拉应力的氧化物电介质层。
[0039]根据本公开的一个实施例，带有压应力的电介质材料可以包括带压应力的金属氧化物如Ta2O5, Zr02。根据本公开的另一实施例，并非直接淀积电介质层，而是首先淀积金属如Ta和Zr等，然后对其进行氧化，以形成带压应力的氧化物电介质层。
[0040]优选地，在图2(d)和2(d')所示的牺牲源/漏的生长步骤之后，可以去除外侧墙1007。另外，也可以去除栅极侧墙1003。当然，在去除栅极侧墙1003的情况下，为了保护栅极1002，可以在栅极1002的侧面上留有侧墙1003的薄壁。在去除了侧墙之后，再形成ILD层 1009。
[0041]在图4(a)和4(a')中，示出了这样的示例。其中，栅极侧墙1003和外侧墙1007均被去除，因此它们相应的位置处均被填充以ILD层的材料。为了图示的方便，图4中并没有示出栅极1002侧面上保留的侧墙1003的薄壁。在图4所示的示例中，还针对η型器件和P型器件分别形成了带拉应力的ILD层1009-1和带压应力的ILD层1009-2。
[0042]这里需要指出的是，尽管图4中示出了去除侧墙以及形成带应力ILD层两种措施相结合使用的示例，但是本公开并不限于此。这两种措施可以单独使用。
[0043]优选地，在以上图2(g)和2(g')所示的步骤中，并不简单地填充如金属之类的导电材料，而是形成带有应力的导电材料，以进一步提升器件性能。
[0044]在图5(a)和5(a')中，示出了这样的示例。其中，对于左侧的η型器件，可以形成带拉应力的接触栓塞1010-1 ;而对于右侧的P型器件，可以形成带压应力的接触栓塞
1010-2。例如，能够提供拉应力的导电材料包括Al、Cr、Zr等金属，能够提供压应力的导电材料包括Ta、Zr等金属。在图5所示的示例中，还去除了侧墙，且针对η型器件和ρ型器件分别形成了带拉应力的ILD层1009-1和带压应力的ILD层1009-2。
[0045]这里需要指出的是，尽管图5中示出了去除侧墙、形成带应力ILD层以及形成带应力接触栓塞三种措施相结合使用的示例，但是本公开并不限于此。这三种措施可以单独使用。
[0046]优选地，在如图2(g)和2(g')形成接触栓塞之后，可以进行替代栅处理。例如，将原先形成的栅极1002(例如，包括SiO2的栅介质层和多晶硅的栅导体层，图中未明确示出栅极1002的构造)去除，并依次形成高K栅介质层(如，HfO2、HfSiONx等)和金属栅导体层。更优选地，在高K栅介质层和金属栅导体层之间还形成功函数调节层。然后，对它们进行构图，以形成最终的栅堆叠。
[0047]在此，优选地，栅导体层可以包括带应力的导电材料。具体地，对于η型器件，栅导体层可以施加拉应力，比如TiAlN，W材料；而对于ρ型器件，栅导体层可以施加压应力，比如TiN材料。
[0048]在图6(a)和6(a')中，示出了这样的示例。其中，对于左侧的η型器件，可以形成带拉应力的栅极1002-1 (具体地，形成带拉应力的栅导体层)；而对于右侧的P型器件，可以形成带压应力的栅极1002-2 (具体地，形成带压应力的栅导体层)。在图6所示的示例中，还去除了侧墙，针对η型器件和ρ型器件分别形成了带拉应力的ILD层1009-1和带压应力的ILD层1009-2，且针对η型器件和ρ型器件分别形成了带拉应力的接触栓塞1010-1和带压应力的接触栓塞1010-2。[0049]这里需要指出的是，尽管图6中示出了去除侧墙、形成带应力ILD层、形成带应力接触栓塞以及形成带应力栅极四种措施相结合使用的示例，但是本公开并不限于此。这四种措施可以单独使用。
[0050]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
[0051]以上参照本公开的实施例对本公开予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【权利要求】
1.一种制造半导体器件的方法，包括: 在半导体衬底上形成栅极和源/漏区； 在所述源/漏区上外延生长牺牲源/漏； 在半导体衬底上形成层间电介质层，并对其进行平坦化，以露出牺牲源/漏；以及去除至少一部分牺牲源/漏，并在去除所述至少一部分牺牲源/漏而形成的孔中填充导电材料。
2.根据 权利要求1所述的方法，其中，所述栅极的侧面上形成有栅极侧墙，且该方法进一步包括: 在所述栅极侧墙的外侧与栅极侧墙分开而形成外侧墙，其中所述栅极侧墙与所述外侧墙限定外延生长的范围。
3.根据权利要求2所述的方法，其中，通过如下步骤形成外侧墙: 在栅极侧墙的侧面上形成牺牲侧墙； 在牺牲侧墙的侧面上形成外侧墙；以及 去除牺牲侧墙。
4.根据权利要求1所述的方法，其中，在去除牺牲源/漏之后且在填充导电材料之前，该方法进一步包括: 进行硅化处理，以在所述孔的底部形成金属硅化物。
5.根据权利要求1所述的方法，其中，所述层间电介质层施加应力， 其中对于η型器件，所述应力为拉应力；对于P型器件,所述应力为压应力。
6.根据权利要求5所述的方法，其中，施加拉应力的层间电介质层包括A1203、ZrO2和CrO2 之一； 施加压应力的层间电介质层包括TaO2和ZrO2之一。
7.根据权利要求1所述的方法，其中，在外延生长牺牲源/漏之后且在形成层间电介质层之前，该方法进一步包括: 去除外侧墙以及栅极侧墙远离栅极侧面的一部分。
8.根据权利要求1所述的方法，其中，填充的导电材料施加应力， 其中对于η型器件，所述应力为拉应力；对于P型器件,所述应力为压应力。
9.根据权利要求8所述的方法，其中， 施加拉应力的导电材料包括Al、Zr和Cr之一； 施加压应力的导电材料包括Ta和Zr之一。
10.根据权利要求1所述的方法，其中，在所述平坦化步骤之后，该方法进一步包括: 去除栅极； 在所述栅极的位置处，形成新的栅堆叠，所述栅堆叠包括栅介质层和栅导体层。
11.根据权利要求10所述的方法，其中，所述栅导体层施加应力， 其中对于η型器件，所述应力为拉应力；对于P型器件,所述应力为压应力。
12.—种半导体器件，包括: 半导体衬底； 在半导体衬底上形成的栅极和源/漏区； 对准于源/漏区且覆盖范围基本上与源/漏区一致的接触栓塞，其中，所述接触栓塞与栅极的顶面持平。
13.根据权利要求12所述的半导体器件，其中，在栅宽方向上，接触栓塞的尺寸与源/漏区一致；而在栅长方向 上，接触栓塞的尺寸小于等于源/漏区。
【文档编号】H01L21/60GK103681382SQ201210333073
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】钟汇才, 梁擎擎, 赵超 申请人:中国科学院微电子研究所
【专利摘要】本申请公开了一种半导体器件及其制造方法。一种示例方法可以包括：在半导体衬底上形成栅极和源/漏区；在所述源/漏区上外延生长牺牲源/漏；在半导体衬底上形成层间电介质层，并对其进行平坦化，以露出牺牲源/漏；以及去除至少一部分牺牲源/漏，并在去除所述至少一部分牺牲源/漏而形成的孔中填充导电材料。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种能够改进接触部形成的半导体器件及其制造方法。
【背景技术】
[0002]半导体器件在形成之后，需要形成接触部以便与外部进行电连接。但是，常规的接触部形成方法存在着一些问题。
[0003]具体地，图1(a)示出了一个示例半导体器件的剖面图。如图1(a)所示，该半导体器件包括在半导体衬底100中形成的两个单元器件，这两个单元器件例如通过浅沟槽隔离(STI) 101而彼此隔离。每一单元器件包括在半导体衬底100上形成的栅极102 (栅极102的侧面上形成有侧墙103)以及在半导体衬底100中位于栅极102两侧形成的源/漏区104。这种半导体器件在本领域中是公知的，存在多种方法来制造这种半导体器件，在此不再赘述。
[0004]为了实现与外部的电连接，需要制造到栅极102、源/漏区104的接触部。为此，优选地，进行硅化处理以在栅极102顶部以及源/漏区104顶部形成金属硅化物层105。然后，如图1(b)所示，淀积层间电介质层106。在层间电介质层106中，在与栅极102、源/漏区104相对应的位置处，通过一个刻蚀步骤形成接触孔，并以导电材料(通常采用W、TiN等)填充接触孔来形成接触部107-1和107-2。
[0005]但是，栅极102上的接触部107-2和源/漏区104上的接触部107_1具有不同的高度，因此相应接触孔的深度不同。这种不同深度接触孔的刻蚀和填充是困难的。
[0006]因此，需要一种新颖的半导体器件及其制造方法，其中能够改进接触部的形成。
【发明内容】
[0007]本公开的目的在于提供一种半导体器件及其制造方法。
[0008]根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在半导体衬底上形成栅极和源/漏区；在所述源/漏区上外延生长牺牲源/漏；在半导体衬底上形成层间电介质层，并对其进行平坦化，以露出牺牲源/漏；以及去除至少一部分牺牲源/漏，并在去除所述至少一部分牺牲源/漏而形成的孔中填充导电材料。
[0009]根据本公开的另一方面，提供了一种半导体器件，包括:半导体衬底；在半导体衬底上形成的栅极和源/漏区；对准于源/漏区且覆盖范围基本上与源/漏区一致的接触栓塞，其中，所述接触栓塞与栅极的顶面持平。
[0010]根据本公开的实施例，通过对准于源/漏区外延生长牺牲源/漏，并最终代之以接触栓塞，使得源/漏区的高度得以“提升”至与栅极的高度相同。这样，可以简化随后形成到栅极和源/漏区的接触部时的工艺。此外，形成的接触栓塞的覆盖范围与源/漏区的覆盖范围基本上一致，可以降低因接触栓塞引起的寄生电容。
[0011]另外，根据本公开的实施例，可以对层间电介质层、接触栓塞所用的导电材料和/或栅极中的栅导体材料，采用带应力的材料，以进一步改善器件性能。
【专利附图】
【附图说明】
[0012]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0013]图1示出了根据现有技术的半导体器件接触部形成的示意图；
[0014]图2示出了根据本公开实施例的半导体器件接触部形成的示意图；以及
[0015]图3-6示出了根据本公开实施例的半导体器件接触部形成改进例的示意图。
【具体实施方式】
[0016]以下，通过附图中示出的具体实施例来描述本公开。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0017]在附图中示出了根据本公开实施例的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0018]本公开的基本思想在于:在半导体器件所形成于的半导体衬底的有源区(限定了半导体器件的源/漏区)上，通过外延生成形成牺牲源/漏。通过牺牲源/漏，来弥补源/漏区与栅极之间的高度差。随后，去除牺牲源/漏并代之以导电材料，优选地接着进行平坦化处理，形成接触栓塞，从而使得栅极与源/漏区上形成的接触栓塞高度相同，这有利于后续接触部的形成。此外，由于外延生长选择性地在半导体材料(有源区)上进行(而不在围绕有源区的电介质如STI上进行)，从而形成的接触栓塞的覆盖范围与源/漏区的覆盖范围基本上一致，因此可以降低因接触栓塞引起的寄生电容。
[0019]由于半导体器件中各单元器件之间通常通过例如浅沟槽隔离(STI)这样的结构而彼此隔离，因此牺牲源/漏自对准于半导体器件的有源区。这是因为外延生长在晶体材料上进行，有源区通常为晶体材料如Si等但隔离结构如STI等通常不是晶体材料。为了更好地限定牺牲源/漏，可以在栅极侧墙的外侧形成外侧墙，该外侧墙与栅极侧墙分开。例如，该外侧墙可以位于相应单元器件的外围位置处，例如处于有源区端部处，从而该单元器件的源/漏区基本上位于该外侧墙与栅极侧墙之间。这样，在外延生长过程中，由于栅极侧墙和外侧墙的限制作用，可以确保牺牲源/漏生长于器件的源/漏区上。
[0020]图2示意性示出了根据本公开实施例的半导体器件制造方法各步骤中得到的结构的相应视图。
[0021]如图2(a)所示，根据常规技术制造了半导体器件。该半导体器件包括在半导体衬底1000中形成的两个单元器件，这两个单元器件例如通过浅沟槽隔离(STI) 1001而彼此隔离。每一单元器件包括在半导体衬底1000上形成的栅极1002(栅极1002的侧面上形成有侧墙1003)以及在半导体衬底1000中位于栅极1002两侧形成的源/漏区1004。
[0022]这里需要指出的是，在该实施例中，半导体器件包括两个单元器件。但是本公开并不局限于此。例如，本公开可以适用于包括更多单元器件的半导体器件，或者可以适用于仅包括一个单元器件的半导体器件。在本公开中，为了说明本公开在互补金属氧化物半导体(CMOS)领域中的应用，假设图2(a)中所示的两个单元器件分别为η型器件和P型器件。例如，图2(a)中左侧的单元器件为η型器件，图2(b)中右侧的单元器件为P型器件。
[0023]为了方便说明，假设所述半导体器件以Si为基础材料。例如，半导体衬底1000包括体Si，STI 1001包括SiO2，栅极1002包括SiO2的栅介质层和多晶硅的栅导体层，侧墙1003包括氮化物(如Si3N4)。当然，本公开并不局限于此。例如，半导体衬底1000可以包括各种其他半导体材料如Ge、SiGe、GaN等，栅极1002也可以包括高K栅介质层和金属栅导体层。
[0024]优选地，为了在以下处理中保护栅极1002，还在栅极1002顶部形成保护帽1005。例如，该保护帽1005可以与侧墙1003 —样由氮化物构成。
[0025]图2(a)中所示的半导体器件本身对于本领域技术人员而言是公知的，且存在多种方法来制造这种半导体器件，在此不再赘述。
[0026]在该实施例中，为了更好地限定牺牲源/漏，优选地形成外侧墙。具体地，首先如图2(b)所示，先在栅极侧墙1003侧面上形成牺牲侧墙1006，然后再在牺牲侧墙1006的侧面上形成外侧墙1007。例如，牺牲侧墙1006可以包括氧化物如SiO2等，外侧墙1007可以包括氮化物。这里需要指出的是，在此为了以下处理的方便，选择外侧墙1007的材料与栅极侧墙1003的材料相同(在该实施例中，为氮化物)，但是也可以选择外侧墙1007的材料不同于栅极侧墙1003的材料。接下来，如图2(c)所示，例如通过选择性刻蚀等方式去除牺牲侧墙1006，这样就留下了彼此相分开的栅极侧墙1003和外侧墙1007。
[0027]图2((^ )示出了图2(c)中所示结构的顶视图。如图2((^ )所示，在半导体衬底1000上，有源区(限定了源/漏区1004)被STI 1001所包围。栅极1002侧面上形成有栅极侧墙1003，而在栅极侧墙`1003外侧与栅极侧墙1003相距一定距离处形成有外侧墙1007。在该实施例中，外侧墙1007位于单元器件的外围位置处。特别是在图中的水平方向(栅长的方向)，外侧墙1007可以位于有源区的端部。因此，源/漏区1004基本上处于栅极侧墙1003与外侧墙1007之间。
[0028]接下来，如图2(d)所示，在图2(c)所示的结构上外延生长牺牲源/漏1008。根据图2(c')的顶视图可以看出，器件中有源区(限定了源/漏区1004)露出在外，因此外延生长在有源区上进行。而其他区域基本上被STI 1001覆盖，因此不会发生外延生长。结果，如图2(d')中的顶视图所示，所生长的牺牲源/漏1008自对准于源/漏区1004，且基本上与源/漏区1004完全重叠。牺牲源/漏1008的材料可以选择为能够有效地在半导体衬底1000上外延生长的材料。例如，在半导体衬底1000为Si衬底时，牺牲源/漏1008的材料也可以包括Si，或者可以包括其他半导体材料如SiGe、SiC等。
[0029]然后，如图2(e)和2(e')所示，可以淀积层间电介质(ILD)层1009。ILD层1009例如可以包括Si02、Si0C等电介质材料。接着，可以进行平坦化处理如化学机械抛光(CMP)，使得整个器件的表面变得平坦，并且露出牺牲源/漏1008。这样，随后可以对牺牲源/漏1008进行替换处理。
[0030]从图2(e)和2(e')中可以看到，通过这种平坦化处理，还去除了用于保护作用的保护帽1005，露出了栅极1002。在此，优选地可以应用替代栅工艺。具体来说，例如原先形成的栅极1002包括SiO2的栅介质层和多晶硅的栅导体层。在图2(e)所示的平坦化步骤之后，去除SiO2的栅介质层和多晶硅的栅导体层，并依次淀积高K栅介质层和金属栅电极层，然后进行构图，以形成最终的栅堆叠。优选地，在高K栅介质层和金属栅电极层之间还可以形成功函数调节层。这种替代栅工艺本身在本领域中是公知的，在此不再详细描述。
[0031]接下来，如图2(f)和2(f')所示，通过选择性刻蚀，例如通过HF溶液，去除牺牲源/漏1008。在图2(f)和2 (f')中，示出了牺牲源/漏1008被完全去除，从而露出之下的源/漏区1004的情况。但是，本公开不限于此。例如，牺牲源/漏1008也可以只被去除一部分，从而留下一定厚度的牺牲源/漏。所述厚度可以根据器件性能优化来确定。具体来说，留下的牺牲源/漏在如随后所述的硅化处理中，可以有助于形成较厚的金属硅化物，从而降低接触电阻。或者，可以进行深刻蚀进入到源/漏区1004中。
[0032]然后，如图2(g)和2(g')所示，在由于对牺牲源/漏1008的选择性刻蚀而得到的孔中，填充导电材料如金属等，以形成与源/漏区1004电连接的接触栓塞1010。这种填充例如可以通过先淀积一层导电材料，然后进行平坦化来完成。
[0033]由于接触栓塞1010是通过填充将自对准于源/漏区、且与源/漏区基本上完全重叠的牺牲源/漏区去除而留下的孔来实现的，因此接触栓塞1010也自对准于源/漏区，且覆盖范围基本上与源/漏区一致。特别是，在栅宽方向上(图中竖直方向)，接触栓塞的尺寸可以与源/漏区的尺寸一致；而在栅长方向上(图中水平方向)，接触栓塞的尺寸可以小于等于源/漏区的尺寸。另外，还可以通过外侧墙1007来调节接触栓塞的尺寸。
[0034]优选地，为了改善电学性能，在填充导电材料之前，可以先进行金属硅化处理，以在由于牺牲源/漏1008的去除而形成的孔的底部，形成金属硅化物(图中未示出)。具体地，例如可以淀积一层金属膜如Ni膜，然后进行退火，使得该金属膜与源/漏区1004中的Si元素(或者，在仍留有一部分牺牲源/漏1008的情况下，与牺牲源/漏1008中的Si元素)发生硅化反应，从而生成金属硅化物。之后，去除未反应的金属膜。
[0035]从图2(g)可以看出，现在器件的表面保持平坦。具体地，栅极1002和源/漏区的接触栓塞1010(另外，侧墙1003、1007以及层间电介质层1009)的高度相同。这样，在随后的处理中，可以容易地形成栅极1002和源/漏区1004的与外部的接触部。例如，可以在图2 (g)所述的结构上淀积另一电介质层，并在该另一电介质层中与栅极1002和源/漏区1004相对应的位置处，刻蚀接触孔并填充接触孔以形成接触部。由于当前栅极1002和源/漏区1004(其高度被接触栓塞1010提升)同高，因此在所述另一电介质层中只需刻蚀相同深度的接触孔，这大大简化了工艺。
[0036]优选地，在以上图2(e)和2(e')所示的步骤中，并不简单地形成如SiO2之类的ILD层，而是形成带有应力的电介质层如Si3N4,以进一步提升器件性能。
[0037]在图3(a)和3(a')中，示出了这样的示例。其中，对于左侧的η型器件，可以形成带拉应力的电介质层1009-1 ;而对于右侧的P型器件，可以形成带压应力的电介质层
1009-2。例如，这可以通过如下方法来完成。首先，在右侧的P型器件区域上覆盖一层光刻胶，并在左侧的η型器件区域上淀积带拉应力的电介质层1009-1 ;然后去除右侧P型器件区域上的光刻胶，并在左侧η型器件区域上形成光刻胶，并在右侧P型器件区域上淀积带压应力的电介质层1009-2 ;最后进行平坦化处理，以露出牺牲源/漏1008。
[0038]根据本公开的一个实施例，带有拉应力的电介质材料可以包括带拉应力的金属氧化物如Al2O3、ZrO2、CrO2。根据本公开的另一实施例,并非直接淀积电介质层,而是首先淀积金属如Al、Cr和Zr等，然后对其进行氧化，以形成带拉应力的氧化物电介质层。
[0039]根据本公开的一个实施例，带有压应力的电介质材料可以包括带压应力的金属氧化物如Ta2O5, Zr02。根据本公开的另一实施例，并非直接淀积电介质层，而是首先淀积金属如Ta和Zr等，然后对其进行氧化，以形成带压应力的氧化物电介质层。
[0040]优选地，在图2(d)和2(d')所示的牺牲源/漏的生长步骤之后，可以去除外侧墙1007。另外，也可以去除栅极侧墙1003。当然，在去除栅极侧墙1003的情况下，为了保护栅极1002，可以在栅极1002的侧面上留有侧墙1003的薄壁。在去除了侧墙之后，再形成ILD层 1009。
[0041]在图4(a)和4(a')中，示出了这样的示例。其中，栅极侧墙1003和外侧墙1007均被去除，因此它们相应的位置处均被填充以ILD层的材料。为了图示的方便，图4中并没有示出栅极1002侧面上保留的侧墙1003的薄壁。在图4所示的示例中，还针对η型器件和P型器件分别形成了带拉应力的ILD层1009-1和带压应力的ILD层1009-2。
[0042]这里需要指出的是，尽管图4中示出了去除侧墙以及形成带应力ILD层两种措施相结合使用的示例，但是本公开并不限于此。这两种措施可以单独使用。
[0043]优选地，在以上图2(g)和2(g')所示的步骤中，并不简单地填充如金属之类的导电材料，而是形成带有应力的导电材料，以进一步提升器件性能。
[0044]在图5(a)和5(a')中，示出了这样的示例。其中，对于左侧的η型器件，可以形成带拉应力的接触栓塞1010-1 ;而对于右侧的P型器件，可以形成带压应力的接触栓塞
1010-2。例如，能够提供拉应力的导电材料包括Al、Cr、Zr等金属，能够提供压应力的导电材料包括Ta、Zr等金属。在图5所示的示例中，还去除了侧墙，且针对η型器件和ρ型器件分别形成了带拉应力的ILD层1009-1和带压应力的ILD层1009-2。
[0045]这里需要指出的是，尽管图5中示出了去除侧墙、形成带应力ILD层以及形成带应力接触栓塞三种措施相结合使用的示例，但是本公开并不限于此。这三种措施可以单独使用。
[0046]优选地，在如图2(g)和2(g')形成接触栓塞之后，可以进行替代栅处理。例如，将原先形成的栅极1002(例如，包括SiO2的栅介质层和多晶硅的栅导体层，图中未明确示出栅极1002的构造)去除，并依次形成高K栅介质层(如，HfO2、HfSiONx等)和金属栅导体层。更优选地，在高K栅介质层和金属栅导体层之间还形成功函数调节层。然后，对它们进行构图，以形成最终的栅堆叠。
[0047]在此，优选地，栅导体层可以包括带应力的导电材料。具体地，对于η型器件，栅导体层可以施加拉应力，比如TiAlN，W材料；而对于ρ型器件，栅导体层可以施加压应力，比如TiN材料。
[0048]在图6(a)和6(a')中，示出了这样的示例。其中，对于左侧的η型器件，可以形成带拉应力的栅极1002-1 (具体地，形成带拉应力的栅导体层)；而对于右侧的P型器件，可以形成带压应力的栅极1002-2 (具体地，形成带压应力的栅导体层)。在图6所示的示例中，还去除了侧墙，针对η型器件和ρ型器件分别形成了带拉应力的ILD层1009-1和带压应力的ILD层1009-2，且针对η型器件和ρ型器件分别形成了带拉应力的接触栓塞1010-1和带压应力的接触栓塞1010-2。[0049]这里需要指出的是，尽管图6中示出了去除侧墙、形成带应力ILD层、形成带应力接触栓塞以及形成带应力栅极四种措施相结合使用的示例，但是本公开并不限于此。这四种措施可以单独使用。
[0050]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
[0051]以上参照本公开的实施例对本公开予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【权利要求】
1.一种制造半导体器件的方法，包括: 在半导体衬底上形成栅极和源/漏区； 在所述源/漏区上外延生长牺牲源/漏； 在半导体衬底上形成层间电介质层，并对其进行平坦化，以露出牺牲源/漏；以及去除至少一部分牺牲源/漏，并在去除所述至少一部分牺牲源/漏而形成的孔中填充导电材料。
2.根据 权利要求1所述的方法，其中，所述栅极的侧面上形成有栅极侧墙，且该方法进一步包括: 在所述栅极侧墙的外侧与栅极侧墙分开而形成外侧墙，其中所述栅极侧墙与所述外侧墙限定外延生长的范围。
3.根据权利要求2所述的方法，其中，通过如下步骤形成外侧墙: 在栅极侧墙的侧面上形成牺牲侧墙； 在牺牲侧墙的侧面上形成外侧墙；以及 去除牺牲侧墙。
4.根据权利要求1所述的方法，其中，在去除牺牲源/漏之后且在填充导电材料之前，该方法进一步包括: 进行硅化处理，以在所述孔的底部形成金属硅化物。
5.根据权利要求1所述的方法，其中，所述层间电介质层施加应力， 其中对于η型器件，所述应力为拉应力；对于P型器件,所述应力为压应力。
6.根据权利要求5所述的方法，其中，施加拉应力的层间电介质层包括A1203、ZrO2和CrO2 之一； 施加压应力的层间电介质层包括TaO2和ZrO2之一。
7.根据权利要求1所述的方法，其中，在外延生长牺牲源/漏之后且在形成层间电介质层之前，该方法进一步包括: 去除外侧墙以及栅极侧墙远离栅极侧面的一部分。
8.根据权利要求1所述的方法，其中，填充的导电材料施加应力， 其中对于η型器件，所述应力为拉应力；对于P型器件,所述应力为压应力。
9.根据权利要求8所述的方法，其中， 施加拉应力的导电材料包括Al、Zr和Cr之一； 施加压应力的导电材料包括Ta和Zr之一。
10.根据权利要求1所述的方法，其中，在所述平坦化步骤之后，该方法进一步包括: 去除栅极； 在所述栅极的位置处，形成新的栅堆叠，所述栅堆叠包括栅介质层和栅导体层。
11.根据权利要求10所述的方法，其中，所述栅导体层施加应力， 其中对于η型器件，所述应力为拉应力；对于P型器件,所述应力为压应力。
12.—种半导体器件，包括: 半导体衬底； 在半导体衬底上形成的栅极和源/漏区； 对准于源/漏区且覆盖范围基本上与源/漏区一致的接触栓塞，其中，所述接触栓塞与栅极的顶面持平。
13.根据权利要求12所述的半导体器件，其中，在栅宽方向上，接触栓塞的尺寸与源/漏区一致；而在栅长方向 上，接触栓塞的尺寸小于等于源/漏区。
【文档编号】H01L21/60GK103681382SQ201210333073
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】钟汇才, 梁擎擎, 赵超 申请人:中国科学院微电子研究所
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