半导体器件及其制造方法
半导体器件及其制造方法
【专利摘要】本申请公开了一种半导体器件及其制造方法。根据一示例，半导体器件可以包括：半导体层；半导体基体，位于半导体层上，所述半导体基体包括延伸穿过该半导体基体的空腔；源极和漏极，在半导体层上形成，且分别接于半导体基体的相对的第一侧面和第二侧面；栅极，分别接于半导体基体的相对的第三侧面和第四侧面。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着金属氧化物半导体场效应晶体管(MOSFET)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
[0003]为了控制短沟道效应，提出了立体型半导体器件如鳍式场效应晶体管(FinFET)。相对于平面型的MOSFET而言，立体型的FinFET能够更好地控制短沟道效应。但是，另一方面，FinFET相比于MOSFET具有相对较大的寄生电阻和寄生电容。由此，电阻电容延迟增加，器件交流性能降低。此外，与MOSFET相比，在FinFET中进行应力工程要相对困难。
【发明内容】
[0004]本公开的目的在于提供一种半导体器件及其制造方法，可以减小短沟道效应、寄生电阻及寄生电容，还可以容易地进行应力工程。
[0005]根据本发明的一个方面，提供了一种半导体器件，包括:一种半导体器件，包括:半导体层；半导体基体，位于半导体层上，所述半导体基体包括延伸穿过该半导体基体的空腔；源极和漏极，在半导体层上形成，且分别接于半导体基体的相对的第一侧面和第二侧面；栅极，分别接于半导体基体的相对的第三侧面和第四侧面。
[0006]根据本发明的另一方面，提供了一种制造半导体器件的方法，包括:在半导体层上形成预备半导体基体，所述预备半导体基体包括相对的第一侧面和第二侧面以及相对的第三侧面和第四侧面；在半导体层上形成源极和漏极，所述源极和漏极分别接于预备半导体基体的第一侧面和第二侧面；形成与预备半导体基体的第三侧面和第四侧面相接的栅极；以及形成贯穿预备半导体基体的空腔，从而预备半导体基体构成半导体基体。
[0007]根据本公开实施例的半导体器件可以同时具备立体型FinFET结构及平面型MOSFET结构的优点，即，既能有效控制短沟道效应，又能减小寄生电阻和寄生电容，并且可以通过调节沟道区应力提高载流子迁移率，改善器件性能。
【专利附图】
【附图说明】
[0008]通过以下参照附图对本发明实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0009]图1 (a)和I (b)是示意性示出根据本公开实施例的制造半导体器件流程中图形化保护层和牺牲层后的俯视图和截面图，其中图1(b)为沿图1(a)中A-A'线的截面图，以下附图中为清楚起见，不再示出A-A'线；
[0010]图2 (a)和2 (b)是示意性示出根据本公开实施例的制造半导体器件流程中形成第一侧墙后的俯视图和沿A-A'线的截面图；
[0011]图3(a)和3(b)是示意性示出根据本公开实施例的制造半导体器件流程中以第一侧墙为掩模对停止层、半导体基体材料层和半导体层进行构图后的俯视图和沿A-A'线的截面图；
[0012]图4(a)和4(b)是示意性示出根据本公开实施例的制造半导体器件流程中形成栅堆叠后的俯视图和沿A-A'线的截面图；
[0013]图5(a) ,5(b)和5 (C)是示意性示出根据本公开实施例的制造半导体器件流程中暴露源漏区的停止层后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图，以下附图中为清楚起见，不再示出B-B'线；
[0014]图6(a) ,6(b)和6 (C)是示意性示出根据本公开实施例的制造半导体器件流程中形成第二侧墙后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图；
[0015]图7(a) ,7(b)和7 (C)是示意性示出根据本公开实施例的制造半导体器件流程中在源漏区露出半导体层后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图；
[0016]图8是示意性示出根据本公开实施例的制造半导体器件流程中执行第一离子注入操作的俯视图；
[0017]图9(a)和9(b)是示意性示出根据本公开实施例的制造半导体器件流程中在源漏区形成另外的半导体层后的俯视图和沿B-B'线的截面图；
[0018]图10(a)和10(b)是示意性示出根据本公开实施例的制造半导体器件流程中形成第一电介质层并进行平坦化处理后的俯视图和沿B-B'线的截面图；
[0019]图11是示意性示出根据本公开实施例的制造半导体器件流程中形成栅极后的俯视图；
[0020]图12(a)、12(b)和12(c)是示意性示出根据本公开实施例的制造半导体器件流程中形成第二电介质层并进行平坦化处理后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图；
[0021]图13是示意性示出根据本公开实施例的制造半导体器件流程中形成空腔后的沿A-A'线的截面图；
[0022]图14是示意性示出根据本公开实施例的制造半导体器件流程中执行第二离子注入操作的沿A-A'线的截面图；
[0023]图15是示意性示出根据本公开实施例的制造半导体器件流程中在空腔中填充电介质材料后的沿A-A'线的截面图；
[0024]图16 (a)和16 (b)是示意性示出根据本公开实施例的制造半导体器件流程中去除第二电介质层和至少部分第一电介质层以暴露栅极和源漏极后的沿A-A，线的截面图和沿B-B'线的截面图；
[0025]图17(a)、17(b)和17(c)是示意性示出根据本公开实施例的制造半导体器件流程中在栅极和源漏极上形成金属硅化物后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图，图17(d)示意性示出了得到的半导体器件的透视图；以及
[0026]图18是示意性示出了根据本公开实施例的半导体器件的透视图。
【具体实施方式】[0027]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
[0028]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0029]图18是示意性示出了根据本公开实施例的半导体器件的透视图。如图18所示，该半导体器件可以包括半导体层2002、半导体基体2004、源极和漏极2030以及栅极(2016、2018,2020)。
[0030]半导体层2002可以是设置在衬底2000上的半导体层。或者，半导体层2002也可以是一半导体衬底。例如，衬底2000可以包括体Si衬底，半导体层2002可以包括SiGe (例如，Ge的原子百分比约为5-15% )。在这种情况下，半导体层2002可以通过外延生长的方式形成于衬底2000上。
[0031]半导体基体2004形成于半导体层2002上，并包括相对的第一侧面和第二侧面(图18所示的示例中，相对的竖直侧面SI和S2)以及相对的第三侧面和第四侧面(图18所示的示例中，相对的竖直侧面S3和S4)。半导体基体2004可以包括与半导体层2002不同的材料，且彼此之间具有刻蚀选择性。例如，在半导体层2002如上所述包括SiGe的示例中，半导体基体2004可以包括Si。在这种情况下，半导体基体2004可以通过外延生长的方式形成于半导体层2002上。
[0032]在半导体基体2004中，可以形成空腔，该空腔延伸穿过半导体基体2004。根据本公开的一个实施例，为了减小沟道区底部的漏电流，空腔还可以进一步延伸到半导体层2002中，使得半导体基体2004的底部与半导体层2002至少部分地隔开。在空腔中，可以填充有电介质材料2036。在这种情况下，半导体基体2004的底部可以通过电介质材料2036与+导体层2002电隔尚。
[0033]漏极和源极2030形成于半导体层2002上，且分别与半导体基体2004的第一侧面SI和第二侧面S2相接。源极和漏极2030可以包括在半导体基体2004上外延生长的另外的半导体层。为了增强器件性能，根据本公开的一个实施例，该另外的半导体层可以包括带应力半导体材料。例如，对于η型器件，带应力半导体材料可以包括S1:C(例如，C的原子百分比约为0.2-2% );对于P型器件，带应力半导体材料可以包括SiGe (例如，Ge的原子百分比约为15-75% )。对于η型器件或P型器件，漏极和源极2030分别被掺杂为η型或P型。这种掺杂例如可以在外延生长源极和漏极的过程中通过原位掺杂来实现。
[0034]栅极分别与半导体基体2004的第三侧面S3和第四侧面S4相接。这样，可以在半导体基体2004与栅极相邻的部分中形成沟道区。具体地，可以在半导体基体2004的第三侧面S3和第四侧面S4处形成沟道区。由于空腔，沟道区可以仅为一薄层，从而根据该实施例的半导体器件可以用作全耗尽型器件。
[0035]根据本公开的一个实施例，可以在半导体基体2004中用作沟道区的部位处形成超陡后退阱。对于η型器件，超陡后退阱可以为P型掺杂；对于P型器件，超陡后退阱可以为η型掺杂。
[0036]栅极可以包括栅介质层2016和栅导体层2020。例如，栅介质层2016可以包括氧化硅，栅导体层2020可以包括多晶硅。或者，栅介质层2016可以包括高K栅介质，例如Η--2、HfSiO,HfSiON, HfTaO, HfTiO,HfZrO等；栅导体层2020可以包括金属栅导体。在后一种情况下，栅极还可以包括位于栅介质层2016和栅导体层2020之间的功函数调节层2018，例如TiN、TiAlN、TaN、TaAlN 等。
[0037]根据本公开的另一实施例，在半导体层2002上可以包括隔离层(例如，氧化物)，栅极可以形成于该隔离层上，从而栅极通过该隔离层与半导体层2002隔开。
[0038]以下，将参照附图来详细描述根据本公开实施例的半导体器件的示例制造流程。
[0039]如图1所示，提供半导体层1002。该半导体层1002可以通过外延生长形成于衬底1000上。例如，衬底1000可以包括体Si衬底，半导体层1002可以包括SiGe (Ge的原子百分比约为5-15%)。半导层1002的厚度例如约为20-50nm。这里需要指出的是，尽管这里以Si和SiGe为例进行描述，但是本公开不限于此，其他半导体材料也是适用的。
[0040]根据本公开的一个实施例，首先可以在半导体层上形成预备半导体基体(由该预备半导体基体制成半导体基体)。具体地，可以在半导体层1002上，例如通过外延生长，形成半导体基体材料层1004。该半导体基体材料层1004可以包括Si，厚度例如约为50-100nm。这里需要指出的是，半导体基体材料层不限于Si，也可以包括其他半导体材料，例如Ge。
[0041]接下来，可以在半导体基体材料层1004上形成一些构图辅助层，以便于将半导体基体材料层1004构图为预备半导体基体。具体地，在半导体基体材料层1004上，例如可以通过淀积，依次形成停止层1006、牺牲层1008和保护层1010。例如，停止层1006可以包括氧化物如氧化硅，其厚度约为5-20nm ;牺牲层1008可以包括非晶硅，其厚度约为30_80nm ；保护层1010可以包括氮化物如氮化硅`，其厚度约为20-50nm。这里需要指出的是，停止层1006、牺牲层1008和保护层1010的材料可以根据刻蚀工艺选择，只要它们能够在相应的刻蚀工艺中提供适当的刻蚀选择性，而不限于上述材料。
[0042]牺牲层1008和保护层1010可以构图为与要形成的器件的有源区相对应的形状。具体地，例如可以通过反应离子刻蚀(RIE)，对保护层1010和牺牲层1008进行刻蚀，并停止于停止层1006。在此，可以看到，停止层1006在该步骤中用作刻蚀停止层。因此，可以选择停止层1006的材料使得其相对于牺牲层1008的材料具有刻蚀选择性。另外，在牺牲层1008(例如，非晶硅)与半导体基体材料层1004(例如，Ge)材料具有刻蚀选择性的情况下，甚至可以省略停止层1006。
[0043]然后，如图2所示，绕构图后的牺牲层1008(和保护层1010)，形成第一侧墙1012。例如，可以通过淀积一层厚约15-20nm的氮化物如氮化娃，并对淀积的氮化物进行RIE,来形成第一侧墙1012。在该RIE过程中，同样可以利用停止层1006作为刻蚀停止层。对于本领域技术人员而言，存在多种方式来形成这种侧墙1012。
[0044]接着，如图3所示，以第一侧墙1012为掩模，对半导体基体材料层1004进行构图。在此，例如可以通过RIE，依次对停止层1006、半导体基体材料层1004进行构图，得到构图后的停止层1006'和半导体基体材料层1004'。对半导体基体材料层1004'(例如，Si)的RIE可以停止于半导体层1002(例如，SiGe)。[0045]在此，可以看到，保护层1010可以保护牺牲层1008(非晶硅)在对半导体基体材料层1004(Si)刻蚀过程中被刻蚀。在牺牲层1008(例如，非晶硅)与半导体基体材料层1004(例如，Ge)材料具有刻蚀选择性的情况下，甚至可以省略保护层1010。
[0046]如以下所述，在图3所示的示例中，半导体基体材料层100^的左右两个侧面用作沟道区。通过使得半导体基体材料层1004和半导体层1002的材料不同(具有刻蚀选择性)，可以更好地控制沟道的宽度(图3中半导体基体材料层IOOf沿竖直方向的高度)。
[0047]在此，还可以对半导体层1002进行部分构图。例如，可以通过RIE，刻蚀一定厚度的半导体层1002。通过半导体层1002的这种部分构图，可以使得构图后的半导体层1002'在有源区之外的表面低于半导体基体材料层1004'的底面。这样，随后在半导体层1002'的所述表面上形成的栅极可以覆盖半导体基体材料层1004'的整个高度。
[0048]为了使得随后形成的栅极与半导体层1002之间形成更好的电隔离，可以在半导体层1002上形成隔离层1014例如氧化物。例如，可以在整个结构上淀积一层高密度等离子(HDP)氧化物(如氧化硅)，其在结构竖直侧壁上的厚度薄而在结构水平表面上的厚度厚，并对淀积的HDP氧化物进行回蚀。这样，在半导体层1002上留下隔离层1014。当然，在保护层1010顶部上可能也残留有HDP氧化物，这对后继工艺并无影响，图中为清楚起见并未示出。
[0049]优选地，隔离层1014的顶面低于半导体基体材料层1004'的底面。这样，随后在隔离层1014上形成的栅极可以更好地覆盖半导体基体材料层1004'的整个高度。
[0050]通过上述处理，半导体基体材料层1004'基本上留在了器件的有源区上。接下来，可以确定器件的源区和漏区，并去除半导体基体材料层1004'在源区和漏区的部分，从而得到预备半导体基体。
[0051]在此，为简化工艺`，可以将确定源漏区域的操作与栅堆叠的形成结合在一起(因为源漏区域位于栅堆叠两侧)。具体地，如图4所示，在整个结构上形成栅堆叠，并利用辅助掩模对栅堆叠进行构图，使得栅堆叠留于与栅极相对应的区域，从而露出源漏区域。具体地，例如可以通过热氧化形成约为0.2-0.7nm厚的界面氧化层(未示出)，随后依次淀积约为2-3nm厚的高K栅介质层1016(例如，HfO2)、约为3-10nm厚的功函数调节层1018(例如，TiN)和约为50-100nm厚的栅导体层1020 (例如，多晶硅)。这里需要指出的是，以上列举的栅堆叠中各层的材料和厚度仅仅是示例，本公开不限于此。在栅导体层1020为多晶硅的情况下，可以按需对其进行掺杂，例如在淀积同时进行原位掺杂。随后，可以对栅堆叠进行平坦化处理如化学机械抛光(CMP)，直至露出保护层1010。继而，在栅堆叠和保护层1010上形成辅助掩模层(1022、1024、1026)。辅助掩模层可为层叠的具有不同材质的介质层，例如，在保护层1010和第一侧墙1012的材料为氮化娃时,辅助掩模层可为氧化娃层(第一辅助膜层1022，例如约2-5nm)-氮化硅层(第二辅助膜层1024，例如约10_20nm)-氧化硅层(第三辅助膜层1026，例如约10-20nm)的叠层。随后，例如通过RIE将辅助掩模层构图为与将要形成的栅极相对应的形状，并以构图后的辅助掩模层为掩模，例如通过RIE对栅堆叠进行构图。在对栅堆叠进行构图时，也可以不对栅介质层1016进行刻蚀。在图4所示的示例中，并未对栅介质层1016进行构图。
[0052]这样，半导体基体材料层1004'中与源漏区相对应的部分未被辅助掩模层覆盖。于是，可以去除这部分半导体基体材料层1004'，并因此得到预备半导体基体。具体地，如图5所示，例如可以通过RIE，依次去除未被辅助掩模层覆盖的栅介质层1016 (例如，HfO2)、保护层1010和第一侧墙(例如，氮化物)、牺牲层100g。RIE可以停止于停止层1006'。这样，就露出了半导体基体材料层1004'中与源漏区与相对应的部分。
[0053]在此，为了在随后形成源极和漏极的步骤中更好地限定源极和漏极，可以如图6所示，绕当前结构的竖直侧面(具体地，绕栅堆叠的侧面以及半导体基体材料层1004'的侧面)形成第二侧墙1028。例如，可以通过淀积一层厚约7-20nm的氮化物如氮化硅，并对淀积的氮化物进行RIE，来形成第二侧墙1028。通过该第二侧墙1028，限定出了源区和漏区(在图6(a)的示例中，位于辅助掩模层上下两侧、被第二侧墙围绕的区域)。
[0054]随后，如图7所示，例如可以通过RIE，依次去除露出的停止层1006'和半导体基体材料层1004'，RIE可以停止于半导体层1002'。可以看到，半导体层1002'在源漏区中露出，以便于随后在其上形成源极和漏极。剩下的半导体基体材料层1004'即构成预备半导体基体。在该示例中，在对停止层1006'(例如，氧化硅)进行RIE过程中，辅助掩模层中的第三辅助膜层1026(例如，氧化硅)也被去除。
[0055]为了增强器件性能，可以如图8所示，沿面向第一侧面和第二侧面的方向(图中箭头所示方向)，执行第一离子注入操作，以在预备半导体基体1004'中形成延伸区和晕圈区，用以抑制短沟道效应。例如，对于η型器件，可以进行η型掺杂如As或P离子掺杂；对于P型器件，可以进行P型掺杂如B、BF2或In离子掺杂，以形成延伸区。此外，对于η型器件，可以进行P型注入如B、BF2或In离子注入；对于P型器件，可以进行η型注入如As或P离子注入，之后在900-1100°C下进行尖峰退火激活杂质，形成源漏晕圈区。相比于现有技术中沿面向第三侧面和第四侧面的方向执行这种离子注入操作，更利于实践操作，也利于减少相邻器件的半导体基体之间的间距，减少占用面积，进而减低制造成本。第一离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子等，均可根据产品设计灵活调整，不再赘述。
[0056]接着，如图9所示，可以在第二侧墙限定的源漏区外延生长另外的半导体层1030，以形成源极和漏极。在此，为了增强器件性能，外延生长的半导体层1030可以包括带应力的半导体材料。例如，对于P型器件，半导体层1030可以包括SiGe，Ge的原子百分比可以在约15%-75%之间；对于η型器件，半导体层1030可以包括S1:C，C的原子百分比约在
0.2% -2%之间。优选地，在外延生长同时可以对半导体层1030进行原位掺杂。例如，对于P型器件，进行原位P型离子掺杂，例如B，掺杂剂量可为I X IO1Vcm3-1 X IO2Vcm3 ;对于η型器件，进行原位η型离子掺杂，例如P，掺杂剂量可为lX1019/Cm3-lX1027Cm3。外延的源极和漏极应力材料，可以使沟道区处于应力之下。例如，在P型器件中，可以产生压应力，在η型器件中，可以产生拉应力。这样，可以调节器件沟道区中的应力，从而进一步提高沟道区内载流子的迁移率。
[0057]这里需要指出的是，源极和漏极也可在去除位于源漏区的停止层1006'后，不再去除半导体基体材料层1004'，而是采用向该半导体基体材料层1004'中执行离子注入操作后形成。在这种情况下，半导体基体材料层1004'位于源漏区中的部分直接充当源极和漏极。
[0058]接下来，可以形成栅极和空腔。具体地，首先如图10所示，在整个结构上形成第一电介质层1032如氧化物(例如，氧化硅)，并对其进行平坦化处理例如CMP。该CMP停止于辅助掩模层中的第二辅助掩模层1024(例如，氮化硅)。然后，如图11所示，去除栅堆叠顶部的辅助掩模层，露出栅堆叠，并可以对栅堆叠进行修整，以形成栅极。具体地，例如可以通过RIE，去除第二辅助膜层1024(例如，氮化硅)和第一辅助膜层1022(例如，氧化硅)，并可以去除部分高度的栅堆叠，形成栅极1020'。在竖直方向上，栅极1020'至少高于预备半导体基体1004'(用以形成沟道区)，利于增加器件内沟道区的有效区域，进而提高沟道区内载流子的迁移率。
[0059]接着，如图12所示，形成第二电介质层1034(例如，氧化硅)，并对其进行平坦化处理如CMP，以露出保护层1010(例如，氮化硅)。该第二电介质层1034可以在为形成空腔而去除保护层1010时，减少已有结构所受的损伤。然后，如图13所示，以第二介质层1034为掩模，去除保护层1010、牺牲层1008、停止层1006'和预备半导体基体层1004'，形成空腔。
[0060]事实上，空腔300的侧壁由第一侧墙1012和第二侧墙1028限定。第二电介质层1034中露出的开口(参见图12(a))与第一侧墙1012和第二侧墙1028限定的区域相对应。即使不采用第二介质层1034，也可以以第一侧墙1012和第二侧墙1028为掩模，来形成空腔。
[0061]形成空腔之后，预备半导体基体1004'成为半导体基体1004"。
[0062]在此，为了减少沟道区底部的电流泄露，在形成空腔时，可以进一步去除一部分半导体层1002'，使得半导体基体1004"的底部与半导体层1002'至少部分地隔开，乃至可以完全隔开，图12中示出了这种情况。
[0063]另外，为了增强器件性能，可以如图14所示，向空腔300内执行第二离子注入操作(如图中箭头所示)，以在半导体基体1004"(用以形成沟道区)中形成超陡后退阱。例如，对于η型器件，可以形成P型超陡后退阱；对于P型器件，可以形成η型超陡后退阱。这种超陡后退阱可以减薄耗尽层，进一步减小短沟道效应。第二离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子等，均可根据产品设计灵活调整，不再赘述。
[0064]可选地，如图15所示，可以在空腔内填充电介质材料1036。例如，可以先在淀积一层薄氧化物(未示出)，然后再淀积氮化物，并进行回蚀，使得它们留于空腔内。至此，已基本完成了根据该实施例的半导体器件的制作。
[0065]为了改善器件的电接触性能，可以在栅极和/或源漏极上形成金属硅化物。例如，如图16所示，可以去除第二介质层1034和至少一部分第一电介质层1032，以露出栅极和源漏极。然后，如图17所示，通过金属硅化工艺在栅极和/或源漏极上形成金属硅化物1038如NiPtSi。金属硅化工艺本身对于本领域技术人员而言是熟知的，在此不再赘述。
[0066]图17(d)示出了根据上述流程制造得到的半导体器件的透视图。在图17(d)中，为了清楚起见，并没有示出第一侧墙、第二侧墙和残留的第一电介质层。
[0067]根据本发明的另一实施例，例如可以对图17所示的结构进行平坦化处理，从而得到如图18所示的半导体器件。另外，在图18所示的器件中，并未形成上述隔离层。
[0068]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
[0069]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【权利要求】
1.一种半导体器件，包括: 半导体层； 半导体基体，位于半导体层上，所述半导体基体包括延伸穿过该半导体基体的空腔； 源极和漏极，在半导体层上形成，且分别接于半导体基体的相对的第一侧面和第二侧面； 栅极，分别接于半导体基体的相对的第三侧面和第四侧面。
2.根据权利要求1所述的半导体器件，其中，空腔还延伸进入半导体层中，使得半导体基体与半导体层至少部分地隔开。
3.根据权利要求1或2所述的半导体器件，其中，空腔中填充有电介质材料。
4.根据权利要求1所述的半导体器件，还包括:超陡后退阱，形成于半导体基体与栅极相邻的部分中，其中，对于η型器件，超陡后退阱为P型掺杂；对于P型器件，超陡后退阱为η型掺杂。
5.根据权利要求1所述的半导体器件，其中，源极和漏极包括在半导体层上外延生长的另外半导体层。
6.根据权利要求5所述的半导体器件，其中，外延生长的另外半导体层包括带应力半导体材料。
7.根据权利要求1所述的半导体器件，其中，栅极通过隔离层与半导体层隔开。
8.根据权利要求1所述的半导体器件，其中，半导体层与半导体基体包括不同的材料，且彼此之间具备刻蚀选择性。
9.一种制造半导体器件的方法，包括: 在半导体层上形成预备半导体基体，所述预备半导体基体包括相对的第一侧面和第二侧面以及相对的第三侧面和第四侧面； 在半导体层上形成源极和漏极，所述源极和漏极分别接于预备半导体基体的第一侧面和第二侧面； 形成与预备半导体基体的第三侧面和第四侧面相接的栅极；以及 形成贯穿预备半导体基体的空腔，从而预备半导体基体构成半导体基体。
10.根据权利要求9所述的方法，其中，形成预备半导体基体包括: 在半导体层上形成半导体基体材料层、停止层、已构图的牺牲层和保护层以及环绕已构图的牺牲层和保护层的第一侧墙； 以第一侧墙为掩模，对停止层、半导体基体材料层进行构图，并对半导体层进行部分地构图； 确定与源极和漏极相对应的区域，并去除覆盖所述区域的第一侧墙、保护层、牺牲层、停止层和半导体基体材料层，露出半导体层， 其中，半导体基体材料层的剩余部分成为预备半导体基体。
11.根据权利要求10所述的方法，其中， 确定与源极和漏极相对应的区域的操作包括: 在半导体层上形成与预备半导体基体的第三侧面和第四侧面相接的栅堆叠； 在栅堆叠上形成构图的掩模层，所述构图的掩模层对应于栅极的形状； 以构图的掩模层为掩模，对栅堆叠进行构图，去除覆盖所述区域的第一侧墙、保护层、牺牲层、停止层和半导体基体材料层，露出半导体层的操作包括: 去除未被掩模层覆盖的第一侧墙、保护层、牺牲层，直至露出停止层； 绕构图的栅堆叠侧面以及构图的半导体基体材料层的侧面，形成第二侧墙；以及 去除露出的停止层和半导体基体材料层，露出半导体层。
12.根据权利要求11所述的方法，其中，在半导体层上形成源极和漏极包括: 在露出的半导体层上外延生长另外的半导体层。
13.根据权利要求11所述的方法，其中，形成空腔包括: 以第一侧墙和第二侧墙为掩模，去除保护层、牺牲层、停止层、预备半导体基体层。
14.根据权利要求9所述的方法，其中，形成空腔还包括: 进一步去除一部分半导体层，使得半导体基体材料层与半导体层至少部分地隔开。
15.根据权利要求9所述的方法，还包括: 在空腔中填充电介质材料。
16.根据权利要求12所述的方法，其中，在外延生长另外的半导体层之前，该方法还包括:沿面向第一侧面和第二侧面的方向执行离子注入，以形成晕圈区和延伸区。
17.根据权利要求9所述的方法，其中，在形成空腔之后，该方法还包括: 经由空腔进行离子注入，以在半`导体基体与栅极相邻的部分中形成超陡后退阱。
18.根据权利要求9所述的方法，其中，形成预备半导体基体包括: 在半导体层上形成半导体基体材料层、已构图的牺牲层以及环绕已构图的牺牲层的第一侧墙； 以第一侧墙为掩模，对半导体基体材料层进行构图，并对半导体层进行部分地构图；确定与源极和漏极相对应的区域，并去除覆盖所述区域的第一侧墙、牺牲层和半导体基体材料层，露出半导体层， 其中，半导体基体材料层的剩余部分成为预备半导体基体。
19.根据权利要求18所述的方法，其中， 确定与源极和漏极相对应的区域的操作包括: 在半导体层上形成与预备半导体基体的第三侧面和第四侧面相接的栅堆叠； 在栅堆叠上形成构图的掩模层，所述构图的掩模层对应于栅极的形状； 以构图的掩模层为掩模，对栅堆叠进行构图， 去除覆盖所述区域的第一侧墙、牺牲层和半导体基体材料层，露出半导体层的操作包括: 去除未被掩模层覆盖的第一侧墙、牺牲层，直至露出半导体基体材料层； 绕构图的栅堆叠侧面以及构图的半导体基体材料层的侧面，形成第二侧墙；以及 去除露出的半导体基体材料层，露出半导体层。
20.根据权利要求11或19所述的方法，其中，在形成栅堆叠之前，该方法还包括:在半导体层上形成隔离层。
【文档编号】H01L21/336GK103681840SQ201210333081
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】朱慧珑, 梁擎擎, 钟汇才, 尹海洲, 骆志炯, 叶甜春 申请人:中国科学院微电子研究所
【专利摘要】本申请公开了一种半导体器件及其制造方法。根据一示例，半导体器件可以包括：半导体层；半导体基体，位于半导体层上，所述半导体基体包括延伸穿过该半导体基体的空腔；源极和漏极，在半导体层上形成，且分别接于半导体基体的相对的第一侧面和第二侧面；栅极，分别接于半导体基体的相对的第三侧面和第四侧面。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着金属氧化物半导体场效应晶体管(MOSFET)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
[0003]为了控制短沟道效应，提出了立体型半导体器件如鳍式场效应晶体管(FinFET)。相对于平面型的MOSFET而言，立体型的FinFET能够更好地控制短沟道效应。但是，另一方面，FinFET相比于MOSFET具有相对较大的寄生电阻和寄生电容。由此，电阻电容延迟增加，器件交流性能降低。此外，与MOSFET相比，在FinFET中进行应力工程要相对困难。
【发明内容】
[0004]本公开的目的在于提供一种半导体器件及其制造方法，可以减小短沟道效应、寄生电阻及寄生电容，还可以容易地进行应力工程。
[0005]根据本发明的一个方面，提供了一种半导体器件，包括:一种半导体器件，包括:半导体层；半导体基体，位于半导体层上，所述半导体基体包括延伸穿过该半导体基体的空腔；源极和漏极，在半导体层上形成，且分别接于半导体基体的相对的第一侧面和第二侧面；栅极，分别接于半导体基体的相对的第三侧面和第四侧面。
[0006]根据本发明的另一方面，提供了一种制造半导体器件的方法，包括:在半导体层上形成预备半导体基体，所述预备半导体基体包括相对的第一侧面和第二侧面以及相对的第三侧面和第四侧面；在半导体层上形成源极和漏极，所述源极和漏极分别接于预备半导体基体的第一侧面和第二侧面；形成与预备半导体基体的第三侧面和第四侧面相接的栅极；以及形成贯穿预备半导体基体的空腔，从而预备半导体基体构成半导体基体。
[0007]根据本公开实施例的半导体器件可以同时具备立体型FinFET结构及平面型MOSFET结构的优点，即，既能有效控制短沟道效应，又能减小寄生电阻和寄生电容，并且可以通过调节沟道区应力提高载流子迁移率，改善器件性能。
【专利附图】
【附图说明】
[0008]通过以下参照附图对本发明实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0009]图1 (a)和I (b)是示意性示出根据本公开实施例的制造半导体器件流程中图形化保护层和牺牲层后的俯视图和截面图，其中图1(b)为沿图1(a)中A-A'线的截面图，以下附图中为清楚起见，不再示出A-A'线；
[0010]图2 (a)和2 (b)是示意性示出根据本公开实施例的制造半导体器件流程中形成第一侧墙后的俯视图和沿A-A'线的截面图；
[0011]图3(a)和3(b)是示意性示出根据本公开实施例的制造半导体器件流程中以第一侧墙为掩模对停止层、半导体基体材料层和半导体层进行构图后的俯视图和沿A-A'线的截面图；
[0012]图4(a)和4(b)是示意性示出根据本公开实施例的制造半导体器件流程中形成栅堆叠后的俯视图和沿A-A'线的截面图；
[0013]图5(a) ,5(b)和5 (C)是示意性示出根据本公开实施例的制造半导体器件流程中暴露源漏区的停止层后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图，以下附图中为清楚起见，不再示出B-B'线；
[0014]图6(a) ,6(b)和6 (C)是示意性示出根据本公开实施例的制造半导体器件流程中形成第二侧墙后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图；
[0015]图7(a) ,7(b)和7 (C)是示意性示出根据本公开实施例的制造半导体器件流程中在源漏区露出半导体层后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图；
[0016]图8是示意性示出根据本公开实施例的制造半导体器件流程中执行第一离子注入操作的俯视图；
[0017]图9(a)和9(b)是示意性示出根据本公开实施例的制造半导体器件流程中在源漏区形成另外的半导体层后的俯视图和沿B-B'线的截面图；
[0018]图10(a)和10(b)是示意性示出根据本公开实施例的制造半导体器件流程中形成第一电介质层并进行平坦化处理后的俯视图和沿B-B'线的截面图；
[0019]图11是示意性示出根据本公开实施例的制造半导体器件流程中形成栅极后的俯视图；
[0020]图12(a)、12(b)和12(c)是示意性示出根据本公开实施例的制造半导体器件流程中形成第二电介质层并进行平坦化处理后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图；
[0021]图13是示意性示出根据本公开实施例的制造半导体器件流程中形成空腔后的沿A-A'线的截面图；
[0022]图14是示意性示出根据本公开实施例的制造半导体器件流程中执行第二离子注入操作的沿A-A'线的截面图；
[0023]图15是示意性示出根据本公开实施例的制造半导体器件流程中在空腔中填充电介质材料后的沿A-A'线的截面图；
[0024]图16 (a)和16 (b)是示意性示出根据本公开实施例的制造半导体器件流程中去除第二电介质层和至少部分第一电介质层以暴露栅极和源漏极后的沿A-A，线的截面图和沿B-B'线的截面图；
[0025]图17(a)、17(b)和17(c)是示意性示出根据本公开实施例的制造半导体器件流程中在栅极和源漏极上形成金属硅化物后的俯视图、沿A-A'线的截面图和沿B-B'线的截面图，图17(d)示意性示出了得到的半导体器件的透视图；以及
[0026]图18是示意性示出了根据本公开实施例的半导体器件的透视图。
【具体实施方式】[0027]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
[0028]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0029]图18是示意性示出了根据本公开实施例的半导体器件的透视图。如图18所示，该半导体器件可以包括半导体层2002、半导体基体2004、源极和漏极2030以及栅极(2016、2018,2020)。
[0030]半导体层2002可以是设置在衬底2000上的半导体层。或者，半导体层2002也可以是一半导体衬底。例如，衬底2000可以包括体Si衬底，半导体层2002可以包括SiGe (例如，Ge的原子百分比约为5-15% )。在这种情况下，半导体层2002可以通过外延生长的方式形成于衬底2000上。
[0031]半导体基体2004形成于半导体层2002上，并包括相对的第一侧面和第二侧面(图18所示的示例中，相对的竖直侧面SI和S2)以及相对的第三侧面和第四侧面(图18所示的示例中，相对的竖直侧面S3和S4)。半导体基体2004可以包括与半导体层2002不同的材料，且彼此之间具有刻蚀选择性。例如，在半导体层2002如上所述包括SiGe的示例中，半导体基体2004可以包括Si。在这种情况下，半导体基体2004可以通过外延生长的方式形成于半导体层2002上。
[0032]在半导体基体2004中，可以形成空腔，该空腔延伸穿过半导体基体2004。根据本公开的一个实施例，为了减小沟道区底部的漏电流，空腔还可以进一步延伸到半导体层2002中，使得半导体基体2004的底部与半导体层2002至少部分地隔开。在空腔中，可以填充有电介质材料2036。在这种情况下，半导体基体2004的底部可以通过电介质材料2036与+导体层2002电隔尚。
[0033]漏极和源极2030形成于半导体层2002上，且分别与半导体基体2004的第一侧面SI和第二侧面S2相接。源极和漏极2030可以包括在半导体基体2004上外延生长的另外的半导体层。为了增强器件性能，根据本公开的一个实施例，该另外的半导体层可以包括带应力半导体材料。例如，对于η型器件，带应力半导体材料可以包括S1:C(例如，C的原子百分比约为0.2-2% );对于P型器件，带应力半导体材料可以包括SiGe (例如，Ge的原子百分比约为15-75% )。对于η型器件或P型器件，漏极和源极2030分别被掺杂为η型或P型。这种掺杂例如可以在外延生长源极和漏极的过程中通过原位掺杂来实现。
[0034]栅极分别与半导体基体2004的第三侧面S3和第四侧面S4相接。这样，可以在半导体基体2004与栅极相邻的部分中形成沟道区。具体地，可以在半导体基体2004的第三侧面S3和第四侧面S4处形成沟道区。由于空腔，沟道区可以仅为一薄层，从而根据该实施例的半导体器件可以用作全耗尽型器件。
[0035]根据本公开的一个实施例，可以在半导体基体2004中用作沟道区的部位处形成超陡后退阱。对于η型器件，超陡后退阱可以为P型掺杂；对于P型器件，超陡后退阱可以为η型掺杂。
[0036]栅极可以包括栅介质层2016和栅导体层2020。例如，栅介质层2016可以包括氧化硅，栅导体层2020可以包括多晶硅。或者，栅介质层2016可以包括高K栅介质，例如Η--2、HfSiO,HfSiON, HfTaO, HfTiO,HfZrO等；栅导体层2020可以包括金属栅导体。在后一种情况下，栅极还可以包括位于栅介质层2016和栅导体层2020之间的功函数调节层2018，例如TiN、TiAlN、TaN、TaAlN 等。
[0037]根据本公开的另一实施例，在半导体层2002上可以包括隔离层(例如，氧化物)，栅极可以形成于该隔离层上，从而栅极通过该隔离层与半导体层2002隔开。
[0038]以下，将参照附图来详细描述根据本公开实施例的半导体器件的示例制造流程。
[0039]如图1所示，提供半导体层1002。该半导体层1002可以通过外延生长形成于衬底1000上。例如，衬底1000可以包括体Si衬底，半导体层1002可以包括SiGe (Ge的原子百分比约为5-15%)。半导层1002的厚度例如约为20-50nm。这里需要指出的是，尽管这里以Si和SiGe为例进行描述，但是本公开不限于此，其他半导体材料也是适用的。
[0040]根据本公开的一个实施例，首先可以在半导体层上形成预备半导体基体(由该预备半导体基体制成半导体基体)。具体地，可以在半导体层1002上，例如通过外延生长，形成半导体基体材料层1004。该半导体基体材料层1004可以包括Si，厚度例如约为50-100nm。这里需要指出的是，半导体基体材料层不限于Si，也可以包括其他半导体材料，例如Ge。
[0041]接下来，可以在半导体基体材料层1004上形成一些构图辅助层，以便于将半导体基体材料层1004构图为预备半导体基体。具体地，在半导体基体材料层1004上，例如可以通过淀积，依次形成停止层1006、牺牲层1008和保护层1010。例如，停止层1006可以包括氧化物如氧化硅，其厚度约为5-20nm ;牺牲层1008可以包括非晶硅，其厚度约为30_80nm ；保护层1010可以包括氮化物如氮化硅`，其厚度约为20-50nm。这里需要指出的是，停止层1006、牺牲层1008和保护层1010的材料可以根据刻蚀工艺选择，只要它们能够在相应的刻蚀工艺中提供适当的刻蚀选择性，而不限于上述材料。
[0042]牺牲层1008和保护层1010可以构图为与要形成的器件的有源区相对应的形状。具体地，例如可以通过反应离子刻蚀(RIE)，对保护层1010和牺牲层1008进行刻蚀，并停止于停止层1006。在此，可以看到，停止层1006在该步骤中用作刻蚀停止层。因此，可以选择停止层1006的材料使得其相对于牺牲层1008的材料具有刻蚀选择性。另外，在牺牲层1008(例如，非晶硅)与半导体基体材料层1004(例如，Ge)材料具有刻蚀选择性的情况下，甚至可以省略停止层1006。
[0043]然后，如图2所示，绕构图后的牺牲层1008(和保护层1010)，形成第一侧墙1012。例如，可以通过淀积一层厚约15-20nm的氮化物如氮化娃，并对淀积的氮化物进行RIE,来形成第一侧墙1012。在该RIE过程中，同样可以利用停止层1006作为刻蚀停止层。对于本领域技术人员而言，存在多种方式来形成这种侧墙1012。
[0044]接着，如图3所示，以第一侧墙1012为掩模，对半导体基体材料层1004进行构图。在此，例如可以通过RIE，依次对停止层1006、半导体基体材料层1004进行构图，得到构图后的停止层1006'和半导体基体材料层1004'。对半导体基体材料层1004'(例如，Si)的RIE可以停止于半导体层1002(例如，SiGe)。[0045]在此，可以看到，保护层1010可以保护牺牲层1008(非晶硅)在对半导体基体材料层1004(Si)刻蚀过程中被刻蚀。在牺牲层1008(例如，非晶硅)与半导体基体材料层1004(例如，Ge)材料具有刻蚀选择性的情况下，甚至可以省略保护层1010。
[0046]如以下所述，在图3所示的示例中，半导体基体材料层100^的左右两个侧面用作沟道区。通过使得半导体基体材料层1004和半导体层1002的材料不同(具有刻蚀选择性)，可以更好地控制沟道的宽度(图3中半导体基体材料层IOOf沿竖直方向的高度)。
[0047]在此，还可以对半导体层1002进行部分构图。例如，可以通过RIE，刻蚀一定厚度的半导体层1002。通过半导体层1002的这种部分构图，可以使得构图后的半导体层1002'在有源区之外的表面低于半导体基体材料层1004'的底面。这样，随后在半导体层1002'的所述表面上形成的栅极可以覆盖半导体基体材料层1004'的整个高度。
[0048]为了使得随后形成的栅极与半导体层1002之间形成更好的电隔离，可以在半导体层1002上形成隔离层1014例如氧化物。例如，可以在整个结构上淀积一层高密度等离子(HDP)氧化物(如氧化硅)，其在结构竖直侧壁上的厚度薄而在结构水平表面上的厚度厚，并对淀积的HDP氧化物进行回蚀。这样，在半导体层1002上留下隔离层1014。当然，在保护层1010顶部上可能也残留有HDP氧化物，这对后继工艺并无影响，图中为清楚起见并未示出。
[0049]优选地，隔离层1014的顶面低于半导体基体材料层1004'的底面。这样，随后在隔离层1014上形成的栅极可以更好地覆盖半导体基体材料层1004'的整个高度。
[0050]通过上述处理，半导体基体材料层1004'基本上留在了器件的有源区上。接下来，可以确定器件的源区和漏区，并去除半导体基体材料层1004'在源区和漏区的部分，从而得到预备半导体基体。
[0051]在此，为简化工艺`，可以将确定源漏区域的操作与栅堆叠的形成结合在一起(因为源漏区域位于栅堆叠两侧)。具体地，如图4所示，在整个结构上形成栅堆叠，并利用辅助掩模对栅堆叠进行构图，使得栅堆叠留于与栅极相对应的区域，从而露出源漏区域。具体地，例如可以通过热氧化形成约为0.2-0.7nm厚的界面氧化层(未示出)，随后依次淀积约为2-3nm厚的高K栅介质层1016(例如，HfO2)、约为3-10nm厚的功函数调节层1018(例如，TiN)和约为50-100nm厚的栅导体层1020 (例如，多晶硅)。这里需要指出的是，以上列举的栅堆叠中各层的材料和厚度仅仅是示例，本公开不限于此。在栅导体层1020为多晶硅的情况下，可以按需对其进行掺杂，例如在淀积同时进行原位掺杂。随后，可以对栅堆叠进行平坦化处理如化学机械抛光(CMP)，直至露出保护层1010。继而，在栅堆叠和保护层1010上形成辅助掩模层(1022、1024、1026)。辅助掩模层可为层叠的具有不同材质的介质层，例如，在保护层1010和第一侧墙1012的材料为氮化娃时,辅助掩模层可为氧化娃层(第一辅助膜层1022，例如约2-5nm)-氮化硅层(第二辅助膜层1024，例如约10_20nm)-氧化硅层(第三辅助膜层1026，例如约10-20nm)的叠层。随后，例如通过RIE将辅助掩模层构图为与将要形成的栅极相对应的形状，并以构图后的辅助掩模层为掩模，例如通过RIE对栅堆叠进行构图。在对栅堆叠进行构图时，也可以不对栅介质层1016进行刻蚀。在图4所示的示例中，并未对栅介质层1016进行构图。
[0052]这样，半导体基体材料层1004'中与源漏区相对应的部分未被辅助掩模层覆盖。于是，可以去除这部分半导体基体材料层1004'，并因此得到预备半导体基体。具体地，如图5所示，例如可以通过RIE，依次去除未被辅助掩模层覆盖的栅介质层1016 (例如，HfO2)、保护层1010和第一侧墙(例如，氮化物)、牺牲层100g。RIE可以停止于停止层1006'。这样，就露出了半导体基体材料层1004'中与源漏区与相对应的部分。
[0053]在此，为了在随后形成源极和漏极的步骤中更好地限定源极和漏极，可以如图6所示，绕当前结构的竖直侧面(具体地，绕栅堆叠的侧面以及半导体基体材料层1004'的侧面)形成第二侧墙1028。例如，可以通过淀积一层厚约7-20nm的氮化物如氮化硅，并对淀积的氮化物进行RIE，来形成第二侧墙1028。通过该第二侧墙1028，限定出了源区和漏区(在图6(a)的示例中，位于辅助掩模层上下两侧、被第二侧墙围绕的区域)。
[0054]随后，如图7所示，例如可以通过RIE，依次去除露出的停止层1006'和半导体基体材料层1004'，RIE可以停止于半导体层1002'。可以看到，半导体层1002'在源漏区中露出，以便于随后在其上形成源极和漏极。剩下的半导体基体材料层1004'即构成预备半导体基体。在该示例中，在对停止层1006'(例如，氧化硅)进行RIE过程中，辅助掩模层中的第三辅助膜层1026(例如，氧化硅)也被去除。
[0055]为了增强器件性能，可以如图8所示，沿面向第一侧面和第二侧面的方向(图中箭头所示方向)，执行第一离子注入操作，以在预备半导体基体1004'中形成延伸区和晕圈区，用以抑制短沟道效应。例如，对于η型器件，可以进行η型掺杂如As或P离子掺杂；对于P型器件，可以进行P型掺杂如B、BF2或In离子掺杂，以形成延伸区。此外，对于η型器件，可以进行P型注入如B、BF2或In离子注入；对于P型器件，可以进行η型注入如As或P离子注入，之后在900-1100°C下进行尖峰退火激活杂质，形成源漏晕圈区。相比于现有技术中沿面向第三侧面和第四侧面的方向执行这种离子注入操作，更利于实践操作，也利于减少相邻器件的半导体基体之间的间距，减少占用面积，进而减低制造成本。第一离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子等，均可根据产品设计灵活调整，不再赘述。
[0056]接着，如图9所示，可以在第二侧墙限定的源漏区外延生长另外的半导体层1030，以形成源极和漏极。在此，为了增强器件性能，外延生长的半导体层1030可以包括带应力的半导体材料。例如，对于P型器件，半导体层1030可以包括SiGe，Ge的原子百分比可以在约15%-75%之间；对于η型器件，半导体层1030可以包括S1:C，C的原子百分比约在
0.2% -2%之间。优选地，在外延生长同时可以对半导体层1030进行原位掺杂。例如，对于P型器件，进行原位P型离子掺杂，例如B，掺杂剂量可为I X IO1Vcm3-1 X IO2Vcm3 ;对于η型器件，进行原位η型离子掺杂，例如P，掺杂剂量可为lX1019/Cm3-lX1027Cm3。外延的源极和漏极应力材料，可以使沟道区处于应力之下。例如，在P型器件中，可以产生压应力，在η型器件中，可以产生拉应力。这样，可以调节器件沟道区中的应力，从而进一步提高沟道区内载流子的迁移率。
[0057]这里需要指出的是，源极和漏极也可在去除位于源漏区的停止层1006'后，不再去除半导体基体材料层1004'，而是采用向该半导体基体材料层1004'中执行离子注入操作后形成。在这种情况下，半导体基体材料层1004'位于源漏区中的部分直接充当源极和漏极。
[0058]接下来，可以形成栅极和空腔。具体地，首先如图10所示，在整个结构上形成第一电介质层1032如氧化物(例如，氧化硅)，并对其进行平坦化处理例如CMP。该CMP停止于辅助掩模层中的第二辅助掩模层1024(例如，氮化硅)。然后，如图11所示，去除栅堆叠顶部的辅助掩模层，露出栅堆叠，并可以对栅堆叠进行修整，以形成栅极。具体地，例如可以通过RIE，去除第二辅助膜层1024(例如，氮化硅)和第一辅助膜层1022(例如，氧化硅)，并可以去除部分高度的栅堆叠，形成栅极1020'。在竖直方向上，栅极1020'至少高于预备半导体基体1004'(用以形成沟道区)，利于增加器件内沟道区的有效区域，进而提高沟道区内载流子的迁移率。
[0059]接着，如图12所示，形成第二电介质层1034(例如，氧化硅)，并对其进行平坦化处理如CMP，以露出保护层1010(例如，氮化硅)。该第二电介质层1034可以在为形成空腔而去除保护层1010时，减少已有结构所受的损伤。然后，如图13所示，以第二介质层1034为掩模，去除保护层1010、牺牲层1008、停止层1006'和预备半导体基体层1004'，形成空腔。
[0060]事实上，空腔300的侧壁由第一侧墙1012和第二侧墙1028限定。第二电介质层1034中露出的开口(参见图12(a))与第一侧墙1012和第二侧墙1028限定的区域相对应。即使不采用第二介质层1034，也可以以第一侧墙1012和第二侧墙1028为掩模，来形成空腔。
[0061]形成空腔之后，预备半导体基体1004'成为半导体基体1004"。
[0062]在此，为了减少沟道区底部的电流泄露，在形成空腔时，可以进一步去除一部分半导体层1002'，使得半导体基体1004"的底部与半导体层1002'至少部分地隔开，乃至可以完全隔开，图12中示出了这种情况。
[0063]另外，为了增强器件性能，可以如图14所示，向空腔300内执行第二离子注入操作(如图中箭头所示)，以在半导体基体1004"(用以形成沟道区)中形成超陡后退阱。例如，对于η型器件，可以形成P型超陡后退阱；对于P型器件，可以形成η型超陡后退阱。这种超陡后退阱可以减薄耗尽层，进一步减小短沟道效应。第二离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子等，均可根据产品设计灵活调整，不再赘述。
[0064]可选地，如图15所示，可以在空腔内填充电介质材料1036。例如，可以先在淀积一层薄氧化物(未示出)，然后再淀积氮化物，并进行回蚀，使得它们留于空腔内。至此，已基本完成了根据该实施例的半导体器件的制作。
[0065]为了改善器件的电接触性能，可以在栅极和/或源漏极上形成金属硅化物。例如，如图16所示，可以去除第二介质层1034和至少一部分第一电介质层1032，以露出栅极和源漏极。然后，如图17所示，通过金属硅化工艺在栅极和/或源漏极上形成金属硅化物1038如NiPtSi。金属硅化工艺本身对于本领域技术人员而言是熟知的，在此不再赘述。
[0066]图17(d)示出了根据上述流程制造得到的半导体器件的透视图。在图17(d)中，为了清楚起见，并没有示出第一侧墙、第二侧墙和残留的第一电介质层。
[0067]根据本发明的另一实施例，例如可以对图17所示的结构进行平坦化处理，从而得到如图18所示的半导体器件。另外，在图18所示的器件中，并未形成上述隔离层。
[0068]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
[0069]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【权利要求】
1.一种半导体器件，包括: 半导体层； 半导体基体，位于半导体层上，所述半导体基体包括延伸穿过该半导体基体的空腔； 源极和漏极，在半导体层上形成，且分别接于半导体基体的相对的第一侧面和第二侧面； 栅极，分别接于半导体基体的相对的第三侧面和第四侧面。
2.根据权利要求1所述的半导体器件，其中，空腔还延伸进入半导体层中，使得半导体基体与半导体层至少部分地隔开。
3.根据权利要求1或2所述的半导体器件，其中，空腔中填充有电介质材料。
4.根据权利要求1所述的半导体器件，还包括:超陡后退阱，形成于半导体基体与栅极相邻的部分中，其中，对于η型器件，超陡后退阱为P型掺杂；对于P型器件，超陡后退阱为η型掺杂。
5.根据权利要求1所述的半导体器件，其中，源极和漏极包括在半导体层上外延生长的另外半导体层。
6.根据权利要求5所述的半导体器件，其中，外延生长的另外半导体层包括带应力半导体材料。
7.根据权利要求1所述的半导体器件，其中，栅极通过隔离层与半导体层隔开。
8.根据权利要求1所述的半导体器件，其中，半导体层与半导体基体包括不同的材料，且彼此之间具备刻蚀选择性。
9.一种制造半导体器件的方法，包括: 在半导体层上形成预备半导体基体，所述预备半导体基体包括相对的第一侧面和第二侧面以及相对的第三侧面和第四侧面； 在半导体层上形成源极和漏极，所述源极和漏极分别接于预备半导体基体的第一侧面和第二侧面； 形成与预备半导体基体的第三侧面和第四侧面相接的栅极；以及 形成贯穿预备半导体基体的空腔，从而预备半导体基体构成半导体基体。
10.根据权利要求9所述的方法，其中，形成预备半导体基体包括: 在半导体层上形成半导体基体材料层、停止层、已构图的牺牲层和保护层以及环绕已构图的牺牲层和保护层的第一侧墙； 以第一侧墙为掩模，对停止层、半导体基体材料层进行构图，并对半导体层进行部分地构图； 确定与源极和漏极相对应的区域，并去除覆盖所述区域的第一侧墙、保护层、牺牲层、停止层和半导体基体材料层，露出半导体层， 其中，半导体基体材料层的剩余部分成为预备半导体基体。
11.根据权利要求10所述的方法，其中， 确定与源极和漏极相对应的区域的操作包括: 在半导体层上形成与预备半导体基体的第三侧面和第四侧面相接的栅堆叠； 在栅堆叠上形成构图的掩模层，所述构图的掩模层对应于栅极的形状； 以构图的掩模层为掩模，对栅堆叠进行构图，去除覆盖所述区域的第一侧墙、保护层、牺牲层、停止层和半导体基体材料层，露出半导体层的操作包括: 去除未被掩模层覆盖的第一侧墙、保护层、牺牲层，直至露出停止层； 绕构图的栅堆叠侧面以及构图的半导体基体材料层的侧面，形成第二侧墙；以及 去除露出的停止层和半导体基体材料层，露出半导体层。
12.根据权利要求11所述的方法，其中，在半导体层上形成源极和漏极包括: 在露出的半导体层上外延生长另外的半导体层。
13.根据权利要求11所述的方法，其中，形成空腔包括: 以第一侧墙和第二侧墙为掩模，去除保护层、牺牲层、停止层、预备半导体基体层。
14.根据权利要求9所述的方法，其中，形成空腔还包括: 进一步去除一部分半导体层，使得半导体基体材料层与半导体层至少部分地隔开。
15.根据权利要求9所述的方法，还包括: 在空腔中填充电介质材料。
16.根据权利要求12所述的方法，其中，在外延生长另外的半导体层之前，该方法还包括:沿面向第一侧面和第二侧面的方向执行离子注入，以形成晕圈区和延伸区。
17.根据权利要求9所述的方法，其中，在形成空腔之后，该方法还包括: 经由空腔进行离子注入，以在半`导体基体与栅极相邻的部分中形成超陡后退阱。
18.根据权利要求9所述的方法，其中，形成预备半导体基体包括: 在半导体层上形成半导体基体材料层、已构图的牺牲层以及环绕已构图的牺牲层的第一侧墙； 以第一侧墙为掩模，对半导体基体材料层进行构图，并对半导体层进行部分地构图；确定与源极和漏极相对应的区域，并去除覆盖所述区域的第一侧墙、牺牲层和半导体基体材料层，露出半导体层， 其中，半导体基体材料层的剩余部分成为预备半导体基体。
19.根据权利要求18所述的方法，其中， 确定与源极和漏极相对应的区域的操作包括: 在半导体层上形成与预备半导体基体的第三侧面和第四侧面相接的栅堆叠； 在栅堆叠上形成构图的掩模层，所述构图的掩模层对应于栅极的形状； 以构图的掩模层为掩模，对栅堆叠进行构图， 去除覆盖所述区域的第一侧墙、牺牲层和半导体基体材料层，露出半导体层的操作包括: 去除未被掩模层覆盖的第一侧墙、牺牲层，直至露出半导体基体材料层； 绕构图的栅堆叠侧面以及构图的半导体基体材料层的侧面，形成第二侧墙；以及 去除露出的半导体基体材料层，露出半导体层。
20.根据权利要求11或19所述的方法，其中，在形成栅堆叠之前，该方法还包括:在半导体层上形成隔离层。
【文档编号】H01L21/336GK103681840SQ201210333081
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】朱慧珑, 梁擎擎, 钟汇才, 尹海洲, 骆志炯, 叶甜春 申请人:中国科学院微电子研究所
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