一种半导体器件的制造方法

一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构的两侧形成有侧壁结构；在所述半导体衬底的将要形成源/漏区的位置形成顶部不高于所述半导体衬底表面的嵌入式锗硅层；去除所述侧壁结构；执行一低掺杂离子注入，以在所述半导体衬底中形成未激活的低掺杂源/漏区；在所述栅极结构的两侧形成另一侧壁结构；在所述嵌入式锗硅层上形成硅帽层。根据本发明，可以对所述嵌入式锗硅形成之后实施的所述栅极结构两侧的侧壁结构的去除过程对所述栅极硬掩蔽层的损伤做出补偿，降低所述侧壁结构的去除难度。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成嵌入式锗硅的方法。
【背景技术】
[0002]嵌入式锗硅是广泛应用于CMOS器件的一种于PMOS部分的沟道区施加压应力以提高其性能的技术。在形成所述嵌入式锗硅的过程中存在诸多挑战，既有所述嵌入式锗硅自身所面临的问题，例如如何形成具有高含量锗的嵌入式锗硅以及如何控制嵌入式锗硅中的层错缺陷的发生等，又有形成所述嵌入式锗硅的工艺如何更好地与形成所述CMOS器件所应用的其它工艺进行集成的问题，例如如何使所述嵌入式锗硅更靠近沟道区、形成具有更理想形状的嵌入式锗硅、控制形成所述嵌入式锗硅的过程的热预算等。
[0003]现有技术中，在CMOS器件的PMOS部分将要形成源/漏区的位置上形成嵌入式锗硅之后，需要实施下述工艺步骤:首先，如图1A所示，在嵌入式锗硅105上形成硅帽层106，以用于后续自对准硅化物的形成；然后，采用湿法蚀刻工艺去除衬底100上的栅极结构101两侧的侧壁结构，所述侧壁结构由一层氮化硅104和一层氧化硅103构成；接下来，以栅极硬掩蔽层102为掩膜，对所述将要形成源/漏区的位置实施LDD注入，以在其中形成轻掺杂漏极(LDD)。在上述湿法蚀刻过程中，所述栅极硬掩蔽层102也会被蚀刻，从而露出所述栅极结构101的栅极材料层的顶角部分，如图1B所示，在后续形成自对准硅化物时，所述露出的栅极材料层的顶角部分也会形成自对准硅化物，这是不期望出现的问题。与此同时，由于所述硅帽层106具有相当的厚度，因此，增大了去除所述侧壁结构的难度。
[0004]因此，需要提出一种方法，以解决上述问题。

【发明内容】

[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构的两侧形成有侧壁结构；在所述半导体衬底的将要形成源/漏区的位置形成顶部不高于所述半导体衬底表面的嵌入式锗硅层；去除所述侧壁结构；执行一低掺杂离子注入，以在所述半导体衬底中形成未激活的低掺杂源/漏区；在所述栅极结构的两侧形成另一侧壁结构；在所述嵌入式锗硅层上形成硅帽层。
[0006]进一步，形成所述嵌入式锗硅层的工艺步骤包括:先采用先干法蚀刻后湿法蚀刻的方法在所述半导体衬底的将要形成源/漏区的位置形成Σ状凹槽；再采用外延生长工艺在所述Σ状凹槽中形成所述嵌入式锗硅层。
[0007]进一步，所述侧壁结构由一氧化物层和一氮化物层构成。
[0008]进一步，采用湿法蚀刻工艺去除所述侧壁结构。
[0009]进一步，所述湿法蚀刻包括:先采用热磷酸去除构成所述侧壁结构的氮化物层，再采用稀释的氢氟酸去除构成所述侧壁结构的氧化物层。
[0010]进一步，所述热磷酸的温度为110-180°c，处理时间为30s-10min。[0011]进一步，所述稀释的氢氟酸的浓度为0.01-10%,处理时间为30s-10min。
[0012]进一步，形成所述另一侧壁结构的工艺步骤包括:采用化学气相沉积工艺在所述半导体衬底上依次形成一氧化物层和一氮化物层，以覆盖所述栅极结构；在所述氮化物层上形成一经图案化的掩膜层；采用干法蚀刻工艺蚀刻未被所述掩膜层所遮蔽的氮化物层和氧化物层，以定义实施一重掺杂离子注入的工艺窗口 ；去除所述经图案化的掩膜层。
[0013]进一步，在形成所述硅帽层之前，还包括执行一重掺杂离子注入并退火的步骤，以在所述半导体衬底中形成重掺杂源/漏区。
[0014]进一步，所述硅帽层的形成工艺包括化学气相沉积、物理气相沉积、原子层沉积或者分子束外延。
[0015]进一步，所述栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。
[0016]进一步，所述栅极结构的顶部形成有栅极硬掩蔽层
[0017]根据本发明，可以对所述嵌入式锗硅形成之后实施的所述栅极结构两侧的侧壁结构的去除过程对所述栅极硬掩蔽层的损伤做出补偿，降低所述侧壁结构的去除难度。
【专利附图】

【附图说明】
[0018]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0019]附图中:
[0020]图1A为采用现有技术在PMOS的将要形成源/漏区的位置形成嵌入式锗硅后在所述嵌入式锗硅上形成硅帽层的示意性剖面图；
[0021]图1B为在去除图1A中所示器件的栅极结构的侧壁结构后露出所述栅极结构的顶角部分的示意性剖面图；
[0022]图2A-图2E为本发明提出的形成嵌入式锗硅的方法的各步骤的示意性剖面图；
[0023]图3为本发明提出的形成嵌入式锗硅的方法的流程图。
【具体实施方式】
[0024]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0025]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成嵌入式锗硅的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0026]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0027]下面，参照图2A-图2E和图3来描述本发明提出的形成嵌入式锗硅的方法的详细步骤。[0028]参照图2k_图2E，其中示出了本发明提出的形成嵌入式锗硅的方法的各步骤的示意性剖面图。
[0029]首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构以及各种阱(well)结构，为了简化，图示中予以省略。
[0030]在所述半导体衬底200上形成有栅极结构201，作为一个示例，所述栅极结构201可包括自下而上依次层叠的栅极介电层和栅极材料层。所述栅极介电层可包括氧化物，如，二氧化硅(SiO2)层。所述栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧化物层可包括氧化铱(IrO2)层；金属娃化物层可包括娃化钛(TiSi)层。
[0031]所述栅极结构201的顶部形成有栅极硬掩蔽层202，其可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未掺杂硅玻璃(USG)、旋涂玻璃(S0G)、高密度等离子体(HDP)或旋涂电介质(S0D);氮化物层可包括氮化硅(Si3N4)层；氮氧化物层可包括氮氧化硅(SiON)层；在本实施例中，所述栅极硬掩蔽层202的材料为氮化硅。
[0032]此外，作为示例，在所述半导体衬底200上还形成有位于所述栅极结构201两侧的侧壁结构，所述侧壁结构由一氧化物层203和一氮化物层204构成。
[0033]接下来，在所述半导体衬底200的将要形成源/漏区的位置形成嵌入式锗硅层205，所述嵌入式锗硅层205的顶部不高于所述半导体衬底200的表面。形成所述嵌入式锗硅层205的工艺步骤包括:先采用先干法蚀刻后湿法蚀刻的方法在所述半导体衬底200的将要形成源/漏区的位置形成Σ状凹槽；再采用外延生长工艺在所述Σ状凹槽中形成所述嵌入式锗硅层205，所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
[0034]接着，如图2B所示，采用湿法蚀刻工艺去除所述侧壁结构，所述湿法蚀刻包括:先采用热磷酸去除构成所述侧壁结构的氮化物层，再采用稀释的氢氟酸去除构成所述侧壁结构的氧化物层。其中，所述热磷酸的温度为110-180°C，处理时间为30s-10min ;所述稀释的氢氟酸的浓度为0.01-10%，处理时间为30s-10min。相比现有技术，由于所述嵌入式锗硅层205的顶部不高于所述半导体衬底200的表面，且在所述嵌入式锗硅层205的顶部未形成用于后续自对准硅化物的形成的硅帽层，因此，实施上述侧壁结构的去除的难度大为降低，所述去除过程对于所述栅极硬掩蔽层202的损伤程度也较小，不会露出所述栅极结构201的顶角部分。
[0035]接着，如图2C所示，执行一低掺杂离子注入，以在所述半导体衬底200中形成未激活的低掺杂源/漏区(图中未示出)。对于PMOS晶体管而言，所述低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。
[0036]接着，如图2D所示，在所述栅极结构201的两侧形成另一侧壁结构，所述另一侧壁结构由一氧化物层和一氮化物层构成。形成所述另一侧壁结构的工艺步骤包括:采用化学气相沉积工艺在所述半导体衬底200上依次形成一氧化物层和一氮化物层，以覆盖所述栅极结构201 ;在所述氮化物层上形成一经图案化的掩膜层；采用干法蚀刻工艺蚀刻未被所述掩膜层所遮蔽的氮化物层和氧化物层，以定义实施一重掺杂离子注入的工艺窗口 ；去除所述经图案化的掩膜层。
[0037]接下来，执行一重掺杂离子注入并退火，以在所述半导体衬底200中形成重掺杂源/漏区(图中未示出)。形成所述重掺杂源/漏区的工艺为本领域技术人员所熟习，在此不再加以赘述。需要说明的是，在所述退火过程中，所述未激活的低掺杂源/漏区被激活。
[0038]接着，如图2E所示，在所述嵌入式锗硅层205上形成硅帽层206，以用于后续自对准硅化物的形成。所述硅帽层206的形成可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积、物理气相沉积、原子层沉积或者分子束外延。形成所述硅帽层206时的温度为300-1000°C。
[0039]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，包括自对准硅化物、接触孔以及互连金属层的形成。根据本发明，可以对嵌入式锗硅形成之后实施的栅极结构两侧的侧壁结构的去除过程对栅极硬掩蔽层的损伤做出补偿，扩大去除所述侧壁结构的工艺窗口。
[0040]参照图3，其中示出了本发明提出的的流程图，用于简要示出整个制造工艺的流程。
[0041]在步骤301中，提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构的两侧形成有侧壁结构；
[0042]在步骤302中，在所述半导体衬底的将要形成源/漏区的位置形成顶部不高于所述半导体衬底表面的嵌入式锗硅层；
[0043]在步骤303中，去除所述侧壁结构；
[0044]在步骤304中，执行一低掺杂离子注入，以在所述半导体衬底中形成未激活的低掺杂源/漏区；
[0045]在步骤305中，在所述栅极结构的两侧形成另一侧壁结构；
[0046]在步骤306中，在所述嵌入式锗硅层上形成硅帽层。
[0047]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构的两侧形成有侧壁结构； 在所述半导体衬底的将要形成源/漏区的位置形成顶部不高于所述半导体衬底表面的嵌入式锗硅层； 去除所述侧壁结构； 执行一低掺杂离子注入，以在所述半导体衬底中形成未激活的低掺杂源/漏区； 在所述栅极结构的两侧形成另一侧壁结构； 在所述嵌入式锗硅层上形成硅帽层。
2.根据权利要求1所述的方法，其特征在于，形成所述嵌入式锗硅层的工艺步骤包括:先采用先干法蚀刻后湿法蚀刻的方法在所述半导体衬底的将要形成源/漏区的位置形成Σ状凹槽；再采用外延生长工艺在所述Σ状凹槽中形成所述嵌入式锗硅层。
3.根据权利要求1所述的方法，其特征在于，所述侧壁结构由一氧化物层和一氮化物层构成。
4.根据权利要求3所述的方法，其特征在于，采用湿法蚀刻工艺去除所述侧壁结构。
5.根据权利要求4所述的方法，其特征在于，所述湿法蚀刻包括:先采用热磷酸去除构成所述侧壁结构的氮化物层，再采用稀释的氢氟酸去除构成所述侧壁结构的氧化物层。
6.根据权利要求5所述的方法，其特征在于，所述热磷酸的温度为110-180°C，处理时间为 30s-10min。
7.根据权利要求5所述的方法，其特征在于，所述稀释的氢氟酸的浓度为0.01-10%,处理时间为30s-10min。
8.根据权利要求1所述的方法，其特征在于，形成所述另一侧壁结构的工艺步骤包括:采用化学气相沉积工艺在所述半导体衬底上依次形成一氧化物层和一氮化物层，以覆盖所述栅极结构；在所述氮化物层上形成一经图案化的掩膜层；采用干法蚀刻工艺蚀刻未被所述掩膜层所遮蔽的氮化物层和氧化物层，以定义实施一重掺杂离子注入的工艺窗口 ；去除所述经图案化的掩膜层。
9.根据权利要求1所述的方法，其特征在于，在形成所述硅帽层之前，还包括执行一重掺杂离子注入并退火的步骤，以在所述半导体衬底中形成重掺杂源/漏区。
10.根据权利要求1所述的方法，其特征在于，所述硅帽层的形成工艺包括化学气相沉积、物理气相沉积、原子层沉积或者分子束外延。
11.根据权利要求1所述的方法，其特征在于，所述栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。
12.根据权利要求11所述的方法，其特征在于，所述栅极结构的顶部形成有栅极硬掩蔽层。
【文档编号】H01L21/336GK103681333SQ201210336453
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】刘佳磊 申请人:中芯国际集成电路制造(上海)有限公司