一种半导体器件的制造方法
一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；形成用于填充互连金属的沟槽和通孔；采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层，其中所述去除过程包括：先执行一后蚀刻处理过程，以去除形成在所述沟槽和所述通孔中的蚀刻残留物质和杂质；再采用基于CF4、CO2和CO的蚀刻气体执行所述等离子体蚀刻。根据本发明，在蚀刻所述通孔下方的蚀刻停止层时，对所述层间介电层的损伤很小，且在所述通孔的底部不会形成所述后蚀刻处理难以去除的物质，保证所述通孔的侧壁和底部的表面平整度。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法。
【背景技术】
[0002]当半导体制造工艺的工艺节点达到28nm以下时，形成半导体器件的互连金属层时所采用的层间介电层通常由具有超低介电常数的材料构成，以便降低半导体器件的RC延迟。
[0003]半导体器件通常具有多层互连金属，形成用于填充所述互连金属的沟槽和通孔的工艺包括以下步骤:首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上形成有有源器件层，为了简化，图示中只示出所述半导体衬底100，然后，在所述半导体衬底100上依次形成一蚀刻停止层101和一层间介电层102 ;接着，如图1B所示，在所述层间介电层102上形成一金属硬掩膜层103，然后，在所述金属硬掩膜层103中形成用于蚀刻所述通孔的图形104;接着，如图1C所示，在所述半导体衬底100上再次形成所述层间介电层102，以覆盖所述具有所述通孔图形104的金属硬掩膜层103，接下来，在所述再次形成的层间介电层102上形成一具有所述沟槽图形的光刻胶层105 ;接着，如图1D所示，采用干法蚀刻工艺依次蚀刻图中所示的未被所述光刻胶层105所遮蔽的上层层间介电层102和未被所述金属硬掩膜层103所遮蔽的下层层间介电层102，所述蚀刻过程终止于所述蚀刻停止层101，从而形成用于填充互连金属的沟槽106和通孔107，然后，去除所述光刻胶层105。
[0004]为了实现与所述有源器件层的最终连通，需要将所述通孔107下方的蚀刻停止层101去除，在采用干法蚀刻工艺实施所述去除过程时，由于向蚀刻腔中输送等离子蚀刻气体的载气通常为氮气(N2),暴露出来的所述有源器件层中的铜互连金属与氮气发生反应在所述通孔107的底部形成物质(CuxNy),此物质难以去除；同时，由于构成所述层间介电层102的材料具有较大的孔隙率，主要成分为CF4的等离子蚀刻气体对所述层间介电层102的侧壁的损伤也较为严重，因此，上述现象将会影响所述通孔107的侧壁和底部的表面平整度，不利于后续铜金属阻挡层的形成，最终导致铜金属的扩散的加剧。
[0005]因此，需要提出一种方法，以防止上述问题的发生。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；形成用于填充互连金属的沟槽和通孔；采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层，其中所述去除过程包括:先执行一后蚀刻处理过程，以去除形成在所述沟槽和所述通孔中的蚀刻残留物质和杂质；再采用基于CF4、CO2和CO的蚀刻气体执行所述等离子体蚀刻。
[0007]进一步，采用化学气相沉积工艺形成所述蚀刻停止层和所述层间介电层。
[0008]进一步，所述蚀刻停止层的材料为SiCN或SiN。[0009]进一步，所述层间介电层的构成材料为具有超低介电常数的材料。
[0010]进一步，所述层间介电层的所述介电常数为2.45或2.2。
[0011]进一步，采用一体蚀刻工艺形成所述用于填充互连金属的沟槽和通孔。
[0012]进一步，所述一体蚀刻工艺包括以下步骤:在所述层间介电层上形成一金属硬掩膜层，并在所述金属硬掩膜层中形成用于蚀刻所述通孔的图形；在所述半导体衬底上再次形成所述层间介电层，以覆盖所述具有所述通孔图形的金属硬掩膜层，并在所述再次形成的层间介电层上形成一具有所述沟槽图形的光刻胶层；采用干法蚀刻工艺依次蚀刻未被所述光刻胶层所遮蔽的层间介电层和未被所述金属硬掩膜层所遮蔽的层间介电层，所述蚀刻过程终止于所述蚀刻停止层。
[0013]进一步，采用物理气相沉积工艺或者原子层沉积工艺形成所述金属硬掩膜层。
[0014]进一步，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其任意的组合。
[0015]进一步，所述CF4的流量为50-500sccm，所述CO2的流量为10-500sccm，所述CO的流量为10-500sccm，所述等离子体蚀刻的压力为lO-lOOmTorr，功率为100-500W，处理时间为 10-60s。
[0016]进一步，在所述后蚀刻处理过程之前，还包括采用基于CF4和N2的蚀刻气体执行所述等离子体蚀刻的步骤。
[0017]进一步，所述CF4的流量为50-500sccm，所述N2的流量为10-500sccm，所述等离子体蚀刻的压力为IO-1OOmTorr,功率为100-500W，处理时间为10_60s。
[0018]根据本发明，在蚀刻所述通孔下方的蚀刻停止层时，对所述层间介电层的损伤很小，且在所述通孔的底部不会形成所述后蚀刻处理难以去除的物质，保证所述通孔的侧壁和底部的表面平整度。
【专利附图】
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0020]附图中:
[0021]图1A-图1D为现有技术形成用于填充互连金属的沟槽和通孔的各步骤的示意性剖面图；
[0022]图2A-图2E为本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的各步骤的示意性剖面图；
[0023]图3为本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的流程图。
【具体实施方式】
[0024]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0025]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0026]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0027]下面，参照图2A-图2E和图3来描述本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的详细步骤。
[0028]参照图2A-图2E，其中示出了本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的各步骤的示意性剖面图。
[0029]首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将所述半导体衬底200分为NMOS区和PMOS区。所述半导体衬底200中还形成有各种阱(well)结构。
[0030]在所述半导体衬底200上形成有有源器件层。所述有源器件层包括栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。在所述半导体衬底200中位于所述栅极结构的正下方的两侧形成有源/漏区，在源/漏区之间是沟道区；在所述栅极结构以及源/漏区上形成有自对准硅化物。所述有源器件层中还形成有一层或多层互连金属层，为了简化，图示中只示出所述半导体衬底200。
[0031]接下来，采用化学气相沉积工艺在所述半导体衬底200上依次形成一蚀刻停止层201和一层间介电层202。所述蚀刻停止层201的材料优选SiCN或SiN。所述蚀刻停止层201可以防止后续蚀刻用于填充铜互连金属的沟槽和通孔时对所述有源器件层的损伤。所述层间介电层202的构成材料为具有超低介电常数的材料，例如所述介电常数为2.45或
2.2的材料。
[0032]接着，如图2B所示，在所述层间介电层202上形成一金属硬掩膜层203，所述金属硬掩膜层203的构成材料可以选择为TiN、BN、AlN或者其任意的组合。形成所述金属硬掩膜层203可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如物理气相沉积工艺或者原子层沉积工艺。
[0033]接下来，在所述金属硬掩膜层203中形成用于蚀刻所述通孔的图形204，其包括以下步骤:在所述金属硬掩膜层203上形成一具有所述通孔图形204的光刻胶层；蚀刻未被所述光刻胶层所遮蔽的金属硬掩膜层203 ;去除所述光刻胶层。为了防止去除所述光刻胶层所采用的灰化工艺对所述金属硬掩膜层203下方的层间介电层202的损伤，通常在形成所述金属硬掩膜层203之前在所述层间介电层202上形成一钝化层，所述钝化层的构成材料可以选择为TE0S，成分主要是二氧化硅，是用Si (OC2H5)4为主要原料反应生成的。
[0034]接着，如图2C所示，在所述半导体衬底200上再次形成所述层间介电层202，以覆盖所述具有通孔图形204的金属硬掩膜层203，然后，在所述再次形成的层间介电层202上形成一具有所述沟槽图形的光刻胶层205。为了防止后续研磨形成的铜金属互连层时对所述层间介电层202造成损伤，在形成所述光刻胶层205之前，在所述层间介电层202上形成一掺杂碳的娃材料层，例如Si C层。
[0035]接着，如图2D所示，采用干法蚀刻工艺依次蚀刻未被所述光刻胶层205所遮蔽的上层层间介电层202和未被所述金属硬掩膜层203所遮蔽的下层层间介电层202，所述蚀刻过程终止于所述蚀刻停止层201，从而形成所述用于填充互连金属的沟槽206和通孔207。上述形成所述用于填充互连金属的沟槽206和通孔207的工艺过程被本领域技术人员称为一体蚀刻工艺过程(all-1n-one etch process)。此后,去除所述光刻胶层205。
[0036]接着，如图2E所示，采用等离子体蚀刻工艺去除所述通孔207下方的蚀刻停止层201，以实现同所述有源器件层中的最上层互连金属层的连通。
[0037]所述通孔207下方的蚀刻停止层201的去除可以通过以下两种方式来实施:
[0038]实施方式一
[0039]先采用基于CF4和N2的蚀刻气体执行所述等离子体蚀刻；接着，执行一后蚀刻(post-etch)处理过程，以去除形成在所述沟槽206和所述通孔207中的蚀刻残留物质和杂质；最后，采用基于CF4XO2和CO的蚀刻气体再次执行所述等离子体蚀刻，其中，所述CF4的流量为50-500sccm，所述N2的流量为10-500sccm，所述CO2的流量为10-500sccm，所述CO的流量为10-500sccm，所述两次等离子体蚀刻的压力均为IO-1OOmTorr，功率均为100-500W，处理时间均为10-60S。
[0040]实施方式二
[0041]先执行一后蚀刻处理过程，以去除形成在所述沟槽206和所述通孔207中的蚀刻残留物质和杂质；然后，采用基于CF4XO2和CO的蚀刻气体执行所述等离子体蚀刻，其中，所述CF4的流量为50-500sccm，所述CO2的流量为10-500sccm，所述CO的流量为10_500sccm，所述等离子体蚀刻的压力为IO-1OOmTorr,功率为100-500W，处理时间为10_60s。
[0042]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，在所述沟槽206和所述通孔207中依次形成铜金属扩散阻挡层和铜金属层。根据本发明，在蚀刻所述通孔下方的蚀刻停止层时，对所述层间介电层的损伤很小，且在所述通孔的底部不会形成所述后蚀刻处理难以去除的物质(例如CuxNy),从而保证所述通孔的侧壁和底部的表面平整度。
[0043]参照图3，其中示出了本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的流程图，用于简要示出整个制造工艺的流程。
[0044]在步骤301中，提供半导体衬底；
[0045]在步骤302中，在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；
[0046]在步骤303中，形成用于填充互连金属的沟槽和通孔；
[0047]在步骤304中，采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层。
[0048]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底； 在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层； 形成用于填充互连金属的沟槽和通孔； 采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层，其中所述去除过程包括:先执行一后蚀刻处理过程，以去除形成在所述沟槽和所述通孔中的蚀刻残留物质和杂质；再采用基于cf4、CO2和CO的蚀刻气体执行所述等离子体蚀刻。
2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述蚀刻停止层和所述层间介电层。
3.根据权利要求1或2所述的方法，其特征在于，所述蚀刻停止层的材料为SiCN或SiN。
4.根据权利要求1或2所述的方法，其特征在于，所述层间介电层的构成材料为具有超低介电常数的材料。
5.根据权利要求4所述的方法，其特征在于，所述层间介电层的所述介电常数为2.45或 2.2。
6.根据权利要求1所述的方法，其特征在于，采用一体蚀刻工艺形成所述用于填充互连金属的沟槽和通孔。
7.根据权利要求6所述的方法，其特征在于，所述一体蚀刻工艺包括以下步骤:在所述层间介电层上形成一金属硬掩膜层，并在所述金属硬掩膜层中形成用于蚀刻所述通孔的图形；在所述半导体衬底上再次形成所述层间介电层，以覆盖所述具有所述通孔图形的金属硬掩膜层，并在所述再次形成的层间介电层上形成一具有所述沟槽图形的光刻胶层；采用干法蚀刻工艺依次蚀刻未被所述光刻胶层所遮蔽的层间介电层和未被所述金属硬掩膜层所遮蔽的层间介电层，所述蚀刻过程终止于所述蚀刻停止层。
8.根据权利要求7所述的方法，其特征在于，采用物理气相沉积工艺或者原子层沉积工艺形成所述金属硬掩膜层。
9.根据权利要求8所述的方法，其特征在于，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其任意的组合。
10.根据权利要求1所述的方法，其特征在于，所述CF4的流量为50-500SCCm，所述CO2的流量为10-500SCCm，所述CO的流量为10-500sCCm，所述等离子体蚀刻的压力为IO-1OOmTorr,功率为 100-500W，处理时间为 10_60s。
11.根据权利要求1所述的方法，其特征在于，在所述后蚀刻处理过程之前，还包括采用基于CF4和N2的蚀刻气体执行所述等离子体蚀刻的步骤。
12.根据权利要求11所述的方法，其特征在于，所述CF4的流量为50-500Sccm，所述N2的流量为10-500sccm，所述等离子体蚀刻的压力为IO-1OOmTorr，功率为100-500W，处理时间为 10-60S。
【文档编号】H01L21/768GK103681462SQ201210336591
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】张海洋, 胡敏达 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；形成用于填充互连金属的沟槽和通孔；采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层，其中所述去除过程包括：先执行一后蚀刻处理过程，以去除形成在所述沟槽和所述通孔中的蚀刻残留物质和杂质；再采用基于CF4、CO2和CO的蚀刻气体执行所述等离子体蚀刻。根据本发明，在蚀刻所述通孔下方的蚀刻停止层时，对所述层间介电层的损伤很小，且在所述通孔的底部不会形成所述后蚀刻处理难以去除的物质，保证所述通孔的侧壁和底部的表面平整度。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法。
【背景技术】
[0002]当半导体制造工艺的工艺节点达到28nm以下时，形成半导体器件的互连金属层时所采用的层间介电层通常由具有超低介电常数的材料构成，以便降低半导体器件的RC延迟。
[0003]半导体器件通常具有多层互连金属，形成用于填充所述互连金属的沟槽和通孔的工艺包括以下步骤:首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上形成有有源器件层，为了简化，图示中只示出所述半导体衬底100，然后，在所述半导体衬底100上依次形成一蚀刻停止层101和一层间介电层102 ;接着，如图1B所示，在所述层间介电层102上形成一金属硬掩膜层103，然后，在所述金属硬掩膜层103中形成用于蚀刻所述通孔的图形104;接着，如图1C所示，在所述半导体衬底100上再次形成所述层间介电层102，以覆盖所述具有所述通孔图形104的金属硬掩膜层103，接下来，在所述再次形成的层间介电层102上形成一具有所述沟槽图形的光刻胶层105 ;接着，如图1D所示，采用干法蚀刻工艺依次蚀刻图中所示的未被所述光刻胶层105所遮蔽的上层层间介电层102和未被所述金属硬掩膜层103所遮蔽的下层层间介电层102，所述蚀刻过程终止于所述蚀刻停止层101，从而形成用于填充互连金属的沟槽106和通孔107，然后，去除所述光刻胶层105。
[0004]为了实现与所述有源器件层的最终连通，需要将所述通孔107下方的蚀刻停止层101去除，在采用干法蚀刻工艺实施所述去除过程时，由于向蚀刻腔中输送等离子蚀刻气体的载气通常为氮气(N2),暴露出来的所述有源器件层中的铜互连金属与氮气发生反应在所述通孔107的底部形成物质(CuxNy),此物质难以去除；同时，由于构成所述层间介电层102的材料具有较大的孔隙率，主要成分为CF4的等离子蚀刻气体对所述层间介电层102的侧壁的损伤也较为严重，因此，上述现象将会影响所述通孔107的侧壁和底部的表面平整度，不利于后续铜金属阻挡层的形成，最终导致铜金属的扩散的加剧。
[0005]因此，需要提出一种方法，以防止上述问题的发生。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；形成用于填充互连金属的沟槽和通孔；采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层，其中所述去除过程包括:先执行一后蚀刻处理过程，以去除形成在所述沟槽和所述通孔中的蚀刻残留物质和杂质；再采用基于CF4、CO2和CO的蚀刻气体执行所述等离子体蚀刻。
[0007]进一步，采用化学气相沉积工艺形成所述蚀刻停止层和所述层间介电层。
[0008]进一步，所述蚀刻停止层的材料为SiCN或SiN。[0009]进一步，所述层间介电层的构成材料为具有超低介电常数的材料。
[0010]进一步，所述层间介电层的所述介电常数为2.45或2.2。
[0011]进一步，采用一体蚀刻工艺形成所述用于填充互连金属的沟槽和通孔。
[0012]进一步，所述一体蚀刻工艺包括以下步骤:在所述层间介电层上形成一金属硬掩膜层，并在所述金属硬掩膜层中形成用于蚀刻所述通孔的图形；在所述半导体衬底上再次形成所述层间介电层，以覆盖所述具有所述通孔图形的金属硬掩膜层，并在所述再次形成的层间介电层上形成一具有所述沟槽图形的光刻胶层；采用干法蚀刻工艺依次蚀刻未被所述光刻胶层所遮蔽的层间介电层和未被所述金属硬掩膜层所遮蔽的层间介电层，所述蚀刻过程终止于所述蚀刻停止层。
[0013]进一步，采用物理气相沉积工艺或者原子层沉积工艺形成所述金属硬掩膜层。
[0014]进一步，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其任意的组合。
[0015]进一步，所述CF4的流量为50-500sccm，所述CO2的流量为10-500sccm，所述CO的流量为10-500sccm，所述等离子体蚀刻的压力为lO-lOOmTorr，功率为100-500W，处理时间为 10-60s。
[0016]进一步，在所述后蚀刻处理过程之前，还包括采用基于CF4和N2的蚀刻气体执行所述等离子体蚀刻的步骤。
[0017]进一步，所述CF4的流量为50-500sccm，所述N2的流量为10-500sccm，所述等离子体蚀刻的压力为IO-1OOmTorr,功率为100-500W，处理时间为10_60s。
[0018]根据本发明，在蚀刻所述通孔下方的蚀刻停止层时，对所述层间介电层的损伤很小，且在所述通孔的底部不会形成所述后蚀刻处理难以去除的物质，保证所述通孔的侧壁和底部的表面平整度。
【专利附图】
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0020]附图中:
[0021]图1A-图1D为现有技术形成用于填充互连金属的沟槽和通孔的各步骤的示意性剖面图；
[0022]图2A-图2E为本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的各步骤的示意性剖面图；
[0023]图3为本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的流程图。
【具体实施方式】
[0024]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0025]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0026]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0027]下面，参照图2A-图2E和图3来描述本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的详细步骤。
[0028]参照图2A-图2E，其中示出了本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的各步骤的示意性剖面图。
[0029]首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将所述半导体衬底200分为NMOS区和PMOS区。所述半导体衬底200中还形成有各种阱(well)结构。
[0030]在所述半导体衬底200上形成有有源器件层。所述有源器件层包括栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。在所述半导体衬底200中位于所述栅极结构的正下方的两侧形成有源/漏区，在源/漏区之间是沟道区；在所述栅极结构以及源/漏区上形成有自对准硅化物。所述有源器件层中还形成有一层或多层互连金属层，为了简化，图示中只示出所述半导体衬底200。
[0031]接下来，采用化学气相沉积工艺在所述半导体衬底200上依次形成一蚀刻停止层201和一层间介电层202。所述蚀刻停止层201的材料优选SiCN或SiN。所述蚀刻停止层201可以防止后续蚀刻用于填充铜互连金属的沟槽和通孔时对所述有源器件层的损伤。所述层间介电层202的构成材料为具有超低介电常数的材料，例如所述介电常数为2.45或
2.2的材料。
[0032]接着，如图2B所示，在所述层间介电层202上形成一金属硬掩膜层203，所述金属硬掩膜层203的构成材料可以选择为TiN、BN、AlN或者其任意的组合。形成所述金属硬掩膜层203可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如物理气相沉积工艺或者原子层沉积工艺。
[0033]接下来，在所述金属硬掩膜层203中形成用于蚀刻所述通孔的图形204，其包括以下步骤:在所述金属硬掩膜层203上形成一具有所述通孔图形204的光刻胶层；蚀刻未被所述光刻胶层所遮蔽的金属硬掩膜层203 ;去除所述光刻胶层。为了防止去除所述光刻胶层所采用的灰化工艺对所述金属硬掩膜层203下方的层间介电层202的损伤，通常在形成所述金属硬掩膜层203之前在所述层间介电层202上形成一钝化层，所述钝化层的构成材料可以选择为TE0S，成分主要是二氧化硅，是用Si (OC2H5)4为主要原料反应生成的。
[0034]接着，如图2C所示，在所述半导体衬底200上再次形成所述层间介电层202，以覆盖所述具有通孔图形204的金属硬掩膜层203，然后，在所述再次形成的层间介电层202上形成一具有所述沟槽图形的光刻胶层205。为了防止后续研磨形成的铜金属互连层时对所述层间介电层202造成损伤，在形成所述光刻胶层205之前，在所述层间介电层202上形成一掺杂碳的娃材料层，例如Si C层。
[0035]接着，如图2D所示，采用干法蚀刻工艺依次蚀刻未被所述光刻胶层205所遮蔽的上层层间介电层202和未被所述金属硬掩膜层203所遮蔽的下层层间介电层202，所述蚀刻过程终止于所述蚀刻停止层201，从而形成所述用于填充互连金属的沟槽206和通孔207。上述形成所述用于填充互连金属的沟槽206和通孔207的工艺过程被本领域技术人员称为一体蚀刻工艺过程(all-1n-one etch process)。此后,去除所述光刻胶层205。
[0036]接着，如图2E所示，采用等离子体蚀刻工艺去除所述通孔207下方的蚀刻停止层201，以实现同所述有源器件层中的最上层互连金属层的连通。
[0037]所述通孔207下方的蚀刻停止层201的去除可以通过以下两种方式来实施:
[0038]实施方式一
[0039]先采用基于CF4和N2的蚀刻气体执行所述等离子体蚀刻；接着，执行一后蚀刻(post-etch)处理过程，以去除形成在所述沟槽206和所述通孔207中的蚀刻残留物质和杂质；最后，采用基于CF4XO2和CO的蚀刻气体再次执行所述等离子体蚀刻，其中，所述CF4的流量为50-500sccm，所述N2的流量为10-500sccm，所述CO2的流量为10-500sccm，所述CO的流量为10-500sccm，所述两次等离子体蚀刻的压力均为IO-1OOmTorr，功率均为100-500W，处理时间均为10-60S。
[0040]实施方式二
[0041]先执行一后蚀刻处理过程，以去除形成在所述沟槽206和所述通孔207中的蚀刻残留物质和杂质；然后，采用基于CF4XO2和CO的蚀刻气体执行所述等离子体蚀刻，其中，所述CF4的流量为50-500sccm，所述CO2的流量为10-500sccm，所述CO的流量为10_500sccm，所述等离子体蚀刻的压力为IO-1OOmTorr,功率为100-500W，处理时间为10_60s。
[0042]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，在所述沟槽206和所述通孔207中依次形成铜金属扩散阻挡层和铜金属层。根据本发明，在蚀刻所述通孔下方的蚀刻停止层时，对所述层间介电层的损伤很小，且在所述通孔的底部不会形成所述后蚀刻处理难以去除的物质(例如CuxNy),从而保证所述通孔的侧壁和底部的表面平整度。
[0043]参照图3，其中示出了本发明提出的形成用于填充互连金属的沟槽和通孔后去除所述通孔下方的蚀刻终止层的方法的流程图，用于简要示出整个制造工艺的流程。
[0044]在步骤301中，提供半导体衬底；
[0045]在步骤302中，在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层；
[0046]在步骤303中，形成用于填充互连金属的沟槽和通孔；
[0047]在步骤304中，采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层。
[0048]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底； 在所述半导体衬底上依次形成一蚀刻停止层和一层间介电层； 形成用于填充互连金属的沟槽和通孔； 采用等离子体蚀刻工艺去除所述通孔下方的蚀刻停止层，其中所述去除过程包括:先执行一后蚀刻处理过程，以去除形成在所述沟槽和所述通孔中的蚀刻残留物质和杂质；再采用基于cf4、CO2和CO的蚀刻气体执行所述等离子体蚀刻。
2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述蚀刻停止层和所述层间介电层。
3.根据权利要求1或2所述的方法，其特征在于，所述蚀刻停止层的材料为SiCN或SiN。
4.根据权利要求1或2所述的方法，其特征在于，所述层间介电层的构成材料为具有超低介电常数的材料。
5.根据权利要求4所述的方法，其特征在于，所述层间介电层的所述介电常数为2.45或 2.2。
6.根据权利要求1所述的方法，其特征在于，采用一体蚀刻工艺形成所述用于填充互连金属的沟槽和通孔。
7.根据权利要求6所述的方法，其特征在于，所述一体蚀刻工艺包括以下步骤:在所述层间介电层上形成一金属硬掩膜层，并在所述金属硬掩膜层中形成用于蚀刻所述通孔的图形；在所述半导体衬底上再次形成所述层间介电层，以覆盖所述具有所述通孔图形的金属硬掩膜层，并在所述再次形成的层间介电层上形成一具有所述沟槽图形的光刻胶层；采用干法蚀刻工艺依次蚀刻未被所述光刻胶层所遮蔽的层间介电层和未被所述金属硬掩膜层所遮蔽的层间介电层，所述蚀刻过程终止于所述蚀刻停止层。
8.根据权利要求7所述的方法，其特征在于，采用物理气相沉积工艺或者原子层沉积工艺形成所述金属硬掩膜层。
9.根据权利要求8所述的方法，其特征在于，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其任意的组合。
10.根据权利要求1所述的方法，其特征在于，所述CF4的流量为50-500SCCm，所述CO2的流量为10-500SCCm，所述CO的流量为10-500sCCm，所述等离子体蚀刻的压力为IO-1OOmTorr,功率为 100-500W，处理时间为 10_60s。
11.根据权利要求1所述的方法，其特征在于，在所述后蚀刻处理过程之前，还包括采用基于CF4和N2的蚀刻气体执行所述等离子体蚀刻的步骤。
12.根据权利要求11所述的方法，其特征在于，所述CF4的流量为50-500Sccm，所述N2的流量为10-500sccm，所述等离子体蚀刻的压力为IO-1OOmTorr，功率为100-500W，处理时间为 10-60S。
【文档编号】H01L21/768GK103681462SQ201210336591
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】张海洋, 胡敏达 申请人:中芯国际集成电路制造(上海)有限公司
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