半导体器件的金属布线及半导体器件的金属布线形成方法
半导体器件的金属布线及半导体器件的金属布线形成方法
【专利摘要】本发明的一个实施例所提供的半导体器件的金属布线，包含数字隔离区域、第一下部金属、第一上部金属、层叠在第一下部金属与第一上部金属之间的多个层间绝缘膜，每一个层间绝缘膜包含至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。
【专利说明】半导体器件的金属布线及半导体器件的金属布线形成方法
【技术领域】
[0001]本发明涉及一种使用数字隔离器的半导体器件的金属布线及半导体器件的金属布线形成方法。
【背景技术】
[0002]对半导体器件进行金属布线时，在接通5千伏以上的高电压的区域，为了绝缘而在下部金属和上部金属之间形成利用非常厚的氧化膜的数字隔离区域。这种利用氧化膜的数字隔离区域有时与一般的低电压器件混合而形成。
[0003]一般的低电压半导体器件的金属布线通过在适当厚度的层间绝缘膜上反复使用金属和过孔(via)而形成。用于低电压的层间绝缘膜的厚度相比于前述的数字隔离器厚度薄很多。并且，过孔中埋入金属物质而形成接触插塞。接触插塞布置在各个金属之间，通过多个金属和布置在多个金属之间的接触插塞形成半导体器件的金属布线。
[0004]为此，现有的半导体器件的金属布线需要进行用于形成各个金属的金属形成工艺和用于形成各个接触插塞的过孔形成工艺。
[0005]但是，由于前述的数字隔离器所使用的物质的氧化膜厚度与用于低电压的层间绝缘膜的厚度差较大，因此当通过现有的半导体器件的金属布线同时制作数字隔离器和低电压器件时，如果基于现有的方法，会存在形成多个金属和多个接触插塞所需的工艺数变多，随之工艺费用增加、工艺效率降低的问题。
[0006]例如，与在数字隔离器中所使用的氧化膜厚度为17 μ m相比，用在低电压器件的形成在上部金属层与下部金属层之间的层间绝缘膜为Iym左右。并且，低电压器件最少需要4个金属布线层以形成金属布线。因此，为了形成4个金属布线，形成有3个层间绝缘膜。在此，即使形成4个金属布线和3个层间绝缘膜，其总厚度不过约4?5 μ m。也就是说，与数字隔离器的厚度相比，产生约12?13μπι的厚度差。为了给低电压器件的最终金属层施加电信号，需要增设焊盘，此时需要进行与形成在最终金属层上的绝缘膜的厚度相应的蚀刻工艺。对12?13 μ m的厚度进行一次性蚀刻将存在工艺费用增加、工艺时间变长而导致工艺效率降低的问题。
[0007]并且，在平坦的绝缘膜上形成金属图案和层间绝缘膜的情况下，由于金属图案的弯曲，导致层间绝缘膜也会发生弯曲。为了去除这种弯曲的面，进行使沉积的层间绝缘膜平坦化的工艺(CMP:化学机械抛光)。但是，即使进行平坦化工艺，层间绝缘膜的弯曲也无法全部去除。其理由在于，根据金属图案的密度，在金属图案密度高的区域比低的区域发生的蚀刻相应减少。因此，相对于有金属图案的区域而言，在没有金属图案的区域上整体高度产生差异。即，发生阶梯差的问题，层间绝缘膜和金属层越多，阶梯差越严重。然而，在存在这种问题的状态下应用数字隔离器时，会产生更多的阶梯差，因此需要解决这种问题。
【发明内容】
[0008]本发明的目的在于提供一种能够提高半导体器件的金属布线工艺效率的半导体器件的金属布线和半导体器件的金属布线形成方法。
[0009]为了达到上述目的，本发明的一个实施例的半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含:数字隔离区域；与所述半导体器件电连接的第一下部金属；与外部电源电连接的第一上部金属；多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。
[0010]在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互交错地接触。
[0011]在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互垂直地接触。
[0012]并且，进一步包含形成在相邻的两个层间绝缘膜之间的蚀刻停止层，所述接触插塞可以贯通所述蚀刻停止层。
[0013]所述层间绝缘膜可以是氧化膜。
[0014]所述层间绝缘膜可以通过拉伸膜和压缩膜交替沉积η次(η为自然数)而形成。
[0015]所述层间绝缘膜可以在最上部布置所述压缩膜。
[0016]在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞的宽度与另一侧层间绝缘膜的接触插塞的宽度相同。
[0017]所述接触插塞可由钨或铜制造。
[0018]所述接触插塞具有金属布线和接触插塞功能,各接触插塞可以由同一个物质构成。
[0019]所述数字隔离区域可以是高电压施加区域。
[0020]并且，可以进一步包含分别形成在所述数字隔离区域的上部和下部的第二上部金属和第二下部金属。
[0021]所述第二上部金属和所述第二下部金属可分别对应于所述第一上部金属和所述第一下部金属。
[0022]所述第二上部金属和所述第二下部金属之间可形成层间绝缘膜和蚀刻停止层。
[0023]在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和可以为15 ?40 μ m0
[0024]每一个层间绝缘膜的厚度可以为I?5 μ m。
[0025]所述数字隔离区域的层间绝缘膜可在形成所述第一上部金属和所述第一下部金属之间的层间绝缘膜的同一个工艺中形成。
[0026]并且，本发明的另一个实施例的半导体器件的金属布线，其特征在于，包含:数字隔离器元件；虚拟图案，该虚拟图案包围所述数字隔离器元件，所述虚拟图案包含第一下部金属和第一上部金属、在所述第一下部金属与所述第一上部金属之间层叠的多个层间绝缘膜、形成在所述多个层间绝缘膜的接触插塞，在相邻的两个层间绝缘膜中一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相接触。[0027]所述数字隔离器元件可包含数字隔离区域。
[0028]所述数字隔离区域在上部和下部可分别形成第二上部金属和第二下部金属。
[0029]所述第二上部金属和所述第二下部金属可分别对应于所述第一上部金属和所述第一下部金属。
[0030]所述第二上部金属和所述第二下部金属之间可形成层间绝缘膜和蚀刻停止层。
[0031]在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和可以为15 ?40 μ m。
[0032]每一个层间绝缘膜的厚度可以为I?5 μ m。
[0033]如上所述，根据本发明的各种实施例，可以提高半导体器件的金属布线工艺效率。【专利附图】
【附图说明】
[0034]图1为示出本发明的一个实施例的半导体器件的金属布线的概略剖视图。
[0035]图2至图8为示出图1的半导体器件的A区域的金属布线形成方法的概略剖视图。
[0036]图9至图11为概略示出本发明的多种实施例的沟道式过孔排列形态的剖视图。
[0037]图12至图14为示出本发明的多种实施例的半导体器件的金属布线形态的概略剖视图。
【具体实施方式】
[0038]本发明将通过参照附图详细说明本发明的优选实施例而变得更加清楚。这里所描述的实施例是为了有助于理解发明而示出的示例性实施例，但应该知道，本发明可进行与在此说明的实施例不同的多种变更后实施。并且，为了有助于理解发明，附图并没有以实际比例示出，一些构成要素的尺寸可能被放大示出。
[0039]图1为示出本发明的一个实施例的半导体器件的金属布线的概略剖视图。
[0040]参照图1，半导体器件d的金属布线10包括下部金属100a、上部金属200a、层间绝缘膜300以及蚀刻停止层400。
[0041]半导体器件d是利用半导体的导电特性的固体器件，可根据在电路中的作用而分类为二极管、晶体管、集成电路、阻抗、线圈、电容器、开关等。半导体器件d形成在基板s上，为了半导体器件d之间的绝缘而覆盖由氧化膜构成的绝缘膜i。
[0042]金属布线10用于向形成在基板s上的半导体器件d施加电压。图1中由A部分和B部分区分低电压施加区域和高电压施加区域。具体来讲，A部分为低电压施加区域，B部分为高电压施加区域。由设计上的原因或其他不同的重要原因，半导体上可能存在施加高电压的区域。高电压施加区域B上形成有数字隔离器元件。由于数字隔离器元件的金属图案密度低，因此可以围着数字隔离器的周边增设虚拟区域。若形成虚拟区域，则可以改善层间绝缘膜的平坦化。在虚拟区域可使用低电压施加区域中所使用的金属布线10。然而，形成在虚拟区域的低电压用金属布线无需与半导体器件d相连。
[0043]高电压施加区域B包含数字隔离区域，为了耐高电压，需要有起到绝缘作用的一定厚度t以上的层间绝缘膜。例如，当需要20000V以上的高电压时，所需的层间绝缘膜厚度约为17μπι以上。但是，在沉积装置上可一次性层积的层间绝缘膜的厚度有限(例如，5μπι)。因此，如果用于绝缘的厚度超过该范围，则需要沉积多个层间绝缘膜。[0044]根据半导体工艺特性，层间绝缘膜的沉积不仅形成在高电压施加区域B，同时还形成在低电压施加区域A。这里，低电压的范围可以是2?10V。因此，低电压施加区域A也可以在第一下部金属IOOa和第一上部金属200a之间沉积多个层间绝缘膜。包含数字隔离区域300、400的高电压施加区域B也可以在第二下部金属IOOb和第二上部金属200b之间沉积多个层间绝缘膜300。数字隔离区域的第二下部金属IOOb和第二上部金属200b分别对应于低电压施加区域A的第一下部金属IOOa和第一上部金属200a。如图1所不，数字隔离区域不设有用于连接第二下部金属IOOb和第二上部金属200b的接触插塞，而形成有多个层间绝缘膜300和蚀刻停止膜400。多个层间绝缘膜300和蚀刻停止膜400的厚度t合计为15?40μπι，非常厚。当没有这种数字隔离器而仅形成低电压器件时，若考虑到通常层间绝缘膜的总厚度为4?5 μ m左右，则可以说用在数字隔离区域的层间绝缘膜的厚度非常厚。
[0045]如此，本发明的一个实施例的金属布线10是关于在高电压区域形成15?40 μ m厚度的厚层间绝缘膜，在低电压施加区域A层叠多个沟道式过孔层的情况的金属布线。
[0046]第一下部金属IOOa与半导体器件d电连接。第一下部金属IOOa形成在绝缘膜i上。第一下部金属IOOa由金属物质制造，以能够进行电布线。金属物质使用电导性优秀的物质，铝或铜金属。但这只是示例性例子，金属物质当然还可以使用电导性优秀的其他物质。
[0047]第一上部金属200a与外部电源(未图不)电连接。第一上部金属200a形成在布置在最上部的层间绝缘膜300的上部。第一上部金属200a与第一下部金属IOOa相同，都由金属物质制造。第一上部金属200a也与第一下部金属IOOa相同，一般由招构成。但这只是示例性例子，第一上部金属200a当然也可以使用电导性优秀的其他不同物质。
[0048]层间绝缘膜300被层叠在第一下部金属IOOa与第一上部金属200a之间，根据所需的第一下部金属IOOa与第一上部金属200a之间的厚度而具备多个。多个层间绝缘膜300在第一下部金属IOOa与第一上部金属200a之间沿上下方向层叠。S卩，由第一层间绝缘膜300a、第二层间绝缘膜300b、第三层间绝缘膜300c、第四层间绝缘膜300d以及第五层间绝缘膜300e构成。各层间绝缘膜300由氧化膜构成。并且，氧化膜可以由具有压缩应力特性的压缩膜(compressive stress layer)和具有拉伸应力特性的拉伸膜(tensile stresslayer)构成。由于层间绝缘膜的厚度非常后，因此若只沉积沿一个方向具有应力的膜，则可能发生晶片的翘曲(bowing)或弯曲问题。因此，当沉积各层间绝缘膜时，在各层间绝缘膜中交替沉积拉伸膜、压缩膜。例如，为了沉积第二层间绝缘膜而分四次进行沉积时，可以以拉伸膜/压缩膜/拉伸膜/压缩膜的顺序交替形成第二层间绝缘膜。或者，可以以压缩膜/拉伸膜/拉伸膜/压缩膜的顺序进行沉积而形成。或者，如果由拉伸膜沉积了整个第一层间绝缘膜，则可以由压缩膜沉积整个第二层间绝缘膜，由拉伸膜沉积整个第三层间绝缘膜。关于由此产生的层间绝缘膜300的特征，将在图2至图8中进行详细说明。
[0049]每个层间绝缘膜300包含用于电连接第一下部金属IOOa和第一上部金属200a的至少一个接触插塞350。但是，作为数字隔离区域的高电压区域B中根本没有接触插塞。为了对第二下部金属IOOb与第二上部金属200b之间的高电压实现耐压，存在较厚的层间绝缘膜。第二上部金属200b没有与第二下部金属IOOb连接，呈浮置状态。也即，通过一种层间绝缘膜形成电容器结构。如果通过接触插塞进行连接，则因为上部金属和下部金属被连接而不能形成高电压。
[0050]为了使第一下部金属IOOa和第一上部金属200a电连接，接触插塞350由电导性优秀的金属物质制造。金属物质就如第一下部金属IOOa和第一上部金属200a那样可以使用铝，但在本实施例中构成接触插塞350的金属物质限定使用电导性优秀的钨或铜金属。
[0051]布置在最下侧的第一层间绝缘膜300a形成在绝缘层i上。第一层间绝缘膜300a包含第一下部金属100a。第一层间绝缘膜300a的第一接触插塞350a其下端接触于第一下部金属IOOa的上部。第一层间绝缘膜300a的上部形成第一蚀刻停止膜400a。关于第一蚀刻停止膜400a将在图2至图8中进行详细说明。
[0052]第一层间绝缘膜300a上的第一蚀刻停止膜400a的上部形成第二层间绝缘膜300b、第三层间绝缘膜300c、第四层间绝缘膜300d以及第五层间绝缘膜300e，为了在形成过孔时停止蚀刻，各层间绝缘膜之间存在第二蚀刻停止膜400b、第三蚀刻停止膜400c以及第四蚀刻停止膜400d。
[0053]并且，为了连接第一下部金属IOOa和第一上部金属200a，各层间绝缘膜分别包含设置在第一接触插塞350a之上的第二接触插塞350b、第三接触插塞350c、第四接触插赛350d以及第五接触插塞350e。因此，接触插塞350由包含第一接触插塞350a、第二接触插塞350b、第三接触插塞350c、第四接触插赛350d以及第五接触插塞350e的五个接触插塞构成。
[0054]第五层间绝缘膜300e的上部形成第一上部金属200a。第五接触插塞350e其上端接触于第一上部金属200a的下部。
[0055]最终，本发明的一个实施例的金属布线10在第一下部金属IOOa与第一上部金属200a之间，使形成在各层间绝缘膜300的接触插塞350沿上下方向相互接触。
[0056]由此，本实施例的金属布线10在多个层间绝缘膜300被层叠的情况下，即使不具有另外增设的多个金属，仅通过多个接触插塞350即可电连接第一下部金属IOOa和第一上部金属200a。
[0057]图2至图8为示出图1的半导体器件的A区域的金属布线形成方法的概略剖视图。
[0058]参照图2，首先在基板s上形成半导体器件d。然后，为了对器件之间进行绝缘，沉积绝缘膜i以使绝缘膜i覆盖半导体器件d。这通过一般的半导体基板工艺(FEOL =FrontEnd Of Line)进行。
[0059]参照图3,在绝缘膜i之上形成第一下部金属100a。第一下部金属IOOa利用金属掩膜来形成。
[0060]参照图4，沉积第一层间绝缘膜300a，以使第一层间绝缘膜300a覆盖第一下部金属IOOa的左右侧面及上部。如上所述，第一层间绝缘膜300a由氧化膜构成，在第一下部金属IOOa的上部交替地沉积拉伸膜310和压缩膜320，用以防止第一层间绝缘膜300a的弯曲。氧化膜使用等离子体增强正硅酸乙酯(PE-TEOS)、未掺杂的硅玻璃(USG，UndopedSilicate Glass)中的一个，在本发明中优选使用PE-TE0S膜。PE-TE0S膜以PECVD (PlasmaEnhanced CVD,等离子体增强化学气相沉积)方式被沉积。
[0061]由于拉伸膜310露在空气中时变为压缩膜320，因此在进行层间绝缘膜300a的层叠工艺中，在第一层间绝缘膜300a的露在外部的最上部上沉积压缩膜320。优选地，拉伸膜310和压缩膜320以相互均匀的厚度沉积，在本实施例中拉伸膜310和压缩膜320分别被沉积为I μ m的厚度。由于交替地沉积拉伸膜310和压缩膜320，因而被沉积的晶片的表面不存在弯曲或挠曲。只沉积拉伸膜的情况下，形成凹陷形态的PE-TEOS膜，只沉积压缩膜的情况下，形成鼓起形态的PE-TEOS膜，因此导致晶片的弯曲或挠曲变得严重，使作为下一个工艺的照相平版印刷工艺难以进行。在平坦的面上非常容易形成图案，但在弯曲的面形成图案时，存在焦深(D0F:depth of focus)等问题。因此,优选进行交替沉积。并且,可以得到压缩和拉伸应力相互抵消的效果，因此可使整个层间绝缘膜的应力变化稳定。并且，通过这种举措，可将晶片的挠曲减小到ΙΟΟμπι以下。
[0062]在沉积PE-TEOS膜时，可通过改变RF功率条件来形成拉伸膜或压缩膜。例如，在RF功率I和RF功率2的条件下，在均为“0Ν”的状态下形成压缩膜，在RF功率I为“0N”、RF功率2为“OFF”时，形成拉伸膜。
[0063]在沉积第一层间绝缘膜300a之后，通过平坦化(CMP:Chemical MechanicalPolishing)工艺研磨第一层间绝缘膜300a使其变得平坦。平坦化工艺是对多余的薄膜进行研磨而使其变得平坦的工艺。
[0064]参照图5，在完成平坦化工艺之后形成至少一个过孔330的图案，以使第一下部金属IOOa的上部的一部分被露出。过孔330的图案可以按照孔式或沟道式形成，在本实施例中，限定为沟道式图案进行说明。
[0065]参照图6，在形成过孔的图案之后，通过空隙填充(gap-fill)工艺在每个沟道内埋入金属物质以形成接触插塞350a。关于金属物质，如前所示，在本实施例中使用钨。过孔的数量根据过孔阻抗以及收率优选使用至少三个。
[0066]在空隙填充工艺之后进行平坦化工艺，之后沉积第一蚀刻停止层400a。第一蚀刻停止层400a起到在后续的形成过孔图案时防止发生过度蚀刻的作用。第一蚀刻停止层400a由与作为氧化膜的层间绝缘膜不同的物质构成，可以防止蚀刻到第一蚀刻停止层400a下部的层间绝缘膜。第一蚀刻停止层400a可以使用氮化硅(SiN)、氧氮化硅(SiON)以及碳化硅(SiC)等。蚀刻停止层400的厚度优选在100A?2000A之间。
[0067]参照图7，然后，在第一蚀刻停止层400a上沉积第二层间绝缘膜300b。第二层间绝缘膜300b通过交替沉积拉伸膜310和压缩膜320来形成。优选地，拉伸膜310和压缩膜320交替沉积两次，最上部布置压缩膜320。当拉伸膜和压缩膜的厚度设定为I μ m时，由于共沉积四次，因此第二层间绝缘膜300b的总厚度为4 μ m。在此，拉伸膜310和压缩膜320也通过改变RF功率等的沉积条件而进行沉积，使用PE-TEOS膜。这里，一次性沉积的厚度优选为Iy m，但根据所需的厚度，可以将一次性沉积的厚度扩大到I?5μπι的厚度。
[0068]在沉积第二层间绝缘膜300b之后完成平坦化工艺时，形成过孔的图案。过孔的图案与之前的过孔相同，形成为沟道式图案。针对第二层间绝缘膜300b的蚀刻进行到露出第一蚀刻停止层400a为止，当露出第一蚀刻停止层400a时结束对第二层间绝缘膜300b的蚀亥IJ。沟道的厚度与第二层间绝缘膜300b的厚度和第一蚀刻停止层400a的厚度之和类似，具有4μ m以上的厚度。这是由于，蚀刻第一蚀刻停止层400a而形成沟道。
[0069]形成沟道的图案之后，通过空隙填充工艺在沟道内埋入金属物质，从而在第二层间绝缘膜300b中形成第二接触插塞350b。据此，第二层间绝缘膜300b的第二接触插塞350b其下部接触于第一层间绝缘膜300a的第一接触插塞350a的上部。如果完成空隙填充工艺，则再进行平坦化工艺。第二接触插塞350b的厚度与沟道的厚度几乎相同。如果第二层间绝缘膜300b与第一蚀刻停止层400a的整体厚度为4.1 μ m，则沟道与第二接触插塞350b的厚度也是约4.1 μ m左右。相比于以往的低电压器件中所使用的接触插塞的厚度厚约4倍以上。
[0070]参照图8，然后通过与图7相同的工艺形成具有接触插塞350的多个层间绝缘膜300c、300d、300e。在本实施例中具有五个层间绝缘膜300a?300e，但层间绝缘膜300的数量η可根据所需的厚度而有多种变化，各层间绝缘膜300的工艺按照如上所述的方法进行。在本发明中，数字隔离区域的层间绝缘膜在形成低电压施加区域的上述层间绝缘膜的同一个工艺中形成。如图8所示，接触插塞的宽度(width)与层间绝缘膜的位置无关地均相同。这是由于按照同样大小的沟道继续进行蚀刻，因此可以实现。并且，由于只通过接触插塞连接上部金属和下部金属，因此均由同一个物质形成。即，由钨形成。由于均由同一个物质形成接触插塞，因此工艺简单、且还能对阻抗进行均匀调整。相反，上部金属和下部金属由铝形成。当通过双道金属镶嵌法形成上部金属和下部金属时，接触插塞和上部金属及下部金属均由同一个物质的铜形成。
[0071]在图8中与现有的半导体器件的金属布线对比观察时，第一接触插塞、第三接触插塞、第五接触插塞对应于接触插塞，第二接触插塞和第四接触插塞对应于金属布线。即，假设第一下部金属IOOa为第一金属布线，则第二接触插塞对应于第二金属布线，第四接触插塞对应于第三金属布线。并且，第一上部金属200a对应于第四金属布线。假设在现有的半导体器件的金属布线中一般使用铝作为金属布线物质，则在本发明中由钨或铜形成。因此，如前所述，虽然现有的半导体器件由铝和钨分别形成金属布线和接触插塞而形成了整个金属布线层，但本发明中仅使用一种物质，即使用钨或铜金属形成接触插塞和金属布线。因此，工艺简单、且能够均匀调整阻抗。尤其，由铜金属形成时，由于铜金属比铝金属阻抗低，因此具有整个金属布线层的阻抗降低的优势。
[0072]并且，如前所述，在平坦的绝缘膜上形成金属图案并形成层间绝缘膜时，因金属图案的弯曲导致层间绝缘膜也发生弯曲。为了消除这种弯曲的面，对进行了沉积的层间绝缘膜进行平坦化工艺(CMP)。但是，即使进行平坦化工艺，也无法使层间绝缘膜的弯曲全部消除。这是由于，根据金属图案的密度，在金属图案的密度高的部分比低的部分发生的蚀刻相应减少。因此，相对于有金属图案的区域而言，在无金属图案的区域中整体高度发生差异。即，发生阶梯差问题，层间绝缘膜和金属层越多，阶梯差越严重。
[0073]但是，在本发明中，并不在如现有的平坦的层间绝缘膜上形成金属图案。其原因在于，反复地持续形成沟道式接触插塞。在现有的技术中形成金属图案是指，在平坦的层间绝缘膜上沉积金属物质，在金属物质上涂敷抗蚀剂，然后经过露光、显影工艺而进行蚀刻工艺，由此形成金属图案。但是，在本发明中并不形成这种金属图案，而是在平坦的层间绝缘膜上沉积蚀刻停止层和层间绝缘膜，在其层间绝缘膜上形成沟道并埋入金属层之后进行平坦化工艺。可以认为是与单(Single)镶嵌工艺类似的工艺。可以认为是重复进行了单镶嵌工艺而形成。
[0074]上部金属与下部金属之间沉积的层间绝缘膜通过交替拉伸膜和压缩膜而共沉积18次，因此形成约18 μ m的厚度。由于层间绝缘膜之间存在蚀刻停止层，因此其厚度大于18 μ m。在数字隔离区域的高电压区域需要耐压20000V以上，因此在低电压区域形成的层间绝缘膜的总厚度应该在15?40 μ m的厚度范围。[0075]在最上侧的第五层间绝缘膜300e上不沉积蚀刻停止层400，而形成第一上部金属200a。第一上部金属200a和第一下部金属IOOa相同，利用金属掩膜形成。
[0076]在形成第一上部金属200a之后，沉积覆盖第一上部金属200a的氧化膜500。氧化膜500是为了后续的工艺进行沉积的，第一上部金属200a在后续的工艺中与外部电源电连接。
[0077]如上所述，在本实施例中为了电布线而形成多个层间绝缘膜300的情况下，第一下部金属IOOa和第一上部金属200a之间无需使用另外的金属，而通过接触插塞350之间的连接而能够实现半导体器件的电布线。因此，本实施例的半导体器件的金属布线无需进行增设金属的工艺，因此可以减少工艺费用，提高工艺效率。
[0078]图9至图11为大致示出本发明的多种实施例的沟道式过孔排列形态的剖视图。
[0079]参照图9，在本实施例中，布置在上下部的多个过孔a、b相互交错地接触。图9是在相邻的两个层间绝缘膜中形成的多个过孔的示例，在下部沿X方向并排的多个过孔a表示相邻的两个层间绝缘膜中位于下部的层间绝缘膜上形成的多个过孔，在上部沿Y方向并排的多个过孔b表示相邻的两个层间绝缘膜中位于上部的层间绝缘膜上形成的多个过孔。
[0080]如前述实施例所示，本实施例中的多个过孔a、b限定为沟道式进行说明。形成在下部的多个过孔a和形成在上部的多个过孔b相互交错，更具体地讲，相互垂直地接触。通过相互垂直，可以防止上部接触插塞与下部接触插塞之间的串扰和解决焊盘破裂的问题。相互垂直地接触的情况相比于相互平行地接触的情况，串扰发生得少，并且焊盘破裂的问题也发生得少。
[0081]S卩，在本实施例中，在进行相邻的层间绝缘膜中的多个接触插塞的接触工艺时，通过使上下部的多个过孔图案交错地形成，从而可以以简单的工艺容易地实现相邻的接触插塞之间的接触。
[0082]参照图10，在形成沟道式过孔图案时，下部的多个过孔a'可相互间隔地形成图案。上部的多个过孔b'也可以相互间隔地形成图案。多个过孔的图案可以进行各种变形，只要能使下部和上部的过孔a'、b'接触的形态即可，因此可根据工艺适当地变形而形成图案。通过相互之间隔开间隔，使金属残留物的问题发生得少。例如，在图9中，由于金属线非常长，因此在蚀刻金属时需要蚀刻较大量的金属，此时如果一部分金属没有被蚀刻，则形成金属残留物。此时，在同一个平面上的相邻的金属之间可能形成连接桥而发生短路问题。如果按照图10那样形成，可以显著减少这种连接桥出现的可能性。
[0083]参照图11，多个过孔a"、b"还可以形成为四边形图案。上部的多个过孔b"在四个角落与下部的多个过孔a"接触。因为在四个角落发生接触，因此电流的量明显增加，能够带来装置速度的提高。并且，焊盘破裂现象也可能明显减少。当然，除了四边形之外，还可以形成其他形态的图案。
[0084]图12至图14为示出本发明的各种实施例的半导体器件的金属布线形态的概略剖视图。
[0085]参照图12，半导体器件的金属布线20包含第一下部金属100a、第一上部金属200a、层间绝缘膜300以及金属层600。在本实施例中，金属布线20具有四个层间绝缘膜300a、300b、300c、300d。如前述实施例所示，最下侧的层间绝缘膜300a包含第一下部金属100a，最上侧的层间绝缘膜300d通过接触插塞350接触第一上部金属200a。[0086]金属层600是根据设计或其他重要原因而增设的，半导体中可能存在必须要层叠多个金属的区域。金属层600包含金属610、对金属610和第一下部金属IOOa进行电连接的接触插塞620。接触插塞620与层间绝缘膜300的接触插塞350不同，通常形成为孔式的过孔图案。
[0087]图12表示进一步增设一个金属层600的金属布线形态。图13表示增设两个金属层600a、600b的金属布线形态，图14表示增设三个金属层600c、600d、600e的金属布线形态。每一个金属层600a?600e如图12的金属层600那样，包含金属610a?610e和接触插塞620a?620e。然而，这只是示例性示例，根据半导体设计或其他重要原因可能还会增设金属层。
[0088]本实施例中的层间绝缘膜形成在并不一定需要金属层、但需要进行电布线的区域。图13表示具有三个层间绝缘膜(300:300a、300b、300c)的金属布线形态，图14表示具有两个层间绝缘膜(300:300a、300b)的金属布线形态。即，层间绝缘膜300的数量可根据半导体设计和所需的下部金属与上部金属之间的层间厚度而进行各种改变。
[0089]并且，虽然上述内容对本发明的优选实施例进行了图示和说明，但本发明并不限定于上述特定的实施例，在不脱离权利要求书中记载的本发明的要点的情况下，在本发明所属【技术领域】中，可以由具有通常的知识的技术人员进行各种变形实施，而这些变形实施不能理解为与本发明的技术思想或前景不同的发明。
【权利要求】
1.一种半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含: 数字隔离区域； 与所述半导体器件电连接的第一下部金属； 与外部电源电连接的第一上部金属； 多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞， 布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触， 布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触， 在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。
2.根据权利要求1所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互交错地接触。
3.根据权利要求2所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互垂直地接触。
4.根据权利要求1所述的半导体器件的金属布线，其特征在于，进一步包含形成在相邻的两个层间绝缘膜之间的蚀刻停止层，所述接触插塞贯通所述蚀刻停止层。
5.根据权利要求·1所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜是氧化膜。
6.根据权利要求5所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜通过拉伸膜和压缩膜交替沉积η次而形成，其中η为自然数。
7.根据权利要求6所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜在最上部布置所述压缩膜。
8.根据权利要求1所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞的宽度与另一侧层间绝缘膜的接触插塞的宽度相同。
9.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述接触插塞由钨或铜制造。
10.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述接触插塞具有金属布线和接触插塞的功能，各接触插塞由同一个物质构成。
11.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述数字隔离区域是高电压施加区域。
12.根据权利要求1所述的半导体器件的金属布线，其特征在于，进一步包含分别形成在所述数字隔离区域的上部和下部的第二上部金属和第二下部金属。
13.根据权利要求12所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属分别对应于所述第一上部金属和所述第一下部金属。
14.根据权利要求12所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属之间形成层间绝缘膜和蚀刻停止层。
15.根据权利要求14所述的半导体器件的金属布线，其特征在于，在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和为15~40μπι。
16.根据权利要求1所述的半导体器件的金属布线，其特征在于，每一个层间绝缘膜的厚度为I~5 μ m。
17.根据权利要求12所述的半导体器件的金属布线，其特征在于，所述数字隔离区域的层间绝缘膜在形成权利要求1的层间绝缘膜的同一个工艺中形成。
18.一种半导体器件的金属布线，其特征在于，包含: 数字隔离器元件； 虚拟图案，该虚拟图案包围所述数字隔离器元件，所述虚拟图案包含第一下部金属和第一上部金属、在所述第一下部金属与所述第一上部金属之间层叠的多个层间绝缘膜、形成在所述多个层间绝缘膜的接触插塞， 在相邻的两个层间绝缘膜中一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相接触。
19.根据权利要求18所述的半导体器件的金属布线，其特征在于，所述数字隔离器元件包含数字隔离区域。
20.根据权利要求19所述的半导体器件的金属布线，其特征在于，所述数字隔离区域在上部和下部分别形成第二上部金属和第二下部金属。
21.根据权利要求20所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属分别对应于所述第一上部金属和所述第一下部金属。
22.根据权利要求20所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属之间形成层间绝缘膜和蚀刻停止层。
23.根据权利要求22所述的半导体器件的金属布线，其特征在于，在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和为15~40 μ m。
24.根据权利要求18所述的半导体器件的金属布线，其特征在于，每一个层间绝缘膜的厚度为I~5 μ m。
【文档编号】H01L23/535GK103579185SQ201210336737
【公开日】2014年2月12日 申请日期:2012年9月12日 优先权日:2012年8月1日
【发明者】金官洙, 金是范, 郑钟烈, 姜良范, 李泰钟, 申讲燮 申请人:美格纳半导体有限公司
【专利摘要】本发明的一个实施例所提供的半导体器件的金属布线，包含数字隔离区域、第一下部金属、第一上部金属、层叠在第一下部金属与第一上部金属之间的多个层间绝缘膜，每一个层间绝缘膜包含至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。
【专利说明】半导体器件的金属布线及半导体器件的金属布线形成方法
【技术领域】
[0001]本发明涉及一种使用数字隔离器的半导体器件的金属布线及半导体器件的金属布线形成方法。
【背景技术】
[0002]对半导体器件进行金属布线时，在接通5千伏以上的高电压的区域，为了绝缘而在下部金属和上部金属之间形成利用非常厚的氧化膜的数字隔离区域。这种利用氧化膜的数字隔离区域有时与一般的低电压器件混合而形成。
[0003]一般的低电压半导体器件的金属布线通过在适当厚度的层间绝缘膜上反复使用金属和过孔(via)而形成。用于低电压的层间绝缘膜的厚度相比于前述的数字隔离器厚度薄很多。并且，过孔中埋入金属物质而形成接触插塞。接触插塞布置在各个金属之间，通过多个金属和布置在多个金属之间的接触插塞形成半导体器件的金属布线。
[0004]为此，现有的半导体器件的金属布线需要进行用于形成各个金属的金属形成工艺和用于形成各个接触插塞的过孔形成工艺。
[0005]但是，由于前述的数字隔离器所使用的物质的氧化膜厚度与用于低电压的层间绝缘膜的厚度差较大，因此当通过现有的半导体器件的金属布线同时制作数字隔离器和低电压器件时，如果基于现有的方法，会存在形成多个金属和多个接触插塞所需的工艺数变多，随之工艺费用增加、工艺效率降低的问题。
[0006]例如，与在数字隔离器中所使用的氧化膜厚度为17 μ m相比，用在低电压器件的形成在上部金属层与下部金属层之间的层间绝缘膜为Iym左右。并且，低电压器件最少需要4个金属布线层以形成金属布线。因此，为了形成4个金属布线，形成有3个层间绝缘膜。在此，即使形成4个金属布线和3个层间绝缘膜，其总厚度不过约4?5 μ m。也就是说，与数字隔离器的厚度相比，产生约12?13μπι的厚度差。为了给低电压器件的最终金属层施加电信号，需要增设焊盘，此时需要进行与形成在最终金属层上的绝缘膜的厚度相应的蚀刻工艺。对12?13 μ m的厚度进行一次性蚀刻将存在工艺费用增加、工艺时间变长而导致工艺效率降低的问题。
[0007]并且，在平坦的绝缘膜上形成金属图案和层间绝缘膜的情况下，由于金属图案的弯曲，导致层间绝缘膜也会发生弯曲。为了去除这种弯曲的面，进行使沉积的层间绝缘膜平坦化的工艺(CMP:化学机械抛光)。但是，即使进行平坦化工艺，层间绝缘膜的弯曲也无法全部去除。其理由在于，根据金属图案的密度，在金属图案密度高的区域比低的区域发生的蚀刻相应减少。因此，相对于有金属图案的区域而言，在没有金属图案的区域上整体高度产生差异。即，发生阶梯差的问题，层间绝缘膜和金属层越多，阶梯差越严重。然而，在存在这种问题的状态下应用数字隔离器时，会产生更多的阶梯差，因此需要解决这种问题。
【发明内容】
[0008]本发明的目的在于提供一种能够提高半导体器件的金属布线工艺效率的半导体器件的金属布线和半导体器件的金属布线形成方法。
[0009]为了达到上述目的，本发明的一个实施例的半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含:数字隔离区域；与所述半导体器件电连接的第一下部金属；与外部电源电连接的第一上部金属；多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。
[0010]在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互交错地接触。
[0011]在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互垂直地接触。
[0012]并且，进一步包含形成在相邻的两个层间绝缘膜之间的蚀刻停止层，所述接触插塞可以贯通所述蚀刻停止层。
[0013]所述层间绝缘膜可以是氧化膜。
[0014]所述层间绝缘膜可以通过拉伸膜和压缩膜交替沉积η次(η为自然数)而形成。
[0015]所述层间绝缘膜可以在最上部布置所述压缩膜。
[0016]在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞的宽度与另一侧层间绝缘膜的接触插塞的宽度相同。
[0017]所述接触插塞可由钨或铜制造。
[0018]所述接触插塞具有金属布线和接触插塞功能,各接触插塞可以由同一个物质构成。
[0019]所述数字隔离区域可以是高电压施加区域。
[0020]并且，可以进一步包含分别形成在所述数字隔离区域的上部和下部的第二上部金属和第二下部金属。
[0021]所述第二上部金属和所述第二下部金属可分别对应于所述第一上部金属和所述第一下部金属。
[0022]所述第二上部金属和所述第二下部金属之间可形成层间绝缘膜和蚀刻停止层。
[0023]在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和可以为15 ?40 μ m0
[0024]每一个层间绝缘膜的厚度可以为I?5 μ m。
[0025]所述数字隔离区域的层间绝缘膜可在形成所述第一上部金属和所述第一下部金属之间的层间绝缘膜的同一个工艺中形成。
[0026]并且，本发明的另一个实施例的半导体器件的金属布线，其特征在于，包含:数字隔离器元件；虚拟图案，该虚拟图案包围所述数字隔离器元件，所述虚拟图案包含第一下部金属和第一上部金属、在所述第一下部金属与所述第一上部金属之间层叠的多个层间绝缘膜、形成在所述多个层间绝缘膜的接触插塞，在相邻的两个层间绝缘膜中一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相接触。[0027]所述数字隔离器元件可包含数字隔离区域。
[0028]所述数字隔离区域在上部和下部可分别形成第二上部金属和第二下部金属。
[0029]所述第二上部金属和所述第二下部金属可分别对应于所述第一上部金属和所述第一下部金属。
[0030]所述第二上部金属和所述第二下部金属之间可形成层间绝缘膜和蚀刻停止层。
[0031]在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和可以为15 ?40 μ m。
[0032]每一个层间绝缘膜的厚度可以为I?5 μ m。
[0033]如上所述，根据本发明的各种实施例，可以提高半导体器件的金属布线工艺效率。【专利附图】
【附图说明】
[0034]图1为示出本发明的一个实施例的半导体器件的金属布线的概略剖视图。
[0035]图2至图8为示出图1的半导体器件的A区域的金属布线形成方法的概略剖视图。
[0036]图9至图11为概略示出本发明的多种实施例的沟道式过孔排列形态的剖视图。
[0037]图12至图14为示出本发明的多种实施例的半导体器件的金属布线形态的概略剖视图。
【具体实施方式】
[0038]本发明将通过参照附图详细说明本发明的优选实施例而变得更加清楚。这里所描述的实施例是为了有助于理解发明而示出的示例性实施例，但应该知道，本发明可进行与在此说明的实施例不同的多种变更后实施。并且，为了有助于理解发明，附图并没有以实际比例示出，一些构成要素的尺寸可能被放大示出。
[0039]图1为示出本发明的一个实施例的半导体器件的金属布线的概略剖视图。
[0040]参照图1，半导体器件d的金属布线10包括下部金属100a、上部金属200a、层间绝缘膜300以及蚀刻停止层400。
[0041]半导体器件d是利用半导体的导电特性的固体器件，可根据在电路中的作用而分类为二极管、晶体管、集成电路、阻抗、线圈、电容器、开关等。半导体器件d形成在基板s上，为了半导体器件d之间的绝缘而覆盖由氧化膜构成的绝缘膜i。
[0042]金属布线10用于向形成在基板s上的半导体器件d施加电压。图1中由A部分和B部分区分低电压施加区域和高电压施加区域。具体来讲，A部分为低电压施加区域，B部分为高电压施加区域。由设计上的原因或其他不同的重要原因，半导体上可能存在施加高电压的区域。高电压施加区域B上形成有数字隔离器元件。由于数字隔离器元件的金属图案密度低，因此可以围着数字隔离器的周边增设虚拟区域。若形成虚拟区域，则可以改善层间绝缘膜的平坦化。在虚拟区域可使用低电压施加区域中所使用的金属布线10。然而，形成在虚拟区域的低电压用金属布线无需与半导体器件d相连。
[0043]高电压施加区域B包含数字隔离区域，为了耐高电压，需要有起到绝缘作用的一定厚度t以上的层间绝缘膜。例如，当需要20000V以上的高电压时，所需的层间绝缘膜厚度约为17μπι以上。但是，在沉积装置上可一次性层积的层间绝缘膜的厚度有限(例如，5μπι)。因此，如果用于绝缘的厚度超过该范围，则需要沉积多个层间绝缘膜。[0044]根据半导体工艺特性，层间绝缘膜的沉积不仅形成在高电压施加区域B，同时还形成在低电压施加区域A。这里，低电压的范围可以是2?10V。因此，低电压施加区域A也可以在第一下部金属IOOa和第一上部金属200a之间沉积多个层间绝缘膜。包含数字隔离区域300、400的高电压施加区域B也可以在第二下部金属IOOb和第二上部金属200b之间沉积多个层间绝缘膜300。数字隔离区域的第二下部金属IOOb和第二上部金属200b分别对应于低电压施加区域A的第一下部金属IOOa和第一上部金属200a。如图1所不，数字隔离区域不设有用于连接第二下部金属IOOb和第二上部金属200b的接触插塞，而形成有多个层间绝缘膜300和蚀刻停止膜400。多个层间绝缘膜300和蚀刻停止膜400的厚度t合计为15?40μπι，非常厚。当没有这种数字隔离器而仅形成低电压器件时，若考虑到通常层间绝缘膜的总厚度为4?5 μ m左右，则可以说用在数字隔离区域的层间绝缘膜的厚度非常厚。
[0045]如此，本发明的一个实施例的金属布线10是关于在高电压区域形成15?40 μ m厚度的厚层间绝缘膜，在低电压施加区域A层叠多个沟道式过孔层的情况的金属布线。
[0046]第一下部金属IOOa与半导体器件d电连接。第一下部金属IOOa形成在绝缘膜i上。第一下部金属IOOa由金属物质制造，以能够进行电布线。金属物质使用电导性优秀的物质，铝或铜金属。但这只是示例性例子，金属物质当然还可以使用电导性优秀的其他物质。
[0047]第一上部金属200a与外部电源(未图不)电连接。第一上部金属200a形成在布置在最上部的层间绝缘膜300的上部。第一上部金属200a与第一下部金属IOOa相同，都由金属物质制造。第一上部金属200a也与第一下部金属IOOa相同，一般由招构成。但这只是示例性例子，第一上部金属200a当然也可以使用电导性优秀的其他不同物质。
[0048]层间绝缘膜300被层叠在第一下部金属IOOa与第一上部金属200a之间，根据所需的第一下部金属IOOa与第一上部金属200a之间的厚度而具备多个。多个层间绝缘膜300在第一下部金属IOOa与第一上部金属200a之间沿上下方向层叠。S卩，由第一层间绝缘膜300a、第二层间绝缘膜300b、第三层间绝缘膜300c、第四层间绝缘膜300d以及第五层间绝缘膜300e构成。各层间绝缘膜300由氧化膜构成。并且，氧化膜可以由具有压缩应力特性的压缩膜(compressive stress layer)和具有拉伸应力特性的拉伸膜(tensile stresslayer)构成。由于层间绝缘膜的厚度非常后，因此若只沉积沿一个方向具有应力的膜，则可能发生晶片的翘曲(bowing)或弯曲问题。因此，当沉积各层间绝缘膜时，在各层间绝缘膜中交替沉积拉伸膜、压缩膜。例如，为了沉积第二层间绝缘膜而分四次进行沉积时，可以以拉伸膜/压缩膜/拉伸膜/压缩膜的顺序交替形成第二层间绝缘膜。或者，可以以压缩膜/拉伸膜/拉伸膜/压缩膜的顺序进行沉积而形成。或者，如果由拉伸膜沉积了整个第一层间绝缘膜，则可以由压缩膜沉积整个第二层间绝缘膜，由拉伸膜沉积整个第三层间绝缘膜。关于由此产生的层间绝缘膜300的特征，将在图2至图8中进行详细说明。
[0049]每个层间绝缘膜300包含用于电连接第一下部金属IOOa和第一上部金属200a的至少一个接触插塞350。但是，作为数字隔离区域的高电压区域B中根本没有接触插塞。为了对第二下部金属IOOb与第二上部金属200b之间的高电压实现耐压，存在较厚的层间绝缘膜。第二上部金属200b没有与第二下部金属IOOb连接，呈浮置状态。也即，通过一种层间绝缘膜形成电容器结构。如果通过接触插塞进行连接，则因为上部金属和下部金属被连接而不能形成高电压。
[0050]为了使第一下部金属IOOa和第一上部金属200a电连接，接触插塞350由电导性优秀的金属物质制造。金属物质就如第一下部金属IOOa和第一上部金属200a那样可以使用铝，但在本实施例中构成接触插塞350的金属物质限定使用电导性优秀的钨或铜金属。
[0051]布置在最下侧的第一层间绝缘膜300a形成在绝缘层i上。第一层间绝缘膜300a包含第一下部金属100a。第一层间绝缘膜300a的第一接触插塞350a其下端接触于第一下部金属IOOa的上部。第一层间绝缘膜300a的上部形成第一蚀刻停止膜400a。关于第一蚀刻停止膜400a将在图2至图8中进行详细说明。
[0052]第一层间绝缘膜300a上的第一蚀刻停止膜400a的上部形成第二层间绝缘膜300b、第三层间绝缘膜300c、第四层间绝缘膜300d以及第五层间绝缘膜300e，为了在形成过孔时停止蚀刻，各层间绝缘膜之间存在第二蚀刻停止膜400b、第三蚀刻停止膜400c以及第四蚀刻停止膜400d。
[0053]并且，为了连接第一下部金属IOOa和第一上部金属200a，各层间绝缘膜分别包含设置在第一接触插塞350a之上的第二接触插塞350b、第三接触插塞350c、第四接触插赛350d以及第五接触插塞350e。因此，接触插塞350由包含第一接触插塞350a、第二接触插塞350b、第三接触插塞350c、第四接触插赛350d以及第五接触插塞350e的五个接触插塞构成。
[0054]第五层间绝缘膜300e的上部形成第一上部金属200a。第五接触插塞350e其上端接触于第一上部金属200a的下部。
[0055]最终，本发明的一个实施例的金属布线10在第一下部金属IOOa与第一上部金属200a之间，使形成在各层间绝缘膜300的接触插塞350沿上下方向相互接触。
[0056]由此，本实施例的金属布线10在多个层间绝缘膜300被层叠的情况下，即使不具有另外增设的多个金属，仅通过多个接触插塞350即可电连接第一下部金属IOOa和第一上部金属200a。
[0057]图2至图8为示出图1的半导体器件的A区域的金属布线形成方法的概略剖视图。
[0058]参照图2，首先在基板s上形成半导体器件d。然后，为了对器件之间进行绝缘，沉积绝缘膜i以使绝缘膜i覆盖半导体器件d。这通过一般的半导体基板工艺(FEOL =FrontEnd Of Line)进行。
[0059]参照图3,在绝缘膜i之上形成第一下部金属100a。第一下部金属IOOa利用金属掩膜来形成。
[0060]参照图4，沉积第一层间绝缘膜300a，以使第一层间绝缘膜300a覆盖第一下部金属IOOa的左右侧面及上部。如上所述，第一层间绝缘膜300a由氧化膜构成，在第一下部金属IOOa的上部交替地沉积拉伸膜310和压缩膜320，用以防止第一层间绝缘膜300a的弯曲。氧化膜使用等离子体增强正硅酸乙酯(PE-TEOS)、未掺杂的硅玻璃(USG，UndopedSilicate Glass)中的一个，在本发明中优选使用PE-TE0S膜。PE-TE0S膜以PECVD (PlasmaEnhanced CVD,等离子体增强化学气相沉积)方式被沉积。
[0061]由于拉伸膜310露在空气中时变为压缩膜320，因此在进行层间绝缘膜300a的层叠工艺中，在第一层间绝缘膜300a的露在外部的最上部上沉积压缩膜320。优选地，拉伸膜310和压缩膜320以相互均匀的厚度沉积，在本实施例中拉伸膜310和压缩膜320分别被沉积为I μ m的厚度。由于交替地沉积拉伸膜310和压缩膜320，因而被沉积的晶片的表面不存在弯曲或挠曲。只沉积拉伸膜的情况下，形成凹陷形态的PE-TEOS膜，只沉积压缩膜的情况下，形成鼓起形态的PE-TEOS膜，因此导致晶片的弯曲或挠曲变得严重，使作为下一个工艺的照相平版印刷工艺难以进行。在平坦的面上非常容易形成图案，但在弯曲的面形成图案时，存在焦深(D0F:depth of focus)等问题。因此,优选进行交替沉积。并且,可以得到压缩和拉伸应力相互抵消的效果，因此可使整个层间绝缘膜的应力变化稳定。并且，通过这种举措，可将晶片的挠曲减小到ΙΟΟμπι以下。
[0062]在沉积PE-TEOS膜时，可通过改变RF功率条件来形成拉伸膜或压缩膜。例如，在RF功率I和RF功率2的条件下，在均为“0Ν”的状态下形成压缩膜，在RF功率I为“0N”、RF功率2为“OFF”时，形成拉伸膜。
[0063]在沉积第一层间绝缘膜300a之后，通过平坦化(CMP:Chemical MechanicalPolishing)工艺研磨第一层间绝缘膜300a使其变得平坦。平坦化工艺是对多余的薄膜进行研磨而使其变得平坦的工艺。
[0064]参照图5，在完成平坦化工艺之后形成至少一个过孔330的图案，以使第一下部金属IOOa的上部的一部分被露出。过孔330的图案可以按照孔式或沟道式形成，在本实施例中，限定为沟道式图案进行说明。
[0065]参照图6，在形成过孔的图案之后，通过空隙填充(gap-fill)工艺在每个沟道内埋入金属物质以形成接触插塞350a。关于金属物质，如前所示，在本实施例中使用钨。过孔的数量根据过孔阻抗以及收率优选使用至少三个。
[0066]在空隙填充工艺之后进行平坦化工艺，之后沉积第一蚀刻停止层400a。第一蚀刻停止层400a起到在后续的形成过孔图案时防止发生过度蚀刻的作用。第一蚀刻停止层400a由与作为氧化膜的层间绝缘膜不同的物质构成，可以防止蚀刻到第一蚀刻停止层400a下部的层间绝缘膜。第一蚀刻停止层400a可以使用氮化硅(SiN)、氧氮化硅(SiON)以及碳化硅(SiC)等。蚀刻停止层400的厚度优选在100A?2000A之间。
[0067]参照图7，然后，在第一蚀刻停止层400a上沉积第二层间绝缘膜300b。第二层间绝缘膜300b通过交替沉积拉伸膜310和压缩膜320来形成。优选地，拉伸膜310和压缩膜320交替沉积两次，最上部布置压缩膜320。当拉伸膜和压缩膜的厚度设定为I μ m时，由于共沉积四次，因此第二层间绝缘膜300b的总厚度为4 μ m。在此，拉伸膜310和压缩膜320也通过改变RF功率等的沉积条件而进行沉积，使用PE-TEOS膜。这里，一次性沉积的厚度优选为Iy m，但根据所需的厚度，可以将一次性沉积的厚度扩大到I?5μπι的厚度。
[0068]在沉积第二层间绝缘膜300b之后完成平坦化工艺时，形成过孔的图案。过孔的图案与之前的过孔相同，形成为沟道式图案。针对第二层间绝缘膜300b的蚀刻进行到露出第一蚀刻停止层400a为止，当露出第一蚀刻停止层400a时结束对第二层间绝缘膜300b的蚀亥IJ。沟道的厚度与第二层间绝缘膜300b的厚度和第一蚀刻停止层400a的厚度之和类似，具有4μ m以上的厚度。这是由于，蚀刻第一蚀刻停止层400a而形成沟道。
[0069]形成沟道的图案之后，通过空隙填充工艺在沟道内埋入金属物质，从而在第二层间绝缘膜300b中形成第二接触插塞350b。据此，第二层间绝缘膜300b的第二接触插塞350b其下部接触于第一层间绝缘膜300a的第一接触插塞350a的上部。如果完成空隙填充工艺，则再进行平坦化工艺。第二接触插塞350b的厚度与沟道的厚度几乎相同。如果第二层间绝缘膜300b与第一蚀刻停止层400a的整体厚度为4.1 μ m，则沟道与第二接触插塞350b的厚度也是约4.1 μ m左右。相比于以往的低电压器件中所使用的接触插塞的厚度厚约4倍以上。
[0070]参照图8，然后通过与图7相同的工艺形成具有接触插塞350的多个层间绝缘膜300c、300d、300e。在本实施例中具有五个层间绝缘膜300a?300e，但层间绝缘膜300的数量η可根据所需的厚度而有多种变化，各层间绝缘膜300的工艺按照如上所述的方法进行。在本发明中，数字隔离区域的层间绝缘膜在形成低电压施加区域的上述层间绝缘膜的同一个工艺中形成。如图8所示，接触插塞的宽度(width)与层间绝缘膜的位置无关地均相同。这是由于按照同样大小的沟道继续进行蚀刻，因此可以实现。并且，由于只通过接触插塞连接上部金属和下部金属，因此均由同一个物质形成。即，由钨形成。由于均由同一个物质形成接触插塞，因此工艺简单、且还能对阻抗进行均匀调整。相反，上部金属和下部金属由铝形成。当通过双道金属镶嵌法形成上部金属和下部金属时，接触插塞和上部金属及下部金属均由同一个物质的铜形成。
[0071]在图8中与现有的半导体器件的金属布线对比观察时，第一接触插塞、第三接触插塞、第五接触插塞对应于接触插塞，第二接触插塞和第四接触插塞对应于金属布线。即，假设第一下部金属IOOa为第一金属布线，则第二接触插塞对应于第二金属布线，第四接触插塞对应于第三金属布线。并且，第一上部金属200a对应于第四金属布线。假设在现有的半导体器件的金属布线中一般使用铝作为金属布线物质，则在本发明中由钨或铜形成。因此，如前所述，虽然现有的半导体器件由铝和钨分别形成金属布线和接触插塞而形成了整个金属布线层，但本发明中仅使用一种物质，即使用钨或铜金属形成接触插塞和金属布线。因此，工艺简单、且能够均匀调整阻抗。尤其，由铜金属形成时，由于铜金属比铝金属阻抗低，因此具有整个金属布线层的阻抗降低的优势。
[0072]并且，如前所述，在平坦的绝缘膜上形成金属图案并形成层间绝缘膜时，因金属图案的弯曲导致层间绝缘膜也发生弯曲。为了消除这种弯曲的面，对进行了沉积的层间绝缘膜进行平坦化工艺(CMP)。但是，即使进行平坦化工艺，也无法使层间绝缘膜的弯曲全部消除。这是由于，根据金属图案的密度，在金属图案的密度高的部分比低的部分发生的蚀刻相应减少。因此，相对于有金属图案的区域而言，在无金属图案的区域中整体高度发生差异。即，发生阶梯差问题，层间绝缘膜和金属层越多，阶梯差越严重。
[0073]但是，在本发明中，并不在如现有的平坦的层间绝缘膜上形成金属图案。其原因在于，反复地持续形成沟道式接触插塞。在现有的技术中形成金属图案是指，在平坦的层间绝缘膜上沉积金属物质，在金属物质上涂敷抗蚀剂，然后经过露光、显影工艺而进行蚀刻工艺，由此形成金属图案。但是，在本发明中并不形成这种金属图案，而是在平坦的层间绝缘膜上沉积蚀刻停止层和层间绝缘膜，在其层间绝缘膜上形成沟道并埋入金属层之后进行平坦化工艺。可以认为是与单(Single)镶嵌工艺类似的工艺。可以认为是重复进行了单镶嵌工艺而形成。
[0074]上部金属与下部金属之间沉积的层间绝缘膜通过交替拉伸膜和压缩膜而共沉积18次，因此形成约18 μ m的厚度。由于层间绝缘膜之间存在蚀刻停止层，因此其厚度大于18 μ m。在数字隔离区域的高电压区域需要耐压20000V以上，因此在低电压区域形成的层间绝缘膜的总厚度应该在15?40 μ m的厚度范围。[0075]在最上侧的第五层间绝缘膜300e上不沉积蚀刻停止层400，而形成第一上部金属200a。第一上部金属200a和第一下部金属IOOa相同，利用金属掩膜形成。
[0076]在形成第一上部金属200a之后，沉积覆盖第一上部金属200a的氧化膜500。氧化膜500是为了后续的工艺进行沉积的，第一上部金属200a在后续的工艺中与外部电源电连接。
[0077]如上所述，在本实施例中为了电布线而形成多个层间绝缘膜300的情况下，第一下部金属IOOa和第一上部金属200a之间无需使用另外的金属，而通过接触插塞350之间的连接而能够实现半导体器件的电布线。因此，本实施例的半导体器件的金属布线无需进行增设金属的工艺，因此可以减少工艺费用，提高工艺效率。
[0078]图9至图11为大致示出本发明的多种实施例的沟道式过孔排列形态的剖视图。
[0079]参照图9，在本实施例中，布置在上下部的多个过孔a、b相互交错地接触。图9是在相邻的两个层间绝缘膜中形成的多个过孔的示例，在下部沿X方向并排的多个过孔a表示相邻的两个层间绝缘膜中位于下部的层间绝缘膜上形成的多个过孔，在上部沿Y方向并排的多个过孔b表示相邻的两个层间绝缘膜中位于上部的层间绝缘膜上形成的多个过孔。
[0080]如前述实施例所示，本实施例中的多个过孔a、b限定为沟道式进行说明。形成在下部的多个过孔a和形成在上部的多个过孔b相互交错，更具体地讲，相互垂直地接触。通过相互垂直，可以防止上部接触插塞与下部接触插塞之间的串扰和解决焊盘破裂的问题。相互垂直地接触的情况相比于相互平行地接触的情况，串扰发生得少，并且焊盘破裂的问题也发生得少。
[0081]S卩，在本实施例中，在进行相邻的层间绝缘膜中的多个接触插塞的接触工艺时，通过使上下部的多个过孔图案交错地形成，从而可以以简单的工艺容易地实现相邻的接触插塞之间的接触。
[0082]参照图10，在形成沟道式过孔图案时，下部的多个过孔a'可相互间隔地形成图案。上部的多个过孔b'也可以相互间隔地形成图案。多个过孔的图案可以进行各种变形，只要能使下部和上部的过孔a'、b'接触的形态即可，因此可根据工艺适当地变形而形成图案。通过相互之间隔开间隔，使金属残留物的问题发生得少。例如，在图9中，由于金属线非常长，因此在蚀刻金属时需要蚀刻较大量的金属，此时如果一部分金属没有被蚀刻，则形成金属残留物。此时，在同一个平面上的相邻的金属之间可能形成连接桥而发生短路问题。如果按照图10那样形成，可以显著减少这种连接桥出现的可能性。
[0083]参照图11，多个过孔a"、b"还可以形成为四边形图案。上部的多个过孔b"在四个角落与下部的多个过孔a"接触。因为在四个角落发生接触，因此电流的量明显增加，能够带来装置速度的提高。并且，焊盘破裂现象也可能明显减少。当然，除了四边形之外，还可以形成其他形态的图案。
[0084]图12至图14为示出本发明的各种实施例的半导体器件的金属布线形态的概略剖视图。
[0085]参照图12，半导体器件的金属布线20包含第一下部金属100a、第一上部金属200a、层间绝缘膜300以及金属层600。在本实施例中，金属布线20具有四个层间绝缘膜300a、300b、300c、300d。如前述实施例所示，最下侧的层间绝缘膜300a包含第一下部金属100a，最上侧的层间绝缘膜300d通过接触插塞350接触第一上部金属200a。[0086]金属层600是根据设计或其他重要原因而增设的，半导体中可能存在必须要层叠多个金属的区域。金属层600包含金属610、对金属610和第一下部金属IOOa进行电连接的接触插塞620。接触插塞620与层间绝缘膜300的接触插塞350不同，通常形成为孔式的过孔图案。
[0087]图12表示进一步增设一个金属层600的金属布线形态。图13表示增设两个金属层600a、600b的金属布线形态，图14表示增设三个金属层600c、600d、600e的金属布线形态。每一个金属层600a?600e如图12的金属层600那样，包含金属610a?610e和接触插塞620a?620e。然而，这只是示例性示例，根据半导体设计或其他重要原因可能还会增设金属层。
[0088]本实施例中的层间绝缘膜形成在并不一定需要金属层、但需要进行电布线的区域。图13表示具有三个层间绝缘膜(300:300a、300b、300c)的金属布线形态，图14表示具有两个层间绝缘膜(300:300a、300b)的金属布线形态。即，层间绝缘膜300的数量可根据半导体设计和所需的下部金属与上部金属之间的层间厚度而进行各种改变。
[0089]并且，虽然上述内容对本发明的优选实施例进行了图示和说明，但本发明并不限定于上述特定的实施例，在不脱离权利要求书中记载的本发明的要点的情况下，在本发明所属【技术领域】中，可以由具有通常的知识的技术人员进行各种变形实施，而这些变形实施不能理解为与本发明的技术思想或前景不同的发明。
【权利要求】
1.一种半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含: 数字隔离区域； 与所述半导体器件电连接的第一下部金属； 与外部电源电连接的第一上部金属； 多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞， 布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触， 布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触， 在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。
2.根据权利要求1所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互交错地接触。
3.根据权利要求2所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互垂直地接触。
4.根据权利要求1所述的半导体器件的金属布线，其特征在于，进一步包含形成在相邻的两个层间绝缘膜之间的蚀刻停止层，所述接触插塞贯通所述蚀刻停止层。
5.根据权利要求·1所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜是氧化膜。
6.根据权利要求5所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜通过拉伸膜和压缩膜交替沉积η次而形成，其中η为自然数。
7.根据权利要求6所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜在最上部布置所述压缩膜。
8.根据权利要求1所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞的宽度与另一侧层间绝缘膜的接触插塞的宽度相同。
9.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述接触插塞由钨或铜制造。
10.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述接触插塞具有金属布线和接触插塞的功能，各接触插塞由同一个物质构成。
11.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述数字隔离区域是高电压施加区域。
12.根据权利要求1所述的半导体器件的金属布线，其特征在于，进一步包含分别形成在所述数字隔离区域的上部和下部的第二上部金属和第二下部金属。
13.根据权利要求12所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属分别对应于所述第一上部金属和所述第一下部金属。
14.根据权利要求12所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属之间形成层间绝缘膜和蚀刻停止层。
15.根据权利要求14所述的半导体器件的金属布线，其特征在于，在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和为15~40μπι。
16.根据权利要求1所述的半导体器件的金属布线，其特征在于，每一个层间绝缘膜的厚度为I~5 μ m。
17.根据权利要求12所述的半导体器件的金属布线，其特征在于，所述数字隔离区域的层间绝缘膜在形成权利要求1的层间绝缘膜的同一个工艺中形成。
18.一种半导体器件的金属布线，其特征在于，包含: 数字隔离器元件； 虚拟图案，该虚拟图案包围所述数字隔离器元件，所述虚拟图案包含第一下部金属和第一上部金属、在所述第一下部金属与所述第一上部金属之间层叠的多个层间绝缘膜、形成在所述多个层间绝缘膜的接触插塞， 在相邻的两个层间绝缘膜中一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相接触。
19.根据权利要求18所述的半导体器件的金属布线，其特征在于，所述数字隔离器元件包含数字隔离区域。
20.根据权利要求19所述的半导体器件的金属布线，其特征在于，所述数字隔离区域在上部和下部分别形成第二上部金属和第二下部金属。
21.根据权利要求20所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属分别对应于所述第一上部金属和所述第一下部金属。
22.根据权利要求20所述的半导体器件的金属布线，其特征在于，所述第二上部金属和所述第二下部金属之间形成层间绝缘膜和蚀刻停止层。
23.根据权利要求22所述的半导体器件的金属布线，其特征在于，在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和为15~40 μ m。
24.根据权利要求18所述的半导体器件的金属布线，其特征在于，每一个层间绝缘膜的厚度为I~5 μ m。
【文档编号】H01L23/535GK103579185SQ201210336737
【公开日】2014年2月12日 申请日期:2012年9月12日 优先权日:2012年8月1日
【发明者】金官洙, 金是范, 郑钟烈, 姜良范, 李泰钟, 申讲燮 申请人:美格纳半导体有限公司
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