一种半导体器件的制造方法

一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体【技术领域】。该方法包括：在锗硅层形成工艺之后，对NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理，使锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致的步骤。本发明解决了去除工艺前锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和伪栅极硬掩膜的去除，避免了NMOS的伪栅极硬掩膜残留、侧壁层残留以及PMOS区的伪栅极硬掩膜缺陷，伪栅极缺陷和AA区缺陷等不良，避免了伪栅极缺陷导致的伪栅极肩部不正常的镍化硅生长，提高了器件的性能和良率。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体【技术领域】中，对于45nm节点以下的先进的多晶硅/氮氧化硅技术，应力工程成为器件性能提升的最重要的因素之一。对于PM0S，锗硅技术可以通过给沟道施加压应力来提高载流子迁移率。由于锗硅沉积对凹槽表面的杂质和氧化物非常敏感，因此，通常将光刻胶剥离、TMAH湿刻(一般用于改善凹槽形状)和锗硅工艺预清洗等湿刻工艺的总的工艺量设置得非常大以减少杂质和氧化。在现有技术中，由于前述的湿刻工艺均可以刻蚀氧化硅，因此锗硅遮蔽层一般采用氮化硅(SiN)或以氮化硅在上面为主体成分的氧化硅+氮化硅双层薄膜，而非纯氧化硅。为了阻止湿刻后锗硅在PMOS顶端的非正常沉积现象，氮化硅薄膜也往往被用作栅极(或伪栅极)的硬掩膜。现有技术中，一般通过干刻结合湿刻的方式来形成用于制作锗硅的PMOS的凹槽(可以为sigma型或U型等)。在干刻形成凹槽的过程中，PMOS区的锗硅遮蔽层(也作为PMOS的临时侧墙)会同时被刻蚀掉一部分，而NMOS区的锗硅遮蔽层则由于光刻胶的保护而不会被刻蚀，这就造成了锗硅遮蔽层在NMOS区和PMOS区的厚度不均衡。对于应用高k金属栅极技术的半导体制程，上述NMOS区和PMOS区的锗硅遮蔽层(临时侧墙)厚度不均衡现象将成为影响锗硅遮蔽层去除以及应力临近技术(StressProximity Technique ;简称 SPT)或层间介电层(Inter Layer Dielectric ;简称 ILD)化学机械抛光(Chemical Mechanical Polishing ;简称CMP)等后续工艺的重大问题。
[0003]对于高k金属栅极技术，在硅化镍(NiSi)沉积过程中多晶硅(伪栅极)的顶部必须有硬掩膜保护，否则多晶硅的顶部会形成金属硅化物(硅化镍)。而在伪栅极去除工艺中是无法去除金属硅化物的，这就造成了金属硅化物的残留，进而导致金属栅无法正常形成(金属无法沉积生长到原伪栅极去除后留下的沟槽)。
[0004]如果锗硅遮蔽层在锗硅层形成后被立即去除，那么过刻工艺量(over etchamount)需要被很好的控制。如果过刻工艺量太少，会造成NMOS区的临时侧墙(即锗硅遮蔽层)的残留，将直接影响后续的侧墙形成等工艺。如果过刻工艺量过大，则会对PMOS的伪栅极硬掩膜、伪栅极顶端侧翼、侧墙、甚至AA区造成破坏。在金属硅化物形成工艺预清洗之后，被破坏的伪栅极硬掩膜、伪栅极顶端侧翼和侧墙将无法在硅化镍(NiSi)沉积过程中保护伪栅极顶端侧翼，进而造成伪栅极(多晶硅)的金属化。
[0005]如果锗硅遮蔽层被作为侧墙的一部分被保留到应力临近技术(SPT)的工艺步骤，侧墙的厚度不均衡问题仍然存在，过刻工艺量的过小或过大仍会造成NMOS的伪栅极硬掩膜和/或侧墙残留，或者，伪栅极顶端侧翼的破坏。如果存在NMOS的伪栅极硬掩膜残留，将在后续的ILD CMP工艺中需要进行更多的过抛光，进而会造成实际形成的金属栅极的高度减小。如果伪栅极顶端侧翼被破坏，在金属硅化物形成工艺的预清洗之后，被破坏的侧墙将无法保护伪栅极(多晶娃)，进而造成多晶娃的金属化(silicidation)。如果在SPT工艺中PMOS的多晶硅被破坏，将导致金属栅极形成后金属栅极被破坏。因此，湿刻工艺过刻量是一个非常重要的问题。并且，侧壁层(包括偏移侧壁、临时侧墙、主侧墙等)在匪OS区域和PMOS区域厚度不一致的问题，也会在后续通过离子注入形成源漏极时对NMOS和PMOS的一致性造成不良影响，影响器件的性能。
[0006]下面以一种传统的半导体器件的制造方法为例，进一步介绍一下现有技术中存在的上述问题。现有技术中的半导体器件的制造方法，一般包括如下步骤:
[0007]步骤1:提供半导体衬底100，并在半导体衬底100上形成浅沟槽隔离(STI) 101、位于NMOS区的伪栅极102A、伪栅极硬掩膜103A和偏移侧壁104A、位于PMOS区的伪栅极102B、伪栅极硬掩膜103B和偏移侧壁104B，如图1A所示。其中，伪栅极硬掩膜103A和103B的材料为氮化硅。伪栅极102A和102B —般为多晶硅或无定形硅材料，仅仅是在半导体器件的制程中临时占据栅极的位置，在后续工艺中会被去除，并被真正作为栅极的金属栅极所替代。
[0008]步骤2:在半导体衬底100上形成锗硅遮蔽层105，该锗硅遮蔽层105包括位于NMOS区域的部分(即NMOS区的锗硅遮蔽层)105A和位于PMOS区域的部分(即PMOS区的锗硅遮蔽层)105B，如图1B所示。其中，锗硅遮蔽层105的材料可以为氮化硅或者氧化硅+氮化硅(氮化硅在上面，且比较厚，为主体材料，氧化硅主要用于在去除所有锗硅遮蔽层时保护偏移侧墙不被去除)。
[0009]其中，在步骤I和步骤2之间，一般还可以包括进行轻掺杂(LDD)的工艺步骤。
[0010]步骤3:在NMOS区的锗硅遮蔽层105A的上方形成一层图案化的光刻胶600A，对所述半导体衬底100进行干刻，在PMOS的伪栅极102B两侧的半导体衬底100上形成用于沉积锗硅的凹槽106，如图1C所示。
[0011]在干刻的过程中，PMOS区的伪栅极硬掩膜103B被刻蚀掉一部分，形成了刻蚀后的伪栅极硬掩膜103B’ ；PM0S区的锗硅遮蔽层105B同时被刻蚀掉一部分，在PMOS的伪栅极102B的两侧形成了临时侧墙层105B’，如图1C所示。此时，锗硅遮蔽层在NMOS区域的部分105A和在PMOS区域的部分105B’(即临时侧墙105B’)的厚度出现了差异，NMOS区的伪栅极硬掩膜103A和PMOS区的伪栅极硬掩膜103B’的厚度也出现了差异。即，锗硅遮蔽层和伪栅极硬掩模在NMOS和PMOS区域的分布出现了不均衡。
[0012]步骤4:进行湿刻以形成Sigma型的凹槽106’，然后进行锗硅的沉积工艺在凹槽105’中形成锗硅层107，如图1D所示。其中，在进行湿刻(一般采用TMAH)的过程中，PMOS的临时侧墙105B’和硬掩模103B’均被进一步刻蚀，形成了进一步刻蚀后的临时侧墙104B”和硬掩模103B”，如图1D所示。
[0013]此时，锗硅遮蔽层在NMOS区域的部分105A和在PMOS区域的部分105B”的厚度差异进一步加剧，NMOS区的伪栅极硬掩模103A和PMOS区的伪栅极硬掩膜103A”的厚度差异也进一步加剧，如图1D所示。即，锗硅遮蔽层和伪栅极硬掩模在NMOS和PMOS区域的厚度不均衡进一步加剧。
[0014]在完成步骤4之后，关于锗硅遮蔽层的去除，现有技术通常有两种不同的方案。分别为:方案一、在形成锗硅层(即步骤4)之后立即去除锗硅遮蔽层；方案二、锗硅遮蔽层被保留作为侧壁的一部分(临时侧墙)直到后续SPT工艺中被去除。具体地，在方案一中，完成步骤4之后，后续的步骤一般依次包括:步骤5-1、去除锗硅遮蔽层；步骤6-1、形成侧墙(或称主侧墙)；步骤7-1、形成源漏极；步骤8-1、金属化工艺、以及应力临近技术(SPT);步骤9-1、形成ILD和金属栅极；步骤10-1、形成接触孔和金属层。在方案二中，完成步骤4之后，后续的步骤一般依次包括:步骤5-2、形成侧墙(或称主侧墙)；步骤6-2、形成源漏极；步骤7-2、金属化栅极形成工艺；步骤8-2、应力临近技术(SPT)同时去除最后残留的部分锗硅遮蔽层；步骤9-2、形成ILD和金属栅极；步骤10-2、形成接触孔和金属层。
[0015]由于在完成步骤4之后，锗硅遮蔽层和伪栅极硬掩膜在NMOS区和PMOS区的厚度分布不均衡，因此，在步骤5-1以及步骤8-2中，去除锗硅遮蔽层时，都会出现前述的因过刻工艺量过大或过小而造成的不良。具体如下:
[0016]在方案一中:
[0017]步骤5-1包括:进行干法刻蚀以去除NMOS区的锗硅遮蔽层105A、PM0S区的锗硅遮蔽层105B”(临时侧墙)、NMOS区的伪栅极硬掩膜103和PMOS区的伪栅极硬掩膜103B”。
[0018]由于NMOS区的锗硅遮蔽层105A的厚度大于PMOS区的锗硅遮蔽层105B”，因此，必须进行过刻(相对PMOS区的锗硅遮蔽层105B”而言)以完全去除NMOS区的锗硅遮蔽层105A。
[0019]如果过刻的工艺量太少，则会造成在NMOS的偏移侧壁104A上形成锗硅遮蔽层的残留1051A，如图1E所示。锗硅遮蔽层的残留1051A将对后续的侧墙形成(步骤6-1)、源漏极形成(步骤7-1)等工艺步骤造成影响，将很容易导致器件不良。
[0020]如果过刻的工艺量过大，则会对PMOS的伪栅极硬掩膜103B”、伪栅极顶端侧翼和AA区造成破坏，形成伪栅极顶端侧翼缺陷1081和AA区缺陷1091，如图1F所示。而伪栅极顶端侧翼缺陷1081和AA区缺陷1091，会造成后续金属化工艺(步骤7_2)中硅化镍在缺陷位置的非正常沉积，导致器件性能下降或器件不良。在高K金属栅极技术中，NMOS和PMOS的伪栅极上均不能生长NiSi。尤其对于PM0S，现有技术的工艺风险很大。
[0021]在方案二中:
[0022]步骤8-2 —般包括:通过应力临近技术(SPT)进行湿法刻蚀以去除NMOS区的锗硅遮蔽层105A、伪栅极硬掩膜103、偏移侧壁104A，以及PMOS区的锗硅遮蔽层105B”(临时侧墙)、伪栅极硬掩膜103B”和偏移侧壁104B。如果形成了其他侧壁层(比如主侧墙)，也需要
一并去除。
[0023]由于NMOS区的锗硅遮蔽层105A的厚度大于PMOS区的锗硅遮蔽层105B”，伪栅极硬掩膜103A的厚度大于伪栅极硬掩膜103B”，因此，必须进行过刻(相对PMOS区的锗硅遮蔽层104B”及伪栅极硬掩膜103B”而言)以完全去除NMOS区的锗硅遮蔽层105A和伪栅极硬掩膜103A。本领域的人员可以理解，由于在步骤8-2之前、在步骤4之后还存在其他步骤，因此，在步骤8-2中，NMOS区的锗硅遮蔽层和伪栅极硬掩膜的形貌可能已经发生了变化，不再是105A和103A的形貌，此处不赘述。
[0024]如果过刻的工艺量太少，则会造成NMOS区的伪栅极硬掩膜残留1031A以及侧壁层残留(一般为偏移侧壁的残留，或，偏移侧壁和锗硅遮蔽层的残留)1041A，如图1G所示。伪栅极硬掩膜残留1031A会导致后续的ILD CMP工艺中需要进行更多的过抛光，进而会造成金属栅极的高度减小；侧壁层残留1041A则会对后续的ILD形成等工艺步骤造成影响，容易导致器件性能下降甚至器件不良。
[0025]如果过刻的工艺量过大，则会对PMOS的AA区以及伪栅极102B的侧壁和顶端造成破坏，形成伪栅极缺陷1082和AA区缺陷1092，如图1H所示。而伪栅极缺陷1082和AA区缺陷1092，会造成后续金属化工艺(步骤7-2)中硅化镍在缺陷位置的非正常沉积，导致器件性能下降甚至器件不良。在高K金属栅极技术中，NMOS和PMOS的伪栅极上均不能生长NiSi0尤其对于PM0S，现有技术的工艺风险很大。
[0026]由此可见，在现有的半导体器件的制造方法中，由于锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，导致无论过刻工艺量过大或过小都将会很容易造成器件的不良。因此，为了提高器件性能和良率，在去除工艺前的锗硅遮蔽层和伪栅极硬掩膜在匪OS区域和PMOS区域的厚度不均衡问题，是一个亟待解决的技术问题。

【发明内容】

[0027]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:
[0028]步骤SlOl:提供半导体衬底，所述半导体衬底包括位于NMOS区的伪栅极、伪栅极硬掩膜以及位于PMOS区的伪栅极、伪栅极硬掩膜；
[0029]步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层；
[0030]步骤S103:在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，即所述NMOS区域完全被所述光刻胶覆盖保护；以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的伪栅极的外侧形成临时侧墙；
[0031]步骤S104:刻蚀所述半导体衬底以在所述PMOS区的伪栅极的两侧形成凹槽；
[0032]步骤S105:对所述半导体衬底进行湿刻处理；
[0033]步骤S106:在所述凹槽中形成锗硅层；
[0034]步骤S107:对所述NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理，以在所述NMOS区的伪栅极的外侧形成临时侧墙；所述NMOS区的临时侧墙和伪栅极硬掩膜与所述PMOS区的临时侧墙和伪栅极硬掩膜的厚度分别一致。
[0035]优选的，所述NMOS区的伪栅极硬掩膜、所述PMOS区的伪栅极硬掩膜均为氮化硅；所述锗硅遮蔽层的材料为氮化硅，或者氧化硅和氮化硅(具体地，氮化硅在上，氮化硅为主体，厚度较厚，氧化硅仅用于在锗硅遮蔽层湿法去除时保护偏移侧墙的氮化硅)；且所述步骤SlOl中的所述NMOS区的伪栅极硬掩膜和所述PMOS区的伪栅极硬掩膜的厚度一致。
[0036]优选的，所述步骤SlOl中的所述NMOS区的伪栅极硬掩膜和所述PMOS区的伪栅极硬掩膜的厚度大于所述步骤S103中形成的所述PMOS区临时侧墙的厚度。
[0037]进一步的，所述步骤SlOl中的所述NMOS区的伪栅极硬掩膜和所述PMOS区的伪栅极硬掩膜的厚度为300-450人，所述步骤S102中形成的所述锗硅遮蔽层的厚度为100-240 A0
[0038]其中，在所述步骤SlOl中，所述NMOS区的伪栅极和所述PMOS区的伪栅极均为多晶娃或无定形娃材料。
[0039]优选的，在所述步骤S102中，所述形成锗硅遮蔽层的方法为:在所述半导体衬底上形成一层氮化硅薄膜，或者形成一层薄的氧化硅薄膜和一层较厚的氮化硅薄膜。
[0040]进一步的，形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。
[0041]优选的，在所述步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用掩膜板进行曝光、显影后，在所述NMOS区的锗硅遮蔽层的上方形成一层图案化的光刻胶，即所述NMOS区完全由所述光刻胶覆盖保护。
[0042]优选的，在所述步骤S106中，形成锗硅层的方法为外延生长工艺。
[0043]优选的，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
[0044]优选的,所述步骤S107包括:
[0045]在所述PMOS区的锗硅遮蔽层上方形成图案化的另一光刻胶；
[0046]利用所述另一光刻胶为掩模，对所述NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理。
[0047]进一步的，所述步骤S107中，在所述PMOS区的锗硅遮蔽层的上方形成图案化的另一光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用另一掩膜板进行曝光、显影后，在所述PMOS区的锗硅遮蔽层的上方形成一层图案化的另一光刻胶，即所述PMOS区完全由所述另一光刻胶所覆盖保护。
[0048]进一步的，所述步骤S107中，进行曝光的方法为:采用氟化氪光刻机台进行曝光或采用氟化IS光刻机台进行曝光。
[0049]优选的，在所述步骤S107中形成的图案化的所述另一光刻胶，与在所述步骤S103中形成的所述光刻胶，在所述半导体衬底上的位置存在交叠。
[0050]进一步的，所述光刻胶与所述另一光刻胶在所述半导体衬底上的交叠区域的宽度为 20_35nm。
[0051]优选的，在所述步骤S107中对所述NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理的方法为干法刻蚀。
[0052]优选的，在所述步骤SlOl和所述S102之间，还包括进行轻掺杂处理的步骤。
[0053]进一步的，在所述步骤S107之后还包括步骤S108:去除所述NMOS区的临时侧墙与所述PMOS区的临时侧墙。
[0054]优选的，在所述步骤S108中，去除所述的NMOS区的临时侧墙与所述PMOS区的临时侧墙的方法为湿法刻蚀。
[0055]优选的，在所述步骤S108中，所述湿法刻蚀使用的刻蚀液为磷酸。
[0056]进一步的，在所述步骤S108之后还包括步骤S109:在所述NMOS区的伪栅极的外侧形成NMOS区的主侧墙，在所述PMOS区的伪栅极的外侧形成PMOS区的主侧墙。
[0057]进一步的，在所述步骤S109之后还包括步骤SllO:在所述半导体衬底上进行重离子掺杂以形成所述NMOS和PMOS的源漏极。
[0058]进一步的，在所述步骤SllO之后还包括步骤Slll:在所述源漏极上形成金属硅化物。
[0059]进一步的，在所述步骤Slll之后还包括步骤S112:对所述半导体衬底进行应力临近技术处理。
[0060]进一步的，在所述步骤S112之后还包括形成金属栅极的步骤。
[0061]本发明通过增加额外的对NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理的工艺，使锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致，解决了去除工艺前锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和伪栅极硬掩膜的去除，避免了 NMOS的伪栅极硬掩膜残留、侧壁层残留以及PMOS区的伪栅极缺陷，AA区缺陷和伪栅极上端侧翼不正常娃化镇生长等不良，提闻了器件的性能和良率。
【专利附图】

【附图说明】
[0062]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0063]附图中:
[0064]图1A-图1H为现有技术中半导体器件的制造方法各步骤的示意性剖面图；
[0065]图2A-图2J为本发明提出的半导体器件的制造方法各步骤的示意性剖面图；
[0066]图3为本发明提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0067]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0068]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0069]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0070]下面，参照图2A-图2J和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。该方法为应用高k金属栅极技术的半导体器件的制造方法，用于提高器件性能和良率。
[0071]参照图2A-图2J，其中示出了本发明提出的半导体器件的制造方法的各步骤的示意性剖面图。
[0072]步骤S201:提供半导体衬底。
[0073]该半导体衬底200包含NMOS区域和PMOS区域，且在半导体衬底上形成有位于NMOS区的伪栅极202A、伪栅极硬掩膜203A和偏移侧壁204A，位于PMOS区的栅极202B、伪栅极硬掩膜203B和偏移侧壁204B，如图2A所示。其中，NMOS区的伪栅极202A和PMOS区的伪栅极202B可以统称为伪栅极，它们的材料一般为多晶硅。匪OS区的伪栅极硬掩膜203A和PMOS区的伪栅极硬掩膜203B统称为伪栅极硬掩膜，二者厚度一致，它们的材料优选为氮化硅。NMOS区的偏移侧壁204A和PMOS区的偏移侧壁204B统称为偏移侧壁，二者厚度一致，偏移侧壁可以为一层氮化硅薄膜，也可以为氧化物薄膜和氮化硅薄膜组成的复合膜，本实施例优选为极薄的氧化物薄膜和加厚的主体氮化硅薄膜组成的复合膜，极薄的氧化硅薄膜仅用于在湿刻蚀去除锗硅遮蔽层氮化硅保护偏移侧壁氮化硅不被同时去除。本发明实施例为应用高k金属栅极技术的半导体器件的制造方法，在该方法中，伪栅极仅仅是在半导体器件的制程中临时占据栅极的位置，在后续工艺中会被去除，并被真正作为栅极的金属栅极所替代。
[0074]作为示例，在本实施例中，所述半导体衬底选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构201 (如图2A所示)，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS部分和PMOS部分。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0075]步骤S202:在半导体衬底上形成一层锗硅遮蔽层。
[0076]在半导体衬底200上形成一层锗硅遮蔽层205，该锗硅遮蔽层包括NMOS区的锗硅遮蔽层(即锗硅遮蔽层位于NMOS区域的部分)205A和PMOS区的锗硅遮蔽层(即锗硅遮蔽层位于PMOS区域的部分)205B，如图2B所示。其中，锗硅遮蔽层205可以为单层结构，比如可以为氮化硅(SiN)薄膜，也可以为多层结构，比如可以为氮化硅薄膜和氧化物薄膜组成的复合膜。本实施例优选采用极薄的氧化物薄膜和加厚的主体氮化硅薄膜组成的复合膜，极薄的氧化硅薄膜仅用于在湿刻蚀去除锗硅遮蔽层氮化硅保护偏移侧壁氮化硅不被同时去除。锗硅遮蔽层205的主体材料为氮化硅，与伪栅极硬掩膜203A和203B的材料相同(均为氮化硅)，便于后续工艺将它们一并去除。
[0077]其中，形成锗硅遮蔽层205的方法可以为:在所述半导体衬底上形成一层氮化硅薄膜。形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。
[0078]优选地，本发明实施例中，伪栅极硬掩膜和锗硅遮蔽层均为氮化硅材料，且伪栅极硬掩膜的厚度大于锗硅遮蔽层的厚度，即NMOS区的伪栅极硬掩膜203A与PMOS区的伪栅极硬掩膜203B的厚度一致且厚度大于锗硅遮蔽层205的厚度。其目的在于为了更好地保护伪栅极，防止出现现有技术中的伪栅极顶端侧翼缺陷。进一步的，在本发明实施例中，伪栅极硬掩膜的厚度可以设置为300-450人，锗硅遮蔽层205的厚度可以设置为100-240 A。
[0079]其中，在本发明实施例中，在步骤S201和S202之间，还可以包括进行轻掺杂(LDD)处理的步骤，以防止短沟道效应。在本发明实施例中，如果不进行轻掺杂(LDD)处理工艺，则在步骤S201中，在所述半导体衬底200上可以不形成NMOS区的偏移侧壁204A和PMOS区的偏移侧壁204B。本领域的技术人员可以理解，如果在步骤S201中不形成偏移侧壁204A和204B，则后续其他步骤亦不会涉及偏移侧壁204A和204B的去除等问题，而直接形成于偏移侧壁204A和204B外侧的各层结构(比如临时侧墙)则会直接形成于伪栅极的外侧，下文不再赘述。
[0080]步骤S203:在NMOS区的锗硅遮蔽层上方形成一层图案化的光刻胶，对锗硅遮蔽层进行干法刻蚀形成PMOS的临时侧墙。
[0081]具体地，步骤S203包括:
[0082]首先，在半导体衬底上涂覆一层光刻胶薄膜，然后利用掩膜板进行曝光、显影后，在NMOS区的锗硅遮蔽层205A的上方形成一层图案化的光刻胶800A，如图2C所示。该图案化的光刻胶800A用于保护锗硅遮蔽层位于NMOS区域的部分205A。其中，对光刻胶薄膜进行曝光的方法可以为采用氟化氪(KrF)光刻机台或氟化氩(ArF)光刻机台进行曝光。
[0083]然后，对PMOS区的锗硅遮蔽层(即锗硅遮蔽层位于PMOS区域的部分)205B进行干法刻蚀，刻蚀掉PMOS区的锗硅遮蔽层205B的位于PMOS区的伪栅极硬掩膜203B上方的部分和伪栅极202B之间的部分，在偏移侧壁204B的外侧形成临时侧墙205B’，如图2C所示。其中，步骤S201中的所述NMOS区的伪栅极硬掩膜和所述PMOS区的伪栅极硬掩膜的厚度，大于所述步骤S103中形成的所述PMOS区临时侧墙的厚度，以更好地保护伪栅极，防止出现现有技术中的伪栅极顶端侧翼缺陷。
[0084]步骤S204:在PMOS区域的伪栅极两侧形成凹槽
[0085]进行干法刻蚀，在半导体衬底200上PMOS区的伪栅极202B的两侧刻蚀出用于沉积锗硅层的凹槽206，该凹槽类似碗状，如图2C所示。
[0086]在步骤S204中，在进行干法刻蚀以形成凹槽206的过程中，伪栅极硬掩膜203B会在一定程度上被刻蚀，形成刻蚀后的伪栅极硬掩膜203B’，如图2C所示。
[0087]经过前述步骤S203和S204，锗硅遮蔽层在NMOS区域的部分205A和在PMOS区域的部分205B’(即临时侧墙205B’ )的厚度出现了差异，NMOS区的伪栅极硬掩膜203A和PMOS区的伪栅极硬掩膜203B’的厚度也出现了差异。即，锗硅遮蔽层205和伪栅极硬掩模在NMOS和PMOS区域的分布出现了厚度不均衡的现象，如图2C所示。
[0088]步骤S205:进行湿刻处理。
[0089]进行湿法刻蚀处理，使用TMAH等作为刻蚀液。通过湿刻可以改善凹槽206的形状，比如把前述步骤刻蚀形成的类似碗状的凹槽206刻蚀成类似正六边形的形状206’，以便于后续的锗硅工艺的锗硅的沉积，如图2D所示。对于NMOS区的光刻胶800A，可以在本步骤进行前去除，也可以在完成本步骤之后去除，还可以在完成本步骤并且完成后续的锗硅层沉积工艺之后再行去除。
[0090]在本步骤中，在湿刻过程中，PMOS区的临时侧壁205B’(即PMOS区的锗硅遮蔽层)和伪栅极硬掩膜203B’将进一步被刻蚀，形成被进一步刻蚀后的临时侧壁(即PMOS区的锗硅遮蔽层)205B”和伪栅极硬掩膜203B”。如果在本步骤前已经去除光刻胶800A，则锗硅遮蔽层位于NMOS区域的部分204A也会在一定程度上被刻蚀，本实施例以在后续去除光刻胶800A为例进行说明，如图2D所示。
[0091]经过本步骤，锗硅遮蔽层和伪栅极硬掩膜在NMOS和PMOS区域的厚度不均衡现象被进一步加剧，如图2D所示。
[0092]步骤S206:在凹槽中形成锗硅层。
[0093]在凹槽206’中形成锗硅层207，如图2D所示。形成锗硅层207的方法可以采用外延生长工艺。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
[0094]步骤S207:对NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理，以在所述NMOS区的伪栅极的两侧(具体为偏移侧壁的外侧)形成临时侧墙，所述NMOS区的临时侧墙和伪栅极硬掩膜与PMOS区的临时侧墙和伪栅极硬掩膜的厚度分别一致。其中，进行刻蚀处理的方法优选为干法刻蚀。
[0095]其中，NMOS区的临时侧墙(B卩NMOS区的锗硅遮蔽层)和伪栅极硬掩膜与PMOS区的临时侧墙(即PMOS区的锗硅遮蔽层)和伪栅极硬掩膜的厚度分别一致，是指NMOS区的临时侦技啬与PMOS区的临时侧墙厚度一致，NMOS区的伪栅极硬掩膜与PMOS区的伪栅极硬掩膜厚度一致。即，锗硅遮蔽层在NMOS区域和PMOS区域的厚度分布均衡，伪栅极硬掩膜在NMOS区和PMOS区的厚度分布均衡。
[0096]具体地，步骤S207可包括如下步骤:
[0097]首先，在PMOS区的锗硅遮蔽层205Β”(即锗硅层位于PMOS区域的部分)的上方形成一层图案化的另一光刻胶800Β，如图2Ε所示。需要说明的是，之前形成的光刻胶800Α，在本步骤之前已经被去除，其去除的时间可以为前述步骤S205中所述的三种情况之一，此处不赘述。
[0098]具体地，形成图案化的另一光刻胶800Β的方法为:在半导体衬底上涂覆一层光刻胶薄膜，然后利用掩膜板进行曝光、显影后，在锗硅遮蔽层位于PMOS区域的部分之上形成一层图案化的另一光刻胶800Β。该图案化的光刻胶800Β用于保护PMOS区的锗硅遮蔽层205Β”。其中，对光刻胶薄膜进行曝光的方法可以为采用氟化氪(KrF)或氟化氩(ArF)进行曝光。该步骤所使用的掩膜板与前述步骤形成图案化的光刻胶800Α所使用的掩膜板的色调(tone)相反。
[0099]优选地，使图案化的光刻胶800B与前述步骤S203中形成的图案化的光刻胶800A在半导体衬底200上的位置存在交叠(overlap)，以避免半导体衬底200的相应位置(比如AA区)被重复刻蚀。进一步优选地，可将光刻胶800B与光刻胶800A在半导体衬底200上的交叠区域的宽度设置为20-35nm。
[0100]然后，利用光刻胶800B为掩模，对NMOS区的锗硅遮蔽层205A和伪栅极硬掩膜203A进行刻蚀处理，在所述NMOS区的伪栅极202A的两侧(具体为偏移侧壁204A的两侧)形成临时侧墙205A”，使所述NMOS区的临时侧墙205A”与PMOS区的临时侧墙205B”厚度一致，刻蚀后的NMOS区的伪栅极硬掩膜203A”与PMOS区的伪栅极硬掩膜203B”厚度一致，如图2F所示。在本步骤中，刻蚀处理完成后，还包括去除光刻胶800B的步骤。刻蚀处理完成并去除光刻胶800B之后，形成的图形如图2F所示。如果设置了光刻胶的交叠(overlap)，一般会在交叠区域形成锗硅遮蔽层的残留(氮化硅残留)，但该残留不会对产品制程造成负面影响，且该残留会在后续的ILDCMP工艺被去除。
[0101]其中，所述刻蚀处理可采用干刻的方式。具体而言，干刻的刻蚀条件可以与传统工艺一致，比如使用CF4、CHF3> O2和Ar作为刻蚀气体，设定它们流速依次为0-30SCCm、0-20sccm、8-20sccm和 30_100sccm，压力为 O-lOmtor，偏压为 100-300V。并且，CH2F2, CO2, CO等气体也可以被采用。再比如:使用CH3F、He和O2作为刻蚀气体，设定它们流速依次为100-300sccm、100-300sccm 和 100_200sccm，压力位 20_60mtor，偏压为 150-200V。对于具体刻蚀工艺条件，在此并不做限定。当在最初用氮化硅形成伪栅极硬掩膜和锗硅遮蔽层时，如果如前所述将伪栅极硬掩膜的厚度设置为300-450人，锗硅遮蔽层205的厚度设置为100-240人;那么，经过本步骤之后，NMOS区的临时侧墙205A”与PMOS区的临时侧墙205B”厚度大约为80-220 A。
[0102]经过本步骤，实现了锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度均衡分布。[0103]本领域的技术人员可以理解，本步骤S207可以应用于“前锗硅(Early SiGe)”、“中锗硅(Middle SiGe)”、“前锗硅(Late SiGe)”等工艺技术中。
[0104]至此，本发明实施例的半导体器件的制造方法，通过对NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理的工艺，使锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致，解决了去除工艺前锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，因此可以避免现有技术中出现的NMOS区的伪栅极硬掩膜残留、侧壁层残留以及PMOS区的伪栅极缺陷和AA区缺陷等不良，提高了器件的性能和良率。
[0105]在完成步骤S207之后，后续步骤则可以根据实际需要对【背景技术】中提及的关于锗硅遮蔽层的去除的两种方案进行选择，下面以在形成锗硅层之后立即去除锗硅遮蔽层(【背景技术】中的方案一)为例，对本发明实施例的后续步骤进行简要说明。本领域的技术人员可以理解，本发明的后续步骤并不以此为限，相反地，所有应用前述步骤的技术方案(t匕如【背景技术】中的提及的方案二)，都属于本发明实施例的保护范围。
[0106]在本发明实施例中，在步骤S207之后，继续进行如下工艺步骤:
[0107]步骤S208:去除所述NMOS区的临时侧墙205A”与PMOS区的临时侧墙205B”。
[0108]利用湿法刻蚀，采用磷酸(H3PO4)或其他合适的刻蚀液，对半导体衬底200进行刻蚀处理，去除位于NMOS区的临时侧墙205A”和PMOS区的临时侧墙205B”，保留偏移侧壁204A和204B，刻蚀后形成的图形，如图2G所示。在该步骤中，NMOS区的伪栅极硬掩膜203A”与PMOS区的伪栅极硬掩膜203B”也会被进一步刻蚀(刻蚀程度相近)，为表述的方便，图2G中未示出伪栅极硬掩膜203A”与203B”的相关变化。
[0109]由于步骤S207将NMOS区的锗硅遮蔽层和伪栅极硬掩膜去除了一部分，实现了锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度均衡分布，因此，本步骤中，在湿法刻蚀时具有足够大的工艺窗口(process window),可以很好地去除锗娃遮蔽层(临时侧墙)，而不会出现现有技术中由于过刻工艺量过小或过大而造成的NMOS区锗硅遮蔽层(临时侦技啬)残留或PMOS区的伪栅极顶端侧翼缺陷和AA区缺陷等不良，尤其不会造成PMOS区的伪栅极顶端侧翼缺陷，不会对后续工艺(尤其金属化形成NiSi的工艺)造成影响，在一定程度提供了器件的性能和良率。
[0110]步骤S209:在偏移侧壁的外侧形成主侧墙。
[0111]在偏移侧壁的外侧形成主侧墙，具体地，在NMOS区的偏移侧壁204Α的外侧形成NMOS区的主侧墙208Α，在PMOS区的偏移侧壁204Β的外侧形成PMOS区的主侧墙208Β，如图2Η所示。NMOS区的主侧墙208Α与PMOS区的主侧墙208Β共同构成了半导体器件的主侧墙，二者优选厚度一致。主侧墙208Α和主侧墙208Β可以为单层结构(比如氮化硅薄膜)也可以为多层结构(比如氧化物薄膜和氮化硅薄膜组成的复合膜)；优选地，主侧墙208Α和主侧墙208Β为氮化硅薄膜。
[0112]步骤S210:在半导体衬底上进行重离子掺杂以形成NMOS和PMOS的源漏极。
[0113]在步骤S209之后，一般包括进行重离子掺杂形成NMOS和PMOS的源漏极的步骤。该步骤与传统工艺相同，此处不赘。由于前述步骤实现了锗硅遮蔽层的完美去除，进而由偏移侧壁和主侧墙构成的侧壁层在NMOS区域和PMOS区域的厚度一致，因此，形成源漏极的离子掺杂步骤比较一致，进而形成的NMOS和PMOS的器件特性比较一致，因而使器件性能获得了 一定的提闻。[0114]步骤S211、在源漏极上形成金属硅化物。
[0115]通过形成自对准多晶硅化物遮蔽层(SAB)、刻蚀、预清洗、金属层沉积、热处理等工艺步骤，在源漏极上形成金属硅化物(NiSi)209，如图21所示。形成金属硅化物的步骤，可以采用现有技术中的方法，此处不赘述。
[0116]由于前述形成了厚度一致的锗硅遮蔽层和伪栅极硬掩膜，因此，在后续去除锗硅遮蔽层时，不会产生PMOS的伪栅极202B和AA区的缺陷不良，因而在本步骤中，不会在伪栅极202B的顶端和侧面以及AA区产生金属硅化物(NiSi)，如图21所示。即，不会出现现有技术中的不良，相对于现有技术，提高了器件性能和良率。
[0117]需要说明的是，当在最初用氮化硅形成伪栅极硬掩膜和锗硅遮蔽层时，如果如前所述将伪栅极硬掩膜的厚度设置为300-450人，锗硅遮蔽层205的厚度设置为100-240 A；那么，经过在本步骤之前，NMOS区的伪栅极硬掩膜203A”与PMOS区的伪栅极硬掩膜203B”厚度大约为150-250人。
[0118]步骤S212、对所述半导体衬底进行应力临近技术处理，并去除NMOS区的偏移侧壁204A、主侧墙208A和伪栅极硬掩膜203A”以及PMOS区的偏移侧壁204B、主侧墙208B和伪栅极硬掩膜203B”。
[0119]为了提高器件性能，对所述半导体衬底进行应力临近技术(SPT)处理；然后，通过刻蚀工艺一并去除NMOS区的偏移侧壁204A、主侧墙208A和伪栅极硬掩膜203A”以及PMOS区的偏移侧壁204B、主侧墙208B和伪栅极硬掩膜203B”，形成的图形如图2J所示。其中，应力临近技术处理，可以采用现有技术中的常规方法；去除偏移侧壁204A和204B、主侧墙208A和208B、伪栅极硬掩膜203A”和203B”的刻蚀方法，可以采用干法刻蚀或湿法刻蚀等。完成本步骤后，伪栅极202A和202B的外部形貌良好，没有出现缺陷和不良，如图2J所示。
[0120]在步骤S212之后，一般还包括:形成接触孔刻蚀阻挡层(CESL)和层间介电层(ILD)的步骤、形成金属栅极(MG)的步骤、形成接触孔(CT)和金属层的步骤等后续工艺步骤，以完成整个半导体器件的制造，这些步骤与传统的半导体器件的制造方法完全相同，此处不再赘述。
[0121]本领域的技术人员可以理解，在本发明实施例中，去除锗硅遮蔽层(即临时侧墙)的步骤(即步骤S208)，也可以放在进行SPT之后，然后一起去除偏移侧壁、临时侧墙和主间隔侧壁。也可以采用其他方式进行，只要包括对NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理的工艺使锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致的工艺步骤的半导体器件的制造方法，均属于本发明保护的范围。关于具体实现方式，并不以本发明实施例为限，此处不一一赘述。
[0122]本发明实施例的半导体器件的制造方法，通过增加额外的对NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理的步骤，使锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致，解决了去除工艺前锗硅遮蔽层和伪栅极硬掩膜在NMOS区域和PMOS区域的厚度分布不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和伪栅极硬掩膜的良好去除，避免了现有技术中出现的NMOS区的伪栅极硬掩膜残留、侧壁层残留以及PMOS区的伪栅极缺陷和AA区缺陷等不良，提高了器件的性能和良率。
[0123]参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。[0124]在步骤SlOl中，提供半导体衬底，所述半导体衬底包括位于NMOS区的伪栅极、伪栅极硬掩膜和偏移侧壁以及位于PMOS区的伪栅极、伪栅极硬掩膜和偏移侧壁；
[0125]在步骤S102中，在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层；
[0126]在步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的偏移侧壁的外侧形成临时侧墙；
[0127]在步骤S104中，刻蚀所述半导体衬底以在所述PMOS区的伪栅极的两侧形成凹槽；
[0128]在步骤S105中，对所述半导体衬底进行湿刻处理；
[0129]在步骤S106中，在所述凹槽中形成锗硅层；
[0130]在步骤S107中，对所述NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理，以在所述NMOS区的偏移侧壁的外侧形成临时侧墙；所述NMOS区的临时侧墙和伪栅极硬掩膜与所述PMOS区的临时侧墙和伪栅极硬掩膜的厚度分别一致。
[0131]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，所述半导体衬底包括位于NMOS区的伪栅极、伪栅极硬掩膜以及位于PMOS区的伪栅极、伪栅极硬掩膜； 步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层； 步骤S103:在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的伪栅极的外侧形成临时侧m ; 步骤S104:刻蚀所述半导体衬底以在所述PMOS区的伪栅极的两侧形成凹槽； 步骤S105:对所述半导体衬底进行湿刻处理； 步骤S106:在所述凹槽中形成锗硅层； 步骤S107:对所述NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理，以在所述NMOS区的伪栅极的外侧形成临时侧墙；所述NMOS区的临时侧墙和伪栅极硬掩膜与所述PMOS区的临时侧墙和伪栅极硬掩膜的厚度分别一致。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS区的伪栅极硬掩膜、所述PMOS区的伪栅极硬掩膜均为氮化硅；所述锗硅遮蔽层的材料为氮化硅，或者为氧化硅和氮化硅；且所述步骤SlOl中的所述NMOS区的伪栅极硬掩膜和所述PMOS区的伪栅极硬掩膜的厚度一致。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述步骤SlOl中的所述NMOS区的伪栅极硬掩膜和所述PMOS区的伪栅极硬掩膜的厚度大于所述步骤S103中形成的所述PMOS区临时侧墙的厚度。`
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤SlOl中的所述NMOS区的伪栅极硬掩膜和所述PMOS区的伪栅极硬掩膜的厚度为300-450人，所述步骤S102中形成的所述锗硅遮蔽层的厚度为100-240人。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl中，所述NMOS区的伪栅极和所述PMOS区的伪栅极均为多晶硅或无定形硅材料。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述形成锗硅遮蔽层的方法为:在所述半导体衬底上形成一层氮化硅薄膜，或者形成一层氧化硅加氮化硅薄膜。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用掩膜板进行曝光、显影后，在所述NMOS区的锗硅遮蔽层的上方形成一层图案化的光刻胶。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，形成锗硅层的方法为外延生长工艺。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S107包括: 在所述PMOS区的锗硅遮蔽层上方形成图案化的另一光刻胶；利用所述另一光刻胶为掩模，对所述NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述步骤S107中，在所述PMOS区的锗硅遮蔽层的上方形成图案化的另一光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用另一掩膜板进行曝光、显影后，在所述PMOS区的锗硅遮蔽层的上方形成一层图案化的另一光刻胶。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，所述步骤S107中，进行曝光的方法为:采用氟化氪光刻机台进行曝光或采用氟化氩光刻机台进行曝光。
14.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述步骤S107中形成的图案化的所述另一光刻胶，与在所述步骤S103中形成的所述光刻胶，在所述半导体衬底上的位置存在交叠。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，所述光刻胶与所述另一光刻胶在所述半导体衬底上的交叠区域的宽度为20-35nm。
16.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述步骤S107中对所述NMOS区的锗硅遮蔽层和伪栅极硬掩膜进行刻蚀处理的方法为干法刻蚀。
17.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl和所述S102之间，还包括进行轻掺杂处理的步骤。
18.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S107之后还包括步骤S108:去除所述NMOS区的临时侧墙与所述PMOS区的临时侧墙。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，在所述步骤S108中，去除所述的NMOS区的临时侧墙与所述PMOS区的临时侧墙的方法为湿法刻蚀。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，在所述步骤S108中，所述湿法刻蚀使用的刻蚀液为磷酸。
21.如权利要求18所述的半导体器件的制造方法，其特征在于，在所述步骤S108之后还包括步骤S109:在所述NMOS区的伪栅极的外侧形成NMOS区的主侧墙，在所述PMOS区的伪栅极的外侧形成PMOS区的主侧墙。
22.如权利要求21所述的半导体器件的制造方法，其特征在于，在所述步骤S109之后还包括步骤SllO:在所述半导体衬底上进行重离子掺杂以形成所述NMOS和PMOS的源漏极。
23.如权利要求22所述的半导体器件的制造方法，其特征在于，在所述步骤SllO之后还包括步骤Slll:在所述源漏极上形成金属硅化物。
24.如权利要求23所述的半导体器件的制造方法，其特征在于，在所述步骤Slll之后还包括步骤S112:对所述半导体衬底进行应力临近技术处理。
25.如权利要求24所述的半导体器件的制造方法，其特征在于，在所述步骤SI12之后还包括形成金属栅极的步骤。
【文档编号】H01L21/8238GK103681500SQ201210337269
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】韦庆松, 于书坤 申请人:中芯国际集成电路制造(上海)有限公司