一种双大马士革结构的制备方法
一种双大马士革结构的制备方法
【专利摘要】本发明涉及一种双大马士革结构的制备方法，包括提供半导体衬底；在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口；在所述金属掩膜层上形成图案化的通孔掩膜层；蚀刻所述介电层，形成多个沟槽和通孔；采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充通孔，能获得更好的填充效果，克服了现有技术中容易出现空洞和空隙的问题。
【专利说明】一种双大马士革结构的制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种双大马士革结构的制备方法。
【背景技术】
[0002]随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RCtimedelay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。然而，当金属导线的材料由铝转换成电阻率更低的铜的时候，由于铜很快扩散进氧化硅和硅，且铜的蚀刻较为困难，因此，现有技术通过转变到双大马士革结构，然后填入铜来实现铜互联，以促使低阻值材料如铜或低介电常数材料在集成电路生产工艺中的应用。
[0003]现有比较通用的一种双大马士革工艺(dual damascene),是以晶片制造后段制程(Back-end of line, BE0L)中金属硬掩膜(Metal Hard mask, MHM)工艺集成方法，特别是当器件尺寸降至28nm以下，当选用光刻胶形成开口图案后，便被蚀刻去除，位于下方的MHM可以作为蚀刻保护层，选用所述MHM的优点是可以降低蚀刻过程中超低K材料的损坏，消除该损害引起的介电常数的漂移，现有技术中通过Cu进行互联时，如图la，所示，首先在介质层中形成通孔10，露出所述金属互联结构101，然后再采用导电材料填充所述通孔，由于器件尺寸的进一步缩小，在选用Cu填充所述通孔时，很容易在所述沟槽侧壁或者形成空洞(void)或者缝隙，如图lb，平坦化后得到含有空洞的互联结构，如图1c所示。为了解决该问题，现有技术中也有在所述沟槽中形成倾斜侧壁的沟槽解决所述问题，但是在半导体器件后端制程中需要垂直的沟槽侧壁以或者更好的VBD、TDDB性能，这与选用倾斜侧壁从而获得更好的填充效果相矛盾。
[0004]目前并没有很好沟槽填充方法，能够使填充过程中不再出现空洞以及缝隙，同时使半导体器件的VBD、TDDB性能更好。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]本发明为了克服目前存在问题，本发明提供了一种双大马士革结构的制备方法，包括:
[0007]提供半导体衬底；
[0008]在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；
[0009]蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口 ；
[0010]在所述金属掩膜层上形成图案化的通孔掩膜层；[0011]蚀刻所述介电层，形成多个沟槽和通孔；
[0012]采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。
[0013]作为优选，所述通孔掩膜层包括依次沉积的ODL层、S1-BARC层以及图案化的光刻月父层O
[0014]作为优选，蚀刻所述介电层形成多个沟槽和通孔的同时去除所述ODL层、所述S1-BARC层以及所述光刻胶层。
[0015]作为优选，所述蚀刻方法为干法蚀刻。
[0016]作为优选，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层和氧化物硬掩膜层。
[0017]作为优选，所述低K材料硬掩膜层为BD材料层，所述BD材料层的介电常数小于或等于2.7。
[0018]作为优选，所述氧化物硬掩膜层为TEOS材料层。
[0019]作为优选，蚀刻至所述介电层形成所述锥形开口，所述锥形开口在介电层中的深度为 10-200A。
[0020]作为优选，所述锥形开口的侧壁与所述锥形开口的上水平面之间的夹角为77-83。。
[0021]作为优选，所述金属硬掩膜层为TiN、TaN、Ti和Ta中的一种或多种组合。
[0022]作为优选，所述金属硬掩膜层的厚度为100-450埃。
[0023]作为优选，所述平坦化步骤中至少终止于所述锥形开口的下方，以完全去除所述锥形开口。
[0024]作为优选，在所述半导体衬底和蚀刻停止层之间依次沉积层间介质材料层、另一蚀刻停止层、另一介电层。
[0025]作为优选，在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构。
[0026]本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充所述通孔，能获得更好的填充效果，最后进行平坦化步骤，去除所述锥形开口，得到侧壁垂直的互连结构，克服了现有技术中容易出现空洞和空隙的问题，而且半导体器件的VBD、TDDB性能更好。
【专利附图】
【附图说明】
[0027]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0028]图1a-C为现有技术中形成双大马士革结构的示意图；
[0029]图2a_d为本发明形成双大马士革结构的示意图；
[0030]图3为本发明形成双大马士革结构的流程示意图。
【具体实施方式】
[0031]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0032]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述双大马士革结构的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。 [0033]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0034]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0035]下面结合附图对本发明所述基于金属硬掩膜的倾斜沟槽的方法做进一步说明，首先，参照图2a，首先提供半导体衬底，所述衬底并没有在该图中示出，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该半导体衬底中还可以进一步形成栅极以及位于栅极两侧的源漏区以及形成其他有源器件。
[0036]然后在所述衬底上形成层间介质材料层201 (interlayer dielectric, ILD),用作集成电路封装中多层金属布线间的层间绝缘，本发明中可以选用先进封装用聚合物ILD材料，例如聚酰亚胺(PI)、聚苯并噁唑(PBO)以及苯并环丁烯(BCB)等材料，但不局限于上述示例。在该层间介质材料层中形成接触孔，具体形成方法为蚀刻所述层间介质材料层，形成沟道然后填充导电材料从而形成接触塞222，用于后续过程中的电连接。
[0037]在所述层间介质材料层201上形成第一蚀刻停止层202，在蚀刻过程中用于保护位于下方的各种有源器件以及衬底材料等，所述第一蚀刻停止层可以是SiN、SiC, NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的SiN层。
[0038]在所述刻第一蚀停止层202上具有第一介电层203，所述第一介电层可以使用低K材料或超低K材料，例如氟氧化硅(310?)、氢化的硅碳氧化物(310)!0、碳氧化硅(310))、掺氮的碳化硅(BLoK )等无机材料，或者芳香族碳氢化合物、二甲苯塑料等有机化合物，形成具有厚度为1000-6000埃的低k介电层，在本发明中优选为BD (black diamond)材料。在所述第一介电层形成金属材料的通孔，该通孔与位于层间介质材料层中的接触塞222电连接，形成金属互连结构。
[0039]在所述第一介电层203上形成蚀刻停止层204，所述蚀刻停止层可以是SiN、SiC、聚酰胺NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的NDC层。
[0040]然后在所述蚀刻停止层204上形成介电层205，所述介电层选用低K或者超低K材料的材料层，在本发明中所述第二介电层优选为介电常数为2.0-2.75BD材料层或者为拉伸应力的SiN层，该介电层的厚度可以根据需要进行选择，在本发明的一实施例中，该介电层的形成方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法中的一种。
[0041]在所述介电层上方形成硬掩膜叠层，所述硬掩膜叠层可以为低K材料硬掩膜层206、氧化物硬掩膜层207中的一种或者多种，其中，所述氧化物硬掩膜层可以为氮化物或氧化物，可以选用等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS层中的一种或多种的组合，在本发明的优选实施方式中，所述硬掩膜叠层优选为BD材料硬掩膜层和TEOS层的组合，所述BD材料硬掩膜层的厚度为400-2000埃，其介电常数等于或者小于2.7，所述TEOS层的厚度为400-2000埃；作为优选，所述硬掩膜叠层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积(CVD)法。所述硬掩膜在之后的蚀刻步骤中保护所述介电层部分不受损伤。
[0042]在所述硬掩膜叠层上方为金属硬掩膜208，所述金属硬掩膜可以为TiN、TaN, Ti和Ta中的一种或者多种的组合，在本发明中该金属硬掩膜层的厚度为50-600埃，优选100-450埃，在本发明的一个实施例中使用CVD或PVD的方法来形成所述金属硬掩膜层。
[0043]然后在所述金属硬掩膜上形成抗反射层，在所述抗反射层上形成光刻胶层，为了简化所述图形，在图中没有标示所述抗反射层以及光刻胶层，图案化所述光刻胶层，定义出所述开口的图形，并以所述光刻胶图案为掩膜层，蚀刻所述抗反射层、金属硬掩膜层、氧化物硬掩膜层以及低K材料硬掩膜层，形成侧壁倾斜的锥形开口，所述锥形开口的上面直径较大，下面开直径较小，作为优选，在该蚀刻步骤中，蚀刻穿透所述低K硬掩膜层，至所述介电层，进一步，在所述介电层中所形成的凹陷的深度为10-200埃，优选为10-100埃，在该步骤中所形成的侧壁倾斜开口更有利于后面进行导电材料的填充，作为优选，该倾斜侧壁与顶部水平面之间的夹角为77-83°，如图2a所示的角度，然后去除所述抗反射层以及光刻月父层O
[0044]参照图2b在暴露的硬掩膜叠层以及金属硬掩膜上沉积有机分布层(Organicdistribution layer, ODL) 211,含娃的底部抗反射涂层(S1-BARC) 209,在所述含娃的底部抗反射涂层(S1-BARC)209上沉积图案化了的光刻胶层210，其中所述光刻胶上的图案定义了所要形成沟槽的图形。
[0045]参照图2c，蚀刻所述介电层、蚀刻停止层、第一介电层，形成多个沟槽30和通孔20，露出所述第一介电层中金属互连结构，该蚀刻步骤同时全部去除所述有机分布层(Organic distribution layer, 0DL),含娃的底部抗反射涂层(S1-BARC)以及光刻胶层；形成所述多个沟槽和通孔以及去除所述抗反射层、光刻胶层是一步完成的，与现有技术中多步完成蚀刻不同，在该步骤中选用干法蚀刻实现所述目的，并且在干法蚀刻中可以选用CF4, CHF3另外加上N2、CO2, O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm, N2 或 CO2 或 0210_400sccm，所述蚀刻压力为 30_150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
[0046]参照图2d，采用金属材料对图2c中的多个沟槽和通孔进行填充，并与镶嵌于所述第一介电层中的金属互联结构形成电连接，在该步骤中所填充的导电材料可以是Cu或其他金属，优选的使用Cu。由于上述步骤中形成的开口为锥形，开口较大，因此在该步骤中更加容易填充，解决了现有技术中容易出现空洞和空隙的问题。
[0047]填充完导电材料后还包括一平坦化步骤，在该步骤中至少去除所述锥形开口，露出侧壁垂直的接触孔，以形成电连接。
[0048]本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充蚀刻得到的通孔，能获得更好的填充效果，最后进行平坦化步骤，去除所述锥形开口，得到侧壁垂直的互连结构，克服了现有技术中容易出现空洞和空隙的问题，而且半导体器件的VBD、TDDB性能更好。
[0049]图3为本发明中制备双大马士革结构的工艺流程图，包括以下步骤:
[0050]301提供半导体衬底；
[0051]302在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；
[0052]303蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口 ；
[0053]304在所述金属硬掩膜层上沉积ODL、S1-BARC以及图案化的光刻胶层；
[0054]305蚀刻所述介电层，形成多个沟槽和通孔；
[0055]306采用金属材料填充所述多个沟槽和通孔，然后执行化学机械平坦化步骤，去除所述锥形开口。
[0056]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种双大马士革结构的制备方法，包括: 提供半导体衬底； 在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层； 蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口 ； 在所述金属掩膜层上形成图案化的通孔掩膜层； 蚀刻所述介电层，形成多个沟槽和通孔； 采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。
2.根据权利要求1所述方法，其特征在于，所述通孔掩膜层包括依次沉积的ODL层、S1-BARC层以及图案化的光刻胶层。
3.根据权利要求2所述方法，其特征在于，蚀刻所述介电层形成多个沟槽和通孔的同时去除所述ODL层、所述S1-BARC层以及所述光刻胶层。
4.根据权利要求3所述方法，其特征在于，所述蚀刻方法为干法蚀刻。
5.根据权利要求1所述方法，其特征在于，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层和氧化物硬掩膜层。
6.根据权利要求5所述方法，其特征在于，所述低K材料硬掩膜层为BD材料层。
7.根据权利要求6所述方法，其特征在于，所述BD材料层的介电常数小于或等于2.7。
8.根据权利要求5所述方法，其特征在于，所述氧化物硬掩膜层为TEOS材料层。
9.根据权利要求1所述方法，其特征在于，蚀刻至所述介电层形成所述锥形开口，所述锥形开口在介电层中的深度为10-200A。
10.根据权利要求1所述方法，其特征在于，所述锥形开口的侧壁与所述锥形开口的上水平面之间的夹角为77-83°。
11.根据权利要求1所述方法，其特征在于，所述金属硬掩膜层为TiN、TaN、Ti和Ta中的一种或多种组合。
12.根据权利要求1所述方法，其特征在于，所述金属硬掩膜层的厚度为100-450埃。
13.根据权利要求1所述方法，其特征在于，所述平坦化步骤中至少终止于所述锥形开口的下方，以完全去除所述锥形开口。
14.根据权利要求1所述方法，其特征在于，在所述半导体衬底和蚀刻停止层之间依次沉积层间介质材料层、另一蚀刻停止层、另一介电层。
15.根据权利要求14所述方法，其特征在于，在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构。
【文档编号】H01L21/768GK103681463SQ201210337282
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】王新鹏, 胡敏达, 周俊卿 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】本发明涉及一种双大马士革结构的制备方法，包括提供半导体衬底；在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口；在所述金属掩膜层上形成图案化的通孔掩膜层；蚀刻所述介电层，形成多个沟槽和通孔；采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充通孔，能获得更好的填充效果，克服了现有技术中容易出现空洞和空隙的问题。
【专利说明】一种双大马士革结构的制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种双大马士革结构的制备方法。
【背景技术】
[0002]随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RCtimedelay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。然而，当金属导线的材料由铝转换成电阻率更低的铜的时候，由于铜很快扩散进氧化硅和硅，且铜的蚀刻较为困难，因此，现有技术通过转变到双大马士革结构，然后填入铜来实现铜互联，以促使低阻值材料如铜或低介电常数材料在集成电路生产工艺中的应用。
[0003]现有比较通用的一种双大马士革工艺(dual damascene),是以晶片制造后段制程(Back-end of line, BE0L)中金属硬掩膜(Metal Hard mask, MHM)工艺集成方法，特别是当器件尺寸降至28nm以下，当选用光刻胶形成开口图案后，便被蚀刻去除，位于下方的MHM可以作为蚀刻保护层，选用所述MHM的优点是可以降低蚀刻过程中超低K材料的损坏，消除该损害引起的介电常数的漂移，现有技术中通过Cu进行互联时，如图la，所示，首先在介质层中形成通孔10，露出所述金属互联结构101，然后再采用导电材料填充所述通孔，由于器件尺寸的进一步缩小，在选用Cu填充所述通孔时，很容易在所述沟槽侧壁或者形成空洞(void)或者缝隙，如图lb，平坦化后得到含有空洞的互联结构，如图1c所示。为了解决该问题，现有技术中也有在所述沟槽中形成倾斜侧壁的沟槽解决所述问题，但是在半导体器件后端制程中需要垂直的沟槽侧壁以或者更好的VBD、TDDB性能，这与选用倾斜侧壁从而获得更好的填充效果相矛盾。
[0004]目前并没有很好沟槽填充方法，能够使填充过程中不再出现空洞以及缝隙，同时使半导体器件的VBD、TDDB性能更好。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]本发明为了克服目前存在问题，本发明提供了一种双大马士革结构的制备方法，包括:
[0007]提供半导体衬底；
[0008]在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；
[0009]蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口 ；
[0010]在所述金属掩膜层上形成图案化的通孔掩膜层；[0011]蚀刻所述介电层，形成多个沟槽和通孔；
[0012]采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。
[0013]作为优选，所述通孔掩膜层包括依次沉积的ODL层、S1-BARC层以及图案化的光刻月父层O
[0014]作为优选，蚀刻所述介电层形成多个沟槽和通孔的同时去除所述ODL层、所述S1-BARC层以及所述光刻胶层。
[0015]作为优选，所述蚀刻方法为干法蚀刻。
[0016]作为优选，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层和氧化物硬掩膜层。
[0017]作为优选，所述低K材料硬掩膜层为BD材料层，所述BD材料层的介电常数小于或等于2.7。
[0018]作为优选，所述氧化物硬掩膜层为TEOS材料层。
[0019]作为优选，蚀刻至所述介电层形成所述锥形开口，所述锥形开口在介电层中的深度为 10-200A。
[0020]作为优选，所述锥形开口的侧壁与所述锥形开口的上水平面之间的夹角为77-83。。
[0021]作为优选，所述金属硬掩膜层为TiN、TaN、Ti和Ta中的一种或多种组合。
[0022]作为优选，所述金属硬掩膜层的厚度为100-450埃。
[0023]作为优选，所述平坦化步骤中至少终止于所述锥形开口的下方，以完全去除所述锥形开口。
[0024]作为优选，在所述半导体衬底和蚀刻停止层之间依次沉积层间介质材料层、另一蚀刻停止层、另一介电层。
[0025]作为优选，在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构。
[0026]本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充所述通孔，能获得更好的填充效果，最后进行平坦化步骤，去除所述锥形开口，得到侧壁垂直的互连结构，克服了现有技术中容易出现空洞和空隙的问题，而且半导体器件的VBD、TDDB性能更好。
【专利附图】
【附图说明】
[0027]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0028]图1a-C为现有技术中形成双大马士革结构的示意图；
[0029]图2a_d为本发明形成双大马士革结构的示意图；
[0030]图3为本发明形成双大马士革结构的流程示意图。
【具体实施方式】
[0031]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0032]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述双大马士革结构的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。 [0033]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0034]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0035]下面结合附图对本发明所述基于金属硬掩膜的倾斜沟槽的方法做进一步说明，首先，参照图2a，首先提供半导体衬底，所述衬底并没有在该图中示出，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该半导体衬底中还可以进一步形成栅极以及位于栅极两侧的源漏区以及形成其他有源器件。
[0036]然后在所述衬底上形成层间介质材料层201 (interlayer dielectric, ILD),用作集成电路封装中多层金属布线间的层间绝缘，本发明中可以选用先进封装用聚合物ILD材料，例如聚酰亚胺(PI)、聚苯并噁唑(PBO)以及苯并环丁烯(BCB)等材料，但不局限于上述示例。在该层间介质材料层中形成接触孔，具体形成方法为蚀刻所述层间介质材料层，形成沟道然后填充导电材料从而形成接触塞222，用于后续过程中的电连接。
[0037]在所述层间介质材料层201上形成第一蚀刻停止层202，在蚀刻过程中用于保护位于下方的各种有源器件以及衬底材料等，所述第一蚀刻停止层可以是SiN、SiC, NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的SiN层。
[0038]在所述刻第一蚀停止层202上具有第一介电层203，所述第一介电层可以使用低K材料或超低K材料，例如氟氧化硅(310?)、氢化的硅碳氧化物(310)!0、碳氧化硅(310))、掺氮的碳化硅(BLoK )等无机材料，或者芳香族碳氢化合物、二甲苯塑料等有机化合物，形成具有厚度为1000-6000埃的低k介电层，在本发明中优选为BD (black diamond)材料。在所述第一介电层形成金属材料的通孔，该通孔与位于层间介质材料层中的接触塞222电连接，形成金属互连结构。
[0039]在所述第一介电层203上形成蚀刻停止层204，所述蚀刻停止层可以是SiN、SiC、聚酰胺NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的NDC层。
[0040]然后在所述蚀刻停止层204上形成介电层205，所述介电层选用低K或者超低K材料的材料层，在本发明中所述第二介电层优选为介电常数为2.0-2.75BD材料层或者为拉伸应力的SiN层，该介电层的厚度可以根据需要进行选择，在本发明的一实施例中，该介电层的形成方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法中的一种。
[0041]在所述介电层上方形成硬掩膜叠层，所述硬掩膜叠层可以为低K材料硬掩膜层206、氧化物硬掩膜层207中的一种或者多种，其中，所述氧化物硬掩膜层可以为氮化物或氧化物，可以选用等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS层中的一种或多种的组合，在本发明的优选实施方式中，所述硬掩膜叠层优选为BD材料硬掩膜层和TEOS层的组合，所述BD材料硬掩膜层的厚度为400-2000埃，其介电常数等于或者小于2.7，所述TEOS层的厚度为400-2000埃；作为优选，所述硬掩膜叠层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积(CVD)法。所述硬掩膜在之后的蚀刻步骤中保护所述介电层部分不受损伤。
[0042]在所述硬掩膜叠层上方为金属硬掩膜208，所述金属硬掩膜可以为TiN、TaN, Ti和Ta中的一种或者多种的组合，在本发明中该金属硬掩膜层的厚度为50-600埃，优选100-450埃，在本发明的一个实施例中使用CVD或PVD的方法来形成所述金属硬掩膜层。
[0043]然后在所述金属硬掩膜上形成抗反射层，在所述抗反射层上形成光刻胶层，为了简化所述图形，在图中没有标示所述抗反射层以及光刻胶层，图案化所述光刻胶层，定义出所述开口的图形，并以所述光刻胶图案为掩膜层，蚀刻所述抗反射层、金属硬掩膜层、氧化物硬掩膜层以及低K材料硬掩膜层，形成侧壁倾斜的锥形开口，所述锥形开口的上面直径较大，下面开直径较小，作为优选，在该蚀刻步骤中，蚀刻穿透所述低K硬掩膜层，至所述介电层，进一步，在所述介电层中所形成的凹陷的深度为10-200埃，优选为10-100埃，在该步骤中所形成的侧壁倾斜开口更有利于后面进行导电材料的填充，作为优选，该倾斜侧壁与顶部水平面之间的夹角为77-83°，如图2a所示的角度，然后去除所述抗反射层以及光刻月父层O
[0044]参照图2b在暴露的硬掩膜叠层以及金属硬掩膜上沉积有机分布层(Organicdistribution layer, ODL) 211,含娃的底部抗反射涂层(S1-BARC) 209,在所述含娃的底部抗反射涂层(S1-BARC)209上沉积图案化了的光刻胶层210，其中所述光刻胶上的图案定义了所要形成沟槽的图形。
[0045]参照图2c，蚀刻所述介电层、蚀刻停止层、第一介电层，形成多个沟槽30和通孔20，露出所述第一介电层中金属互连结构，该蚀刻步骤同时全部去除所述有机分布层(Organic distribution layer, 0DL),含娃的底部抗反射涂层(S1-BARC)以及光刻胶层；形成所述多个沟槽和通孔以及去除所述抗反射层、光刻胶层是一步完成的，与现有技术中多步完成蚀刻不同，在该步骤中选用干法蚀刻实现所述目的，并且在干法蚀刻中可以选用CF4, CHF3另外加上N2、CO2, O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm, N2 或 CO2 或 0210_400sccm，所述蚀刻压力为 30_150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
[0046]参照图2d，采用金属材料对图2c中的多个沟槽和通孔进行填充，并与镶嵌于所述第一介电层中的金属互联结构形成电连接，在该步骤中所填充的导电材料可以是Cu或其他金属，优选的使用Cu。由于上述步骤中形成的开口为锥形，开口较大，因此在该步骤中更加容易填充，解决了现有技术中容易出现空洞和空隙的问题。
[0047]填充完导电材料后还包括一平坦化步骤，在该步骤中至少去除所述锥形开口，露出侧壁垂直的接触孔，以形成电连接。
[0048]本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充蚀刻得到的通孔，能获得更好的填充效果，最后进行平坦化步骤，去除所述锥形开口，得到侧壁垂直的互连结构，克服了现有技术中容易出现空洞和空隙的问题，而且半导体器件的VBD、TDDB性能更好。
[0049]图3为本发明中制备双大马士革结构的工艺流程图，包括以下步骤:
[0050]301提供半导体衬底；
[0051]302在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；
[0052]303蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口 ；
[0053]304在所述金属硬掩膜层上沉积ODL、S1-BARC以及图案化的光刻胶层；
[0054]305蚀刻所述介电层，形成多个沟槽和通孔；
[0055]306采用金属材料填充所述多个沟槽和通孔，然后执行化学机械平坦化步骤，去除所述锥形开口。
[0056]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种双大马士革结构的制备方法，包括: 提供半导体衬底； 在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层； 蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口 ； 在所述金属掩膜层上形成图案化的通孔掩膜层； 蚀刻所述介电层，形成多个沟槽和通孔； 采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。
2.根据权利要求1所述方法，其特征在于，所述通孔掩膜层包括依次沉积的ODL层、S1-BARC层以及图案化的光刻胶层。
3.根据权利要求2所述方法，其特征在于，蚀刻所述介电层形成多个沟槽和通孔的同时去除所述ODL层、所述S1-BARC层以及所述光刻胶层。
4.根据权利要求3所述方法，其特征在于，所述蚀刻方法为干法蚀刻。
5.根据权利要求1所述方法，其特征在于，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层和氧化物硬掩膜层。
6.根据权利要求5所述方法，其特征在于，所述低K材料硬掩膜层为BD材料层。
7.根据权利要求6所述方法，其特征在于，所述BD材料层的介电常数小于或等于2.7。
8.根据权利要求5所述方法，其特征在于，所述氧化物硬掩膜层为TEOS材料层。
9.根据权利要求1所述方法，其特征在于，蚀刻至所述介电层形成所述锥形开口，所述锥形开口在介电层中的深度为10-200A。
10.根据权利要求1所述方法，其特征在于，所述锥形开口的侧壁与所述锥形开口的上水平面之间的夹角为77-83°。
11.根据权利要求1所述方法，其特征在于，所述金属硬掩膜层为TiN、TaN、Ti和Ta中的一种或多种组合。
12.根据权利要求1所述方法，其特征在于，所述金属硬掩膜层的厚度为100-450埃。
13.根据权利要求1所述方法，其特征在于，所述平坦化步骤中至少终止于所述锥形开口的下方，以完全去除所述锥形开口。
14.根据权利要求1所述方法，其特征在于，在所述半导体衬底和蚀刻停止层之间依次沉积层间介质材料层、另一蚀刻停止层、另一介电层。
15.根据权利要求14所述方法，其特征在于，在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构。
【文档编号】H01L21/768GK103681463SQ201210337282
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】王新鹏, 胡敏达, 周俊卿 申请人:中芯国际集成电路制造(上海)有限公司
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