一种具有高度可控鳍片的半导体器件以及制备方法
一种具有高度可控鳍片的半导体器件以及制备方法
【专利摘要】本发明涉及一种具有高度可控鳍片的半导体器件以及制备方法，包括：提供半导体衬底；在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。本发明中所述鳍片的制备过程更加容易控制，得到的器件也更加稳定。
【专利说明】一种具有高度可控鳍片的半导体器件以及制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种具有高度可控鳍片的半导体器件以及制备方法。
【背景技术】 [0002]集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在FinFET中栅极的长度通过测量鳍片的平行长度得到，所述栅极的宽度是所述鳍片高度的两倍与鳍片宽之和，鳍片的高度限制了器件的电流以及栅极的电容，鳍片的宽度会影响器件的阈值电压以及短沟道控制。
[0003]在22nm级别的器件中，所述鳍片的宽度一般为10_15nm，理想的鳍片的高度为所述宽度的两倍或以上，增加鳍片的高度能够增加晶体管的密度，以形成更加有效的栅极宽度以适应更小的脚口。然而，较大的鳍片高度将会导致鳍片蚀刻、FinFET的尺寸增加，使得沟槽蚀刻以及隔离植入都更加困难。
[0004]制备以及控制尺寸如此小的3D结构的半导体器件给目前的生产工艺带来了很大的挑战，在制备半导体器件过程中，要求蚀刻沟槽形成的鳍片必须具有垂直的侧壁，其中所述鳍片的高宽比为2:1以上。为了实现上述目的，目前主要选用绝缘体上硅(SOI)作为衬底制备FinFET或者大体积的鳍片场效应晶体管(bulk FinFET)，但也都各自存在有点和缺
占-
^ \\\.[0005]其中，在尺寸较大的半导体衬底上形成三栅极极电晶体管(tr1-gatetransistor)时，这些晶体管采用单栅极环绕堆叠在所述鳍片上，由于具有栅极上具有两个垂直的面，相当于具有3个栅极，因此其具有3倍的电子通道表面，从而其渗漏以及耗能远远低于现有技术中的平面晶体管，所述器件的优点为能够更好的控制通道电子，没有自加热，成本较低，其缺点在于源漏节点处产生寄生电容而且其消除非常困难、复杂，而且制备过程的变化以及产率也需要考虑。
[0006]另外，选用绝缘体上硅(SOI)制备得到的器件中鳍片的侧壁垂直性能最好，蚀刻停止于所述SOI的氧化物绝缘层上，形成所述鳍片，其高度由所述绝缘体上硅(SOI)的最顶层厚度决定，由于所述氧化物绝缘层的存在，其绝缘隔离效果很好无需额外的绝缘层设置，其具有更好的静电控制性能而且能够降低所述源漏交界处的寄生电容，但是所述绝缘体上硅(SOI)制备的鳍片场效应晶体管的缺点为具有浮栅和自加热效应(Self-Heating Effect),其自加热效应是由于所述氧化物绝缘埋层引起的，该绝缘层阻止了基底的散热，所述氧化物绝缘埋层越厚其自加热效应越严重，而且随着器件尺寸的减小以及电流密度的增加，所述自加热效应成为半导体器件很大的隐患，会降低器件的性能以及稳定性，同时采用绝缘体上娃(SOI)时还存在浮体效应(floatingbody effect),该浮体效应由于所述器件在操作时没有确定的电压值导致所述器件阈值电压的偏移或不同。
[0007]目前也有针对上述问题进行改进的工艺方法，如图9-11所示，首先提供半导体衬底201，然后在所述衬底上形成硬掩膜层202，在所述硬掩膜层上形成图案化光刻胶，如图9所示；以所述图案化光刻胶为掩膜蚀刻所述硬掩膜层以及部分半导体衬底，形成沟槽以及鳍片图案，接着去除所述光刻胶，如图10所示；采用氧化物填充所述沟槽，并执行平坦化步骤，使所述氧化物层203与所述硬掩膜层处于同一平面，如图11所示；然后蚀刻去除部分所述氧化物层，露出部分所述鳍片图案，最后去除所述硬掩膜层，如图12所示，形成所述鳍片之后还可以进一步形成栅极，但是该方法过程繁琐，而且所述氧化物层的蚀刻以及鳍片的高度均不易控制，使制备得到的器件不够稳定。
[0008]目前在鳍片场效应晶体管的制备中，所述鳍片的高度很难控制，导致现有技术中存在容易产生寄生电容或者会产生自加热效应(Self-Heating Effect)、浮体效应(floating body effect),都导致尺寸更小器件的性能和稳定性大大降低，因此,需要对制备工艺进行改进以消除上述问题。
【发明内容】
[0009]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0010]本发明提供了一种具有高度可控鳍片的半导体器件的制备方法，包括:
[0011]提供半导体衬底；
[0012]在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；
[0013]蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；
[0014]各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；
[0015]沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；
[0016]蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。
[0017]作为优选，所述方法还包括在所述鳍片上形成环绕栅极的步骤。
[0018]作为优选，所述方法还包括在形成环绕栅极之前去除所述硬掩膜层的步骤。
[0019]作为优选，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
[0020]作为优选，所述第二半导体材料层为S1、SiGe、SiC、II1-V或者Ge。
[0021]作为优选，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
[0022]作为优选，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
[0023]作为优选，所述各向同性蚀刻中选用热HCl气体或者TMAH水溶液。
[0024]作为优选，所述沉积介电层后还包括一化学机械平坦化步骤。[0025]作为优选，蚀刻所述介电层的步骤为先进行一干法蚀刻，再进行一湿法蚀刻，其中，所述干法蚀刻为各向异性蚀刻，以去除所述第二半导体材料层两侧的大部分的介电层，所述湿法蚀刻为各向同性蚀刻，以去除所述第二半导体材料层两侧的剩余的介电层；所述干法蚀刻为含有聚合物的蚀刻过程，所述干法蚀刻中选用C4F8、C4F6, C5F8和C3H8的蚀刻气氛；所述湿法蚀刻中选用HF。
[0026]作为优选，还可以单独选用干法蚀刻所述介电层，所述干法蚀刻选用F基化合物。
[0027]作为优选，还可以单独选用湿法蚀刻所述介电层，所述湿法蚀刻选用HF。
[0028]作为优选，所述鳍片角度为80-85°。
[0029]作为优选，在形成所述鳍片之后还包括以下步骤:氧化所述鳍片，以在所述鳍片上形成氧化物，最后去除所述氧化物。
[0030]本发明还提供了一种具有高度可控鳍片的半导体器件，所述半导体器件中的鳍片结构包括位于所述衬底上由第一半导体材料层形成的虚拟鳍片，以及位于所述虚拟鳍片上的由第二半导体材料层形成的鳍片，所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸。
[0031]作为优选，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
[0032]作为优选，所述第二半导体材料层为S1、SiC、SiGe、II1-V或者Ge。
[0033]作为优选，所述鳍片角度为80-85°。
[0034]作为优选，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
[0035]作为优选，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
[0036]本发明所述具有高度可控鳍片的半导体器件制备方法中，选择两种蚀刻选择比较大的半导体材料，形成沟槽并进行蚀刻，使所述鳍片结构包括虚拟鳍片和鳍片两部分，而且所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸，所述方法更加容易控制所述鳍片结构中虚拟鳍片和鳍片的高度，制备得到的器件中沟道电子容易控制，具有更好的静电性能，消除了寄生电容、以及自加热效应(Self-Heating Effect)、浮体效应(floating bodyeffect)，提高了器件的性能和稳定性；此外，在本发明中不选用SOI也可以获得很好的效果，进一步降低了成本；由于鳍片结构中两种半导体材料具有较高的蚀刻选择比，所述鳍片的制备过程更加容易控制，得到的器件也更加稳定。
【专利附图】
【附图说明】
[0037]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0038]图1-7为本发明中具有高度可控鳍片的半导体器件的制备流程示意图；
[0039]图8为制备本发明中具有高度可控鳍片的半导体器件的工艺流程图；
[0040]图9-12为现有技术中制备含鳍片的半导体器件的制备流程示意图。
【具体实施方式】
[0041]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0042]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述具有高度可控鳍片的半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0043]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0044]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0045]下面结合图1-7对本发明所述具有高度可控鳍片的半导体器件的制备方法做进一步的说明:
[0046]参照图1，首先提供半导体衬底101，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、SiGe等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选硅衬底，所述硅衬底相对于SOI制造成本更低，而且所述硅衬底中并不含有绝缘层，能够很好的散热，进而消除自加效应，而且还可以避免浮体效应(floating body effect)。
[0047]在半导体衬底上依次沉积第一半导体材料层102和第二半导体材料层103，所述第二半导体材料层可以S1、SiGe、、SiC、Ge或者II1-V材料，其中，所述第一半导体材料层作为虚拟鳍片所选材料并没有严格要求，但是为了在后面的蚀刻过程中更加容易操作，在本发明中所述第一半导体材料层选择和第二半导体材料层具有高蚀刻选择比的材料，最为优选，第一半导体材料层与第二半导体的蚀刻选择比在5以上。在本发明的一【具体实施方式】中，优选在半导体衬底Si上形成第一半导体材料层SiGe ;或者在半导体衬底SiGe上形成第一半导体材料层Si。
[0048]在所述第二半导体材料层上沉积硬掩膜层104，所述硬掩膜层104可以为氮化物或者金属硬掩膜层，例如SiN、A-C、BN和SiON、TiN和Cu3N中的一种或者多种。
[0049]在上述第一半导体材料层102、第二半导体材料层103以及硬掩膜层104的形成方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
[0050]参照图2，各向异性蚀刻所述硬掩膜层、第二半导体材料层、第一半导体材料层，形成多个沟槽和鳍片图案，具体地，在该步骤中至少蚀刻至所述第一半导体材料层，形成沟槽10，在沟槽的两侧形成岛型鳍片图案20和30，所述蚀刻过程可以选用双掩膜层作为掩膜进行蚀刻，选用远紫外线(EVU, extreme ultraviolet)等方法。
[0051]参照图3，各向同性蚀刻去除部分所述鳍片图案中的第一半导体材料层，形成关键尺寸缩小的虚拟鳍片，在本发明中选用湿法蚀刻以去除部分第一半导体材料层以形成底切(undercut),具体地,将蚀刻液滴至所述沟槽中进行蚀刻，以减小所述鳍片图案中第一半导体材料层的CD尺寸，所述湿法蚀刻中选用热HCl或者TMAH进行蚀刻，具体地，当所述第一半导体材料层选用SiGe时，选用热HCl气体进行蚀刻，当所述第一半导体材料层选用Si时，选用TMAH水溶液进行蚀刻，本发明中形成所述虚拟鳍片后能对器件工作时产生的热量起到传导作用，使所述器件具有更好的散热性能，避免自加热现象。
[0052]参照图4，沉积介电层，以填充所述沟槽、覆盖所述鳍片图案；具体地，在所述沟槽内填充介电材料，至少填充至所述关键尺寸缩小的虚拟鳍片，所述介电材料优选为氧化物，在形成所述介质层后还包括一平坦化步骤，优选化学机械平坦化，以获得平整表面。
[0053]参照图5，蚀刻所述介电层，去除所述第二半导体材料层两侧的介电材料，以露出所述第二半导体材料层，形成鳍片；具体地，蚀刻所述介电层至第二半导体材料层以下，露出第二半导体材料层和所述硬掩膜层，完全去除第二半导体材料层两侧的介电材料，在该步骤中可以单独选用干法蚀刻或者湿法蚀刻，或者先干法蚀刻再湿法蚀刻，单独选用干法蚀刻时选用F基化合物作为蚀刻气氛，单独选用湿法进行蚀刻时，选用HF，在本发明的一【具体实施方式】中选用先干法蚀刻再湿法蚀刻的方法，首先选用干法蚀刻，各向异性蚀刻去除大部分所述介电材料，所述干法蚀刻中该湿法蚀刻中可以包含聚合物，该干法蚀刻可以选用基于F的蚀刻气氛进行化学蚀刻，所述蚀刻气体可以选用C4F8、C4F6、C5F8和C3H8中的一种或者多种，然后接着进行湿法蚀刻以完全去除第二半导体材料层两侧剩余的介电材料，作为优选，选用HF作为蚀刻液。蚀刻所述介电层后，在所述虚拟鳍片周围形成介电材料，所述介电材料能够很好的消除源漏交界处的寄生电容。
[0054]在蚀刻露出所述第二半导体材料层后还可以进一步的包含一氧化步骤，氧化所述鳍片，以形成氧化物，然后去除所述氧化物，可以通过蚀刻方法去除该氧化物，例如以稀释的氢氟酸DHF (其中包含HF、H202以及H2O)作为蚀刻液以去除所述氧化物，从而可以进一步减小鳍片的宽度。
[0055]参照图6-7，在所述鳍片上形成栅极结构；在该步骤中可以包含以下两种方式:如图6所示，直接在所述鳍片上形成环绕栅极结构，在形成栅极结构后还可以进一步包含形成源漏的步骤；或者如图7所示，在形成所述鳍片之后还进一步包含去除所述第二半导体材料层上硬掩膜层的步骤，所述去除方法可以选用干法或者湿法蚀刻，去除所述硬掩膜层后在所述鳍片上形成三栅极鳍片场效应晶体管(tr1-gate FinFet),优选形成位于鳍片上的环绕栅极，形成栅极之后还可以进一步包含形成源漏的步骤。在该步骤中所述形成栅极以及源漏的步骤均可以选用本领域常用方法，在此不再赘述。
[0056]本发明还提供了一种由上述方法制备得到的半导体器件，如图7所示，所述半导体器件中包括鳍片场效应晶体管，所述鳍片场效应晶体管中包括位于所述衬底上由第一半导体材料层形成102的虚拟鳍片，以及位于第一半导体材料层上的由第二半导体材料形成103的鳍片，所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸。
[0057]作为优选，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5，所述第二半导体材料层为S1、SiGe、SiC、II1-V或者Ge，所述鳍片角度为80-85°，其中，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe或者所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
[0058]本发明所述具有高度可控鳍片的半导体器件制备方法中，选择两种蚀刻选择比较大的半导体材料，形成沟槽并进行蚀刻，使所述鳍片结构包括虚拟鳍片和鳍片两部分，而且所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸，所述方法更加容易控制所述鳍片结构中虚拟鳍片和鳍片的高度，制备得到的器件中沟道电子更加容易控制，具有更好的静电性能，所述虚拟鳍片的设置具有更好的散热性能，消除了自加热效应，同时防止了器件的浮体效应(floating body effect),此外,所述器件还消除了寄生电容,提高了器件的性能和稳定性；此外，在本发明中不选用SOI也可以获得很好的效果，进一步降低了成本；由于鳍片结构中两种半导体材料具有较高的蚀刻选择比，所述鳍片的制备过程更加容易控制，得到器件更加稳定。
[0059]图8为制备本发明中具有高度可控鳍片的半导体器件的工艺流程图，包括以下步骤:
[0060]步骤301提供半导体衬底；
[0061]步骤302在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩
膜层；
[0062]步骤303蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；
[0063]步骤304各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；
[0064]步骤305沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；
[0065]步骤306蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。
[0066]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种具有高度可控鳍片的半导体器件的制备方法，包括: 提供半导体衬底； 在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层； 蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案； 各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片； 沉积介电层，以填充所述沟槽并覆盖所述鳍片图案； 蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括在所述鳍片上形成环绕栅极的步骤。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括在形成环绕栅极之前去除所述硬掩膜层的步骤。
4.根据权利要求1所述的方法，其特征在于，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
5.根据权利要求1所述的方法，其特征在于，所述第二半导体材料层为S1、SiC、SiGe、II1-V 或者 Ge。
6.根据权利要求1所述的方法，其特征在于，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
7.根据权利要求1所述的方法，其特征在于，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
8.根据权利要求1所述的方法，其特征在于，所述各向同性蚀刻中选用热HCl气体或者TMAH水溶液。
9.根据权利要求1所述的方法，其特征在于，所述沉积介电层后还包括一化学机械平坦化步骤。
10.根据权利要求1所述的方法，其特征在于，蚀刻所述介电层的步骤为先进行一干法蚀刻，再进行一湿法蚀刻。
11.根据权利要求10所述的方法，其特征在于，所述干法蚀刻为各向异性蚀刻，以去除所述第二半导体材料层两侧的大部分的介电层。
12.根据权利要求11所述的方法，其特征在于，所述湿法蚀刻为各向同性蚀刻，以去除所述第二半导体材料层两侧的剩余的介电层。
13.根据权利要求10所述的方法，其特征在于，所述干法蚀刻为含有聚合物的蚀刻过程。
14.根据权利要求10所述的方法，其特征在于，所述干法蚀刻中选用C4F8、C4F6、C5F8和C3H8的蚀刻气氛。
15.根据权利要求10所述的方法，其特征在于，所述湿法蚀刻中选用HF。
16.根据权利要求1所述的方法，其特征在于，选用干法蚀刻所述介电层。
17.根据权利要求16所述的方法，其特征在于，所述干法蚀刻选用F基化合物。
18.根据权利要求1所述的方法，其特征在于，选用湿法蚀刻所述介电层。
19.根据权利要求18所述的方法，其特征在于，所述湿法蚀刻选用HF。
20.根据权利要求1所述的方法，其特征在于，所述鳍片角度为80-85°。
21.根据权利要求1所述的方法，其特征在于，在形成所述鳍片之后还包括以下步骤:氧化所述鳍片，以在所述鳍片上形成氧化物，最后去除所述氧化物。
22.—种具有高度可控鳍片的半导体器件，所述半导体器件中的鳍片结构包括位于衬底上由第一半导体材料层形成的虚拟鳍片，以及位于所述虚拟鳍片上的由第二半导体材料层形成的鳍片，所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸。
23.根据权利要求22所述的半导体器件，其特征在于，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
24.根据权利要求22所述的半导体器件，其特征在于，所述第二半导体材料层为S1、SiC、SiGe、II1-V 或者 Ge。
25.根据权利要求22所述的半导体器件，其特征在于，所述鳍片角度为80-85°。
26.根据权利要求22所述的半导体器件，其特征在于，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
27.根据权利要求22所述的半导体器件，其特征在于，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
【文档编号】H01L29/423GK103681275SQ201210337320
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】本发明涉及一种具有高度可控鳍片的半导体器件以及制备方法，包括：提供半导体衬底；在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。本发明中所述鳍片的制备过程更加容易控制，得到的器件也更加稳定。
【专利说明】一种具有高度可控鳍片的半导体器件以及制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种具有高度可控鳍片的半导体器件以及制备方法。
【背景技术】 [0002]集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在FinFET中栅极的长度通过测量鳍片的平行长度得到，所述栅极的宽度是所述鳍片高度的两倍与鳍片宽之和，鳍片的高度限制了器件的电流以及栅极的电容，鳍片的宽度会影响器件的阈值电压以及短沟道控制。
[0003]在22nm级别的器件中，所述鳍片的宽度一般为10_15nm，理想的鳍片的高度为所述宽度的两倍或以上，增加鳍片的高度能够增加晶体管的密度，以形成更加有效的栅极宽度以适应更小的脚口。然而，较大的鳍片高度将会导致鳍片蚀刻、FinFET的尺寸增加，使得沟槽蚀刻以及隔离植入都更加困难。
[0004]制备以及控制尺寸如此小的3D结构的半导体器件给目前的生产工艺带来了很大的挑战，在制备半导体器件过程中，要求蚀刻沟槽形成的鳍片必须具有垂直的侧壁，其中所述鳍片的高宽比为2:1以上。为了实现上述目的，目前主要选用绝缘体上硅(SOI)作为衬底制备FinFET或者大体积的鳍片场效应晶体管(bulk FinFET)，但也都各自存在有点和缺
占-
^ \\\.[0005]其中，在尺寸较大的半导体衬底上形成三栅极极电晶体管(tr1-gatetransistor)时，这些晶体管采用单栅极环绕堆叠在所述鳍片上，由于具有栅极上具有两个垂直的面，相当于具有3个栅极，因此其具有3倍的电子通道表面，从而其渗漏以及耗能远远低于现有技术中的平面晶体管，所述器件的优点为能够更好的控制通道电子，没有自加热，成本较低，其缺点在于源漏节点处产生寄生电容而且其消除非常困难、复杂，而且制备过程的变化以及产率也需要考虑。
[0006]另外，选用绝缘体上硅(SOI)制备得到的器件中鳍片的侧壁垂直性能最好，蚀刻停止于所述SOI的氧化物绝缘层上，形成所述鳍片，其高度由所述绝缘体上硅(SOI)的最顶层厚度决定，由于所述氧化物绝缘层的存在，其绝缘隔离效果很好无需额外的绝缘层设置，其具有更好的静电控制性能而且能够降低所述源漏交界处的寄生电容，但是所述绝缘体上硅(SOI)制备的鳍片场效应晶体管的缺点为具有浮栅和自加热效应(Self-Heating Effect),其自加热效应是由于所述氧化物绝缘埋层引起的，该绝缘层阻止了基底的散热，所述氧化物绝缘埋层越厚其自加热效应越严重，而且随着器件尺寸的减小以及电流密度的增加，所述自加热效应成为半导体器件很大的隐患，会降低器件的性能以及稳定性，同时采用绝缘体上娃(SOI)时还存在浮体效应(floatingbody effect),该浮体效应由于所述器件在操作时没有确定的电压值导致所述器件阈值电压的偏移或不同。
[0007]目前也有针对上述问题进行改进的工艺方法，如图9-11所示，首先提供半导体衬底201，然后在所述衬底上形成硬掩膜层202，在所述硬掩膜层上形成图案化光刻胶，如图9所示；以所述图案化光刻胶为掩膜蚀刻所述硬掩膜层以及部分半导体衬底，形成沟槽以及鳍片图案，接着去除所述光刻胶，如图10所示；采用氧化物填充所述沟槽，并执行平坦化步骤，使所述氧化物层203与所述硬掩膜层处于同一平面，如图11所示；然后蚀刻去除部分所述氧化物层，露出部分所述鳍片图案，最后去除所述硬掩膜层，如图12所示，形成所述鳍片之后还可以进一步形成栅极，但是该方法过程繁琐，而且所述氧化物层的蚀刻以及鳍片的高度均不易控制，使制备得到的器件不够稳定。
[0008]目前在鳍片场效应晶体管的制备中，所述鳍片的高度很难控制，导致现有技术中存在容易产生寄生电容或者会产生自加热效应(Self-Heating Effect)、浮体效应(floating body effect),都导致尺寸更小器件的性能和稳定性大大降低，因此,需要对制备工艺进行改进以消除上述问题。
【发明内容】
[0009]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0010]本发明提供了一种具有高度可控鳍片的半导体器件的制备方法，包括:
[0011]提供半导体衬底；
[0012]在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层；
[0013]蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；
[0014]各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；
[0015]沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；
[0016]蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。
[0017]作为优选，所述方法还包括在所述鳍片上形成环绕栅极的步骤。
[0018]作为优选，所述方法还包括在形成环绕栅极之前去除所述硬掩膜层的步骤。
[0019]作为优选，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
[0020]作为优选，所述第二半导体材料层为S1、SiGe、SiC、II1-V或者Ge。
[0021]作为优选，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
[0022]作为优选，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
[0023]作为优选，所述各向同性蚀刻中选用热HCl气体或者TMAH水溶液。
[0024]作为优选，所述沉积介电层后还包括一化学机械平坦化步骤。[0025]作为优选，蚀刻所述介电层的步骤为先进行一干法蚀刻，再进行一湿法蚀刻，其中，所述干法蚀刻为各向异性蚀刻，以去除所述第二半导体材料层两侧的大部分的介电层，所述湿法蚀刻为各向同性蚀刻，以去除所述第二半导体材料层两侧的剩余的介电层；所述干法蚀刻为含有聚合物的蚀刻过程，所述干法蚀刻中选用C4F8、C4F6, C5F8和C3H8的蚀刻气氛；所述湿法蚀刻中选用HF。
[0026]作为优选，还可以单独选用干法蚀刻所述介电层，所述干法蚀刻选用F基化合物。
[0027]作为优选，还可以单独选用湿法蚀刻所述介电层，所述湿法蚀刻选用HF。
[0028]作为优选，所述鳍片角度为80-85°。
[0029]作为优选，在形成所述鳍片之后还包括以下步骤:氧化所述鳍片，以在所述鳍片上形成氧化物，最后去除所述氧化物。
[0030]本发明还提供了一种具有高度可控鳍片的半导体器件，所述半导体器件中的鳍片结构包括位于所述衬底上由第一半导体材料层形成的虚拟鳍片，以及位于所述虚拟鳍片上的由第二半导体材料层形成的鳍片，所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸。
[0031]作为优选，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
[0032]作为优选，所述第二半导体材料层为S1、SiC、SiGe、II1-V或者Ge。
[0033]作为优选，所述鳍片角度为80-85°。
[0034]作为优选，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
[0035]作为优选，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
[0036]本发明所述具有高度可控鳍片的半导体器件制备方法中，选择两种蚀刻选择比较大的半导体材料，形成沟槽并进行蚀刻，使所述鳍片结构包括虚拟鳍片和鳍片两部分，而且所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸，所述方法更加容易控制所述鳍片结构中虚拟鳍片和鳍片的高度，制备得到的器件中沟道电子容易控制，具有更好的静电性能，消除了寄生电容、以及自加热效应(Self-Heating Effect)、浮体效应(floating bodyeffect)，提高了器件的性能和稳定性；此外，在本发明中不选用SOI也可以获得很好的效果，进一步降低了成本；由于鳍片结构中两种半导体材料具有较高的蚀刻选择比，所述鳍片的制备过程更加容易控制，得到的器件也更加稳定。
【专利附图】
【附图说明】
[0037]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0038]图1-7为本发明中具有高度可控鳍片的半导体器件的制备流程示意图；
[0039]图8为制备本发明中具有高度可控鳍片的半导体器件的工艺流程图；
[0040]图9-12为现有技术中制备含鳍片的半导体器件的制备流程示意图。
【具体实施方式】
[0041]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0042]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述具有高度可控鳍片的半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0043]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0044]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0045]下面结合图1-7对本发明所述具有高度可控鳍片的半导体器件的制备方法做进一步的说明:
[0046]参照图1，首先提供半导体衬底101，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、SiGe等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选硅衬底，所述硅衬底相对于SOI制造成本更低，而且所述硅衬底中并不含有绝缘层，能够很好的散热，进而消除自加效应，而且还可以避免浮体效应(floating body effect)。
[0047]在半导体衬底上依次沉积第一半导体材料层102和第二半导体材料层103，所述第二半导体材料层可以S1、SiGe、、SiC、Ge或者II1-V材料，其中，所述第一半导体材料层作为虚拟鳍片所选材料并没有严格要求，但是为了在后面的蚀刻过程中更加容易操作，在本发明中所述第一半导体材料层选择和第二半导体材料层具有高蚀刻选择比的材料，最为优选，第一半导体材料层与第二半导体的蚀刻选择比在5以上。在本发明的一【具体实施方式】中，优选在半导体衬底Si上形成第一半导体材料层SiGe ;或者在半导体衬底SiGe上形成第一半导体材料层Si。
[0048]在所述第二半导体材料层上沉积硬掩膜层104，所述硬掩膜层104可以为氮化物或者金属硬掩膜层，例如SiN、A-C、BN和SiON、TiN和Cu3N中的一种或者多种。
[0049]在上述第一半导体材料层102、第二半导体材料层103以及硬掩膜层104的形成方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
[0050]参照图2，各向异性蚀刻所述硬掩膜层、第二半导体材料层、第一半导体材料层，形成多个沟槽和鳍片图案，具体地，在该步骤中至少蚀刻至所述第一半导体材料层，形成沟槽10，在沟槽的两侧形成岛型鳍片图案20和30，所述蚀刻过程可以选用双掩膜层作为掩膜进行蚀刻，选用远紫外线(EVU, extreme ultraviolet)等方法。
[0051]参照图3，各向同性蚀刻去除部分所述鳍片图案中的第一半导体材料层，形成关键尺寸缩小的虚拟鳍片，在本发明中选用湿法蚀刻以去除部分第一半导体材料层以形成底切(undercut),具体地,将蚀刻液滴至所述沟槽中进行蚀刻，以减小所述鳍片图案中第一半导体材料层的CD尺寸，所述湿法蚀刻中选用热HCl或者TMAH进行蚀刻，具体地，当所述第一半导体材料层选用SiGe时，选用热HCl气体进行蚀刻，当所述第一半导体材料层选用Si时，选用TMAH水溶液进行蚀刻，本发明中形成所述虚拟鳍片后能对器件工作时产生的热量起到传导作用，使所述器件具有更好的散热性能，避免自加热现象。
[0052]参照图4，沉积介电层，以填充所述沟槽、覆盖所述鳍片图案；具体地，在所述沟槽内填充介电材料，至少填充至所述关键尺寸缩小的虚拟鳍片，所述介电材料优选为氧化物，在形成所述介质层后还包括一平坦化步骤，优选化学机械平坦化，以获得平整表面。
[0053]参照图5，蚀刻所述介电层，去除所述第二半导体材料层两侧的介电材料，以露出所述第二半导体材料层，形成鳍片；具体地，蚀刻所述介电层至第二半导体材料层以下，露出第二半导体材料层和所述硬掩膜层，完全去除第二半导体材料层两侧的介电材料，在该步骤中可以单独选用干法蚀刻或者湿法蚀刻，或者先干法蚀刻再湿法蚀刻，单独选用干法蚀刻时选用F基化合物作为蚀刻气氛，单独选用湿法进行蚀刻时，选用HF，在本发明的一【具体实施方式】中选用先干法蚀刻再湿法蚀刻的方法，首先选用干法蚀刻，各向异性蚀刻去除大部分所述介电材料，所述干法蚀刻中该湿法蚀刻中可以包含聚合物，该干法蚀刻可以选用基于F的蚀刻气氛进行化学蚀刻，所述蚀刻气体可以选用C4F8、C4F6、C5F8和C3H8中的一种或者多种，然后接着进行湿法蚀刻以完全去除第二半导体材料层两侧剩余的介电材料，作为优选，选用HF作为蚀刻液。蚀刻所述介电层后，在所述虚拟鳍片周围形成介电材料，所述介电材料能够很好的消除源漏交界处的寄生电容。
[0054]在蚀刻露出所述第二半导体材料层后还可以进一步的包含一氧化步骤，氧化所述鳍片，以形成氧化物，然后去除所述氧化物，可以通过蚀刻方法去除该氧化物，例如以稀释的氢氟酸DHF (其中包含HF、H202以及H2O)作为蚀刻液以去除所述氧化物，从而可以进一步减小鳍片的宽度。
[0055]参照图6-7，在所述鳍片上形成栅极结构；在该步骤中可以包含以下两种方式:如图6所示，直接在所述鳍片上形成环绕栅极结构，在形成栅极结构后还可以进一步包含形成源漏的步骤；或者如图7所示，在形成所述鳍片之后还进一步包含去除所述第二半导体材料层上硬掩膜层的步骤，所述去除方法可以选用干法或者湿法蚀刻，去除所述硬掩膜层后在所述鳍片上形成三栅极鳍片场效应晶体管(tr1-gate FinFet),优选形成位于鳍片上的环绕栅极，形成栅极之后还可以进一步包含形成源漏的步骤。在该步骤中所述形成栅极以及源漏的步骤均可以选用本领域常用方法，在此不再赘述。
[0056]本发明还提供了一种由上述方法制备得到的半导体器件，如图7所示，所述半导体器件中包括鳍片场效应晶体管，所述鳍片场效应晶体管中包括位于所述衬底上由第一半导体材料层形成102的虚拟鳍片，以及位于第一半导体材料层上的由第二半导体材料形成103的鳍片，所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸。
[0057]作为优选，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5，所述第二半导体材料层为S1、SiGe、SiC、II1-V或者Ge，所述鳍片角度为80-85°，其中，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe或者所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
[0058]本发明所述具有高度可控鳍片的半导体器件制备方法中，选择两种蚀刻选择比较大的半导体材料，形成沟槽并进行蚀刻，使所述鳍片结构包括虚拟鳍片和鳍片两部分，而且所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸，所述方法更加容易控制所述鳍片结构中虚拟鳍片和鳍片的高度，制备得到的器件中沟道电子更加容易控制，具有更好的静电性能，所述虚拟鳍片的设置具有更好的散热性能，消除了自加热效应，同时防止了器件的浮体效应(floating body effect),此外,所述器件还消除了寄生电容,提高了器件的性能和稳定性；此外，在本发明中不选用SOI也可以获得很好的效果，进一步降低了成本；由于鳍片结构中两种半导体材料具有较高的蚀刻选择比，所述鳍片的制备过程更加容易控制，得到器件更加稳定。
[0059]图8为制备本发明中具有高度可控鳍片的半导体器件的工艺流程图，包括以下步骤:
[0060]步骤301提供半导体衬底；
[0061]步骤302在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩
膜层；
[0062]步骤303蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案；
[0063]步骤304各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片；
[0064]步骤305沉积介电层，以填充所述沟槽并覆盖所述鳍片图案；
[0065]步骤306蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。
[0066]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种具有高度可控鳍片的半导体器件的制备方法，包括: 提供半导体衬底； 在所述衬底上依次形成第一半导体材料层、第二半导体材料层以及硬掩膜层； 蚀刻所述硬掩膜层、所述第二半导体材料层以及所述第一半导体材料层，以形成沟槽和鳍片图案； 各向同性蚀刻去除部分所述鳍片图案中的所述第一半导体材料层，以形成关键尺寸缩小的虚拟鳍片； 沉积介电层，以填充所述沟槽并覆盖所述鳍片图案； 蚀刻所述介电层至所述第二半导体材料层以下，以露出所述第二半导体材料层，形成鳍片。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括在所述鳍片上形成环绕栅极的步骤。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括在形成环绕栅极之前去除所述硬掩膜层的步骤。
4.根据权利要求1所述的方法，其特征在于，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
5.根据权利要求1所述的方法，其特征在于，所述第二半导体材料层为S1、SiC、SiGe、II1-V 或者 Ge。
6.根据权利要求1所述的方法，其特征在于，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
7.根据权利要求1所述的方法，其特征在于，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
8.根据权利要求1所述的方法，其特征在于，所述各向同性蚀刻中选用热HCl气体或者TMAH水溶液。
9.根据权利要求1所述的方法，其特征在于，所述沉积介电层后还包括一化学机械平坦化步骤。
10.根据权利要求1所述的方法，其特征在于，蚀刻所述介电层的步骤为先进行一干法蚀刻，再进行一湿法蚀刻。
11.根据权利要求10所述的方法，其特征在于，所述干法蚀刻为各向异性蚀刻，以去除所述第二半导体材料层两侧的大部分的介电层。
12.根据权利要求11所述的方法，其特征在于，所述湿法蚀刻为各向同性蚀刻，以去除所述第二半导体材料层两侧的剩余的介电层。
13.根据权利要求10所述的方法，其特征在于，所述干法蚀刻为含有聚合物的蚀刻过程。
14.根据权利要求10所述的方法，其特征在于，所述干法蚀刻中选用C4F8、C4F6、C5F8和C3H8的蚀刻气氛。
15.根据权利要求10所述的方法，其特征在于，所述湿法蚀刻中选用HF。
16.根据权利要求1所述的方法，其特征在于，选用干法蚀刻所述介电层。
17.根据权利要求16所述的方法，其特征在于，所述干法蚀刻选用F基化合物。
18.根据权利要求1所述的方法，其特征在于，选用湿法蚀刻所述介电层。
19.根据权利要求18所述的方法，其特征在于，所述湿法蚀刻选用HF。
20.根据权利要求1所述的方法，其特征在于，所述鳍片角度为80-85°。
21.根据权利要求1所述的方法，其特征在于，在形成所述鳍片之后还包括以下步骤:氧化所述鳍片，以在所述鳍片上形成氧化物，最后去除所述氧化物。
22.—种具有高度可控鳍片的半导体器件，所述半导体器件中的鳍片结构包括位于衬底上由第一半导体材料层形成的虚拟鳍片，以及位于所述虚拟鳍片上的由第二半导体材料层形成的鳍片，所述虚拟鳍片的关键尺寸小于所述鳍片的关键尺寸。
23.根据权利要求22所述的半导体器件，其特征在于，所述第一半导体材料层与所述第二半导体材料层的蚀刻选择比大于或等于5。
24.根据权利要求22所述的半导体器件，其特征在于，所述第二半导体材料层为S1、SiC、SiGe、II1-V 或者 Ge。
25.根据权利要求22所述的半导体器件，其特征在于，所述鳍片角度为80-85°。
26.根据权利要求22所述的半导体器件，其特征在于，所述半导体衬底为硅衬底，所述第一半导体材料层为SiGe。
27.根据权利要求22所述的半导体器件，其特征在于，所述半导体衬底为SiGe衬底，所述第一半导体材料层为Si。
【文档编号】H01L29/423GK103681275SQ201210337320
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司
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