一种半导体器件的制造方法
一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体【技术领域】。该方法包括：在锗硅层形成工艺之后，对NMOS区的锗硅遮蔽层和栅极硬掩膜的进行刻蚀处理，使锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致的工艺步骤。本发明解决了去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和栅极硬掩膜的良好去除，避免了NMOS尤其是大的NMOS的顶部氮化硅残留及其造成的NMOS顶部无法生长硅化镍的问题,以及PMOS的栅极顶端侧翼缺陷和AA区缺陷等器件不良，提高了产品良率。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体【技术领域】中，对于45nm节点以下的先进的多晶硅/氮氧化硅技术，应力工程成为器件性能提升的最重要的因素之一。对于PM0S，锗硅技术可以通过给沟道施加压应力来提高载流子迁移率。现有技术中，一般通过干刻结合湿刻的方式来形成用于沉积锗硅的PM0S的凹槽(可以为sigma型或U型等)。在干刻形成凹槽的过程中，锗硅遮蔽层(即SiGe block film)位于PMOS区域的部分(即PM0S区的锗硅遮蔽层，或PM0S区的临时间隙壁)会同时被刻蚀掉一部分，而位于NM0S区域的部分(即NM0S区的锗硅遮蔽层)则由于光刻胶的保护而不会被刻蚀，这就造成了锗硅遮蔽层在NM0S区域和PM0S区域的厚度不均衡。
[0003]由于锗硅沉积对凹槽表面的杂质(比如氧化物)非常敏感，因此，通常将光刻胶剥离、湿法刻蚀(一般用于改善凹槽形状)和锗硅工艺预清洗等湿刻工艺的总的工艺量设置得非常大以减少杂质。在现有技术中，由于前述的湿刻工艺均可以刻蚀掉氧化物，因此在锗娃技术尤其前锗娃(Early SiGe)技术中,锗娃遮蔽层一般采用氮化娃(SiN)薄膜而非氧化物。而为了改善湿刻后锗硅在PM0S顶端的非正常沉积现象，氮化硅薄膜也往往被用作栅极硬掩膜。并且，在干刻形成凹槽的过程中，栅极的硬掩模位于PM0S区域的部分(即PM0S区的硬掩膜)也会同时被刻蚀掉一部分，而位于NM0S区域的部分(即NM0S区的栅极硬掩膜)则由于光刻胶的保护而不会被刻蚀。也就是说，干刻也会造成了栅极硬掩膜在NM0S区域和PM0S区域的厚度不均衡。
[0004]在现有技术中，由于锗硅遮蔽层和栅极硬掩膜都采用了氮化硅材料，因此，一般在锗硅工艺后通过湿刻的方式一并去除锗硅遮蔽层和栅极硬掩膜。由于在通过湿刻的方式去除锗硅遮蔽层和栅极硬掩膜之前，锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度分布并不均衡，因此，湿刻的过刻工艺量(over etch amount)需要被很好的控制。如果过刻工艺量太少，会造成在NM0S尤其大的(指尺寸大)NM0S的顶部形成氮化硅残留(一般为栅极硬掩膜的一部分)，而氮化硅残留物将阻碍后续工艺中硅化镍(NiSi)在栅极顶部的形成(后续工艺一般会在栅极顶部形成硅化镍以实现低电阻接触);如果过刻工艺量过大，则会对PM0S的栅极顶端侧翼和AA区造成破坏。即，过刻工艺量过大或过小，都将导致器件的不良出现。可见，在去除工艺前锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度分布不均衡问题，是一个亟待解决的问题。
[0005]下面以一种传统的半导体器件的制造方法为例，进一步介绍一下现有技术中存在的上述问题。现有技术中的半导体器件的制造方法，一般包括如下步骤:
[0006]步骤1:提供半导体衬底100，并在半导体衬底100上形成浅沟槽隔离(STI) 101、位于NM0S区的栅极102A和栅极硬掩膜103A、位于PM0S区的栅极102B和栅极硬掩膜103B，如图1A所示。其中，栅极102A和102B的材料为多晶硅，栅极硬掩膜103A和103B的材料为氮化硅。[0007]步骤2:在半导体衬底100上沉积一层锗硅遮蔽层104，该锗硅遮蔽层104包括位于NM0S区域的部分(即NM0S区的锗硅遮蔽层)104A和位于PM0S区域的部分(即PM0S区的锗硅遮蔽层)104B，如图1B所示。其中，锗硅遮蔽层104的材料为氮化硅。
[0008]步骤3:在NM0S区的锗硅遮蔽层104A的上方形成一层图案化的光刻胶600，对所述半导体衬底100进行干刻，在PM0S的栅极102B两侧的半导体衬底100上形成用于沉积锗硅的凹槽105，如图1C所示。
[0009]在干刻的过程中，PM0S区的栅极硬掩膜103B被刻蚀掉一部分，形成了刻蚀后的栅极硬掩膜103B’ ；PM0S区的锗硅遮蔽层104B同时被刻蚀掉一部分，在PM0S的栅极102B的两侧形成了临时间隙壁层104B’，如图1C所示。此时，锗硅遮蔽层在NM0S区域的部分104A和在PM0S区域的部分104B'的厚度出现了差异，NM0S区的栅极硬掩膜103A和PM0S区的栅极硬掩膜103B'的厚度也出现了差异。即，锗硅遮蔽层和硬掩模在NM0S和PM0S区域的分布出现了不均衡。
[0010]步骤4:进行湿刻以形成Sigma型的凹槽105’，然后进行锗硅的沉积工艺在凹槽105’中形成锗硅层106，如图1D所示。其中，在进行湿刻(一般采用TMAH)的过程中，PM0S的临时间隙壁104B’和硬掩模103B’均被进一步刻蚀，形成了进一步刻蚀后的临时间隙壁104B”和硬掩模103B”，如图1D所示。
[0011]此时，锗硅遮蔽层在NM0S区域的部分104A'和在PM0S区域的部分104B"的厚度差异进一步加剧，NM0S区的硬掩模103A和PM0S区的栅极硬掩膜103A"的厚度差异也进一步加剧，如图1D所示。即，锗硅遮蔽层和硬掩模在NM0S和PM0S区域的厚度不均衡进一步加剧。
[0012]步骤5:进行干法刻蚀以去除NM0S区的锗硅遮蔽层104A’、PM0S区的锗硅遮蔽层104B”、NM0S区的栅极硬掩膜103和PM0S区的栅极硬掩膜103B”。
[0013]由于NM0S区的锗硅遮蔽层104A'的厚度大于PM0S区的锗硅遮蔽层104B"，栅极硬掩膜103A的厚度大于栅极硬掩膜103B"，因此，必须进行过刻(相对PM0S区的锗硅遮蔽层104B"及栅极硬掩膜103B"而言)以完全去除NM0S区的锗硅遮蔽层104A'和栅极硬掩膜 103A。
[0014]如果过刻的工艺量太少，则会造成在NM0S尤其大的NM0S的顶部形成氮化硅残留物107，如图1E所示。氮化硅残留物107将阻碍后续工艺中硅化镍(NiSi)在栅极顶部的形成。在多晶硅/氮氧化硅技术(Poly/SiON)技术中，NMOS和PM0S均必须生长NiSi以减小接触电阻；现有技术，对于NM0S，尤其是NM0S中的大块(尺寸大的)NM0S,工艺风险很大。
[0015]如果过刻的工艺量过大，则会对PM0S的栅极顶端侧翼和AA区造成破坏，形成AA区缺陷108和栅极顶端侧翼缺陷109，如图1F所示。
[0016]由此可见，过刻工艺量过大或过小，都将会导致器件的不良出现。因此，在去除工艺前锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度不均衡问题，是一个亟待解决的技术问题。
【发明内容】
[0017]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:
[0018]步骤S101:提供半导体衬底，所述半导体衬底包括位于NM0S区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜；
[0019]步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NM0S区的锗硅遮蔽层和PM0S区的锗硅遮蔽层；
[0020]步骤S103:在所述NM0S区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PM0S区的锗硅遮蔽层进行刻蚀以在所述PM0S区的栅极的两侧形成临时间
隙壁；
[0021]步骤S104:刻蚀所述半导体衬底以在所述PM0S区的栅极的两侧形成凹槽；
[0022]步骤S105:剥离所述光刻胶，并对所述半导体衬底进行湿刻处理；
[0023]步骤S106:在所述凹槽中形成锗硅层；
[0024]步骤S107:对所述NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NM0S区的栅极的两侧形成临时间隙壁；所述NM0S区的临时间隙壁和栅极硬掩膜与所述PM0S区的临时间隙壁和栅极硬掩膜的厚度分别一致；
[0025]步骤S108:去除所述NM0S区的临时间隙壁和栅极硬掩膜以及所述PM0S区的临时间隙壁和栅极硬掩膜。
[0026]进一步的，所述NM0S区的栅极硬掩膜、所述PM0S区的栅极硬掩膜、所述锗硅遮蔽层的材料均为氮化硅。
[0027]其中，在所述步骤S102中，所述形成锗硅遮蔽层的方法为:在所述半导体衬底上
形成一层氮化娃薄膜。
[0028]其中，形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。
[0029]其中，在所述步骤S103中，在所述NM0S区的锗硅遮蔽层的上方形成图案化的光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用掩膜板进行曝光、显影后，在所述NM0S区的锗硅遮蔽层的上方形成一层图案化的光刻胶。
[0030]其中，在所述步骤S106中，形成锗硅层的方法为外延生长工艺。
[0031]优选的，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
[0032]进一步的，所述步骤S107包括:
[0033]在所述PM0S区的锗硅遮蔽层上方形成图案化的另一光刻胶；
[0034]利用所述另一光刻胶为掩模，对所述NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理。
[0035]进一步的，所述步骤S107中，在所述PM0S区的锗硅遮蔽层的上方形成图案化的另一光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用另一掩膜板进行曝光、显影后，在所述PM0S区的锗硅遮蔽层的上方形成一层图案化的另一光刻胶。
[0036]优选的，所述步骤S107中，进行曝光的方法为:采用氟化铬进行曝光或采用氟化?进行曝光。
[0037]优选的，在所述步骤S107中形成的图案化的所述另一光刻胶，与在所述步骤S103中形成的所述光刻胶，在所述半导体衬底上的位置存在交叠。
[0038]优选的，所述光刻胶与所述另一光刻胶在所述半导体衬底上的交叠区域的宽度为20_35nmo[0039]其中，在所述步骤S107中对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理的方法为干法刻蚀。
[0040]其中，在所述步骤S108中，去除所述的NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜的方法为湿法刻蚀。
[0041]优选的，在所述步骤S108中，所述湿法刻蚀使用的刻蚀液为磷酸。
[0042]其中，所述NMOS区的栅极和所述PMOS区的栅极的材料均为多晶硅。
[0043]进一步的，所述方法还包括在步骤S108之后，在所述栅极两侧形成偏移侧壁以及形成LDD的步骤。
[0044]本发明通过在锗硅层形成工艺之后增加额外的对NMOS区的锗硅遮蔽层和栅极硬掩膜的进行刻蚀处理的工艺，使锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致，解决了去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和栅极硬掩膜的去除，避免了 NMOS的顶部氮化硅残留以及PMOS的栅极顶端侧翼缺陷和AA区缺陷等器件不良，提闻了广品良率。
【专利附图】
【附图说明】
[0045]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0046]附图中:
[0047]图1A-图1F为现有技术中半导体器件的制造方法各步骤的示意性剖面图；
[0048]图2A-图2G为本发明提出的半导体器件的制造方法各步骤的示意性剖面图；
[0049]图3为本发明提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0050]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0051]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0052]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0053]下面，参照图2A-图2G和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。该方法用于在高k金属栅极技术中，形成良好的锗硅图案并能够控制氧扩散。
[0054]参照图2A-图2G，其中示出了本发明提出的半导体器件的制造方法的各步骤的示意性剖面图。
[0055]步骤S201:提供半导体衬底。
[0056]该半导体衬底200包含NMOS区域和PMOS区域，且在半导体衬底上形成有位于NMOS区的栅极202A和栅极硬掩膜203A、位于PMOS区的栅极202B和栅极硬掩膜203B，如图2A所示。其中，NMOS区的栅极202A和PMOS区的栅极202B可以统称为栅极，它们的材料为多晶硅，NMOS区的栅极硬掩膜203A和PMOS区的栅极硬掩模203B统称为栅极硬掩膜，它们的材料优选为氮化硅。
[0057]作为示例，在本实施例中，所述半导体衬底选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构201 (如图2A所示)，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS部分和PMOS部分。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0058]步骤S202:在半导体衬底上形成一层锗硅遮蔽层。
[0059]在半导体衬底200上形成一层锗硅遮蔽层204，该锗硅遮蔽层包括NMOS区的锗硅遮蔽层(即锗硅遮蔽层位于NMOS区域的部分)204A和PMOS区的锗硅遮蔽层(即锗硅遮蔽层位于PMOS区域的部分)204B，如图2B所示。其中，锗硅遮蔽层204可以为氮化硅(SiN)薄膜，也可以为氮化硅薄膜和氧化物薄膜组成的复合膜。本实施例优选采用氮化硅薄膜，以使锗硅遮蔽层204的材料与栅极硬掩膜203A和203B的材料相同(均为氮化硅)，便于后续工艺将它们一并去除。
[0060]步骤S203:在NMOS区的锗硅遮蔽层上方形成一层图案化的光刻胶，对锗硅遮蔽层进行干法刻蚀形成PMOS的临时间隙壁。
[0061]具体地，步骤S203包括:
[0062]首先，在半导体衬底上涂覆一层光刻胶薄膜，然后利用掩膜板进行曝光、显影后，在NMOS区的锗硅遮蔽层204A的上方形成一层图案化的光刻胶800A，如图2C所示。该图案化的光刻胶800A用于保护锗硅遮蔽层位于NMOS区域的部分204A。其中，对光刻胶薄膜进行曝光的方法可以为采用氟化铬(KrF)或氟化氩(ArF)进行曝光。
[0063]然后，对PMOS区的锗硅遮蔽层(即锗硅遮蔽层位于PMOS区域的部分)204B进行干法刻蚀，刻蚀掉PMOS区的锗硅遮蔽层204B的位于PMOS区的栅极硬掩膜203B上方的部分和栅极202B之间的部分，形成临时间隙壁204’，如图2C所示。
[0064]步骤S204:在PMOS区域的栅极两侧形成凹槽
[0065]进行干法刻蚀，在半导体衬底200上PMOS区的栅极202B的两侧刻蚀出用于沉积锗硅层的凹槽205，如图2C所示。
[0066]在步骤S204中，在进行干法刻蚀以形成凹槽205的过程中，栅极硬掩膜203B会在一定程度上被刻蚀，形成刻蚀后的栅极硬掩膜203B’，如图2C所示。
[0067]经过前述步骤S203和S204，锗硅遮蔽层在NMOS区域的部分204A和在PMOS区域的部分204B’(即临时间隙壁204B’ )的厚度出现了差异，NMOS区的栅极硬掩膜203A和PMOS区的栅极硬掩膜203B’的厚度也出现了差异。即，锗硅遮蔽层204和硬掩模在NMOS和PMOS区域的分布出现了厚度不均衡的现象，如图2C所示。[0068]步骤S205:剥离NMOS区域的光刻胶，并进行湿刻处理。
[0069]剥离NM0S区的光刻胶800A，然后进行湿法刻蚀(如使用TMAH等进行湿刻)。通过湿刻可以改善凹槽205的形状，比如把前述步骤刻蚀形成的类似碗状的凹槽205刻蚀成类似正六边形的形状205’，以便于后续的锗硅工艺的锗硅的沉积，如图2D所示。
[0070]在本步骤中，在湿刻过程中，PM0S区的临时侧壁204B’(即PM0S区的锗硅遮蔽层)和栅极硬掩膜203B’将进一步被刻蚀，形成被进一步刻蚀后的临时侧壁(即PM0S区的锗硅遮蔽层)204B”和栅极硬掩膜203B"，而锗硅遮蔽层位于NM0S区域的部分204A也会在一定程度上被刻蚀，形成NM0S区域的锗硅遮蔽层204A’，形成的图形如图2D所示。
[0071]经过本步骤，锗硅遮蔽层和栅极硬掩膜在NM0S和PM0S区域的厚度不均衡现象被进一步加剧，如图2D所示。
[0072]步骤S206:在凹槽中形成锗硅层。
[0073]在凹槽205’中形成锗硅层206，如图2D所示。形成锗硅层206的方法可以采用外延生长工艺。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
[0074]步骤S207:对NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NM0S区的栅极的两侧形成临时间隙壁；所述NM0S区的临时间隙壁和栅极硬掩膜与PM0S区的临时间隙壁和栅极硬掩膜的厚度分别一致。其中，进行刻蚀处理的方法优选为干法刻蚀。
[0075]其中，NM0S区的临时间隙壁(即NM0S区的锗硅遮蔽层)和栅极硬掩膜与PM0S区的临时间隙壁(即PM0S区的锗硅遮蔽层)和栅极硬掩膜的厚度分别一致，是指NM0S区的临时间隙壁与PM0S区的临时间隙壁厚度一致，NM0S区的栅极硬掩膜与PM0S区的栅极硬掩膜厚度一致。即，锗硅遮蔽层在NM0S区域和PM0S区域的厚度分布均衡，栅极硬掩膜在NM0S区和PM0S区的厚度分布均衡。
[0076]具体地，步骤S207可包括如下步骤:
[0077]首先，在PM0S区的锗硅遮蔽层204B”(即锗硅层位于PM0S区域的部分)的上方形成一层图案化的另一光刻胶800B，如图2E所示。
[0078]具体地，形成图案化的另一光刻胶800B的方法为:在半导体衬底上涂覆一层光刻胶薄膜，然后利用掩膜板进行曝光、显影后，在锗硅遮蔽层位于PM0S区域的部分之上形成一层图案化的另一光刻胶800B。该图案化的光刻胶800B用于保护PM0S区的锗硅遮蔽层204B”。其中，对光刻胶薄膜进行曝光的方法可以为采用氟化铬(KrF)或氟化氩(ArF)进行曝光。该步骤所使用的掩膜板与前述步骤形成图案化的光刻胶800A所使用的掩膜板的色调(tone)相反。
[0079]优选地，使图案化的光刻胶800B与前述步骤S203中形成的图案化的光刻胶800A在半导体衬底200上的位置存在交叠(over lap),以避免半导体衬底200的相应位置(比如AA区)被重复刻蚀。进一步优选地，可将光刻胶800B与光刻胶800A在半导体衬底200上的交叠区域的宽度设置为20-35nm。
[0080]然后，利用光刻胶800B为掩模，对NM0S区的锗硅遮蔽层204A’和栅极硬掩膜203A进行刻蚀处理，在所述NM0S区的栅极的两侧形成临时间隙壁204A"，使所述NM0S区的临时间隙壁204A"与PM0S区的临时间隙壁204B"厚度一致，所述NM0S区的栅极硬掩膜203A"与PMOS区的栅极硬掩膜203B"厚度一致，如图2F所示。其中，所述刻蚀处理可采用干刻的方式。具体而言，干刻的刻蚀条件可以与传统工艺一致，比如使用CF4、CHF3> O2和Ar作为刻蚀气体，设定它们流速依次为0-30sccm、0-20sccm、8-20sccm和30-100sccm,压力为O-1OmtorJIiES 100-300V。并且，CH2F2, CO2, CO等气体也可以被采用。再比如:使用CH3F、He和O2作为刻蚀气体，设定它们流速依次为100-300sccm、100-300sccm和100_200sccm，压力位20-60mtor，偏压为150-200V。对于具体刻蚀工艺条件，在此并不做限定。
[0081]经过本步骤，实现了锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度均衡分布。
[0082]本领域的技术人员可以理解，本步骤S207可以应用于“前锗硅(Early SiGe)”、“中锗硅(Middle SiGe)”、“前锗硅(Late SiGe)”等工艺技术中。
[0083]步骤S208:去除NMOS区的临时间隙壁和栅极硬掩膜以及PMOS区的临时间隙壁和栅极硬掩膜。
[0084]利用湿法刻蚀，采用磷酸(H3PO4)或其他合适的刻蚀液，对半导体衬底200进行处理，一并去除位于NMOS区的临时间隙壁204A" ,PMOS区的临时间隙壁204B" ,NMOS区的栅极硬掩膜203A"以及PMOS区的栅极硬掩膜203B"。刻蚀后形成的图形，如图2G所示。
[0085]由于步骤S207将NMOS区的锗硅遮蔽层和栅极硬掩膜去除了一部分，实现了锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度均衡分布，因此，本步骤中，在湿法刻蚀时具有足够大的工艺窗口(process window),可以很好地去除锗娃遮蔽层(临时间隙壁)和栅极硬掩膜，而不会造成NMOS顶部氮化硅残留尤其是大的NMOS的顶部氮化硅残留以及PMOS栅极顶端侧翼缺陷和AA区缺陷等器件不良。
[0086]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺(比如形成偏移侧壁、形成LDD、形成主间隙壁、形成源漏极、形成金属硅化物、形成接触孔刻蚀阻挡层和层间介电层、形成金属栅极、形成接触孔和金属层等)完成整个半导体器件的制作，所述后续工艺与传统的半导体器件的制造方法完全相同，此处不再赘述。
[0087]本发明实施例的半导体器件的制造方法，通过增加额外的对NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理的步骤，使锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致，解决了去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度分布不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和栅极硬掩膜的良好去除，避免了 NMOS顶部氮化硅残留以及PMOS栅极顶端侧翼缺陷和AA区缺陷等器件不良。
[0088]参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。
[0089]在步骤SlOl中，提供一个半导体衬底，所述半导体衬底包括位于NMOS区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜；
[0090]在步骤S102中，在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层；
[0091]在步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的栅极的两侧形成临时间隙壁；[0092]在步骤S104中，刻蚀所述半导体衬底以在所述PM0S区的栅极的两侧形成凹槽；
[0093]在步骤S105中，剥离所述光刻胶，并对所述半导体衬底进行湿刻处理；
[0094]在步骤S106中，在所述凹槽中形成锗硅层；
[0095]在步骤S107中，对所述NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NM0S区的栅极的两侧形成临时间隙壁；所述NM0S区的临时间隙壁和栅极硬掩膜与所述PM0S区的临时间隙壁和栅极硬掩膜的厚度分别一致；
[0096]在步骤S108中，去除所述NM0S区的临时间隙壁和栅极硬掩膜以及所述PM0S区的临时间隙壁和栅极硬掩膜。
[0097]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，所述半导体衬底包括位于NMOS区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜； 步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层； 步骤S103:在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的栅极的两侧形成临时间隙壁； 步骤S104:刻蚀所述半导体衬底以在所述PMOS区的栅极的两侧形成凹槽； 步骤S105:剥离所述光刻胶，并对所述半导体衬底进行湿刻处理； 步骤S106:在所述凹槽中形成锗硅层； 步骤S107:对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NMOS区的栅极的两侧形成临时间隙壁；所述NMOS区的临时间隙壁和栅极硬掩膜与所述PMOS区的临时间隙壁和栅极硬掩膜的厚度分别一致； 步骤S108:去除所述NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS区的栅极硬掩膜、所述PMOS区的栅极硬掩膜、所述锗硅遮蔽层的材料均为氮化硅。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述形成锗硅遮蔽层的方法为:在所述半导体衬底上形成一层氮化硅薄膜。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用掩膜板进行曝光、显影后，在所述NMOS区的锗硅遮蔽层的上方形成一层图案化的光刻胶。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，形成锗硅层的方法为外延生长工艺。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S107包括: 在所述PMOS区的锗硅遮蔽层上方形成图案化的另一光刻胶； 利用所述另一光刻胶为掩模，对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述步骤S107中，在所述PMOS区的锗硅遮蔽层的上方形成图案化的另一光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用另一掩膜板进行曝光、显影后，在所述PMOS区的锗硅遮蔽层的上方形成一层图案化的另一光刻胶。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述步骤S107中，进行曝光的方法为:采用氟化铬进行曝光或采用氟化氩进行曝光。
11.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S107中形成的图案化的所述另一光刻胶，与在所述步骤S103中形成的所述光刻胶，在所述半导体衬底上的位置存在交叠。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述光刻胶与所述另一光刻胶在所述半导体衬底上的交叠区域的宽度为20-35nm。
13.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S107中对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理的方法为干法刻蚀。
14.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S108中，去除所述的NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜的方法为湿法刻蚀。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，在所述步骤S108中，所述湿法刻蚀使用的刻蚀液为磷酸。
16.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS区的栅极和所述PMOS区的栅极的材料均为多晶硅。
17.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括在步骤S108之后，在所述栅极两侧形成偏 移侧壁以及形成LDD的步骤。
【文档编号】H01L21/8238GK103681501SQ201210337347
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】韦庆松, 于书坤 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体【技术领域】。该方法包括：在锗硅层形成工艺之后，对NMOS区的锗硅遮蔽层和栅极硬掩膜的进行刻蚀处理，使锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致的工艺步骤。本发明解决了去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和栅极硬掩膜的良好去除，避免了NMOS尤其是大的NMOS的顶部氮化硅残留及其造成的NMOS顶部无法生长硅化镍的问题,以及PMOS的栅极顶端侧翼缺陷和AA区缺陷等器件不良，提高了产品良率。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体【技术领域】中，对于45nm节点以下的先进的多晶硅/氮氧化硅技术，应力工程成为器件性能提升的最重要的因素之一。对于PM0S，锗硅技术可以通过给沟道施加压应力来提高载流子迁移率。现有技术中，一般通过干刻结合湿刻的方式来形成用于沉积锗硅的PM0S的凹槽(可以为sigma型或U型等)。在干刻形成凹槽的过程中，锗硅遮蔽层(即SiGe block film)位于PMOS区域的部分(即PM0S区的锗硅遮蔽层，或PM0S区的临时间隙壁)会同时被刻蚀掉一部分，而位于NM0S区域的部分(即NM0S区的锗硅遮蔽层)则由于光刻胶的保护而不会被刻蚀，这就造成了锗硅遮蔽层在NM0S区域和PM0S区域的厚度不均衡。
[0003]由于锗硅沉积对凹槽表面的杂质(比如氧化物)非常敏感，因此，通常将光刻胶剥离、湿法刻蚀(一般用于改善凹槽形状)和锗硅工艺预清洗等湿刻工艺的总的工艺量设置得非常大以减少杂质。在现有技术中，由于前述的湿刻工艺均可以刻蚀掉氧化物，因此在锗娃技术尤其前锗娃(Early SiGe)技术中,锗娃遮蔽层一般采用氮化娃(SiN)薄膜而非氧化物。而为了改善湿刻后锗硅在PM0S顶端的非正常沉积现象，氮化硅薄膜也往往被用作栅极硬掩膜。并且，在干刻形成凹槽的过程中，栅极的硬掩模位于PM0S区域的部分(即PM0S区的硬掩膜)也会同时被刻蚀掉一部分，而位于NM0S区域的部分(即NM0S区的栅极硬掩膜)则由于光刻胶的保护而不会被刻蚀。也就是说，干刻也会造成了栅极硬掩膜在NM0S区域和PM0S区域的厚度不均衡。
[0004]在现有技术中，由于锗硅遮蔽层和栅极硬掩膜都采用了氮化硅材料，因此，一般在锗硅工艺后通过湿刻的方式一并去除锗硅遮蔽层和栅极硬掩膜。由于在通过湿刻的方式去除锗硅遮蔽层和栅极硬掩膜之前，锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度分布并不均衡，因此，湿刻的过刻工艺量(over etch amount)需要被很好的控制。如果过刻工艺量太少，会造成在NM0S尤其大的(指尺寸大)NM0S的顶部形成氮化硅残留(一般为栅极硬掩膜的一部分)，而氮化硅残留物将阻碍后续工艺中硅化镍(NiSi)在栅极顶部的形成(后续工艺一般会在栅极顶部形成硅化镍以实现低电阻接触);如果过刻工艺量过大，则会对PM0S的栅极顶端侧翼和AA区造成破坏。即，过刻工艺量过大或过小，都将导致器件的不良出现。可见，在去除工艺前锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度分布不均衡问题，是一个亟待解决的问题。
[0005]下面以一种传统的半导体器件的制造方法为例，进一步介绍一下现有技术中存在的上述问题。现有技术中的半导体器件的制造方法，一般包括如下步骤:
[0006]步骤1:提供半导体衬底100，并在半导体衬底100上形成浅沟槽隔离(STI) 101、位于NM0S区的栅极102A和栅极硬掩膜103A、位于PM0S区的栅极102B和栅极硬掩膜103B，如图1A所示。其中，栅极102A和102B的材料为多晶硅，栅极硬掩膜103A和103B的材料为氮化硅。[0007]步骤2:在半导体衬底100上沉积一层锗硅遮蔽层104，该锗硅遮蔽层104包括位于NM0S区域的部分(即NM0S区的锗硅遮蔽层)104A和位于PM0S区域的部分(即PM0S区的锗硅遮蔽层)104B，如图1B所示。其中，锗硅遮蔽层104的材料为氮化硅。
[0008]步骤3:在NM0S区的锗硅遮蔽层104A的上方形成一层图案化的光刻胶600，对所述半导体衬底100进行干刻，在PM0S的栅极102B两侧的半导体衬底100上形成用于沉积锗硅的凹槽105，如图1C所示。
[0009]在干刻的过程中，PM0S区的栅极硬掩膜103B被刻蚀掉一部分，形成了刻蚀后的栅极硬掩膜103B’ ；PM0S区的锗硅遮蔽层104B同时被刻蚀掉一部分，在PM0S的栅极102B的两侧形成了临时间隙壁层104B’，如图1C所示。此时，锗硅遮蔽层在NM0S区域的部分104A和在PM0S区域的部分104B'的厚度出现了差异，NM0S区的栅极硬掩膜103A和PM0S区的栅极硬掩膜103B'的厚度也出现了差异。即，锗硅遮蔽层和硬掩模在NM0S和PM0S区域的分布出现了不均衡。
[0010]步骤4:进行湿刻以形成Sigma型的凹槽105’，然后进行锗硅的沉积工艺在凹槽105’中形成锗硅层106，如图1D所示。其中，在进行湿刻(一般采用TMAH)的过程中，PM0S的临时间隙壁104B’和硬掩模103B’均被进一步刻蚀，形成了进一步刻蚀后的临时间隙壁104B”和硬掩模103B”，如图1D所示。
[0011]此时，锗硅遮蔽层在NM0S区域的部分104A'和在PM0S区域的部分104B"的厚度差异进一步加剧，NM0S区的硬掩模103A和PM0S区的栅极硬掩膜103A"的厚度差异也进一步加剧，如图1D所示。即，锗硅遮蔽层和硬掩模在NM0S和PM0S区域的厚度不均衡进一步加剧。
[0012]步骤5:进行干法刻蚀以去除NM0S区的锗硅遮蔽层104A’、PM0S区的锗硅遮蔽层104B”、NM0S区的栅极硬掩膜103和PM0S区的栅极硬掩膜103B”。
[0013]由于NM0S区的锗硅遮蔽层104A'的厚度大于PM0S区的锗硅遮蔽层104B"，栅极硬掩膜103A的厚度大于栅极硬掩膜103B"，因此，必须进行过刻(相对PM0S区的锗硅遮蔽层104B"及栅极硬掩膜103B"而言)以完全去除NM0S区的锗硅遮蔽层104A'和栅极硬掩膜 103A。
[0014]如果过刻的工艺量太少，则会造成在NM0S尤其大的NM0S的顶部形成氮化硅残留物107，如图1E所示。氮化硅残留物107将阻碍后续工艺中硅化镍(NiSi)在栅极顶部的形成。在多晶硅/氮氧化硅技术(Poly/SiON)技术中，NMOS和PM0S均必须生长NiSi以减小接触电阻；现有技术，对于NM0S，尤其是NM0S中的大块(尺寸大的)NM0S,工艺风险很大。
[0015]如果过刻的工艺量过大，则会对PM0S的栅极顶端侧翼和AA区造成破坏，形成AA区缺陷108和栅极顶端侧翼缺陷109，如图1F所示。
[0016]由此可见，过刻工艺量过大或过小，都将会导致器件的不良出现。因此，在去除工艺前锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度不均衡问题，是一个亟待解决的技术问题。
【发明内容】
[0017]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:
[0018]步骤S101:提供半导体衬底，所述半导体衬底包括位于NM0S区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜；
[0019]步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NM0S区的锗硅遮蔽层和PM0S区的锗硅遮蔽层；
[0020]步骤S103:在所述NM0S区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PM0S区的锗硅遮蔽层进行刻蚀以在所述PM0S区的栅极的两侧形成临时间
隙壁；
[0021]步骤S104:刻蚀所述半导体衬底以在所述PM0S区的栅极的两侧形成凹槽；
[0022]步骤S105:剥离所述光刻胶，并对所述半导体衬底进行湿刻处理；
[0023]步骤S106:在所述凹槽中形成锗硅层；
[0024]步骤S107:对所述NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NM0S区的栅极的两侧形成临时间隙壁；所述NM0S区的临时间隙壁和栅极硬掩膜与所述PM0S区的临时间隙壁和栅极硬掩膜的厚度分别一致；
[0025]步骤S108:去除所述NM0S区的临时间隙壁和栅极硬掩膜以及所述PM0S区的临时间隙壁和栅极硬掩膜。
[0026]进一步的，所述NM0S区的栅极硬掩膜、所述PM0S区的栅极硬掩膜、所述锗硅遮蔽层的材料均为氮化硅。
[0027]其中，在所述步骤S102中，所述形成锗硅遮蔽层的方法为:在所述半导体衬底上
形成一层氮化娃薄膜。
[0028]其中，形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。
[0029]其中，在所述步骤S103中，在所述NM0S区的锗硅遮蔽层的上方形成图案化的光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用掩膜板进行曝光、显影后，在所述NM0S区的锗硅遮蔽层的上方形成一层图案化的光刻胶。
[0030]其中，在所述步骤S106中，形成锗硅层的方法为外延生长工艺。
[0031]优选的，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
[0032]进一步的，所述步骤S107包括:
[0033]在所述PM0S区的锗硅遮蔽层上方形成图案化的另一光刻胶；
[0034]利用所述另一光刻胶为掩模，对所述NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理。
[0035]进一步的，所述步骤S107中，在所述PM0S区的锗硅遮蔽层的上方形成图案化的另一光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用另一掩膜板进行曝光、显影后，在所述PM0S区的锗硅遮蔽层的上方形成一层图案化的另一光刻胶。
[0036]优选的，所述步骤S107中，进行曝光的方法为:采用氟化铬进行曝光或采用氟化?进行曝光。
[0037]优选的，在所述步骤S107中形成的图案化的所述另一光刻胶，与在所述步骤S103中形成的所述光刻胶，在所述半导体衬底上的位置存在交叠。
[0038]优选的，所述光刻胶与所述另一光刻胶在所述半导体衬底上的交叠区域的宽度为20_35nmo[0039]其中，在所述步骤S107中对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理的方法为干法刻蚀。
[0040]其中，在所述步骤S108中，去除所述的NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜的方法为湿法刻蚀。
[0041]优选的，在所述步骤S108中，所述湿法刻蚀使用的刻蚀液为磷酸。
[0042]其中，所述NMOS区的栅极和所述PMOS区的栅极的材料均为多晶硅。
[0043]进一步的，所述方法还包括在步骤S108之后，在所述栅极两侧形成偏移侧壁以及形成LDD的步骤。
[0044]本发明通过在锗硅层形成工艺之后增加额外的对NMOS区的锗硅遮蔽层和栅极硬掩膜的进行刻蚀处理的工艺，使锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致，解决了去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和栅极硬掩膜的去除，避免了 NMOS的顶部氮化硅残留以及PMOS的栅极顶端侧翼缺陷和AA区缺陷等器件不良，提闻了广品良率。
【专利附图】
【附图说明】
[0045]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0046]附图中:
[0047]图1A-图1F为现有技术中半导体器件的制造方法各步骤的示意性剖面图；
[0048]图2A-图2G为本发明提出的半导体器件的制造方法各步骤的示意性剖面图；
[0049]图3为本发明提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0050]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0051]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0052]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0053]下面，参照图2A-图2G和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。该方法用于在高k金属栅极技术中，形成良好的锗硅图案并能够控制氧扩散。
[0054]参照图2A-图2G，其中示出了本发明提出的半导体器件的制造方法的各步骤的示意性剖面图。
[0055]步骤S201:提供半导体衬底。
[0056]该半导体衬底200包含NMOS区域和PMOS区域，且在半导体衬底上形成有位于NMOS区的栅极202A和栅极硬掩膜203A、位于PMOS区的栅极202B和栅极硬掩膜203B，如图2A所示。其中，NMOS区的栅极202A和PMOS区的栅极202B可以统称为栅极，它们的材料为多晶硅，NMOS区的栅极硬掩膜203A和PMOS区的栅极硬掩模203B统称为栅极硬掩膜，它们的材料优选为氮化硅。
[0057]作为示例，在本实施例中，所述半导体衬底选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构201 (如图2A所示)，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS部分和PMOS部分。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0058]步骤S202:在半导体衬底上形成一层锗硅遮蔽层。
[0059]在半导体衬底200上形成一层锗硅遮蔽层204，该锗硅遮蔽层包括NMOS区的锗硅遮蔽层(即锗硅遮蔽层位于NMOS区域的部分)204A和PMOS区的锗硅遮蔽层(即锗硅遮蔽层位于PMOS区域的部分)204B，如图2B所示。其中，锗硅遮蔽层204可以为氮化硅(SiN)薄膜，也可以为氮化硅薄膜和氧化物薄膜组成的复合膜。本实施例优选采用氮化硅薄膜，以使锗硅遮蔽层204的材料与栅极硬掩膜203A和203B的材料相同(均为氮化硅)，便于后续工艺将它们一并去除。
[0060]步骤S203:在NMOS区的锗硅遮蔽层上方形成一层图案化的光刻胶，对锗硅遮蔽层进行干法刻蚀形成PMOS的临时间隙壁。
[0061]具体地，步骤S203包括:
[0062]首先，在半导体衬底上涂覆一层光刻胶薄膜，然后利用掩膜板进行曝光、显影后，在NMOS区的锗硅遮蔽层204A的上方形成一层图案化的光刻胶800A，如图2C所示。该图案化的光刻胶800A用于保护锗硅遮蔽层位于NMOS区域的部分204A。其中，对光刻胶薄膜进行曝光的方法可以为采用氟化铬(KrF)或氟化氩(ArF)进行曝光。
[0063]然后，对PMOS区的锗硅遮蔽层(即锗硅遮蔽层位于PMOS区域的部分)204B进行干法刻蚀，刻蚀掉PMOS区的锗硅遮蔽层204B的位于PMOS区的栅极硬掩膜203B上方的部分和栅极202B之间的部分，形成临时间隙壁204’，如图2C所示。
[0064]步骤S204:在PMOS区域的栅极两侧形成凹槽
[0065]进行干法刻蚀，在半导体衬底200上PMOS区的栅极202B的两侧刻蚀出用于沉积锗硅层的凹槽205，如图2C所示。
[0066]在步骤S204中，在进行干法刻蚀以形成凹槽205的过程中，栅极硬掩膜203B会在一定程度上被刻蚀，形成刻蚀后的栅极硬掩膜203B’，如图2C所示。
[0067]经过前述步骤S203和S204，锗硅遮蔽层在NMOS区域的部分204A和在PMOS区域的部分204B’(即临时间隙壁204B’ )的厚度出现了差异，NMOS区的栅极硬掩膜203A和PMOS区的栅极硬掩膜203B’的厚度也出现了差异。即，锗硅遮蔽层204和硬掩模在NMOS和PMOS区域的分布出现了厚度不均衡的现象，如图2C所示。[0068]步骤S205:剥离NMOS区域的光刻胶，并进行湿刻处理。
[0069]剥离NM0S区的光刻胶800A，然后进行湿法刻蚀(如使用TMAH等进行湿刻)。通过湿刻可以改善凹槽205的形状，比如把前述步骤刻蚀形成的类似碗状的凹槽205刻蚀成类似正六边形的形状205’，以便于后续的锗硅工艺的锗硅的沉积，如图2D所示。
[0070]在本步骤中，在湿刻过程中，PM0S区的临时侧壁204B’(即PM0S区的锗硅遮蔽层)和栅极硬掩膜203B’将进一步被刻蚀，形成被进一步刻蚀后的临时侧壁(即PM0S区的锗硅遮蔽层)204B”和栅极硬掩膜203B"，而锗硅遮蔽层位于NM0S区域的部分204A也会在一定程度上被刻蚀，形成NM0S区域的锗硅遮蔽层204A’，形成的图形如图2D所示。
[0071]经过本步骤，锗硅遮蔽层和栅极硬掩膜在NM0S和PM0S区域的厚度不均衡现象被进一步加剧，如图2D所示。
[0072]步骤S206:在凹槽中形成锗硅层。
[0073]在凹槽205’中形成锗硅层206，如图2D所示。形成锗硅层206的方法可以采用外延生长工艺。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
[0074]步骤S207:对NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NM0S区的栅极的两侧形成临时间隙壁；所述NM0S区的临时间隙壁和栅极硬掩膜与PM0S区的临时间隙壁和栅极硬掩膜的厚度分别一致。其中，进行刻蚀处理的方法优选为干法刻蚀。
[0075]其中，NM0S区的临时间隙壁(即NM0S区的锗硅遮蔽层)和栅极硬掩膜与PM0S区的临时间隙壁(即PM0S区的锗硅遮蔽层)和栅极硬掩膜的厚度分别一致，是指NM0S区的临时间隙壁与PM0S区的临时间隙壁厚度一致，NM0S区的栅极硬掩膜与PM0S区的栅极硬掩膜厚度一致。即，锗硅遮蔽层在NM0S区域和PM0S区域的厚度分布均衡，栅极硬掩膜在NM0S区和PM0S区的厚度分布均衡。
[0076]具体地，步骤S207可包括如下步骤:
[0077]首先，在PM0S区的锗硅遮蔽层204B”(即锗硅层位于PM0S区域的部分)的上方形成一层图案化的另一光刻胶800B，如图2E所示。
[0078]具体地，形成图案化的另一光刻胶800B的方法为:在半导体衬底上涂覆一层光刻胶薄膜，然后利用掩膜板进行曝光、显影后，在锗硅遮蔽层位于PM0S区域的部分之上形成一层图案化的另一光刻胶800B。该图案化的光刻胶800B用于保护PM0S区的锗硅遮蔽层204B”。其中，对光刻胶薄膜进行曝光的方法可以为采用氟化铬(KrF)或氟化氩(ArF)进行曝光。该步骤所使用的掩膜板与前述步骤形成图案化的光刻胶800A所使用的掩膜板的色调(tone)相反。
[0079]优选地，使图案化的光刻胶800B与前述步骤S203中形成的图案化的光刻胶800A在半导体衬底200上的位置存在交叠(over lap),以避免半导体衬底200的相应位置(比如AA区)被重复刻蚀。进一步优选地，可将光刻胶800B与光刻胶800A在半导体衬底200上的交叠区域的宽度设置为20-35nm。
[0080]然后，利用光刻胶800B为掩模，对NM0S区的锗硅遮蔽层204A’和栅极硬掩膜203A进行刻蚀处理，在所述NM0S区的栅极的两侧形成临时间隙壁204A"，使所述NM0S区的临时间隙壁204A"与PM0S区的临时间隙壁204B"厚度一致，所述NM0S区的栅极硬掩膜203A"与PMOS区的栅极硬掩膜203B"厚度一致，如图2F所示。其中，所述刻蚀处理可采用干刻的方式。具体而言，干刻的刻蚀条件可以与传统工艺一致，比如使用CF4、CHF3> O2和Ar作为刻蚀气体，设定它们流速依次为0-30sccm、0-20sccm、8-20sccm和30-100sccm,压力为O-1OmtorJIiES 100-300V。并且，CH2F2, CO2, CO等气体也可以被采用。再比如:使用CH3F、He和O2作为刻蚀气体，设定它们流速依次为100-300sccm、100-300sccm和100_200sccm，压力位20-60mtor，偏压为150-200V。对于具体刻蚀工艺条件，在此并不做限定。
[0081]经过本步骤，实现了锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度均衡分布。
[0082]本领域的技术人员可以理解，本步骤S207可以应用于“前锗硅(Early SiGe)”、“中锗硅(Middle SiGe)”、“前锗硅(Late SiGe)”等工艺技术中。
[0083]步骤S208:去除NMOS区的临时间隙壁和栅极硬掩膜以及PMOS区的临时间隙壁和栅极硬掩膜。
[0084]利用湿法刻蚀，采用磷酸(H3PO4)或其他合适的刻蚀液，对半导体衬底200进行处理，一并去除位于NMOS区的临时间隙壁204A" ,PMOS区的临时间隙壁204B" ,NMOS区的栅极硬掩膜203A"以及PMOS区的栅极硬掩膜203B"。刻蚀后形成的图形，如图2G所示。
[0085]由于步骤S207将NMOS区的锗硅遮蔽层和栅极硬掩膜去除了一部分，实现了锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度均衡分布，因此，本步骤中，在湿法刻蚀时具有足够大的工艺窗口(process window),可以很好地去除锗娃遮蔽层(临时间隙壁)和栅极硬掩膜，而不会造成NMOS顶部氮化硅残留尤其是大的NMOS的顶部氮化硅残留以及PMOS栅极顶端侧翼缺陷和AA区缺陷等器件不良。
[0086]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺(比如形成偏移侧壁、形成LDD、形成主间隙壁、形成源漏极、形成金属硅化物、形成接触孔刻蚀阻挡层和层间介电层、形成金属栅极、形成接触孔和金属层等)完成整个半导体器件的制作，所述后续工艺与传统的半导体器件的制造方法完全相同，此处不再赘述。
[0087]本发明实施例的半导体器件的制造方法，通过增加额外的对NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理的步骤，使锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致，解决了去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度分布不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和栅极硬掩膜的良好去除，避免了 NMOS顶部氮化硅残留以及PMOS栅极顶端侧翼缺陷和AA区缺陷等器件不良。
[0088]参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。
[0089]在步骤SlOl中，提供一个半导体衬底，所述半导体衬底包括位于NMOS区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜；
[0090]在步骤S102中，在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层；
[0091]在步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的栅极的两侧形成临时间隙壁；[0092]在步骤S104中，刻蚀所述半导体衬底以在所述PM0S区的栅极的两侧形成凹槽；
[0093]在步骤S105中，剥离所述光刻胶，并对所述半导体衬底进行湿刻处理；
[0094]在步骤S106中，在所述凹槽中形成锗硅层；
[0095]在步骤S107中，对所述NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NM0S区的栅极的两侧形成临时间隙壁；所述NM0S区的临时间隙壁和栅极硬掩膜与所述PM0S区的临时间隙壁和栅极硬掩膜的厚度分别一致；
[0096]在步骤S108中，去除所述NM0S区的临时间隙壁和栅极硬掩膜以及所述PM0S区的临时间隙壁和栅极硬掩膜。
[0097]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，所述半导体衬底包括位于NMOS区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜； 步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层； 步骤S103:在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的栅极的两侧形成临时间隙壁； 步骤S104:刻蚀所述半导体衬底以在所述PMOS区的栅极的两侧形成凹槽； 步骤S105:剥离所述光刻胶，并对所述半导体衬底进行湿刻处理； 步骤S106:在所述凹槽中形成锗硅层； 步骤S107:对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NMOS区的栅极的两侧形成临时间隙壁；所述NMOS区的临时间隙壁和栅极硬掩膜与所述PMOS区的临时间隙壁和栅极硬掩膜的厚度分别一致； 步骤S108:去除所述NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS区的栅极硬掩膜、所述PMOS区的栅极硬掩膜、所述锗硅遮蔽层的材料均为氮化硅。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述形成锗硅遮蔽层的方法为:在所述半导体衬底上形成一层氮化硅薄膜。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用掩膜板进行曝光、显影后，在所述NMOS区的锗硅遮蔽层的上方形成一层图案化的光刻胶。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，形成锗硅层的方法为外延生长工艺。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S107包括: 在所述PMOS区的锗硅遮蔽层上方形成图案化的另一光刻胶； 利用所述另一光刻胶为掩模，对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述步骤S107中，在所述PMOS区的锗硅遮蔽层的上方形成图案化的另一光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用另一掩膜板进行曝光、显影后，在所述PMOS区的锗硅遮蔽层的上方形成一层图案化的另一光刻胶。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述步骤S107中，进行曝光的方法为:采用氟化铬进行曝光或采用氟化氩进行曝光。
11.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S107中形成的图案化的所述另一光刻胶，与在所述步骤S103中形成的所述光刻胶，在所述半导体衬底上的位置存在交叠。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述光刻胶与所述另一光刻胶在所述半导体衬底上的交叠区域的宽度为20-35nm。
13.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S107中对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理的方法为干法刻蚀。
14.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S108中，去除所述的NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜的方法为湿法刻蚀。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，在所述步骤S108中，所述湿法刻蚀使用的刻蚀液为磷酸。
16.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS区的栅极和所述PMOS区的栅极的材料均为多晶硅。
17.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括在步骤S108之后，在所述栅极两侧形成偏 移侧壁以及形成LDD的步骤。
【文档编号】H01L21/8238GK103681501SQ201210337347
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】韦庆松, 于书坤 申请人:中芯国际集成电路制造(上海)有限公司
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