通孔和沟槽的形成方法

xiaoxiao2020-8-1  8

通孔和沟槽的形成方法
【专利摘要】本发明公开了一种通孔和沟槽的形成方法,包括:提供半导体基底,在半导体基底上依次形成有层间介质层和针对沟槽的图案化的金属硬掩膜;在层间介质层和金属硬掩膜上形成针对通孔的图形化的光刻胶,对层间介质层进行部分刻蚀,以形成未完全穿透层间介质层的通孔;采用湿法刻蚀方法剥离光刻胶;以金属硬掩膜为阻挡对层间介质层进行刻蚀,以形成沟槽以及完全穿透层间介质层的通孔。本发明采用了湿法刻蚀的方法,利用不会与层间介质层产生相互作用的NMP溶液对光刻胶进行剥离,进而不会导致层间介质层的介电常数的上升,可避免随后在通孔中沉积铜金属材料后所形成的内连线的电容的升高,进而可避免内连线的RC延迟的升高,提升集成电路的性能。
【专利说明】通孔和沟槽的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术,特别涉及一种半导体集成电路制造过程中的通孔和沟槽的形成方法。
【背景技术】
[0002]随着IC (Integrated Circuit,集成电路)的尺寸越来越小,金属线如内连线(interconnection)之间所产生的RC延迟逐渐取代了晶体管自身延迟而变成了限制IC运行速度的主要因素。电路中信号传递的快慢,是受到电阻R与电容C的乘积所左右,RC乘积越大,速度就越慢,延迟就越高,反之,RC乘积越小,信号传输速度就能越快,延迟就越低。对于内连线(如铜内连线)来说,其电阻R由其自身材料性质来决定,IC内部结构对其电阻R的影响很小;而内连线的电容C,则主要受到内连线之间的间隔距离、间隔材料的影响。因此,可以通过改变内连线之间的间隔距离、间隔材料等方式降低内连线的电容C,以降低内连线的RC延迟,提高IC的运行速度。当前,具有低电阻的铜金属作为内连线以及具有超低介电常数(ultra low-k)的介质层材料早已广泛应用于IC的制造中。
[0003]内连线之间的间隔材料,如层间介质层(ILD, Inter Layer Dielectric),具有低的介电常数(low k),并且为了达到更好的降低其介电常数的效果,进而使得内连线的电容进一步降低,在BEOL (back end of line,后线,在contact (接触)之后所涉及到的工艺)工艺阶段,当前所采用的层间介质层也大多采用多孔(porous)的低介电常数材料。
[0004]现有的制造内连线工艺中的一种形成通孔(via)和沟槽(trench)过程,是在包括了已经形成有半导体器件的半导体基底上沉积层间介质层,并在所述层间介质层上形成有针对沟槽的图案化的金属硬掩膜(Metal Hard Mask);之后在该结构表面形成底部抗反射层(BARC, Bottom Anti Reflective Coating)和光刻胶(PR)并对光刻胶进行针对通孔的图形化,以图形化的光刻胶为掩膜对所述层间介质层进行部分刻蚀,以形成通孔,此时的通孔未穿透整个层间介质层而到达半导体基底,而是在通孔与半导体基底之间留有部分层间介质层;随后,采用等离子体灰化(plasma ashing)的手段剥离光刻胶;再以所述金属硬掩膜为阻挡刻蚀层间介质层以形成沟槽,在刻蚀形成沟槽的过程中,之前形成的通孔同时也被刻蚀而穿透整个层间介质层到达半导体基底,并形成最终的通孔。所述通孔位于所述沟槽中。
[0005]如上所述,现有的工艺过程中,对光刻胶的剥离是采用等离子体灰化的手段。该过程中,等离子体会进入在先形成通孔中,在剥离光刻胶的同时,等离子体与通孔的侧壁(sidewall)之间会产生相互作用。对于形成层间介质层的多孔的低介电常数材料来说,等离子体与通孔侧壁的低介电常数材料之间的相互作用,会导致通孔侧壁处的材料(也是层间介质层材料)的介电常数的上升,影响到随后在通孔中沉积铜金属材料后所形成的内连线的电容,进而导致内连线的RC延迟的升高。

【发明内容】
[0006]有鉴于此,本发明提供一种通孔和沟槽的形成方法,以避免随后形成的内连线的RC延迟的升闻,进而提升集成电路性能。
[0007]本申请的技术方案是这样实现的:
[0008]一种通孔和沟槽的形成方法,包括:
[0009]提供半导体基底,在所述半导体基底上依次形成有层间介质层和针对沟槽的图案化的金属硬掩膜;
[0010]在所述层间介质层和金属硬掩膜上形成光刻胶,对所述光刻胶进行针对通孔的图形化,并以图形化的光刻胶为阻挡对所述层间介质层进行部分刻蚀,以形成未完全穿透所述层间介质层的通孔;
[0011]采用湿法刻蚀方法剥离所述光刻胶;
[0012]以所述金属硬掩膜为阻挡对所述层间介质层进行刻蚀,以形成沟槽以及位于所述沟槽中并完全穿透所述层间介质层而到达所述半导体基底的通孔。
[0013]进一步,所述半导体基底包括已经形成于晶片的半导体器件。
[0014]进一步,在所述层间介质层和金属硬掩膜上形成光刻胶之前,还包括:
[0015]在所述层间介质层和金属硬掩膜上沉积一底部抗反射层。
[0016]进一步,采用湿法刻蚀方法剥离所述光刻胶过程中,利用NMP溶液进行湿法刻蚀,以剥离所述光刻胶。
[0017]进一步,所述NMP溶液的浓度为50?100%,温度为3(Tl00°C。
[0018]从上述方案可以看出,本发明在形成通孔和沟槽的过程中,对光刻胶的剥离采用了一种湿法刻蚀的方法,利用NMP溶液对光刻胶进行剥离,该NMP溶液与构成层间介质层的多孔的低介电常数材料之间不会产生相互作用,进而不会导致层间介质层的介电常数的上升,进而可避免随后在通孔中沉积铜金属材料后所形成的内连线电容的升高,进而可避免内连线的RC延迟的升高,提升集成电路的性能。
【专利附图】

【附图说明】
[0019]图1为本发明的通孔和沟槽的形成方法的流程图;
[0020]图2为本发明方法中在半导体基底上形成层间介质层和针对沟槽的图案化的金属硬掩膜后的结构示意图;
[0021]图3为本发明方法中形成未完全穿透层间介质层的通孔后的结构示意;
[0022]图4为本发明方法中采用湿法刻蚀方法剥离光刻胶后的结构示意图;
[0023]图5为本发明方法最终形成通孔和沟槽后的结构示意图。
【具体实施方式】
[0024]为了使本发明的目的、技术方案及优点更加清楚明白,以下参照附图并举实施例,对本发明作进一步详细说明。
[0025]如图1所示,本发明的通孔和沟槽的形成方法包括:
[0026]步骤1、提供半导体基底,在所述半导体基底上依次形成有层间介质层和针对沟槽的图案化的金属硬掩膜;
[0027]步骤2、在所述层间介质层和金属硬掩膜上形成光刻胶,对所述光刻胶进行针对通孔的图形化,并以图形化的光刻胶为阻挡对所述层间介质层进行部分刻蚀,以形成未完全穿透所述层间介质层的通孔;
[0028]步骤3、采用湿法刻蚀方法剥离所述光刻胶;
[0029]步骤4、以所述金属硬掩膜为阻挡对所述层间介质层进行刻蚀,以形成沟槽以及位于所述沟槽中并完全穿透所述层间介质层而到达所述半导体基底的通孔。
[0030]其中的步骤3中为利用NMP (N-甲基2吡咯烷酮)溶液进行湿法刻蚀,以剥离所述光刻胶。
[0031]以下结合图2至图5对本发明的通孔和沟槽的形成方法进行具体说明。
[0032]步骤1、提供半导体基底,在所述半导体基底上依次形成有层间介质层和针对沟槽的图案化的金属硬掩膜。
[0033]如图2所示,提供一半导体基底1,该半导体基底I包括了已经形成于晶片(wafer)的基本半导体器件如 CMOS (Complementary Metal-Oxide-Semiconductor,互补金属氧化物半导体),在该半导体基底I上形成有层间介质层2,并在层间介质层2上形成有针对沟槽的图案化的金属硬掩膜(Metal Hard Mask) 3。其中的层间介质层2可采用多孔(porous)的低介电常数材料。金属硬掩膜3的材料可采用氮化钛(TiN)材料等。
[0034]步骤2、在所述层间介质层和金属硬掩膜上形成光刻胶,对所述光刻胶进行针对通孔的图形化,并以图形化的光刻胶为阻挡对所述层间介质层进行部分刻蚀,以形成未完全穿透所述层间介质层的通孔。其中,在所述层间介质层和金属硬掩膜上形成光刻胶之前还包括在所述层间介质层和金属硬掩膜上沉积一底部抗反射层的步骤。
[0035]如图3所示,在图2所示结构表面先形成底部抗反射层(BARC, Bottom AntiReflective Coating) 4和光刻胶(PR) 5。其中,底部抗反射层4的作用是减少随后图形化过程中曝光时光的反射。对光刻胶5进行针对通孔的图形化。因为所形成的通孔位于沟槽中,所以在进行制备时,针对通孔的图形化后的光刻胶5的开口的位置一定要位于之前所形成的针对沟槽图形化的金属硬掩膜3的开口之中。以图形化的光刻胶5为掩膜对层间介质层2进行部分刻蚀,以形成通孔6,其中的通孔6未完全穿透整个层间介质层2而到达半导体基底1,而是在通孔6与半导体基底I之间留有部分层间介质层2,以待随后形成沟槽的同时继续腐蚀通孔6与半导体基底I之间所留有的该部分层间介质层2,以形成到达半导体基底I的通孔6。
[0036]步骤3、采用湿法刻蚀方法剥离所述光刻胶。
[0037]将所述光刻胶5剥离后的结构如图4所示。本步骤中利用NMP溶液进行湿法刻蚀以剥离所述光刻胶5,其中的NMP溶液的浓度为5(Tl00% (质量百分比浓度),温度为3(Tl00°C,湿法的刻蚀时间可根据光刻胶5的厚度、NMP溶液浓度以及NMP溶液温度而定,比如当光刻胶5的厚度为2000A左右时,可利用浓度为100%、温度为65°C的NMP溶液在3分钟左右时间内剥离所述光刻胶5。与现有采用等离子灰化的方法相比,本步骤中,利用NMP溶液采用湿法刻蚀的方式剥离光刻胶5时,NMP溶液不会与构成层间介质层2的多孔的低介电常数材料产生相互作用,进而不会导致层间介质层2的介电常数的上升,进而可避免随后在通孔中沉积铜金属材料后所形成的内连线电容的升高,可避免内连线的RC延迟的升闻,提升集成电路的性能。
[0038]步骤4、以所述金属硬掩膜为阻挡对所述层间介质层进行刻蚀,以形成沟槽以及位于所述沟槽中并完全穿透所述层间介质层而到达所述半导体基底的通孔。
[0039]如图4和图5所示,因为是以所述金属硬掩膜3作为阻挡对所述层间介质层2进行刻蚀,而在本步骤之前,所述层间介质层2中已经形成有未完全穿透整个层间介质层2的通孔6,所以本步骤在对所述层间介质层2进行刻蚀的过程中,处于未完全穿透整个层间介质层2的通孔6之外的并且未被金属硬掩膜3覆盖的层间介质层2在被刻蚀以形成沟槽7的同时,处于未完全穿透整个层间介质层2的通孔6的底部的层间介质层2也同时被刻蚀,进而随着本步骤刻蚀的进行,使得所述通孔6穿通整个层间介质层2而到达底部半导体基底1,进而完成通孔6的刻蚀。本步骤的刻蚀过程可采用已有方法如干法刻蚀方法进行。
[0040]本发明中未加详细描述的工艺过程和工艺参数(如半导体基底的形成过程、层间介质层的沉积过程、通孔和沟槽的刻蚀过程等),本领域技术人员均可依据现有技术和有限次的实验实现,此处不再赘述。
[0041]上述方法在形成通孔6和沟槽7的过程中,对光刻胶5的剥离采用了湿法刻蚀的方法,利用NMP溶液对光刻胶5进行剥离,该NMP溶液与构成层间介质层2的多孔的低介电常数材料之间不会产生相互作用,进而不会导致层间介质层2的介电常数的上升,进而可避免随后在通孔6中沉积铜金属材料后所形成的内连线电容的升高,进而可避免内连线的RC延迟的升闻,提升集成电路的性能。
[0042]以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明保护的范围之内。
【权利要求】
1.一种通孔和沟槽的形成方法,包括: 提供半导体基底,在所述半导体基底上依次形成有层间介质层和针对沟槽的图案化的金属硬掩膜; 在所述层间介质层和金属硬掩膜上形成光刻胶,对所述光刻胶进行针对通孔的图形化,并以图形化的光刻胶为阻挡对所述层间介质层进行部分刻蚀,以形成未完全穿透所述层间介质层的通孔; 采用湿法刻蚀方法剥离所述光刻胶; 以所述金属硬掩膜为阻挡对所述层间介质层进行刻蚀,以形成沟槽以及位于所述沟槽中并完全穿透所述层间介质层而到达所述半导体基底的通孔。
2.根据权利要求1所述的通孔和沟槽的形成方法,其特征在于:所述半导体基底包括已经形成于晶片的半导体器件。
3.根据权利要求1所述的通孔和沟槽的形成方法,其特征在于,在所述层间介质层和金属硬掩膜上形成光刻胶之前,还包括: 在所述层间介质层和金属硬掩膜上沉积一底部抗反射层。
4.根据权利要求1至3任一项所述的通孔和沟槽的形成方法,其特征在于:采用湿法刻蚀方法剥离所述光刻胶过程中,利用NMP溶液进行湿法刻蚀,以剥离所述光刻胶。
5.根据权利要求4所述的通孔和沟槽的形成方法,其特征在于:所述NMP溶液的浓度为 50?100%,温度为 3(Tl00°C。
【文档编号】H01L21/768GK103681464SQ201210338683
【公开日】2014年3月26日 申请日期:2012年9月13日 优先权日:2012年9月13日
【发明者】袁竹根 申请人:中芯国际集成电路制造(上海)有限公司

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