一种高压超结igbt的制作方法
一种高压超结igbt的制作方法
【专利摘要】本发明公开了一种高压超结IGBT的制作方法，包括如下步骤：分别在N型，P型衬底上刻蚀出沟槽；分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄；将硅片正面抛光，然后用酸液处理；将处理过的两硅片精确对准后进行键合；将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌；重复第三步，第四步，进行第二次键合；制作器件的正面，采用淀积P型应变SiGe层制作背面集电极层；采用金属Al/Ti/Ni/Ag制作背面金属层。本发明提供的一种高压超结IGBT的制作方法，具有较大高宽比，适合高压器件，也可以用于功率二极管，VDMOS以及其他功率器件。
【专利说明】一种高压超结IGBT的制作方法
【技术领域】
[0001]本发明涉及压控型功率器件制作领域，特别涉及一种高压超结IGBT的制作方法。【背景技术】
[0002]超结结构由于其独特的耐压原理使得它在器件的特性参数折中方面有着优异的表现，但这种结构工艺实现起来并不容易。超结的工艺实现难点主要在如何形成N，P柱间隔交错排布的格局。叉指状分布的N，P柱越长，器件耐压越高，N，P柱越窄，柱体可用的掺杂浓度越高，器件的饱和导通压降越低，因此N，P柱体的高宽比越大，器件的性能越好。受工艺条件所限，现今的超结多用于1200V以下的器件，6500V的器件需要约450um厚的有效超结区，即N，P柱体的长度需要450um以上，为保证器件性能柱宽不能太大，一般为几个微米，这样就使得N，P柱的高宽比达到100:1以上，现有工艺很难在控制成本的前提下制造出如此大高宽比的N, P柱体。
[0003]在专利US7192872B2中，提出了一种超结制作工艺。在该专利中，N型掺杂的硅片刻蚀成如城墙垛口般的锯齿状，P型掺杂的硅片也刻蚀成相似形状，两硅片的形态互补，然后将两硅片精确对准，插在一起形成叉指状N，P柱分布，高温键合成为一体。此专利形成的N，P柱受限于一次刻蚀工艺，无法做到较大的高宽比，所以仅适用于1200V以下的低压器件。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种具有较大高宽比、适合高压器件的高压超结IGBT的制作方法。
[0005]为解决上述技术问题，本发明提供了一种高压超结IGBT的制作方法，包括如下步骤:
[0006]第一步，分别在N型，P型衬底上刻蚀出沟槽；
[0007]第二步，分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄；
[0008]第三步，将硅片正面抛光，然后用酸液处理；
[0009]第四步，将处理过的两硅片精确对准后进行键合；
[0010]第五步，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌；
[0011]第六步，重复第三步，第四步，进行第二次键合；
[0012]第七步，进行正面减薄后，制作器件的正面；
[0013]第八步，将背面减薄，再在背面淀积P型应变SiGe层作为集电极层；
[0014]第九步，采用金属Al/Ti/Ni/Ag制作背面金属层。
[0015]进一步地，所述第三步中对硅片用酸液处理是先用H2O-H2SO4混合液和去离子水清洗，再用稀HF溶液浸泡，最后放入H2S04/H202混合液中处理使硅片表面形成一层亲水层。
[0016]进一步地，所述稀HF溶液浓度5% —15%，浸泡I—20min ;所述H2S04/H202的混合液中H2O2含量为5% — 20%，处理温度100°C — 130°C ；
[0017]进一步地，所述第四步中的键合是在温度1000°〇一13001:条件下，在队，02或惰性气体保护的环境中，键合1-10小时。
[0018]进一步地，所述第六步根据实际电压等级需求重复第三步、第四步、第五步骤进行多次键合。
[0019]进一步地,所述第七步中的正面减薄是将正面的P型层减薄到厚度小于10um。
[0020]进一步地，所述第八步中的背面减薄是将背面的N型层减薄到厚度小于20um。
[0021]进一步地，所述第八步中的集电极层厚度15_55nm，Ge含量5%_30%。
[0022]进一步地，所述集电极层中的应变SiGe层能用Ge层替换。 [0023]进一步地,所述第九步中的背面金属层中的金属Al层厚度在0.1一10um。
[0024]本发明提供的一种高压超结IGBT的制作方法，是在常规的刻槽再填充工艺基础上，引入硅片直接键合技术制作出大高宽比的、高掺杂的、间隔排布的N，P柱形成的超结结构，不仅可以不再过度依赖电导调制效应来降低饱和导通压降，可降低超结IGBT的背注剂量，从而使器件的关断损耗得以降低，而且，大高宽比的高掺杂N，P柱超结结构，可用于高压功率器件来提高器件的整体性能。同时，硅片直接键合技术会在键合面留下大量缺陷，这些缺陷可以减小超结区载流子寿命，一定程度上也降低了器件的关断损耗。
【专利附图】
【附图说明】
[0025]图1为本发明实施例提供的高压超结IGBT的制作方法N型，P型衬底上刻蚀深槽示意图。
[0026]图2为本发明实施例提供的高压超结IGBT的制作方法两个不同硅片上的N，P柱间隔分布示意图。
[0027]图3为本发明实施例提供的高压超结IGBT的制作方法两硅片精确对准键合示意图。
[0028]图4为本发明实施例提供的高压超结IGBT的制作方法键合后减薄示意图。
[0029]图5为本发明实施例提供的高压超结IGBT的制作方法减薄后再次精确对准键合示意图。
[0030]图6为本发明实施例提供的高压超结IGBT的制作方法正面工艺和背面工艺示意图。
【具体实施方式】
[0031]本发明实施例提供的一种高压超结IGBT的制作方法，包括如下步骤:
[0032]第一步，分别在N型，P型衬底上刻蚀出沟槽；
[0033]第二步，分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄；
[0034]第三步，将硅片正面抛光，然后用酸液处理；
[0035]第四步，将处理过的两硅片精确对准后进行键合；
[0036]第五步，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌；
[0037]第六步，重复第三步，第四步，进行第二次键合；[0038]第七步，进行正面减薄后，制作器件的正面；
[0039]第八步，将背面减薄，再在背面淀积P型应变SiGe层作为集电极层；
[0040]第九步，采用金属Al/Ti/Ni/Ag制作背面金属层。
[0041]其中，所述第三步中对硅片用酸液处理是先用H2O-H2SO4混合液和去离子水清洗，再用稀HF溶液浸泡，最后放入H2S04/H202混合液中处理使硅片表面形成一层亲水层。
[0042]其中，所述稀HF溶液浓度5% —15%，浸泡I—20min ;所述H2S04/H202的混合液中H2O2 含量为 5% — 20%，处理温度 100°C — 130°C ；
[0043]其中，所述第四步中的键合是在温度1000°C—1300°C条件下，在N2, O2或惰性气体保护的环境中，键合1-10小时。
[0044]其中，所述第六步根据实际电压等级需求重复第三步、第四步、第五步骤进行多次键合。
[0045]其中，所述第七步中的正面减薄是将正面的P型层减薄到厚度小于10um。
[0046]其中，所述第八步中的背面减薄是将背面的N型层减薄到厚度小于20um，若制作半超结结构则背面减薄后遗留N型层可厚一些，甚至可以不进行背面减薄，将整个N型层留下来。
[0047]其中，所述第八步中的集电极层厚度15_55nm，Ge含量5%_30%。
[0048]其中，所述集电极层中的应变SiGe层能用Ge层替换。
[0049]其中，所述第九步中的背面金属层中的金属Al层厚度在0.1 — 10um。
[0050]实施例1
[0051]利用常规的最大刻槽深宽比为40:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽
1.5um，深60um的沟槽，如图1 ;分别外延P型，N型单晶硅，来填充沟槽，外延的厚度0.9um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SO4-合液清洗和用去离子水分别清洗硅片表面，然后用15%的稀HF溶液浸泡20min，再放入H2O2含量20%的H2S04/H202混合液中，处理温度100°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在1200°C温度下，在N2, O2或惰性气体保护的环境中，键合2小时；然后进行正面减薄，将正面的P型层减薄到5um，再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为8um，再在背面淀积P型应变SiGe层作为集电极层，厚度15nm，Ge含量30%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为6um,用以提闻短路耐量。
[0052]此工艺制作的超结IGBT可以适用于1700V的器件。
[0053]实施例2
[0054]利用常规的最大刻槽深宽比为100:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽1.5um，深150um的沟槽，如图1。分别外延P型，N型单晶硅，来填充沟槽，外延的厚度为
0.9um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SO4混合液清洗和用去离子水清洗硅片表面，然后用10%的稀HF溶液浸泡15min，再放入H2O2含量为15%的H2SO4M2O2混合液中，处理温度130°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在1000°C温度下，在N2, O2或惰性气体保护的环境中，键合7小时，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌，如图4 ;重复第三，四步，进行第二次键合，形成如图5所示的形貌。然后进行正面减薄，将正面的P型层减薄到厚度6um，再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为15um，再在背面淀积P型应变SiGe层作为集电极层，厚度55nm，Ge含量5%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为700nm，用以提高短路耐量。
[0055]此工艺制作的超结IGBT可以适用于6500V的器件。
[0056]实施例3
[0057]利用常规的最大刻槽深宽比为30:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽2um，深60um的沟槽，如图1。分别外延P型，N型单晶硅，来填充沟槽，外延的厚度为1.2um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SCV混合液清洗和用去离子水清洗硅片表面，然后用5%的稀HF溶液浸泡lOmin，再放入H2O2含量为15%的H2SO4M2O2混合液中，处理温度110°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在11001:温度下，在队，02或惰性气体保护的环境中，键合5小时，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌，如图4 ;重复第三，四步，进行第二次键合，形成如图5所示的形貌，继续重复第三，四步，进行第三次键合，完成后再进行第四次键合，最终形成240um高的N，P型柱。然后进行正面减薄，将正面的P型层减薄到5um，一般是使厚度达到小于10um，再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为10um，再在背面淀积P型应变SiGe层作为集电极层，厚度25nm，Ge含量20%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为1.2um,用以提闻短路耐量。
[0058]此工艺制作的超结IGBT可以适用于3300V的器件。
[0059]实施例4
[0060]利用常规的最大刻槽深宽比为50:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽
2.2um，深IlOum沟槽，如图1。分别外延P型，N型单晶硅，来填充沟槽，外延的厚度1.4um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SO4混合液清洗和用去离子水清洗硅片表面，然后用5% —15%的稀HF溶液浸泡I一20min，再放入H2O2含量为20%的H2S04/H202混合液中，处理温度100°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在1000°C温度下，在N2, O2或惰性气体保护的环境中，键合8小时，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌，如图4 ;重复第三，四步，进行第二次键合，形成如图5所示的形貌。然后进行正面减薄，将正面的P型层减薄到5.5um,再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为13um，再在背面淀积P型应变SiGe层作为集电极层，厚度15nm，Ge含量15%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为lum，用以提高短路耐量。
[0061]此工艺制作的超结IGBT可以适用于4500V的器件。
[0062]本发明提供的一种高压超结IGBT的制作方法在常规的刻槽再填充工艺基础上，引入硅片直接键合技术来制造出大高宽比的高掺杂N，P柱体，间隔排布的N，P柱形成超结结构。较窄的柱体可以提高柱体可用的掺杂浓度，从而降低超结器件的饱和导通压降。对于超结IGBT来讲这还意味着器件不在过度依赖电导调制效应来降低饱和导通压降，也就是说在相同的饱和导通压降下，超结IGBT的背注剂量更低，这也使得器件的关断损耗得以降低。另外，较长的柱体可以在纵向上有效延长超结区，提高器件的耐压，本工艺所制造出的拥有大高宽比的高掺杂N，P柱超结结构，可用于高压功率器件来提高器件的整体性能。同时，硅片直接键合技术(SDB)会在键合面留下大量缺陷，这些缺陷可以减小超结区载流子寿命，一定程度上降低了器件的关断损耗。
[0063]集电极材料采用应变SiGe材料，p+(SiGe)/n-(Si)异质结主要特点是禁带上移，即价带带阶远大于导带带阶，AEc=0.02eV, ΔEv=0.74xeV, x为p+(SiGe)层中Ge的含量。因而空穴的势垒比电子的势垒要高得多，通过势垒的电流主要是电子电流，空穴电流可以忽略不计，这就使得基区存储的载流子变少，器件的关断损耗变小。
[0064]背金采用Al/Ti/Ni/Ag，Al的比热容为0.88KJ/Kg.°C，在半导体技术常用金属中算比较大的，当Al层较厚，几十到几百微米时，Al层的热容会很大，这也使得整个芯片的热容增大，抗热冲击能力增强，能有效提高IGBT的短路耐量。
[0065]最后所应说明的是，以上【具体实施方式】仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种高压超结IGBT的制作方法，其特征在于；包括如下步骤: 第一步，分别在N型，P型衬底上刻蚀出沟槽； 第二步，分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄； 第三步，将硅片正面抛光，然后用酸液处理； 第四步，将处理过的两硅片精确对准后进行键合； 第五步，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌； 第六步，重复第三步，第四步，进行第二次键合； 第七步，进行正面减薄后，制作器件的正面； 第八步，将背面减薄，再在背面淀积P型应变SiGe层作为集电极层； 第九步，采用金属Al/Ti/Ni/Ag制作背面金属层。
2.根据权利要求1所述的制作方法，其特征在于:所述第三步中对硅片用酸液处理是先用H2O-H2SO4混合液和去离子水清洗，再用稀HF溶液浸泡，最后放入H2S04/H202混合液中处理使硅片表面形成一层亲水层。
3.根据权利要求2所述的制作方法，其特征在于:所述稀HF溶液浓度5%—15%，浸泡I—20min ;所述H2S04/H202的混合液中H2O2含量为5% — 20%，处理温度100°C—130°C。
4.根据权利要求1所述的制作方法，其特征在于:所述第四步中的键合是在温度1000°C — 1300°C条件下，在N2, O2或惰性气体保护的环境中，键合1_10小时。
5.根据权利要求1所述的制作方法，其特征在于:所述第六步根据实际电压等级需求重复第三步、第四步、第五步骤进行多次键合。
6.根据权利要求1所述的制作方法，其特征在于:所述第七步中的正面减薄是将正面的P型层减薄到厚度小于10um。
7.根据权利要求1所述的制作方法，其特征在于:所述第八步中的背面减薄是将背面的N型层减薄到厚度小于20um。
8.根据权利要求1所述的制作方法，其特征在于:所述第八步中的集电极层厚度15-55nm, Ge 含量 5%_30%。
9.根据权利要求8所述的制作方法，其特征在于:所述集电极层中的应变SiGe层能用Ge层替换。
10.根据权利要求1所述的制作方法，其特征在于:所述第九步中的背面金属层中的金属Al层厚度在0.1 — 10um。
【文档编号】H01L21/331GK103681321SQ201210345024
【公开日】2014年3月26日 申请日期:2012年9月17日 优先权日:2012年9月17日
【发明者】王波, 朱阳军, 卢烁今, 胡爱斌 申请人:中国科学院微电子研究所
【专利摘要】本发明公开了一种高压超结IGBT的制作方法，包括如下步骤：分别在N型，P型衬底上刻蚀出沟槽；分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄；将硅片正面抛光，然后用酸液处理；将处理过的两硅片精确对准后进行键合；将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌；重复第三步，第四步，进行第二次键合；制作器件的正面，采用淀积P型应变SiGe层制作背面集电极层；采用金属Al/Ti/Ni/Ag制作背面金属层。本发明提供的一种高压超结IGBT的制作方法，具有较大高宽比，适合高压器件，也可以用于功率二极管，VDMOS以及其他功率器件。
【专利说明】一种高压超结IGBT的制作方法
【技术领域】
[0001]本发明涉及压控型功率器件制作领域，特别涉及一种高压超结IGBT的制作方法。【背景技术】
[0002]超结结构由于其独特的耐压原理使得它在器件的特性参数折中方面有着优异的表现，但这种结构工艺实现起来并不容易。超结的工艺实现难点主要在如何形成N，P柱间隔交错排布的格局。叉指状分布的N，P柱越长，器件耐压越高，N，P柱越窄，柱体可用的掺杂浓度越高，器件的饱和导通压降越低，因此N，P柱体的高宽比越大，器件的性能越好。受工艺条件所限，现今的超结多用于1200V以下的器件，6500V的器件需要约450um厚的有效超结区，即N，P柱体的长度需要450um以上，为保证器件性能柱宽不能太大，一般为几个微米，这样就使得N，P柱的高宽比达到100:1以上，现有工艺很难在控制成本的前提下制造出如此大高宽比的N, P柱体。
[0003]在专利US7192872B2中，提出了一种超结制作工艺。在该专利中，N型掺杂的硅片刻蚀成如城墙垛口般的锯齿状，P型掺杂的硅片也刻蚀成相似形状，两硅片的形态互补，然后将两硅片精确对准，插在一起形成叉指状N，P柱分布，高温键合成为一体。此专利形成的N，P柱受限于一次刻蚀工艺，无法做到较大的高宽比，所以仅适用于1200V以下的低压器件。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种具有较大高宽比、适合高压器件的高压超结IGBT的制作方法。
[0005]为解决上述技术问题，本发明提供了一种高压超结IGBT的制作方法，包括如下步骤:
[0006]第一步，分别在N型，P型衬底上刻蚀出沟槽；
[0007]第二步，分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄；
[0008]第三步，将硅片正面抛光，然后用酸液处理；
[0009]第四步，将处理过的两硅片精确对准后进行键合；
[0010]第五步，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌；
[0011]第六步，重复第三步，第四步，进行第二次键合；
[0012]第七步，进行正面减薄后，制作器件的正面；
[0013]第八步，将背面减薄，再在背面淀积P型应变SiGe层作为集电极层；
[0014]第九步，采用金属Al/Ti/Ni/Ag制作背面金属层。
[0015]进一步地，所述第三步中对硅片用酸液处理是先用H2O-H2SO4混合液和去离子水清洗，再用稀HF溶液浸泡，最后放入H2S04/H202混合液中处理使硅片表面形成一层亲水层。
[0016]进一步地，所述稀HF溶液浓度5% —15%，浸泡I—20min ;所述H2S04/H202的混合液中H2O2含量为5% — 20%，处理温度100°C — 130°C ；
[0017]进一步地，所述第四步中的键合是在温度1000°〇一13001:条件下，在队，02或惰性气体保护的环境中，键合1-10小时。
[0018]进一步地，所述第六步根据实际电压等级需求重复第三步、第四步、第五步骤进行多次键合。
[0019]进一步地,所述第七步中的正面减薄是将正面的P型层减薄到厚度小于10um。
[0020]进一步地，所述第八步中的背面减薄是将背面的N型层减薄到厚度小于20um。
[0021]进一步地，所述第八步中的集电极层厚度15_55nm，Ge含量5%_30%。
[0022]进一步地，所述集电极层中的应变SiGe层能用Ge层替换。 [0023]进一步地,所述第九步中的背面金属层中的金属Al层厚度在0.1一10um。
[0024]本发明提供的一种高压超结IGBT的制作方法，是在常规的刻槽再填充工艺基础上，引入硅片直接键合技术制作出大高宽比的、高掺杂的、间隔排布的N，P柱形成的超结结构，不仅可以不再过度依赖电导调制效应来降低饱和导通压降，可降低超结IGBT的背注剂量，从而使器件的关断损耗得以降低，而且，大高宽比的高掺杂N，P柱超结结构，可用于高压功率器件来提高器件的整体性能。同时，硅片直接键合技术会在键合面留下大量缺陷，这些缺陷可以减小超结区载流子寿命，一定程度上也降低了器件的关断损耗。
【专利附图】
【附图说明】
[0025]图1为本发明实施例提供的高压超结IGBT的制作方法N型，P型衬底上刻蚀深槽示意图。
[0026]图2为本发明实施例提供的高压超结IGBT的制作方法两个不同硅片上的N，P柱间隔分布示意图。
[0027]图3为本发明实施例提供的高压超结IGBT的制作方法两硅片精确对准键合示意图。
[0028]图4为本发明实施例提供的高压超结IGBT的制作方法键合后减薄示意图。
[0029]图5为本发明实施例提供的高压超结IGBT的制作方法减薄后再次精确对准键合示意图。
[0030]图6为本发明实施例提供的高压超结IGBT的制作方法正面工艺和背面工艺示意图。
【具体实施方式】
[0031]本发明实施例提供的一种高压超结IGBT的制作方法，包括如下步骤:
[0032]第一步，分别在N型，P型衬底上刻蚀出沟槽；
[0033]第二步，分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄；
[0034]第三步，将硅片正面抛光，然后用酸液处理；
[0035]第四步，将处理过的两硅片精确对准后进行键合；
[0036]第五步，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌；
[0037]第六步，重复第三步，第四步，进行第二次键合；[0038]第七步，进行正面减薄后，制作器件的正面；
[0039]第八步，将背面减薄，再在背面淀积P型应变SiGe层作为集电极层；
[0040]第九步，采用金属Al/Ti/Ni/Ag制作背面金属层。
[0041]其中，所述第三步中对硅片用酸液处理是先用H2O-H2SO4混合液和去离子水清洗，再用稀HF溶液浸泡，最后放入H2S04/H202混合液中处理使硅片表面形成一层亲水层。
[0042]其中，所述稀HF溶液浓度5% —15%，浸泡I—20min ;所述H2S04/H202的混合液中H2O2 含量为 5% — 20%，处理温度 100°C — 130°C ；
[0043]其中，所述第四步中的键合是在温度1000°C—1300°C条件下，在N2, O2或惰性气体保护的环境中，键合1-10小时。
[0044]其中，所述第六步根据实际电压等级需求重复第三步、第四步、第五步骤进行多次键合。
[0045]其中，所述第七步中的正面减薄是将正面的P型层减薄到厚度小于10um。
[0046]其中，所述第八步中的背面减薄是将背面的N型层减薄到厚度小于20um，若制作半超结结构则背面减薄后遗留N型层可厚一些，甚至可以不进行背面减薄，将整个N型层留下来。
[0047]其中，所述第八步中的集电极层厚度15_55nm，Ge含量5%_30%。
[0048]其中，所述集电极层中的应变SiGe层能用Ge层替换。
[0049]其中，所述第九步中的背面金属层中的金属Al层厚度在0.1 — 10um。
[0050]实施例1
[0051]利用常规的最大刻槽深宽比为40:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽
1.5um，深60um的沟槽，如图1 ;分别外延P型，N型单晶硅，来填充沟槽，外延的厚度0.9um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SO4-合液清洗和用去离子水分别清洗硅片表面，然后用15%的稀HF溶液浸泡20min，再放入H2O2含量20%的H2S04/H202混合液中，处理温度100°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在1200°C温度下，在N2, O2或惰性气体保护的环境中，键合2小时；然后进行正面减薄，将正面的P型层减薄到5um，再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为8um，再在背面淀积P型应变SiGe层作为集电极层，厚度15nm，Ge含量30%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为6um,用以提闻短路耐量。
[0052]此工艺制作的超结IGBT可以适用于1700V的器件。
[0053]实施例2
[0054]利用常规的最大刻槽深宽比为100:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽1.5um，深150um的沟槽，如图1。分别外延P型，N型单晶硅，来填充沟槽，外延的厚度为
0.9um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SO4混合液清洗和用去离子水清洗硅片表面，然后用10%的稀HF溶液浸泡15min，再放入H2O2含量为15%的H2SO4M2O2混合液中，处理温度130°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在1000°C温度下，在N2, O2或惰性气体保护的环境中，键合7小时，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌，如图4 ;重复第三，四步，进行第二次键合，形成如图5所示的形貌。然后进行正面减薄，将正面的P型层减薄到厚度6um，再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为15um，再在背面淀积P型应变SiGe层作为集电极层，厚度55nm，Ge含量5%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为700nm，用以提高短路耐量。
[0055]此工艺制作的超结IGBT可以适用于6500V的器件。
[0056]实施例3
[0057]利用常规的最大刻槽深宽比为30:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽2um，深60um的沟槽，如图1。分别外延P型，N型单晶硅，来填充沟槽，外延的厚度为1.2um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SCV混合液清洗和用去离子水清洗硅片表面，然后用5%的稀HF溶液浸泡lOmin，再放入H2O2含量为15%的H2SO4M2O2混合液中，处理温度110°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在11001:温度下，在队，02或惰性气体保护的环境中，键合5小时，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌，如图4 ;重复第三，四步，进行第二次键合，形成如图5所示的形貌，继续重复第三，四步，进行第三次键合，完成后再进行第四次键合，最终形成240um高的N，P型柱。然后进行正面减薄，将正面的P型层减薄到5um，一般是使厚度达到小于10um，再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为10um，再在背面淀积P型应变SiGe层作为集电极层，厚度25nm，Ge含量20%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为1.2um,用以提闻短路耐量。
[0058]此工艺制作的超结IGBT可以适用于3300V的器件。
[0059]实施例4
[0060]利用常规的最大刻槽深宽比为50:1的刻蚀工艺分别在N型，P型衬底上刻蚀出宽
2.2um，深IlOum沟槽，如图1。分别外延P型，N型单晶硅，来填充沟槽，外延的厚度1.4um。填充完毕后，做正面的平坦化和减薄，将多余的填充物去除，形成如图2的形貌；将硅片的正面抛光成镜面，用H2O-H2SO4混合液清洗和用去离子水清洗硅片表面，然后用5% —15%的稀HF溶液浸泡I一20min，再放入H2O2含量为20%的H2S04/H202混合液中，处理温度100°C，使表面形成一层亲水层。将处理过界面的两硅片精确对准，室温下超净环境中叠合，如图3，然后将叠合后的硅片放在1000°C温度下，在N2, O2或惰性气体保护的环境中，键合8小时，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌，如图4 ;重复第三，四步，进行第二次键合，形成如图5所示的形貌。然后进行正面减薄，将正面的P型层减薄到5.5um,再按照常规IGBT工艺制作器件的正面，如图6 (图6为图5中的E区域的放大显示)，将背面的N型层减薄到厚度为13um，再在背面淀积P型应变SiGe层作为集电极层，厚度15nm，Ge含量15%。背面金属采用Al/Ti/Ni/Ag，其中尤以Al层较厚，厚度为lum，用以提高短路耐量。
[0061]此工艺制作的超结IGBT可以适用于4500V的器件。
[0062]本发明提供的一种高压超结IGBT的制作方法在常规的刻槽再填充工艺基础上，引入硅片直接键合技术来制造出大高宽比的高掺杂N，P柱体，间隔排布的N，P柱形成超结结构。较窄的柱体可以提高柱体可用的掺杂浓度，从而降低超结器件的饱和导通压降。对于超结IGBT来讲这还意味着器件不在过度依赖电导调制效应来降低饱和导通压降，也就是说在相同的饱和导通压降下，超结IGBT的背注剂量更低，这也使得器件的关断损耗得以降低。另外，较长的柱体可以在纵向上有效延长超结区，提高器件的耐压，本工艺所制造出的拥有大高宽比的高掺杂N，P柱超结结构，可用于高压功率器件来提高器件的整体性能。同时，硅片直接键合技术(SDB)会在键合面留下大量缺陷，这些缺陷可以减小超结区载流子寿命，一定程度上降低了器件的关断损耗。
[0063]集电极材料采用应变SiGe材料，p+(SiGe)/n-(Si)异质结主要特点是禁带上移，即价带带阶远大于导带带阶，AEc=0.02eV, ΔEv=0.74xeV, x为p+(SiGe)层中Ge的含量。因而空穴的势垒比电子的势垒要高得多，通过势垒的电流主要是电子电流，空穴电流可以忽略不计，这就使得基区存储的载流子变少，器件的关断损耗变小。
[0064]背金采用Al/Ti/Ni/Ag，Al的比热容为0.88KJ/Kg.°C，在半导体技术常用金属中算比较大的，当Al层较厚，几十到几百微米时，Al层的热容会很大，这也使得整个芯片的热容增大，抗热冲击能力增强，能有效提高IGBT的短路耐量。
[0065]最后所应说明的是，以上【具体实施方式】仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种高压超结IGBT的制作方法，其特征在于；包括如下步骤: 第一步，分别在N型，P型衬底上刻蚀出沟槽； 第二步，分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄； 第三步，将硅片正面抛光，然后用酸液处理； 第四步，将处理过的两硅片精确对准后进行键合； 第五步，将键合后的硅片背面减薄去除N层，露出N，P间隔排布的形貌； 第六步，重复第三步，第四步，进行第二次键合； 第七步，进行正面减薄后，制作器件的正面； 第八步，将背面减薄，再在背面淀积P型应变SiGe层作为集电极层； 第九步，采用金属Al/Ti/Ni/Ag制作背面金属层。
2.根据权利要求1所述的制作方法，其特征在于:所述第三步中对硅片用酸液处理是先用H2O-H2SO4混合液和去离子水清洗，再用稀HF溶液浸泡，最后放入H2S04/H202混合液中处理使硅片表面形成一层亲水层。
3.根据权利要求2所述的制作方法，其特征在于:所述稀HF溶液浓度5%—15%，浸泡I—20min ;所述H2S04/H202的混合液中H2O2含量为5% — 20%，处理温度100°C—130°C。
4.根据权利要求1所述的制作方法，其特征在于:所述第四步中的键合是在温度1000°C — 1300°C条件下，在N2, O2或惰性气体保护的环境中，键合1_10小时。
5.根据权利要求1所述的制作方法，其特征在于:所述第六步根据实际电压等级需求重复第三步、第四步、第五步骤进行多次键合。
6.根据权利要求1所述的制作方法，其特征在于:所述第七步中的正面减薄是将正面的P型层减薄到厚度小于10um。
7.根据权利要求1所述的制作方法，其特征在于:所述第八步中的背面减薄是将背面的N型层减薄到厚度小于20um。
8.根据权利要求1所述的制作方法，其特征在于:所述第八步中的集电极层厚度15-55nm, Ge 含量 5%_30%。
9.根据权利要求8所述的制作方法，其特征在于:所述集电极层中的应变SiGe层能用Ge层替换。
10.根据权利要求1所述的制作方法，其特征在于:所述第九步中的背面金属层中的金属Al层厚度在0.1 — 10um。
【文档编号】H01L21/331GK103681321SQ201210345024
【公开日】2014年3月26日 申请日期:2012年9月17日 优先权日:2012年9月17日
【发明者】王波, 朱阳军, 卢烁今, 胡爱斌 申请人:中国科学院微电子研究所
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