半导体器件及其制造方法
半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件，包括：衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于：源漏区和栅极侧墙上具有多层结构的应力衬层，至少包括第一衬层、第二衬层、第三衬层。依照本发明的半导体器件及其制造方法，通过在两个衬层中插入高应力衬层，有效提高了器件的载流子迁移率，并且防止了应力材料中其它元素离子对于器件其他部件造成不良影响。
【专利说明】 半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有多个应力衬层的半导体器件及其制造方法。
【背景技术】
[0002]当器件物理栅极长度持续等比例缩减并且试图保持器件的良好性能时，载流子迁移率增强技术对于CMOS器件等比例缩小而言是至关重要的。应变硅技术通过增大载流子迁移率来有效提高了器件的开关速度。
[0003]单轴应变硅工艺应用于几乎所有的高性能逻辑技术中。其通过在器件结构上施加张应力氮化硅盖层而向沟道引入应力，以便增强NMOS载流子迁移率。类似地，在器件结构上施加压应力氮化硅盖层从而增强PMOS载流子迁移率。采用现有的工艺技术，对于NMOS而言可以在氮化硅薄膜内产生高达约1.4GPa的张应力，而对于PMOS而言则可以高达约
3.0GPa的压应力。因此，对于CMOS而言，通常需要通过选择性沉积以及刻蚀在NMOS区上形成张应力的氮化硅接触刻蚀停止层(CESL)而在PMOS区上形成压应力的氮化硅CESL。这不仅增加了工艺步骤的复杂度、时间成本，而且存在工艺均匀性的问题。
[0004]类金刚石无定形碳(DLC)是一种已知的存在高达IOGPa的非常高本征压应力的材料，其明显高于当前氮化硅的接触刻蚀停止层(CESL)所能提供的应力。此外，DLC的介电常数低于氮化硅，具有额外的优点。因此当前DLC用作应力提供层越来越普遍。
[0005]然而，DLC中含有的C可能会扩散到器件下层结构中，影响后期IC制造工艺的稳定性和设备的安全性，例如C可能会改变沟道、源漏区掺杂浓度引起器件性能的漂移，C可能在后期的刻蚀接触孔等过程中被刻蚀气体带入反应腔内而沉积。
[0006]总而言之，现有的单轴应变技术不够高效、安全，亟待改进。
【发明内容】
[0007]因此，本发明的目的在于克服上述困难，提供一种能高效、安全地增强沟道区载流子迁移率的半导体器件及其制造方法。
[0008]本发明提供了一种半导体器件，包括:衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于:源漏区和栅极侧墙上具有多层结构的应力衬层，至少包括第一衬层、第二衬层、第三衬层。
[0009]其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
[0010]其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
[0011]其中，第二衬层为氮化硅、DLC及其组合。
[0012]其中，第一衬层和/或第三衬层的厚度为I?IOnm,第二衬层的厚度为20?30nm。
[0013]其中，第二衬层的应力为4?lOGPa。
[0014]本发明还提供了一种半导体器件制造方法，包括:在衬底上形成栅极堆叠结构；在栅极堆叠结构两侧衬底中形成源漏区以及在栅极堆叠结构两侧的衬底上形成栅极侧墙；在源漏区和栅极侧墙上依次形成第一衬层、第二衬层、第三衬层，构成多层结构的应力衬层。
[0015]其中，通过LPCVD、PECVD、HDPCVD、MBE、ALD、磁控溅射、磁过滤脉冲阴极真空弧放电(FCVA)技术形成多层结构的应力衬层。
[0016]其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
[0017]其中，第二衬层为氮化硅、DLC及其组合。
[0018]其中，第一衬层和/或第三衬层的厚度为I?IOnm,第二衬层的厚度为20?30nm。
[0019]其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
[0020]其中，第二衬层的应力为4?lOGPa。
[0021]其中，栅极堆叠结构为假栅极堆叠结构，并且形成多层结构的应力衬层之后进一步包括步骤:在应力衬层上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成最终的栅极堆叠结构。
[0022]依照本发明的半导体器件及其制造方法，通过在两个衬层中插入高应力衬层，有效提高了器件的载流子迁移率，并且防止了应力材料对于器件其他部件造成不良影响。
【专利附图】
【附图说明】
[0023]以下参照附图来详细说明本发明的技术方案，其中:
[0024]图1至图11分别显示了依照本发明的半导体器件制作方法各步骤的剖面示意图。【具体实施方式】
[0025]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能高效、安全地增强沟道区载流子迁移率的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
[0026]首先，参照图1，形成基础结构，也即在衬底上形成伪栅极堆叠结构、在伪栅极堆叠结构两侧的衬底中形成源漏区、在伪栅极堆叠结构两侧的衬底上形成栅极侧墙。提供衬底1，衬底I可以是体S1、绝缘层上Si (SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge (GeOI)，也可以是S iGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器件例如为场效应晶体管(MOSFET)，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底I的材料。优选地，衬底I具有掺杂以形成阱区(未示出)，例如PMOS器件中η衬底中的P-阱区。在衬底I上通过LPCVD、PECVD, HDPCVD, RTO等常规工艺沉积形成衬垫层2，其材质包括氮化物(例如Si3N4或SiNx，其中X为I?2)、氧化物(例如SiO或SiO2)或氮氧化物(例如SiON)，并优选Si02。衬垫层2用于稍后刻蚀的停止层，以保护衬底1，其厚度依照刻蚀工艺需要而设定。随后在衬垫层2上通过LPCVD、PECVD, HDPCVD,MBE、ALD、蒸发、溅射等常规工艺沉积形成伪栅极层3，其材质包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等及其组合，用在后栅工艺中以便控制栅极形状。刻蚀衬垫层2与伪栅极层3，余下的堆叠结构构成伪栅极堆叠结构2/3。以伪栅极堆叠结构2/3为掩模，进行第一次源漏离子注入，在伪栅极堆叠结构两侧的衬底I中形成轻掺杂、浅Pn结的源漏扩展区4L(也即LDD结构)。随后在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极堆叠结构周围的衬底I上形成栅极侧墙5。栅极侧墙5的材质包括氮化物、氧化物、氮氧化物、DLC及其组合，其与衬垫层2和伪栅极层3材质均不同，便于选择性刻蚀。特别地，栅极侧墙5可以包括多层结构(未示出)，例如具有垂直部分以及水平部分的剖面为L形的第一栅极侧墙，以及位于第一栅极侧墙水平部分上的高应力的第二栅极侧墙，第二栅极侧墙的材质可包括SiN或类金刚石无定形碳(DLC)，应力优选大于2GPa。以栅极侧墙5为掩模，进行第二次源漏离子注入，在栅极侧墙5两侧的衬底I中形成重掺杂、深pn结的源漏重掺杂区4H。源漏扩展区4L与源漏重掺杂区4H共同构成MOSFET的源漏区4，其掺杂类型和浓度、深度依照MOSFET器件电学特性需要而定。
[0027]其次，参照图2，在整个器件上形成第一衬层。通过LPCVD、PECVD、HDPCVD、MBE、ALD等常规工艺，形成第一衬层6A，覆盖了源漏区4、栅极侧墙5以及伪栅极层3。第一衬层6A的材质可以是氧化硅、氮化硅、氮氧化硅及其组合。优选地，第一衬层6A的材质是氮化硅，并且更优选地具有应力，其绝对值例如大于lGPa。对于PMOS而言，第一衬层6A可以具有压应力，绝对值例如大于3GPa。此外，层6A也可以是不具有应力的氧化物衬垫层，仅用于阻挡、屏蔽稍后的DLC层中C的扩散。第一衬层6A的厚度例如是I?10nm。
[0028]参照图3，在第一衬层6A上形成第二衬层6B，其中第二衬层6B的应力高于第一衬层6A的应力。对于PMOS而言，通过PECVD、磁控溅射方法、磁过滤脉冲阴极真空弧放电(FCVA)技术，在第一衬层6A上形成DLC材质的第二衬层6B，其厚度例如是20?30nm。通过控制沉积工艺参数，使得应力层6B的压应力大于2GPa，并优选为4?lOGPa。该PMOS区域的DLC层6B可以对衬底沟道区施加足够大的应力以增强空穴的载流子迁移率，并且由于其下方层6A的阻挡，C的扩散不会影响沟道区性能。此外，层6B还可以是DLC与氮化硅的组合，或者是应力高于层6A/层6C的掺杂有其他元素的氮化硅(例如掺杂C、F、S、P等其他元素以便提高氮化硅应力)。
[0029]参照图4，在第二衬层6B上形成第三衬层6C。通过LPCVD、PECVD, HDPCVD, MBE、ALD等常规工艺，形成第三衬层6C。第三衬层6C的材质可以是氧化硅、氮化硅、氮氧化硅及其组合，并且优选地与第一衬层6A材质相同。例如，第三衬层6C的材质是氮化硅，并且更优选地具有应力，其绝对值例如大于lGPa。对于PMOS而言，第三衬层6C可以具有压应力，绝对值例如大于3GPa。此外，层6C也可以是不具有应力的氧化物衬垫层，仅用于阻挡、屏蔽DLC层6B中C等其他离子的扩散。第三衬层6C的厚度例如是I?10nm。
[0030]参照图5，在整个器件上形成层间介质层(ILD) 7，并且平坦化直至暴露第一衬层6A。通过旋涂、喷涂、丝网印刷、CVD沉积等常规工艺，形成低k材料的ILD7，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如二氧化硅、无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。采用回刻、CMP等技术平坦化ILD7、第三衬层6C、第二衬层6B等各层,直至暴露第一衬层6A。
[0031]参照图6，刻蚀暴露的第一衬层6A的一部分，在ILD7中形成第一开口 7A，露出假栅极层3。在本发明一个实施例中，ILD7是氧化娃材质,层6A是氮化娃材质,而下方的层3是多晶硅、非晶硅材质，各层材料不同因此刻蚀选择比较高。采用碳氟基等离子刻蚀、或者湿法腐蚀(热磷酸，或者强氧化剂与强酸的组合(例如硫酸+双氧水))，选择性去除暴露的第一衬层6A。
[0032]参照图7，去除假栅极堆叠结构，在ILD7中留下第二开口 7B，作为栅极沟槽。暴露衬底I。对于硅材质的假栅极层3而言，可以采用TMAH湿法腐蚀去除。对于其他材质的假栅极层3，可以采用碳氟基等离子体刻蚀。对于氧化硅材质的垫氧化层2，可以采用HF基湿法腐蚀液去除。
[0033]参照图8，在栅极沟槽7B中沉积栅极堆叠结构8。通过PECVD、HDPCVD、MOCVD、MBE、ALD等工艺，在栅极沟槽7B侧壁以及底部沉积较薄的栅极绝缘层8A，通常为氧化硅或者高k材料，其中高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如 Al2O3' Ta2O5' TiO2' Zn。、ZrO2, HfO2, Ce02、Y2O3' La2O3)、钙钛矿相氧化物(例如PbZrxTinO3 (PZT) ,BaxSr1^xTiO3 (BST))。在栅极绝缘层8A上通过PECVD、HDPCVD, MOCVD, MBE、ALD、蒸发、溅射等工艺形成栅极功函数调节层8B，其材质可以是T1、Ta、TiN, TaN, TiAl及其组合。在栅极功函数调节层8B上通过PECVD、HDPCVD, MOCVD, MBE、ALD、蒸发、溅射等工艺沉积盖层SC，其可以是氮化硅等绝缘材质以保护金属栅极，也可以是用作栅极电阻调节层的金属，所述金属包括Al、T1、Cu、Au、Mo、W及其组合。随后CMP平坦化各层直至暴露ILD7。
[0034]参照图9，在整个结构上沉积接触刻蚀停止层(CESL) 9，并刻蚀形成接触孔7C。通过PECVD等常规方法沉积氮化硅材质的CESL9，其可以具有应力，其厚度例如为10~50nm。通过常规的光刻/刻蚀技术，例如采用碳氟基气体的RIE干法刻蚀，依次刻蚀CESL9、ILD7、衬层6C/6B/6A，直至暴露衬底I中的源漏区4 (重掺杂区4H)，形成源漏接触孔7C。
[0035]参照图10，在接触孔7C中形成金属硅化物。在源漏接触孔7C中先沉积N1、Pt、Co,Ti等金属(未示出)及其组合，在450~850°C下退火，使得金属与衬底I中的Si反应形成相应的金属硅化物10，用于降低源漏接触电阻。随后通过湿法腐蚀来剥除未反应的金属。`
[0036]参照图11，在接触孔7C中形成接触塞11。例如先通过PECVD、蒸发、溅射等常规工艺形成阻挡层11A，其材质例如TiN、TaN，厚度例如I~7nm。在阻挡层IlA上通过蒸发、溅射等工艺形成金属接触层11B，其材质例如W、Cu、Al、T1、Mo及其组合。采用CMP或者回刻技术，平坦化层IlBUlA直至暴露CESL9或者ILD7。
[0037]最终形成的器件结构如图11所示，包括衬底上的栅极堆叠结构8、栅极堆叠结构8两侧衬底中的源漏区4、栅极堆叠结构8两侧衬底上的栅极侧墙5，其特征在于源漏区4和栅极侧墙5上具有多层结构的衬层6。其中对于PMOS而言,衬层6至少包括第一衬层6A、第二衬层6B、第三衬层6C，其中第二衬层6B的应力大于第一和/或第三衬层，第二衬层6B的材质优选为DLC，第一、第三衬层的材质为氧化硅、氮化硅、氮氧化硅及其组合。对其余各个部件及其材料、几何参数在制造方法中已详细描述，在此不再赘述。
[0038]依照本发明的半导体器件及其制造方法，通过在两个衬层中插入高应力衬层，有效提高了器件的载流子迁移率，并且防止了应力材料对于器件其他部件造成不良影响。
[0039]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构和/或工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件，包括:衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于:源漏区和栅极侧墙上具有多层结构的应力衬层，至少包括第一衬层、第二衬层、第三衬层。
2.如权利要求1的半导体器件，其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
3.如权利要求1的半导体器件，其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
4.如权利要求1的半导体器件，其中，第二衬层为氮化硅、DLC及其组合。
5.如权利要求1的半导体器件，其中，第一衬层和/或第三衬层的厚度为I?10nm，第二衬层的厚度为20?30nm。
6.如权利要求1的半导体器件，其中，第二衬层的应力为4?lOGPa。
7.一种半导体器件制造方法，包括: 在衬底上形成栅极堆叠结构； 在栅极堆叠结构两侧衬底中形成源漏区以及在栅极堆叠结构两侧的衬底上形成栅极侧墙； 在源漏区和栅极侧墙上依次形成第一衬层、第二衬层、第三衬层，构成多层结构的应力衬层。
8.如权利要求8的半导体器件制造方法，其中，通过LPCVD、PECVD,HDPCVD, MBE、ALD、磁控溅射、磁过滤脉冲阴极真空弧放电(FCVA)技术形成多层结构的应力衬层。
9.如权利要求8的半导体器件制造方法，其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
10.如权利要求8的半导体器件制造方法，其中，第二衬层为氮化硅、DLC及其组合。
11.如权利要求8的半导体器件制造方法，其中，第一衬层和/或第三衬层的厚度为I?IOnm,第二衬层的厚度为20?30nm。
12.如权利要求8的半导体器件制造方法，其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
13.如权利要求8的半导体器件制造方法，其中，第二衬层的应力为4?lOGPa。
14.如权利要求8的半导体器件制造方法，其中，栅极堆叠结构为假栅极堆叠结构，并且形成多层结构的应力衬层之后进一步包括步骤:在应力衬层上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成最终的栅极堆叠结构。
【文档编号】H01L29/78GK103681844SQ201210345742
【公开日】2014年3月26日 申请日期:2012年9月17日 优先权日:2012年9月17日
【发明者】王桂磊, 李俊峰, 赵超 申请人:中国科学院微电子研究所
【专利摘要】本发明公开了一种半导体器件，包括：衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于：源漏区和栅极侧墙上具有多层结构的应力衬层，至少包括第一衬层、第二衬层、第三衬层。依照本发明的半导体器件及其制造方法，通过在两个衬层中插入高应力衬层，有效提高了器件的载流子迁移率，并且防止了应力材料中其它元素离子对于器件其他部件造成不良影响。
【专利说明】 半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有多个应力衬层的半导体器件及其制造方法。
【背景技术】
[0002]当器件物理栅极长度持续等比例缩减并且试图保持器件的良好性能时，载流子迁移率增强技术对于CMOS器件等比例缩小而言是至关重要的。应变硅技术通过增大载流子迁移率来有效提高了器件的开关速度。
[0003]单轴应变硅工艺应用于几乎所有的高性能逻辑技术中。其通过在器件结构上施加张应力氮化硅盖层而向沟道引入应力，以便增强NMOS载流子迁移率。类似地，在器件结构上施加压应力氮化硅盖层从而增强PMOS载流子迁移率。采用现有的工艺技术，对于NMOS而言可以在氮化硅薄膜内产生高达约1.4GPa的张应力，而对于PMOS而言则可以高达约
3.0GPa的压应力。因此，对于CMOS而言，通常需要通过选择性沉积以及刻蚀在NMOS区上形成张应力的氮化硅接触刻蚀停止层(CESL)而在PMOS区上形成压应力的氮化硅CESL。这不仅增加了工艺步骤的复杂度、时间成本，而且存在工艺均匀性的问题。
[0004]类金刚石无定形碳(DLC)是一种已知的存在高达IOGPa的非常高本征压应力的材料，其明显高于当前氮化硅的接触刻蚀停止层(CESL)所能提供的应力。此外，DLC的介电常数低于氮化硅，具有额外的优点。因此当前DLC用作应力提供层越来越普遍。
[0005]然而，DLC中含有的C可能会扩散到器件下层结构中，影响后期IC制造工艺的稳定性和设备的安全性，例如C可能会改变沟道、源漏区掺杂浓度引起器件性能的漂移，C可能在后期的刻蚀接触孔等过程中被刻蚀气体带入反应腔内而沉积。
[0006]总而言之，现有的单轴应变技术不够高效、安全，亟待改进。
【发明内容】
[0007]因此，本发明的目的在于克服上述困难，提供一种能高效、安全地增强沟道区载流子迁移率的半导体器件及其制造方法。
[0008]本发明提供了一种半导体器件，包括:衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于:源漏区和栅极侧墙上具有多层结构的应力衬层，至少包括第一衬层、第二衬层、第三衬层。
[0009]其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
[0010]其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
[0011]其中，第二衬层为氮化硅、DLC及其组合。
[0012]其中，第一衬层和/或第三衬层的厚度为I?IOnm,第二衬层的厚度为20?30nm。
[0013]其中，第二衬层的应力为4?lOGPa。
[0014]本发明还提供了一种半导体器件制造方法，包括:在衬底上形成栅极堆叠结构；在栅极堆叠结构两侧衬底中形成源漏区以及在栅极堆叠结构两侧的衬底上形成栅极侧墙；在源漏区和栅极侧墙上依次形成第一衬层、第二衬层、第三衬层，构成多层结构的应力衬层。
[0015]其中，通过LPCVD、PECVD、HDPCVD、MBE、ALD、磁控溅射、磁过滤脉冲阴极真空弧放电(FCVA)技术形成多层结构的应力衬层。
[0016]其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
[0017]其中，第二衬层为氮化硅、DLC及其组合。
[0018]其中，第一衬层和/或第三衬层的厚度为I?IOnm,第二衬层的厚度为20?30nm。
[0019]其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
[0020]其中，第二衬层的应力为4?lOGPa。
[0021]其中，栅极堆叠结构为假栅极堆叠结构，并且形成多层结构的应力衬层之后进一步包括步骤:在应力衬层上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成最终的栅极堆叠结构。
[0022]依照本发明的半导体器件及其制造方法，通过在两个衬层中插入高应力衬层，有效提高了器件的载流子迁移率，并且防止了应力材料对于器件其他部件造成不良影响。
【专利附图】
【附图说明】
[0023]以下参照附图来详细说明本发明的技术方案，其中:
[0024]图1至图11分别显示了依照本发明的半导体器件制作方法各步骤的剖面示意图。【具体实施方式】
[0025]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能高效、安全地增强沟道区载流子迁移率的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
[0026]首先，参照图1，形成基础结构，也即在衬底上形成伪栅极堆叠结构、在伪栅极堆叠结构两侧的衬底中形成源漏区、在伪栅极堆叠结构两侧的衬底上形成栅极侧墙。提供衬底1，衬底I可以是体S1、绝缘层上Si (SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge (GeOI)，也可以是S iGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器件例如为场效应晶体管(MOSFET)，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底I的材料。优选地，衬底I具有掺杂以形成阱区(未示出)，例如PMOS器件中η衬底中的P-阱区。在衬底I上通过LPCVD、PECVD, HDPCVD, RTO等常规工艺沉积形成衬垫层2，其材质包括氮化物(例如Si3N4或SiNx，其中X为I?2)、氧化物(例如SiO或SiO2)或氮氧化物(例如SiON)，并优选Si02。衬垫层2用于稍后刻蚀的停止层，以保护衬底1，其厚度依照刻蚀工艺需要而设定。随后在衬垫层2上通过LPCVD、PECVD, HDPCVD,MBE、ALD、蒸发、溅射等常规工艺沉积形成伪栅极层3，其材质包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等及其组合，用在后栅工艺中以便控制栅极形状。刻蚀衬垫层2与伪栅极层3，余下的堆叠结构构成伪栅极堆叠结构2/3。以伪栅极堆叠结构2/3为掩模，进行第一次源漏离子注入，在伪栅极堆叠结构两侧的衬底I中形成轻掺杂、浅Pn结的源漏扩展区4L(也即LDD结构)。随后在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极堆叠结构周围的衬底I上形成栅极侧墙5。栅极侧墙5的材质包括氮化物、氧化物、氮氧化物、DLC及其组合，其与衬垫层2和伪栅极层3材质均不同，便于选择性刻蚀。特别地，栅极侧墙5可以包括多层结构(未示出)，例如具有垂直部分以及水平部分的剖面为L形的第一栅极侧墙，以及位于第一栅极侧墙水平部分上的高应力的第二栅极侧墙，第二栅极侧墙的材质可包括SiN或类金刚石无定形碳(DLC)，应力优选大于2GPa。以栅极侧墙5为掩模，进行第二次源漏离子注入，在栅极侧墙5两侧的衬底I中形成重掺杂、深pn结的源漏重掺杂区4H。源漏扩展区4L与源漏重掺杂区4H共同构成MOSFET的源漏区4，其掺杂类型和浓度、深度依照MOSFET器件电学特性需要而定。
[0027]其次，参照图2，在整个器件上形成第一衬层。通过LPCVD、PECVD、HDPCVD、MBE、ALD等常规工艺，形成第一衬层6A，覆盖了源漏区4、栅极侧墙5以及伪栅极层3。第一衬层6A的材质可以是氧化硅、氮化硅、氮氧化硅及其组合。优选地，第一衬层6A的材质是氮化硅，并且更优选地具有应力，其绝对值例如大于lGPa。对于PMOS而言，第一衬层6A可以具有压应力，绝对值例如大于3GPa。此外，层6A也可以是不具有应力的氧化物衬垫层，仅用于阻挡、屏蔽稍后的DLC层中C的扩散。第一衬层6A的厚度例如是I?10nm。
[0028]参照图3，在第一衬层6A上形成第二衬层6B，其中第二衬层6B的应力高于第一衬层6A的应力。对于PMOS而言，通过PECVD、磁控溅射方法、磁过滤脉冲阴极真空弧放电(FCVA)技术，在第一衬层6A上形成DLC材质的第二衬层6B，其厚度例如是20?30nm。通过控制沉积工艺参数，使得应力层6B的压应力大于2GPa，并优选为4?lOGPa。该PMOS区域的DLC层6B可以对衬底沟道区施加足够大的应力以增强空穴的载流子迁移率，并且由于其下方层6A的阻挡，C的扩散不会影响沟道区性能。此外，层6B还可以是DLC与氮化硅的组合，或者是应力高于层6A/层6C的掺杂有其他元素的氮化硅(例如掺杂C、F、S、P等其他元素以便提高氮化硅应力)。
[0029]参照图4，在第二衬层6B上形成第三衬层6C。通过LPCVD、PECVD, HDPCVD, MBE、ALD等常规工艺，形成第三衬层6C。第三衬层6C的材质可以是氧化硅、氮化硅、氮氧化硅及其组合，并且优选地与第一衬层6A材质相同。例如，第三衬层6C的材质是氮化硅，并且更优选地具有应力，其绝对值例如大于lGPa。对于PMOS而言，第三衬层6C可以具有压应力，绝对值例如大于3GPa。此外，层6C也可以是不具有应力的氧化物衬垫层，仅用于阻挡、屏蔽DLC层6B中C等其他离子的扩散。第三衬层6C的厚度例如是I?10nm。
[0030]参照图5，在整个器件上形成层间介质层(ILD) 7，并且平坦化直至暴露第一衬层6A。通过旋涂、喷涂、丝网印刷、CVD沉积等常规工艺，形成低k材料的ILD7，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如二氧化硅、无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。采用回刻、CMP等技术平坦化ILD7、第三衬层6C、第二衬层6B等各层,直至暴露第一衬层6A。
[0031]参照图6，刻蚀暴露的第一衬层6A的一部分，在ILD7中形成第一开口 7A，露出假栅极层3。在本发明一个实施例中，ILD7是氧化娃材质,层6A是氮化娃材质,而下方的层3是多晶硅、非晶硅材质，各层材料不同因此刻蚀选择比较高。采用碳氟基等离子刻蚀、或者湿法腐蚀(热磷酸，或者强氧化剂与强酸的组合(例如硫酸+双氧水))，选择性去除暴露的第一衬层6A。
[0032]参照图7，去除假栅极堆叠结构，在ILD7中留下第二开口 7B，作为栅极沟槽。暴露衬底I。对于硅材质的假栅极层3而言，可以采用TMAH湿法腐蚀去除。对于其他材质的假栅极层3，可以采用碳氟基等离子体刻蚀。对于氧化硅材质的垫氧化层2，可以采用HF基湿法腐蚀液去除。
[0033]参照图8，在栅极沟槽7B中沉积栅极堆叠结构8。通过PECVD、HDPCVD、MOCVD、MBE、ALD等工艺，在栅极沟槽7B侧壁以及底部沉积较薄的栅极绝缘层8A，通常为氧化硅或者高k材料，其中高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如 Al2O3' Ta2O5' TiO2' Zn。、ZrO2, HfO2, Ce02、Y2O3' La2O3)、钙钛矿相氧化物(例如PbZrxTinO3 (PZT) ,BaxSr1^xTiO3 (BST))。在栅极绝缘层8A上通过PECVD、HDPCVD, MOCVD, MBE、ALD、蒸发、溅射等工艺形成栅极功函数调节层8B，其材质可以是T1、Ta、TiN, TaN, TiAl及其组合。在栅极功函数调节层8B上通过PECVD、HDPCVD, MOCVD, MBE、ALD、蒸发、溅射等工艺沉积盖层SC，其可以是氮化硅等绝缘材质以保护金属栅极，也可以是用作栅极电阻调节层的金属，所述金属包括Al、T1、Cu、Au、Mo、W及其组合。随后CMP平坦化各层直至暴露ILD7。
[0034]参照图9，在整个结构上沉积接触刻蚀停止层(CESL) 9，并刻蚀形成接触孔7C。通过PECVD等常规方法沉积氮化硅材质的CESL9，其可以具有应力，其厚度例如为10~50nm。通过常规的光刻/刻蚀技术，例如采用碳氟基气体的RIE干法刻蚀，依次刻蚀CESL9、ILD7、衬层6C/6B/6A，直至暴露衬底I中的源漏区4 (重掺杂区4H)，形成源漏接触孔7C。
[0035]参照图10，在接触孔7C中形成金属硅化物。在源漏接触孔7C中先沉积N1、Pt、Co,Ti等金属(未示出)及其组合，在450~850°C下退火，使得金属与衬底I中的Si反应形成相应的金属硅化物10，用于降低源漏接触电阻。随后通过湿法腐蚀来剥除未反应的金属。`
[0036]参照图11，在接触孔7C中形成接触塞11。例如先通过PECVD、蒸发、溅射等常规工艺形成阻挡层11A，其材质例如TiN、TaN，厚度例如I~7nm。在阻挡层IlA上通过蒸发、溅射等工艺形成金属接触层11B，其材质例如W、Cu、Al、T1、Mo及其组合。采用CMP或者回刻技术，平坦化层IlBUlA直至暴露CESL9或者ILD7。
[0037]最终形成的器件结构如图11所示，包括衬底上的栅极堆叠结构8、栅极堆叠结构8两侧衬底中的源漏区4、栅极堆叠结构8两侧衬底上的栅极侧墙5，其特征在于源漏区4和栅极侧墙5上具有多层结构的衬层6。其中对于PMOS而言,衬层6至少包括第一衬层6A、第二衬层6B、第三衬层6C，其中第二衬层6B的应力大于第一和/或第三衬层，第二衬层6B的材质优选为DLC，第一、第三衬层的材质为氧化硅、氮化硅、氮氧化硅及其组合。对其余各个部件及其材料、几何参数在制造方法中已详细描述，在此不再赘述。
[0038]依照本发明的半导体器件及其制造方法，通过在两个衬层中插入高应力衬层，有效提高了器件的载流子迁移率，并且防止了应力材料对于器件其他部件造成不良影响。
[0039]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构和/或工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件，包括:衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于:源漏区和栅极侧墙上具有多层结构的应力衬层，至少包括第一衬层、第二衬层、第三衬层。
2.如权利要求1的半导体器件，其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
3.如权利要求1的半导体器件，其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
4.如权利要求1的半导体器件，其中，第二衬层为氮化硅、DLC及其组合。
5.如权利要求1的半导体器件，其中，第一衬层和/或第三衬层的厚度为I?10nm，第二衬层的厚度为20?30nm。
6.如权利要求1的半导体器件，其中，第二衬层的应力为4?lOGPa。
7.一种半导体器件制造方法，包括: 在衬底上形成栅极堆叠结构； 在栅极堆叠结构两侧衬底中形成源漏区以及在栅极堆叠结构两侧的衬底上形成栅极侧墙； 在源漏区和栅极侧墙上依次形成第一衬层、第二衬层、第三衬层，构成多层结构的应力衬层。
8.如权利要求8的半导体器件制造方法，其中，通过LPCVD、PECVD,HDPCVD, MBE、ALD、磁控溅射、磁过滤脉冲阴极真空弧放电(FCVA)技术形成多层结构的应力衬层。
9.如权利要求8的半导体器件制造方法，其中，第一衬层和/或第三衬层为氧化硅、氮化硅、氮氧化硅及其组合。
10.如权利要求8的半导体器件制造方法，其中，第二衬层为氮化硅、DLC及其组合。
11.如权利要求8的半导体器件制造方法，其中，第一衬层和/或第三衬层的厚度为I?IOnm,第二衬层的厚度为20?30nm。
12.如权利要求8的半导体器件制造方法，其中，对于PMOS而言，第二衬层的应力大于第一和/或第三衬层。
13.如权利要求8的半导体器件制造方法，其中，第二衬层的应力为4?lOGPa。
14.如权利要求8的半导体器件制造方法，其中，栅极堆叠结构为假栅极堆叠结构，并且形成多层结构的应力衬层之后进一步包括步骤:在应力衬层上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成最终的栅极堆叠结构。
【文档编号】H01L29/78GK103681844SQ201210345742
【公开日】2014年3月26日 申请日期:2012年9月17日 优先权日:2012年9月17日
【发明者】王桂磊, 李俊峰, 赵超 申请人:中国科学院微电子研究所
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