制作掩埋pn结势垒肖特基二极管的方法
制作掩埋pn结势垒肖特基二极管的方法
【专利摘要】本发明公开一种制作掩埋PN结势垒肖特基二极管的方法，该方法通过在原有的基础硅外延层的上方增设一层新的附加硅外延层，这样有多个掩埋体掩埋在新的外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利说明】制作掩埋PN结势垒肖特基二极管的方法
【技术领域】
[0001]本发明设计半导体领域，具体涉及制作掩埋PN结势垒肖特基二极管的方法。
【背景技术】
[0002]传统的肖特基二极管(Schottky diode)的结构如图a所示,其中肖特基势鱼(图a中的“A”区域)为位于表层金属与硅外延层之间形成的一个肖特基势垒介面。此介面在正向电压时可以导通大正向电流；而在反向电压的情况下阻止电流流通，只有少量的反向漏电发生。当反向偏压加大，反向漏电会随着加大，这是肖特基势垒的自然物理特性。
[0003]为了克服此反向漏电随着反向电压增加而增大的问题，而设计出的一种结势垒肖特基二极管(Junction Barrier Schottky Diode),其结构如图b所示。该结势鱼肖特基二极管在传统肖特基二极管的肖特基势垒介面中加入多个隔离的“P”型小区域，这些“P”型区域与“N”型的外延区形成多个PN结。当反向偏压加大时，这些PN结在肖特基势垒介面下形成一层空泛层，此空泛层的厚度会随着反向电压增加而扩大，因而减小了反向电压的电场对肖特基势垒介面的影响，达到反向漏电会大幅度降低的目的。然而这种结构的结势垒肖特基二极管所存在的缺点是:由于加入的“P”型区域占用了一部分原有肖特基势垒介面的面积(图b中“B”所示)；所以在正向电压的情况下，可以导通电流的面积变小，所以正向电流也会相对的减小，因而降低了正向导通电流的功能及效率。显然，肖特基二极管的正向导通特性与反向漏电特性是一对矛盾。为了比较好的解决上述问题，要使二极管既有大的正向导通电流和小的正向导通电压，又不会有大的反向漏电流，因此需要进一步改进。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种制作掩埋PN结势垒肖特基二极管的方法，其能够生产出一种兼具传统肖特基二极管和结势垒肖特基二极管两者优势的掩埋PN结势垒肖特基二极管。
[0005]为解决上述问题，本发明是通过以下方案实现的:
[0006]一种制作掩埋PN结势垒肖特基二极管的方法，包括如下步骤:
[0007]( I)在硅片衬底上覆盖一层基础硅外延层；
[0008](2)在基础娃外延层的上方先成长一层薄的基础氧化娃层；
[0009](3)在基础氧化硅层的上表面刻蚀出多个块状的凹槽；
[0010](4)将杂质离子注入到上述块状的凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成多个块状的掩埋体；
[0011](5)将基础硅外延层上方的薄的基础氧化硅层清除后，再在基础硅外延层的上方成长一层附加娃外延层；
[0012](6)在附加硅外延层上再成长一层厚的氧化硅层；
[0013](7)在厚的氧化硅层的中部刻蚀出一个凹窗；
[0014](8)在附加娃外延层的上方和凹窗内沉积一层由一种或多种金属混合而成的金属表层，并对其进行烧结或快速热处理，以形成金属与硅结合的肖特基势垒介面；
[0015](9)在肖特基势垒介面上沉积一层厚的表层金属层，再用光刻及蚀刻方法把表层金属层进行区隔或独立；
[0016](10)把硅片衬底减薄，并在硅片衬底的下方镀上背面金属层。
[0017]作为上述方法的改进，所述步骤(3)还需要在基础氧化硅层的上表面刻蚀出一个环形的基础凹槽，该环形的基础凹槽位于基础氧化硅层的上表面边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧；此时，所述步骤(4)的杂质离子同样需要注入到上述环形的基础凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成一个环形的基础终止环。
[0018]作为上述方法的进一步改进，所述步骤(5)之后和(6)之前还包括一附加终止环生产步骤，即
[0019]首先，在附加硅外延层上成长一层薄的附加氧化硅层；
[0020]然后，在附加氧化硅层的上表面刻蚀出一个环形的附加凹槽，该环形的附加凹槽位于附加氧化硅层的上表面边沿处；
[0021]接着，将杂质离子注 入到上述环形的附加凹槽内，并活化或扩散注入的杂质离子，以在附加硅外延层上形成一个环形的附加终止环；
[0022]最后，将附加硅外延层上方的薄的附加氧化硅层清除。
[0023]上述方法中，所述附加终止环位于基础终止环的正上方，且两者的位置上下对应。
[0024]与现有技术相比，本发明所生产出的掩埋PN结势垒肖特基二极管，能够在原有的基础娃外延层的上方增设一层新的附加娃外延层，这样有多个掩埋体掩埋在新的外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利附图】
【附图说明】
[0025]图a为传统的肖特基二极管的结构示意图；
[0026]图b为结势鱼肖特基二极管的结构不意图；
[0027]图1~7为实施方法一中各步骤所得晶体示意图；
[0028]图1~4及8~11为实施方法二中各步骤所得晶体示意图；
[0029]图12为实施方法二最终所得晶体不意图；
[0030]图13为实施方法四最终所得晶体示意图。
【具体实施方式】
[0031]实施方法一:
[0032]一种制作掩埋PN结势垒肖特基二极管的方法，包括如下步骤:
[0033](I)在N+型的硅片衬底上覆盖一层N-型的基础硅外延层。参见图1。
[0034](2)在基础硅外延层的上方先成长一层薄的基础氧化硅层。在本实施方法中，该薄的基础氧化硅层的厚度为300埃(A° )。[0035](3)首先使用光刻方法在基础氧化硅层的上表面构造出多个块状的凹槽和一个环形的基础凹槽。上述环形的基础凹槽位于基础氧化硅层的边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧。然后利用湿法或干法蚀刻，把块状的凹槽和环形的基础凹槽内的薄的基础氧化硅层清除。用离子注入方法将P型的硼离子或硼的化合物离子注入到上述块状的没有氧化硅的凹槽和环形的没有氧化硅的基础凹槽环内。最后再把剩余光胶清除。参见图2。
[0036](4)用炉管烧结或快速热处理方法活化或扩散注入的硼或硼的化合物离子，此时，基础硅外延层的上部形成多个呈块状的P型的掩埋体以及一个呈环形的P型的基础终止环。上述多个掩埋体相互独立并圈设在基础终止环内侧。参见图3。
[0037](5)将基础硅外延层上方的薄的基础氧化硅层清除后，再基础硅外延层的上方成长一层新的N-型的附加硅外延层。参见图4。
[0038](6)用炉管烧结或化学气相沉积方法在附加硅外延层上成长一层厚的氧化硅层。在本实施方法中，厚的氧化硅层的厚度为I Pm。参见图5。
[0039](7)用光刻方法在厚的氧化硅层的中部构造出一个凹窗。并利用湿法或干法蚀刻，把凹窗内的厚的氧化硅层清除后，再把光胶清除。其中厚的氧化硅层的剩余部分形成氧化娃外环层。参见图6。
[0040](8)用蒸镀或溅镀方法在附加外延层的上方和凹窗处沉积一层由特定的一种或多种金属混合而成的金属表层，并用炉管烧结或快速热处理方法对其进行处理，以形成金属与硅结合的肖特基势垒介面。
[0041](9)用蒸镀或溅镀方法在肖特基势垒介面上沉积一层厚的阳极的表面金属层，再用光刻及蚀刻方法把面金属层进行区隔或独立。在本实施方法中，所述表面金属层的厚度约为5iim。参见图7。
[0042]( 10)把硅片衬底减薄，并在硅片衬底的下方镀上阴极的背面金属层，以配合后续器件在封装流程上的规范。
[0043]采用上述方法所得到的一种掩埋PN结势垒肖特基二极管，其主要由背面金属层、衬底基片、基础硅外延层、掩埋体、基础终止环、附加硅外延层、肖特基势垒、氧化硅外环层和表面金属层组成。背面金属层置于衬底基片的下方。基础硅外延层覆盖于衬底基片上方。多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部。所述掩埋体呈块状。这些块状的掩埋体可以随意分布在基础硅外延层的上部、但最好呈矩阵阵列、环形阵列、或其他规则形式分布掩埋。掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种。如在本实施例中，掩埋体为P型半导体，基础硅外延层为N型半导体。这些掩埋体与基础硅外延层形成多个PN结。环形的基础终止环掩埋在基础硅外延层的上部，该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧。基础终止环与基础硅外延层互为异型半导体，基础终止环与基础娃外延层之间形成PN结。附加娃外延层设置在基础娃外延层的上方。该附加娃外延层与基础娃外延层为同型半导体，即基础娃外延层与附加娃外延层同为N型半导体或同为P型半导体。如本实施例中，所述附加硅外延层为N型半导体。肖特基势垒位于氧化硅外环层内侧的附加硅外延层之上。表面金属层置于肖特基势垒和氧化硅外环层之上。所述背面金属层为阴极金属层，表面金属层为阳极金属层。[0044]实施方法二:
[0045]一种制作掩埋PN结势垒肖特基二极管的方法，包括如下步骤:
[0046](I)在N+型的硅片衬底上覆盖一层N-型的基础硅外延层。参见图1。
[0047](2)在基础娃外延层的上方先成长一层薄的基础氧化娃层。在本实施方法中，该薄的基础氧化硅层的厚度为300埃(A° )。
[0048](3)首先使用光刻方法在基础氧化硅层的上表面构造出多个块状的凹槽和一个环形的基础凹槽。上述环形的基础凹槽位于基础氧化硅层的边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧。然后利用湿法或干法蚀刻，把块状的凹槽和环形的基础凹槽内的薄的基础氧化硅层清除。用离子注入方法将P型的硼离子或硼的化合物离子注入到上述块状的没有氧化硅的凹槽和环形的没有氧化硅的基础凹槽环内。最后再把剩余光胶清除。参见图2。
[0049](4)用炉管烧结或快速热处理方法活化或扩散注入的硼或硼的化合物离子，此时，基础硅外延层的上部形成多个呈块状的P型的掩埋体以及一个呈环形的P型的基础终止环。上述多个掩埋体相互独立并圈设在基础终止环内侧。参见图3。
[0050](5)将基础硅外延层上方的薄的基础氧化硅层清除后，再基础硅外延层的上方成长一层新的N-型的附加硅外延层。参见图4。
[0051](6)首先在附加硅外延层上成长一层薄的附加氧化硅层。在本实施方法中，该薄的附加氧化硅层的厚度为300埃(A° )。然后用光刻法在附加氧化硅层的上表面构造出一个环形的附加凹槽，该环形的附加凹槽位于附加氧化硅层的边沿处。环形的附加凹槽位于环形的基础凹槽的正上方，其两者的位置上下相对应。再利用湿法或干法蚀刻，把环形的凹槽内的薄的附加氧化硅清除。并把光胶清除。接着将杂质离子注入到上述环形的凹槽内，参见图8。
[0052](7)活化或扩散注入的杂质离子，以在附加硅外延层上形成一个环形的附加终止环。该附加终止环位于基础终止环的正上方，其两者的位置上下相对应。最后将附加硅外延层上方的薄的附加氧化硅层清除。用炉管烧结或化学气相沉积方法在附加硅外延层上成长一层厚的氧化硅层。在本实施方法中，厚的氧化硅层的厚度为lum。参见图9。
[0053](8)用光刻方法在厚的氧化硅层的中部构造出一个凹窗。并利用湿法或干法蚀刻，把凹窗内的厚的氧化硅层清除后，再把光胶清除。其中厚的氧化硅层的剩余部分形成氧化娃外环层。参见图10。
[0054](9)用蒸镀或溅镀方法在附加外延层的上方和凹窗处沉积一层由特定的一种或多种金属混合而成的金属表层，并用炉管烧结或速热处理方法对其进行处理，以形成金属与硅结合的肖特基势垒介面。
[0055]( 10 )用蒸镀或溅镀方法在肖特基势垒介面上沉积一层厚的阳极的表面金属层，再用光刻及蚀刻方法把面金属层进行区隔或独立。在本实施方法中，所述表面金属层的厚度约为5iim。参见图11。
[0056](11)把硅片衬底减薄，并在硅片衬底的下方镀上阴极的背面金属层，以配合后续器件在封装流程上的规范。
[0057]采用上述方法所得到的一种掩埋PN结势垒肖特基二极管，其主要由背面金属层、衬底基片、基础硅外延层、掩埋体、基础终止环、附加硅外延层、附加终止环、肖特基势垒、氧化硅外环层和表面金属层组成。背面金属层置于衬底基片的下方。基础硅外延层覆盖于衬底基片上方。多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部。所述掩埋体呈块状。这些块状的掩埋体可以随意分布在基础硅外延层的上部、但最好呈矩阵阵列、环形阵列、或其他规则形式分布掩埋。掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种。如在本实施例中，掩埋体为P型半导体，基础娃外延层为N型半导体。这些掩埋体与基础娃外延层形成多个PN结。环形的基础终止环掩埋在基础硅外延层的上部，该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧。基础终止环与基础硅外延层互为异型半导体，基础终止环与基础娃外延层之间形成PN结。附加娃外延层设置在基础娃外延层的上方。该附加娃外延层与基础娃外延层为同型半导体，即基础娃外延层与附加娃外延层同为N型半导体或同为P型半导体。如本实施例中，所述附加硅外延层为N型半导体。环形的氧化硅外环层位于附加硅外延层的上表面边沿。在本实施例中，氧化硅外环层的材质为二氧化硅。环形的附加终止环掩埋在附加硅外延层的内部。该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。肖特基势垒位于氧化硅外环层内侧的附加硅外延层之上。表面金属层置于肖特基势垒和氧化硅外环层之上。所述背面金属层为阴极金属层，表面金属层为阳极金属层。
[0058]实施方式三:
[0059]本实施方式三与实施方法一的各个步骤大体相同，其区别仅是将N型及P型互换，获得的掩埋PN结势垒肖特基二极管以P+型的硅片衬底，P-型的基础硅外延层和附加硅外延层，N型的掩埋体和基础终止环。此时注入块状的凹槽和环形的基础凹槽内的杂质离子均为磷离子或砷离子。参见图12。
[0060]实施方式四:
[0061 ] 本实施方式四与实施方法二的各个步骤大体相同，其区别仅是将N型及P型互换，获得的掩埋PN结势垒肖特基二极管以P+型的硅片衬底，P-型的基础硅外延层和附加硅外延层，N型的掩埋体、基础终止环和附加终止环。此时注入块状的凹槽、环形的基础凹槽和环形的附加凹槽内的杂质离子均为磷离子或砷离子。参见图13。
【权利要求】
1.一种制作掩埋PN结势垒肖特基二极管的方法，其特征是包括如下步骤: (1)在硅片衬底上覆盖一层基础硅外延层； (2)在基础娃外延层的上方先成长一层薄的基础氧化娃层； (3)在基础氧化硅层的上表面刻蚀出多个块状的凹槽； (4)将杂质离子注入到上述块状的凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成多个块状的掩埋体； (5)将基础硅外延层上方的薄的基础氧化硅层清除后，再在基础硅外延层的上方成长一层附加娃外延层； (6)在附加娃外延层上再成长一层厚的氧化娃层； (7)在厚的氧化硅层的中部刻蚀出一个凹窗； (8)在附加娃外延层的上方和凹窗内沉积一层由一种或多种金属混合而成的金属表层，并对其进行烧结或快速热处理，以形成金属与硅结合的肖特基势垒介面； (9)在肖特基势垒介面上沉积一层厚的表层金属层，再用光刻及蚀刻方法把表层金属层进行区隔或独立； (10)把娃片衬底减薄，并在娃片衬底的下方镀上背面金属层。
2.根据权利要求1所述的一种制作掩埋PN结势垒肖特基二极管的方法，其特征是，所述步骤(3)还需要在基础氧化硅层的上表面刻蚀出一个环形的基础凹槽，该环形的基础凹槽位于基础氧化硅层的上表面边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧；此时，所述步骤(4)的杂质离子同样需要注入到上述环形的基础凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成一个环形的基础终止环。
3.根据权利要求2所述的一种制作掩埋PN结势垒肖特基二极管的方法，其特征是，所述步骤(5)之后和(6)之前还包括一附加终止环生产步骤，即 首先，在附加硅外延层上成长一层薄的附加氧化硅层； 然后，在附加氧化硅层的上表面刻蚀出一个环形的附加凹槽，该环形的附加凹槽位于附加氧化硅层的上表面边沿处； 接着，将杂质离子注入到上述环形的附加凹槽内，并活化或扩散注入的杂质离子，以在附加硅外延层上形成一个环形的附加终止环； 最后，将附加硅外延层上方的薄的附加氧化硅层清除。
4.根据权利要求3所述的一种制作掩埋PN结势垒肖特基二极管的方法，其特征是，所述附加终止环位于基础终止环的正上方，且两者的位置上下对应。
【文档编号】H01L21/329GK103681317SQ201210345795
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】关仕汉, 李勇昌, 彭顺刚, 邹锋, 王常毅 申请人:桂林斯壮微电子有限责任公司
【专利摘要】本发明公开一种制作掩埋PN结势垒肖特基二极管的方法，该方法通过在原有的基础硅外延层的上方增设一层新的附加硅外延层，这样有多个掩埋体掩埋在新的外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利说明】制作掩埋PN结势垒肖特基二极管的方法
【技术领域】
[0001]本发明设计半导体领域，具体涉及制作掩埋PN结势垒肖特基二极管的方法。
【背景技术】
[0002]传统的肖特基二极管(Schottky diode)的结构如图a所示,其中肖特基势鱼(图a中的“A”区域)为位于表层金属与硅外延层之间形成的一个肖特基势垒介面。此介面在正向电压时可以导通大正向电流；而在反向电压的情况下阻止电流流通，只有少量的反向漏电发生。当反向偏压加大，反向漏电会随着加大，这是肖特基势垒的自然物理特性。
[0003]为了克服此反向漏电随着反向电压增加而增大的问题，而设计出的一种结势垒肖特基二极管(Junction Barrier Schottky Diode),其结构如图b所示。该结势鱼肖特基二极管在传统肖特基二极管的肖特基势垒介面中加入多个隔离的“P”型小区域，这些“P”型区域与“N”型的外延区形成多个PN结。当反向偏压加大时，这些PN结在肖特基势垒介面下形成一层空泛层，此空泛层的厚度会随着反向电压增加而扩大，因而减小了反向电压的电场对肖特基势垒介面的影响，达到反向漏电会大幅度降低的目的。然而这种结构的结势垒肖特基二极管所存在的缺点是:由于加入的“P”型区域占用了一部分原有肖特基势垒介面的面积(图b中“B”所示)；所以在正向电压的情况下，可以导通电流的面积变小，所以正向电流也会相对的减小，因而降低了正向导通电流的功能及效率。显然，肖特基二极管的正向导通特性与反向漏电特性是一对矛盾。为了比较好的解决上述问题，要使二极管既有大的正向导通电流和小的正向导通电压，又不会有大的反向漏电流，因此需要进一步改进。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种制作掩埋PN结势垒肖特基二极管的方法，其能够生产出一种兼具传统肖特基二极管和结势垒肖特基二极管两者优势的掩埋PN结势垒肖特基二极管。
[0005]为解决上述问题，本发明是通过以下方案实现的:
[0006]一种制作掩埋PN结势垒肖特基二极管的方法，包括如下步骤:
[0007]( I)在硅片衬底上覆盖一层基础硅外延层；
[0008](2)在基础娃外延层的上方先成长一层薄的基础氧化娃层；
[0009](3)在基础氧化硅层的上表面刻蚀出多个块状的凹槽；
[0010](4)将杂质离子注入到上述块状的凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成多个块状的掩埋体；
[0011](5)将基础硅外延层上方的薄的基础氧化硅层清除后，再在基础硅外延层的上方成长一层附加娃外延层；
[0012](6)在附加硅外延层上再成长一层厚的氧化硅层；
[0013](7)在厚的氧化硅层的中部刻蚀出一个凹窗；
[0014](8)在附加娃外延层的上方和凹窗内沉积一层由一种或多种金属混合而成的金属表层，并对其进行烧结或快速热处理，以形成金属与硅结合的肖特基势垒介面；
[0015](9)在肖特基势垒介面上沉积一层厚的表层金属层，再用光刻及蚀刻方法把表层金属层进行区隔或独立；
[0016](10)把硅片衬底减薄，并在硅片衬底的下方镀上背面金属层。
[0017]作为上述方法的改进，所述步骤(3)还需要在基础氧化硅层的上表面刻蚀出一个环形的基础凹槽，该环形的基础凹槽位于基础氧化硅层的上表面边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧；此时，所述步骤(4)的杂质离子同样需要注入到上述环形的基础凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成一个环形的基础终止环。
[0018]作为上述方法的进一步改进，所述步骤(5)之后和(6)之前还包括一附加终止环生产步骤，即
[0019]首先，在附加硅外延层上成长一层薄的附加氧化硅层；
[0020]然后，在附加氧化硅层的上表面刻蚀出一个环形的附加凹槽，该环形的附加凹槽位于附加氧化硅层的上表面边沿处；
[0021]接着，将杂质离子注 入到上述环形的附加凹槽内，并活化或扩散注入的杂质离子，以在附加硅外延层上形成一个环形的附加终止环；
[0022]最后，将附加硅外延层上方的薄的附加氧化硅层清除。
[0023]上述方法中，所述附加终止环位于基础终止环的正上方，且两者的位置上下对应。
[0024]与现有技术相比，本发明所生产出的掩埋PN结势垒肖特基二极管，能够在原有的基础娃外延层的上方增设一层新的附加娃外延层，这样有多个掩埋体掩埋在新的外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利附图】
【附图说明】
[0025]图a为传统的肖特基二极管的结构示意图；
[0026]图b为结势鱼肖特基二极管的结构不意图；
[0027]图1~7为实施方法一中各步骤所得晶体示意图；
[0028]图1~4及8~11为实施方法二中各步骤所得晶体示意图；
[0029]图12为实施方法二最终所得晶体不意图；
[0030]图13为实施方法四最终所得晶体示意图。
【具体实施方式】
[0031]实施方法一:
[0032]一种制作掩埋PN结势垒肖特基二极管的方法，包括如下步骤:
[0033](I)在N+型的硅片衬底上覆盖一层N-型的基础硅外延层。参见图1。
[0034](2)在基础硅外延层的上方先成长一层薄的基础氧化硅层。在本实施方法中，该薄的基础氧化硅层的厚度为300埃(A° )。[0035](3)首先使用光刻方法在基础氧化硅层的上表面构造出多个块状的凹槽和一个环形的基础凹槽。上述环形的基础凹槽位于基础氧化硅层的边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧。然后利用湿法或干法蚀刻，把块状的凹槽和环形的基础凹槽内的薄的基础氧化硅层清除。用离子注入方法将P型的硼离子或硼的化合物离子注入到上述块状的没有氧化硅的凹槽和环形的没有氧化硅的基础凹槽环内。最后再把剩余光胶清除。参见图2。
[0036](4)用炉管烧结或快速热处理方法活化或扩散注入的硼或硼的化合物离子，此时，基础硅外延层的上部形成多个呈块状的P型的掩埋体以及一个呈环形的P型的基础终止环。上述多个掩埋体相互独立并圈设在基础终止环内侧。参见图3。
[0037](5)将基础硅外延层上方的薄的基础氧化硅层清除后，再基础硅外延层的上方成长一层新的N-型的附加硅外延层。参见图4。
[0038](6)用炉管烧结或化学气相沉积方法在附加硅外延层上成长一层厚的氧化硅层。在本实施方法中，厚的氧化硅层的厚度为I Pm。参见图5。
[0039](7)用光刻方法在厚的氧化硅层的中部构造出一个凹窗。并利用湿法或干法蚀刻，把凹窗内的厚的氧化硅层清除后，再把光胶清除。其中厚的氧化硅层的剩余部分形成氧化娃外环层。参见图6。
[0040](8)用蒸镀或溅镀方法在附加外延层的上方和凹窗处沉积一层由特定的一种或多种金属混合而成的金属表层，并用炉管烧结或快速热处理方法对其进行处理，以形成金属与硅结合的肖特基势垒介面。
[0041](9)用蒸镀或溅镀方法在肖特基势垒介面上沉积一层厚的阳极的表面金属层，再用光刻及蚀刻方法把面金属层进行区隔或独立。在本实施方法中，所述表面金属层的厚度约为5iim。参见图7。
[0042]( 10)把硅片衬底减薄，并在硅片衬底的下方镀上阴极的背面金属层，以配合后续器件在封装流程上的规范。
[0043]采用上述方法所得到的一种掩埋PN结势垒肖特基二极管，其主要由背面金属层、衬底基片、基础硅外延层、掩埋体、基础终止环、附加硅外延层、肖特基势垒、氧化硅外环层和表面金属层组成。背面金属层置于衬底基片的下方。基础硅外延层覆盖于衬底基片上方。多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部。所述掩埋体呈块状。这些块状的掩埋体可以随意分布在基础硅外延层的上部、但最好呈矩阵阵列、环形阵列、或其他规则形式分布掩埋。掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种。如在本实施例中，掩埋体为P型半导体，基础硅外延层为N型半导体。这些掩埋体与基础硅外延层形成多个PN结。环形的基础终止环掩埋在基础硅外延层的上部，该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧。基础终止环与基础硅外延层互为异型半导体，基础终止环与基础娃外延层之间形成PN结。附加娃外延层设置在基础娃外延层的上方。该附加娃外延层与基础娃外延层为同型半导体，即基础娃外延层与附加娃外延层同为N型半导体或同为P型半导体。如本实施例中，所述附加硅外延层为N型半导体。肖特基势垒位于氧化硅外环层内侧的附加硅外延层之上。表面金属层置于肖特基势垒和氧化硅外环层之上。所述背面金属层为阴极金属层，表面金属层为阳极金属层。[0044]实施方法二:
[0045]一种制作掩埋PN结势垒肖特基二极管的方法，包括如下步骤:
[0046](I)在N+型的硅片衬底上覆盖一层N-型的基础硅外延层。参见图1。
[0047](2)在基础娃外延层的上方先成长一层薄的基础氧化娃层。在本实施方法中，该薄的基础氧化硅层的厚度为300埃(A° )。
[0048](3)首先使用光刻方法在基础氧化硅层的上表面构造出多个块状的凹槽和一个环形的基础凹槽。上述环形的基础凹槽位于基础氧化硅层的边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧。然后利用湿法或干法蚀刻，把块状的凹槽和环形的基础凹槽内的薄的基础氧化硅层清除。用离子注入方法将P型的硼离子或硼的化合物离子注入到上述块状的没有氧化硅的凹槽和环形的没有氧化硅的基础凹槽环内。最后再把剩余光胶清除。参见图2。
[0049](4)用炉管烧结或快速热处理方法活化或扩散注入的硼或硼的化合物离子，此时，基础硅外延层的上部形成多个呈块状的P型的掩埋体以及一个呈环形的P型的基础终止环。上述多个掩埋体相互独立并圈设在基础终止环内侧。参见图3。
[0050](5)将基础硅外延层上方的薄的基础氧化硅层清除后，再基础硅外延层的上方成长一层新的N-型的附加硅外延层。参见图4。
[0051](6)首先在附加硅外延层上成长一层薄的附加氧化硅层。在本实施方法中，该薄的附加氧化硅层的厚度为300埃(A° )。然后用光刻法在附加氧化硅层的上表面构造出一个环形的附加凹槽，该环形的附加凹槽位于附加氧化硅层的边沿处。环形的附加凹槽位于环形的基础凹槽的正上方，其两者的位置上下相对应。再利用湿法或干法蚀刻，把环形的凹槽内的薄的附加氧化硅清除。并把光胶清除。接着将杂质离子注入到上述环形的凹槽内，参见图8。
[0052](7)活化或扩散注入的杂质离子，以在附加硅外延层上形成一个环形的附加终止环。该附加终止环位于基础终止环的正上方，其两者的位置上下相对应。最后将附加硅外延层上方的薄的附加氧化硅层清除。用炉管烧结或化学气相沉积方法在附加硅外延层上成长一层厚的氧化硅层。在本实施方法中，厚的氧化硅层的厚度为lum。参见图9。
[0053](8)用光刻方法在厚的氧化硅层的中部构造出一个凹窗。并利用湿法或干法蚀刻，把凹窗内的厚的氧化硅层清除后，再把光胶清除。其中厚的氧化硅层的剩余部分形成氧化娃外环层。参见图10。
[0054](9)用蒸镀或溅镀方法在附加外延层的上方和凹窗处沉积一层由特定的一种或多种金属混合而成的金属表层，并用炉管烧结或速热处理方法对其进行处理，以形成金属与硅结合的肖特基势垒介面。
[0055]( 10 )用蒸镀或溅镀方法在肖特基势垒介面上沉积一层厚的阳极的表面金属层，再用光刻及蚀刻方法把面金属层进行区隔或独立。在本实施方法中，所述表面金属层的厚度约为5iim。参见图11。
[0056](11)把硅片衬底减薄，并在硅片衬底的下方镀上阴极的背面金属层，以配合后续器件在封装流程上的规范。
[0057]采用上述方法所得到的一种掩埋PN结势垒肖特基二极管，其主要由背面金属层、衬底基片、基础硅外延层、掩埋体、基础终止环、附加硅外延层、附加终止环、肖特基势垒、氧化硅外环层和表面金属层组成。背面金属层置于衬底基片的下方。基础硅外延层覆盖于衬底基片上方。多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部。所述掩埋体呈块状。这些块状的掩埋体可以随意分布在基础硅外延层的上部、但最好呈矩阵阵列、环形阵列、或其他规则形式分布掩埋。掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种。如在本实施例中，掩埋体为P型半导体，基础娃外延层为N型半导体。这些掩埋体与基础娃外延层形成多个PN结。环形的基础终止环掩埋在基础硅外延层的上部，该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧。基础终止环与基础硅外延层互为异型半导体，基础终止环与基础娃外延层之间形成PN结。附加娃外延层设置在基础娃外延层的上方。该附加娃外延层与基础娃外延层为同型半导体，即基础娃外延层与附加娃外延层同为N型半导体或同为P型半导体。如本实施例中，所述附加硅外延层为N型半导体。环形的氧化硅外环层位于附加硅外延层的上表面边沿。在本实施例中，氧化硅外环层的材质为二氧化硅。环形的附加终止环掩埋在附加硅外延层的内部。该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。肖特基势垒位于氧化硅外环层内侧的附加硅外延层之上。表面金属层置于肖特基势垒和氧化硅外环层之上。所述背面金属层为阴极金属层，表面金属层为阳极金属层。
[0058]实施方式三:
[0059]本实施方式三与实施方法一的各个步骤大体相同，其区别仅是将N型及P型互换，获得的掩埋PN结势垒肖特基二极管以P+型的硅片衬底，P-型的基础硅外延层和附加硅外延层，N型的掩埋体和基础终止环。此时注入块状的凹槽和环形的基础凹槽内的杂质离子均为磷离子或砷离子。参见图12。
[0060]实施方式四:
[0061 ] 本实施方式四与实施方法二的各个步骤大体相同，其区别仅是将N型及P型互换，获得的掩埋PN结势垒肖特基二极管以P+型的硅片衬底，P-型的基础硅外延层和附加硅外延层，N型的掩埋体、基础终止环和附加终止环。此时注入块状的凹槽、环形的基础凹槽和环形的附加凹槽内的杂质离子均为磷离子或砷离子。参见图13。
【权利要求】
1.一种制作掩埋PN结势垒肖特基二极管的方法，其特征是包括如下步骤: (1)在硅片衬底上覆盖一层基础硅外延层； (2)在基础娃外延层的上方先成长一层薄的基础氧化娃层； (3)在基础氧化硅层的上表面刻蚀出多个块状的凹槽； (4)将杂质离子注入到上述块状的凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成多个块状的掩埋体； (5)将基础硅外延层上方的薄的基础氧化硅层清除后，再在基础硅外延层的上方成长一层附加娃外延层； (6)在附加娃外延层上再成长一层厚的氧化娃层； (7)在厚的氧化硅层的中部刻蚀出一个凹窗； (8)在附加娃外延层的上方和凹窗内沉积一层由一种或多种金属混合而成的金属表层，并对其进行烧结或快速热处理，以形成金属与硅结合的肖特基势垒介面； (9)在肖特基势垒介面上沉积一层厚的表层金属层，再用光刻及蚀刻方法把表层金属层进行区隔或独立； (10)把娃片衬底减薄，并在娃片衬底的下方镀上背面金属层。
2.根据权利要求1所述的一种制作掩埋PN结势垒肖特基二极管的方法，其特征是，所述步骤(3)还需要在基础氧化硅层的上表面刻蚀出一个环形的基础凹槽，该环形的基础凹槽位于基础氧化硅层的上表面边沿处，并将多个块状的凹槽圈设在环形的基础凹槽的内侧；此时，所述步骤(4)的杂质离子同样需要注入到上述环形的基础凹槽内，并活化或扩散注入的杂质离子，以在基础硅外延层的上部形成一个环形的基础终止环。
3.根据权利要求2所述的一种制作掩埋PN结势垒肖特基二极管的方法，其特征是，所述步骤(5)之后和(6)之前还包括一附加终止环生产步骤，即 首先，在附加硅外延层上成长一层薄的附加氧化硅层； 然后，在附加氧化硅层的上表面刻蚀出一个环形的附加凹槽，该环形的附加凹槽位于附加氧化硅层的上表面边沿处； 接着，将杂质离子注入到上述环形的附加凹槽内，并活化或扩散注入的杂质离子，以在附加硅外延层上形成一个环形的附加终止环； 最后，将附加硅外延层上方的薄的附加氧化硅层清除。
4.根据权利要求3所述的一种制作掩埋PN结势垒肖特基二极管的方法，其特征是，所述附加终止环位于基础终止环的正上方，且两者的位置上下对应。
【文档编号】H01L21/329GK103681317SQ201210345795
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】关仕汉, 李勇昌, 彭顺刚, 邹锋, 王常毅 申请人:桂林斯壮微电子有限责任公司
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