一种掩埋pn结势垒肖特基二极管的制作方法
一种掩埋pn结势垒肖特基二极管的制作方法
【专利摘要】本发明公开一种掩埋PN结势垒肖特基二极管，其通过在原有硅外延层的上方增设一层附加硅外延层，这样有多个掩埋体掩埋在附加外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利说明】一种掩埋PN结势垒肖特基二极管
【技术领域】
[0001]本发明设计半导体领域，具体涉及一种掩埋PN结势垒肖特基二极管。
【背景技术】
[0002]传统的肖特基二极管(Schottky diode)的结构如图1所示，其中肖特基势垒(图1中的“A”区域)为位于表层金属与硅外延层之间形成的一个肖特基势垒介面。此介面在正向电压时可以导通大正向电流；而在反向电压的情况下阻止电流流通，只有少量的反向漏电发生。当反向偏压加大，反向漏电会随着加大，这是肖特基势垒的自然物理特性。
[0003]为了克服此反向漏电随着反向电压增加而增大的问题，而设计出的一种结势垒肖特基二极管(Junction Barrier Schottky Diode),其结构如图2所示。该结势鱼肖特基二极管在传统肖特基二极管的肖特基势垒介面中加入多个隔离的“P”型小区域，这些“P”型区域与“N”型的外延区形成多个PN结。当反向偏压加大时，这些PN结在肖特基势垒介面下形成一层空泛层，此空泛层的厚度会随着反向电压增加而扩大，因而减小了反向电压的电场对肖特基势垒介面的影响，达到反向漏电会大幅度降低的目的。然而这种结构的结势垒肖特基二极管所存在的缺点是:由于加入的“P”型区域占用了一部分原有肖特基势垒介面的面积(图2中“B”所示)；所以在正向电压的情况下，可以导通电流的面积变小，所以正向电流也会相对的减小，因而降低了正向导通电流的功能及效率。
【发明内容】
[0004]本发明所要解决的技术问题结势垒肖特基二极管的正向电流减少的不足，提供一种掩埋PN结势垒肖特基二极管。
[0005]为解决上述问题，本发明所设计的一种掩埋PN结势垒肖特基二极管，包括背面金属层、衬底基片、基础硅外延层、掩埋体、肖特基势垒、氧化硅外环层和表面金属层；背面金属层置于衬底基片的下方；基础娃外延层覆盖于衬底基片上方；掩埋体与基础娃外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种；多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部，这些掩埋体与基础硅外延层形成多个PN结；环状的氧化硅外环层位于基础硅外延层的上表面边沿；肖特基势垒位于氧化硅外环层内侧的基础硅外延层之上；表面金属层置于肖特基势垒和氧化硅外环层之上；其不同之处是，所述基础硅外延层的上方以及肖特基势垒和氧化硅外环层的下方还增设有一层附加娃外延层，且该附加娃外延层与基础娃外延层为同型半导体，即基础娃外延层与附加硅外延层同为N型半导体或同为P型半导体。
[0006]上述方案中，所述掩埋体最好呈块状。
[0007]上述方案中，多个掩埋体在基础硅外延层的上部最好呈矩阵阵列分布或环形阵列分布。
[0008]上述方案中，所述掩埋PN结势垒肖特基二极管最好还进一步包括有一环状的基础终止环；该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧；基础终止环与基础硅外延层互为异型半导体，基础终止环与基础硅外延层之间形成PN结。
[0009]上述方案中，所述掩埋PN结势垒肖特基二极管最好还进一步包括有一环状的附加终止环；该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。
[0010]上述方案中，附加硅外延层的厚度最好小于或等于基础硅外延层的厚度。
[0011]上述方案中，附加硅外延层的厚度最好小于或等于基础硅外延层中掩埋体的掩埋厚度。
[0012]与现有技术相比，本发明通过在原有硅外延层的上方增设一层附加硅外延层，这样有多个掩埋体掩埋在附加外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利附图】
【附图说明】
[0013]图1为传统肖特基二极管的结构示意图；
[0014]图2为结势垒肖特基二极管的结构示意图；
[0015]图3为一种掩埋PN结势垒肖特基二极管的结构示意图；
[0016]图4为一种改进终止环掩埋PN结势垒肖特基二极管的结构示意图；
[0017]图5为另一种类型掩埋PN结势垒肖特基二极管的结构示意图；
[0018]图6为另一种类型改进终止环掩埋PN结势垒肖特基二极管的结构示意图。
【具体实施方式】
[0019]实施例1:
[0020]一种掩埋PN结势垒肖特基二极管如图3所示，其主要由背面金属层、衬底基片、基础硅外延层、掩埋体、附加硅外延层、肖特基势垒、氧化硅外环层和表面金属层组成。背面金属层置于衬底基片的下方。基础硅外延层覆盖于衬底基片上方。多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部。掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种。如在本实施例中，掩埋体为P型半导体，基础硅外延层为N型半导体。这些掩埋体与基础硅外延层形成多个PN结。附加娃外延层设置在基础娃外延层的上方。该附加娃外延层与基础娃外延层为同型半导体，即基础硅外延层与附加硅外延层同为N型半导体或同为P型半导体。如本实施例中，所述附加娃外延层为N型半导体。环状的氧化娃外环层位于附加娃外延层的上表面边沿。在本实施例中，氧化硅外环层的材质为二氧化硅。
[0021 ]肖特基势垒位于氧化硅外环层内侧的附加硅外延层之上。表面金属层置于肖特基势垒和氧化硅外环层之上。所述背面金属层为阴极金属层，表面金属层为阳极金属层。
[0022]为了便于掩埋体的掩埋，在本实施中，所述掩埋体呈块状。对于掩埋PN结势垒肖特基二极管而言，掩埋体在基础娃外延层的分布形式决定了势鱼肖特基二极管的性能。在本发明中，多个掩埋体可以随意分布在基础硅外延层的上部。但为了能够在生产过程中，对势垒肖特基二极管的性能进行控制，所述掩埋体最好在基础硅外延层的上部呈矩阵阵列、环形阵列、或其他规则形式分布掩埋。在本发明中，所述掩埋体掩埋在基础硅外延层上部1/3?2/3处。在基础娃外延层的上表面,基础娃外延层与掩埋体的面积比为介于1/3?2/3之间。在本实施例中，所述掩埋体掩埋在基础硅外延层上部1/3处，硅外延层与掩埋体的面积比为近似为1:1。另外，为了进一步提升掩埋PN结势垒肖特基二极管的性能，所述基础硅外延层的上部还掩埋有一环状的基础终止环。该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧。基础终止环与基础硅外延层互为异型半导体，基础终止环与基础硅外延层之间形成PN结。在本实施例中，所述基础终止环与掩埋体所选用的材料相同，均为P型半导体。基础终止环的掩埋深度也与掩埋体的掩埋深度相一致。
[0023]由于附加硅外延层的厚度较大时，会使得肖特基势垒界面的空泛层厚度加大，而降低在原有硅外延层上部掩埋掩埋体所达到的、减小反向电流的效果，因此本发明所述附加硅外延层的厚度应设定在一个合理的范围内。在本发明中，附加硅外延层的厚度小于或等于基础硅外延层的厚度。更进一步地，在本实施例中，附加硅外延层的厚度甚至小于或等于基础硅外延层中掩埋体的掩埋厚度。为了进一步避免附加硅外延层的加入而导致的反向电流减小，在本发明中，所述附加硅外延层的内部还掩埋有环状的附加终止环。该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。在本实施例中，所述基础终止环、掩埋体和附加终止环所选用的材料相同，均为P型半导体。为了简化生产工艺，增设的附加终止环与基础终止环的形状和大小相同、位置上下相对应一致。参见图4。
[0024]实施例2:
[0025]本实施例2的结构与实施例1的结构大体相同，不同之处仅是将实施例中的N型及P型互换。如在图3和图4所示的实施例1中，衬底基片采用N+型硅基片；基础硅外延层和附加硅外延层均采用N型半导体形成N-型硅外延层；掩埋体、基础终止环和附加终止环均采用P型半导体。而在图5和图6所示的实施例2中，衬底基片采用P+型硅基片；基础娃外延层和附加娃外延层均采用P型半导体形成P-型娃外延层；掩埋体、基础终止环和附加终止环均采用N型半导体。
【权利要求】
1.一种掩埋PN结势垒肖特基二极管，包括背面金属层、衬底基片、基础硅外延层、掩埋体、肖特基势鱼、氧化娃外环层和表面金属层；背面金属层置于衬底基片的下方；基础娃外延层覆盖于衬底基片上方；掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种；多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部，这些掩埋体与基础硅外延层形成多个PN结；环状的氧化硅外环层位于基础娃外延层的上表面边沿；肖特基势鱼位于氧化娃外环层内侧的基础娃外延层之上；表面金属层置于肖特基势垒和氧化硅外环层之上；其特征在于:所述基础硅外延层的上方以及肖特基势垒和氧化硅外环层的下方还增设有一层附加硅外延层，且该附加硅外延层与基础娃外延层为同型半导体，即基础娃外延层与附加娃外延层同为N型半导体或同为P型半导体。
2.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:所述掩埋体呈块状。
3.根据权利要求1或2所述的一种掩埋PN结势垒肖特基二极管，其特征在于:多个掩埋体在基础硅外延层的上部呈矩阵阵列分布或环形阵列分布。
4.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:还进一步包括有一环状的基础终止环；该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧；基础终止环与基础硅外延层互为异型半导体，基础终止环与基础硅外延层之间形成PN结。
5.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:还进一步包括有一环状的附加终止环；该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。
6.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:所述附加硅外延层的厚度小于或等于基础硅外延层的厚度。
7.根据权利要求6所述的一种掩埋PN结势垒肖特基二极管，其特征在于:附加硅外延层的厚度小于或等于基础硅外延层中掩埋体的掩埋厚度。
【文档编号】H01L29/06GK103681781SQ201210346537
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】关仕汉, 李勇昌, 彭顺刚, 邹锋, 王常毅 申请人:桂林斯壮微电子有限责任公司
【专利摘要】本发明公开一种掩埋PN结势垒肖特基二极管，其通过在原有硅外延层的上方增设一层附加硅外延层，这样有多个掩埋体掩埋在附加外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利说明】一种掩埋PN结势垒肖特基二极管
【技术领域】
[0001]本发明设计半导体领域，具体涉及一种掩埋PN结势垒肖特基二极管。
【背景技术】
[0002]传统的肖特基二极管(Schottky diode)的结构如图1所示，其中肖特基势垒(图1中的“A”区域)为位于表层金属与硅外延层之间形成的一个肖特基势垒介面。此介面在正向电压时可以导通大正向电流；而在反向电压的情况下阻止电流流通，只有少量的反向漏电发生。当反向偏压加大，反向漏电会随着加大，这是肖特基势垒的自然物理特性。
[0003]为了克服此反向漏电随着反向电压增加而增大的问题，而设计出的一种结势垒肖特基二极管(Junction Barrier Schottky Diode),其结构如图2所示。该结势鱼肖特基二极管在传统肖特基二极管的肖特基势垒介面中加入多个隔离的“P”型小区域，这些“P”型区域与“N”型的外延区形成多个PN结。当反向偏压加大时，这些PN结在肖特基势垒介面下形成一层空泛层，此空泛层的厚度会随着反向电压增加而扩大，因而减小了反向电压的电场对肖特基势垒介面的影响，达到反向漏电会大幅度降低的目的。然而这种结构的结势垒肖特基二极管所存在的缺点是:由于加入的“P”型区域占用了一部分原有肖特基势垒介面的面积(图2中“B”所示)；所以在正向电压的情况下，可以导通电流的面积变小，所以正向电流也会相对的减小，因而降低了正向导通电流的功能及效率。
【发明内容】
[0004]本发明所要解决的技术问题结势垒肖特基二极管的正向电流减少的不足，提供一种掩埋PN结势垒肖特基二极管。
[0005]为解决上述问题，本发明所设计的一种掩埋PN结势垒肖特基二极管，包括背面金属层、衬底基片、基础硅外延层、掩埋体、肖特基势垒、氧化硅外环层和表面金属层；背面金属层置于衬底基片的下方；基础娃外延层覆盖于衬底基片上方；掩埋体与基础娃外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种；多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部，这些掩埋体与基础硅外延层形成多个PN结；环状的氧化硅外环层位于基础硅外延层的上表面边沿；肖特基势垒位于氧化硅外环层内侧的基础硅外延层之上；表面金属层置于肖特基势垒和氧化硅外环层之上；其不同之处是，所述基础硅外延层的上方以及肖特基势垒和氧化硅外环层的下方还增设有一层附加娃外延层，且该附加娃外延层与基础娃外延层为同型半导体，即基础娃外延层与附加硅外延层同为N型半导体或同为P型半导体。
[0006]上述方案中，所述掩埋体最好呈块状。
[0007]上述方案中，多个掩埋体在基础硅外延层的上部最好呈矩阵阵列分布或环形阵列分布。
[0008]上述方案中，所述掩埋PN结势垒肖特基二极管最好还进一步包括有一环状的基础终止环；该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧；基础终止环与基础硅外延层互为异型半导体，基础终止环与基础硅外延层之间形成PN结。
[0009]上述方案中，所述掩埋PN结势垒肖特基二极管最好还进一步包括有一环状的附加终止环；该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。
[0010]上述方案中，附加硅外延层的厚度最好小于或等于基础硅外延层的厚度。
[0011]上述方案中，附加硅外延层的厚度最好小于或等于基础硅外延层中掩埋体的掩埋厚度。
[0012]与现有技术相比，本发明通过在原有硅外延层的上方增设一层附加硅外延层，这样有多个掩埋体掩埋在附加外延表面以下，形成多个隔离的PN结，在反向电压的情况下，这些PN结形成的空泛层会防护肖特基势垒介面而减低反向电压的电场影响，因而减少反向电压增加对反向漏电变大的负面效应，并且肖特基势垒介面也保持其原先的面积，在正向电压情况下，可以保持其正向电流导通的功能及效率。
【专利附图】
【附图说明】
[0013]图1为传统肖特基二极管的结构示意图；
[0014]图2为结势垒肖特基二极管的结构示意图；
[0015]图3为一种掩埋PN结势垒肖特基二极管的结构示意图；
[0016]图4为一种改进终止环掩埋PN结势垒肖特基二极管的结构示意图；
[0017]图5为另一种类型掩埋PN结势垒肖特基二极管的结构示意图；
[0018]图6为另一种类型改进终止环掩埋PN结势垒肖特基二极管的结构示意图。
【具体实施方式】
[0019]实施例1:
[0020]一种掩埋PN结势垒肖特基二极管如图3所示，其主要由背面金属层、衬底基片、基础硅外延层、掩埋体、附加硅外延层、肖特基势垒、氧化硅外环层和表面金属层组成。背面金属层置于衬底基片的下方。基础硅外延层覆盖于衬底基片上方。多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部。掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种。如在本实施例中，掩埋体为P型半导体，基础硅外延层为N型半导体。这些掩埋体与基础硅外延层形成多个PN结。附加娃外延层设置在基础娃外延层的上方。该附加娃外延层与基础娃外延层为同型半导体，即基础硅外延层与附加硅外延层同为N型半导体或同为P型半导体。如本实施例中，所述附加娃外延层为N型半导体。环状的氧化娃外环层位于附加娃外延层的上表面边沿。在本实施例中，氧化硅外环层的材质为二氧化硅。
[0021 ]肖特基势垒位于氧化硅外环层内侧的附加硅外延层之上。表面金属层置于肖特基势垒和氧化硅外环层之上。所述背面金属层为阴极金属层，表面金属层为阳极金属层。
[0022]为了便于掩埋体的掩埋，在本实施中，所述掩埋体呈块状。对于掩埋PN结势垒肖特基二极管而言，掩埋体在基础娃外延层的分布形式决定了势鱼肖特基二极管的性能。在本发明中，多个掩埋体可以随意分布在基础硅外延层的上部。但为了能够在生产过程中，对势垒肖特基二极管的性能进行控制，所述掩埋体最好在基础硅外延层的上部呈矩阵阵列、环形阵列、或其他规则形式分布掩埋。在本发明中，所述掩埋体掩埋在基础硅外延层上部1/3?2/3处。在基础娃外延层的上表面,基础娃外延层与掩埋体的面积比为介于1/3?2/3之间。在本实施例中，所述掩埋体掩埋在基础硅外延层上部1/3处，硅外延层与掩埋体的面积比为近似为1:1。另外，为了进一步提升掩埋PN结势垒肖特基二极管的性能，所述基础硅外延层的上部还掩埋有一环状的基础终止环。该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧。基础终止环与基础硅外延层互为异型半导体，基础终止环与基础硅外延层之间形成PN结。在本实施例中，所述基础终止环与掩埋体所选用的材料相同，均为P型半导体。基础终止环的掩埋深度也与掩埋体的掩埋深度相一致。
[0023]由于附加硅外延层的厚度较大时，会使得肖特基势垒界面的空泛层厚度加大，而降低在原有硅外延层上部掩埋掩埋体所达到的、减小反向电流的效果，因此本发明所述附加硅外延层的厚度应设定在一个合理的范围内。在本发明中，附加硅外延层的厚度小于或等于基础硅外延层的厚度。更进一步地，在本实施例中，附加硅外延层的厚度甚至小于或等于基础硅外延层中掩埋体的掩埋厚度。为了进一步避免附加硅外延层的加入而导致的反向电流减小，在本发明中，所述附加硅外延层的内部还掩埋有环状的附加终止环。该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。在本实施例中，所述基础终止环、掩埋体和附加终止环所选用的材料相同，均为P型半导体。为了简化生产工艺，增设的附加终止环与基础终止环的形状和大小相同、位置上下相对应一致。参见图4。
[0024]实施例2:
[0025]本实施例2的结构与实施例1的结构大体相同，不同之处仅是将实施例中的N型及P型互换。如在图3和图4所示的实施例1中，衬底基片采用N+型硅基片；基础硅外延层和附加硅外延层均采用N型半导体形成N-型硅外延层；掩埋体、基础终止环和附加终止环均采用P型半导体。而在图5和图6所示的实施例2中，衬底基片采用P+型硅基片；基础娃外延层和附加娃外延层均采用P型半导体形成P-型娃外延层；掩埋体、基础终止环和附加终止环均采用N型半导体。
【权利要求】
1.一种掩埋PN结势垒肖特基二极管，包括背面金属层、衬底基片、基础硅外延层、掩埋体、肖特基势鱼、氧化娃外环层和表面金属层；背面金属层置于衬底基片的下方；基础娃外延层覆盖于衬底基片上方；掩埋体与基础硅外延层互为异型半导体，即掩埋体与基础硅外延层各采用N型半导体和P型半导体中的一种；多个掩埋体各自独立且相互隔离地掩埋在基础硅外延层的上部，这些掩埋体与基础硅外延层形成多个PN结；环状的氧化硅外环层位于基础娃外延层的上表面边沿；肖特基势鱼位于氧化娃外环层内侧的基础娃外延层之上；表面金属层置于肖特基势垒和氧化硅外环层之上；其特征在于:所述基础硅外延层的上方以及肖特基势垒和氧化硅外环层的下方还增设有一层附加硅外延层，且该附加硅外延层与基础娃外延层为同型半导体，即基础娃外延层与附加娃外延层同为N型半导体或同为P型半导体。
2.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:所述掩埋体呈块状。
3.根据权利要求1或2所述的一种掩埋PN结势垒肖特基二极管，其特征在于:多个掩埋体在基础硅外延层的上部呈矩阵阵列分布或环形阵列分布。
4.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:还进一步包括有一环状的基础终止环；该基础终止环环绕地掩埋在基础硅外延层的上部边沿处，并将多个掩埋圈设在基础终止环的内侧；基础终止环与基础硅外延层互为异型半导体，基础终止环与基础硅外延层之间形成PN结。
5.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:还进一步包括有一环状的附加终止环；该附加终止环环绕掩埋在附加硅外延层的边沿处；附加终止环与附加硅外延层互为异型半导体，附加终止环与附加硅外延层之间形成PN结。
6.根据权利要求1所述的一种掩埋PN结势垒肖特基二极管，其特征在于:所述附加硅外延层的厚度小于或等于基础硅外延层的厚度。
7.根据权利要求6所述的一种掩埋PN结势垒肖特基二极管，其特征在于:附加硅外延层的厚度小于或等于基础硅外延层中掩埋体的掩埋厚度。
【文档编号】H01L29/06GK103681781SQ201210346537
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】关仕汉, 李勇昌, 彭顺刚, 邹锋, 王常毅 申请人:桂林斯壮微电子有限责任公司
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