半导体结构的形成方法
半导体结构的形成方法
【专利摘要】一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内；以所述第一硬掩膜结构作为掩膜，刻蚀半导体衬底，形成侧壁倾斜的鳍部。所述半导体结构的形成方法，还包括：鳍部表面形成栅极结构，所述栅极结构横跨鳍部顶面和侧壁；在鳍部两端形成源极和漏极，所述源极和漏极位于栅极结构的两侧。所述半导体结构的形成方法，可以形成鳍部侧壁倾斜的鳍式场效应晶体管，并且所述鳍部的倾斜侧壁表面平整，提高鳍式晶体管的性能。
【专利说明】半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，CriticalDimension)进一步下降时，即使采用后栅工艺制作的场效应管也已经无法满足对器件性能的需求，多栅器件获得到了广泛的关注。
[0003]鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的鳍部和栅极结构的立体结构示意图。如图1所示，包括:半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14 ;介质层11,覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨所述鳍部14上并覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。与栅极结构12相接触的鳍部14的顶部以及两侧的侧壁构成沟道区，因此，Fin FET具有多个栅，这有利于增大驱动电流，改善器件性能。
[0004]更多关于鳍式场效应晶体管的结构及形成方法请参考专利号为“US7868380B2”的
美国专利。
[0005]但现有技术制作的晶体管，经常存在漏电流、阈值电压漂移等问题，影响集成电路的性能。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构的形成方法，利用所述半导体结构的形成方法形成侧壁倾斜的鳍部，所述鳍部侧壁表面平整，能够减少后续在鳍部上形成的栅极结构的缺陷，提高鳍式场效应晶体管的性能。
[0007]为解决上述问题，本发明提出了一种半导体结构的形成方法，包括:提供半导体衬底；在所述半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内；以所述第一硬掩膜结构作为掩膜，刻蚀半导体衬底，形成侧壁倾斜的鳍部。
[0008]可选的，所述第一硬掩膜结构的剖面形状为“T”形、倒梯形或“十”字形。
[0009]可选的，所述第一硬掩膜结构的形成工艺为:在所述半导体衬底表面形成硬掩膜层；在所述硬掩膜层内形成上小下大的开口，所述开口暴露出衬底的部分表面。
[0010]可选的，所述在硬掩膜层内形成上小下大的开口的工艺为光刻、纳米压印、直接自组装法、干法刻蚀或湿法刻蚀中的至少一种。
[0011]可选的，所述硬掩膜层具有位于半导体衬底表面的第一硬掩膜层及位于第一硬掩膜层表面的第二硬掩膜层；在所述第一硬掩膜层和第二硬掩膜层内形成暴露出半导体衬底的第一开口，形成部分第一硬掩膜层和位于所述部分第一硬掩膜层表面的部分第二硬掩膜层，其中，部分第一硬掩膜层为第一开口两侧的第一掩膜层的一部分，部分第二硬掩膜层为第一开口两侧的第二掩膜层的一部分；选择使第一硬掩膜层相对于第二硬掩膜层具有高选择比的刻蚀工艺，对部分第一硬掩膜层进行刻蚀，使得部分第一硬掩膜层沿第一开口去除部分宽度，形成所述第一硬掩膜结构。
[0012]可选的，所述第一硬掩膜层和第二硬掩膜层的材料不相同。
[0013]可选的，所述第一硬掩膜层的材料为Si02、SiN, Si3N4或SiON。
[0014]可选的，所述第二硬掩膜层的材料为Si02、SiN, Si3N4或SiON。
[0015]可选的，所述第一硬掩膜结构包括部分第二硬掩膜层和第三硬掩膜层，其中，第三硬掩膜层为沿所述第一开口对部分第一硬掩膜层进行刻蚀后得到的第一硬掩膜层的一部分。
[0016]可选的，所述第三硬掩膜层的宽度范围为10nnT30nm。
[0017]可选的，所述第三硬掩膜层的形成工艺是湿法刻蚀或者干法刻蚀。
[0018]可选的，通过控制所述第三硬掩膜层的宽度，调节形成的鳍部的侧壁的倾角。
[0019]可选的，所述刻蚀半导体衬底的工艺为干法刻蚀。
[0020]可选的，所述刻蚀半导体衬底的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺的偏压为100V?300V，刻蚀时间为50s?100s。
[0021]可选的，通过控制所述等离子体刻蚀的偏压和刻蚀时间，调整形成的鳍部的侧壁的倾角。
[0022]可选的，所述采用的半导体衬底为表面晶面为(100)的衬底。
[0023]可选的，所述形成的侧壁倾斜的鳍部的侧壁晶面为(551)，侧壁倾斜角度为82°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
[0024]可选的，所述形成的鳍部的侧壁倾斜角度为77° 17°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
[0025]可选的，还包括:采用湿法刻蚀工艺去除鳍部顶部的第一硬掩膜结构；在所述鳍部两侧沟槽内形成绝缘层，所述绝缘层表面低于鳍部的顶面；在绝缘层和鳍部表面形成栅极结构，所述栅极结构横跨鳍部顶面和侧壁；在鳍部两端形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
[0026]与现有技术相比，本发明具有以下优点:
[0027]本发明的技术方案，在半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述第一硬掩膜结构的底面位于所述截面在所述半导体衬底表面上的投影内。利用所述第一硬掩膜结构作为掩膜，采用干法刻蚀的方法对半导体衬底进行刻蚀，形成侧壁倾斜的鳍部。具体的，所述第一硬掩膜结构的剖面形状为“T”形、倒梯形或“十”字形。在对半导体衬底进行刻蚀过程中，第一硬掩膜结构的底面宽度决定最终形成的鳍部顶部的宽度。所述第一硬掩膜结构较宽的部分的宽度，例如“T”形顶部的横部、倒梯形的上部或“十字形”的横部的宽度均大于底面的宽度，在对半导体衬底进行刻蚀的过程中会保护所述较宽部分下部的结构，使得第一硬掩膜结构的底面宽度不受:损失。
[0028]进一步的，本发明的技术方案中，在半导体衬底表面由下至上依次沉积第一硬掩膜层和第二硬掩膜层，形成硬掩膜结构。对所述第一硬掩膜结构刻蚀之后，形成侧壁竖直的第一开口。再沿所述第一开口对第一硬掩膜层进行进一步的刻蚀，形成第一硬掩膜结构。本实施例中，采用湿法刻蚀的方法对第一硬掩膜层进行刻蚀。由于第一硬掩膜层和第二硬掩膜层采用对同一刻蚀工艺具有不同的刻蚀比的材料，在对第一硬掩膜层进行刻蚀的同时，对部分第二硬掩膜层没有影响，形成剖面形状为“T”形的第一硬掩膜结构。在对半导体衬底进行刻蚀的过程中，第一硬掩膜结构中上层的部分第二硬掩膜层对下层的第三硬掩膜掩膜层具有保护作用。由于干法刻蚀过程中，等离子体具有较高的能量，使得第一硬掩膜结构会有损失。现有技术中，一般利用单层掩膜，而所述单层掩膜在等离子体刻蚀过程中会受到严重的损伤，从而影响形成的鳍部的最终尺寸，尤其在小尺寸的情况下，鳍部的最终尺寸影响尤为严重；而本发明的技术方案中，上层的部分第二硬掩膜层对下层的第三硬掩膜层进行保护，防止其在刻蚀过程中受到损伤而影响形成的鳍部的尺寸。由于最终形成的鳍部顶部宽度尺寸由下层硬掩膜层的宽度决定，从而避免了刻蚀过程中，掩膜层受损对于形成的鳍部尺寸的影响。
[0029]并且，采用干法刻蚀的方法刻蚀所述半导体衬底，所采用的等离子体垂直轰击半导体衬底，等离子体散射使得部分等离子体偏离垂直方向，向两侧刻蚀半导体衬底。随着刻蚀沟槽的深度增加，逐渐形成具有倾斜侧壁的鳍部。具体的，本发明的技术方案通过控制等离子体偏压来调整形成的鳍部侧壁的斜率。调节等离子体的能量可以调节刻蚀半导体衬底的速率。而通过控制刻蚀速率可以调节等离子体对半导体衬底倾斜刻蚀的速率，从而调整鳍部侧壁的斜率。等离子体能量越大，刻蚀的速率越快，被散射偏离垂直方向的等离子体的能量也相应提高，从而增加了对沟槽两侧的半导体衬底的刻蚀速率，加大最终形成的鳍部侧壁的斜率。本发明的技术方案，还可以通过调节第三硬掩膜层的宽度来调节鳍部侧壁的斜率。当第三硬掩膜层的宽度减小，等离子体之间发生散射之后，偏离垂直方向的等离子的偏离角度也会相应增加，从而导致对沟槽两侧的半导体衬底进行刻蚀的水平分量增加，从而导致鳍部侧壁的斜率增加。采用表面为(100)晶面的衬底，可以形成晶面为(551)的鳍部侧壁，所述(551)晶面的侧壁倾斜角度为82°，通过控制等离子体刻蚀的参数，也可以形成侧壁倾角为77° 17°的鳍部，所述鳍部侧壁接近(551)晶面，所述鳍部的侧壁表面的原子排列比其他晶面的原子排列更趋向于整齐性，所以形成的侧壁较为平整，缺陷较少，后续在此鳍部上形成的鳍式场效应晶体管性能也得到提高。并且采用本发明的技术方案形成不同斜率的倾斜侧壁，所述倾斜侧壁使得相邻鳍部之间的上部开口增大，能够提高后期栅极结构的沉积质量，使得形成的鳍式场效应晶体管性能更加稳定；另一方面，本发明形成的鳍部形状有利于应力的分散，所以在后续沉积上栅极结构之后应力增强的情况下，仍然稳定地保持在衬底表面而不发生倒塌。以所述第一硬掩膜结构作为掩膜，只需一次刻蚀步骤就能形成侧壁倾斜的鳍部，工艺步骤简单，并且能减少多次刻蚀对鳍部表面造成的损伤。
【专利附图】
【附图说明】
[0030]图1是现有技术的鳍式场效应管的立体结构示意图；
[0031]图2至图7是本发明的实施例形成半导体结构的剖面示意图。
【具体实施方式】
[0032]如【背景技术】中所述，目前鳍式场效应晶体管存在漏电流，阈值电压不稳等问题，影响晶体管及集成电路的性能。
[0033]经过研究发现，鳍式场效应晶体管中，栅极结构与鳍部之间的界面质量对于鳍式场效应晶体管的性能影响很大。研究发现，Si (551)表面与Si (110)表面相比，更容易使原子排列整齐，表面缺陷较少，且电流驱动能力高。所述Si (551)晶面为倾斜的面，而侧壁倾斜的鳍部更有利于栅极结构的沉积，提高界面质量。而现有技术形成倾斜侧壁的鳍部大多工艺过程较为复杂需要对鳍部进行多次的刻蚀，容易对鳍部侧壁造成损伤。
[0034]为解决上述问题，本发明的实施例提出了一种半导体结构的形成方法，以T形的第一硬掩膜结构作为掩膜，对半导体衬底进行干法刻蚀，形成具有倾斜侧壁的鳍部，并在此基础上形成鳍式场效应晶体管。所述半导体结构的形成方法，工艺步骤简单，只须一次刻蚀就形成了侧壁倾斜的鳍部，减少了对鳍部表面的损伤。
[0035]下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
[0036]具体的，请参考图2至图7，图2至图7是本实施例形成半导体结构的剖面示意图。
[0037]请参考图2，提供半导体衬底100，所述衬底表面具有掩膜结构200。
[0038]所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本实施例中，半导体衬底100为体硅。所述半导体衬底100为后续工艺提供平台。
[0039]本实施例中，所述硬掩膜结构200具有第一硬掩膜层210和第二硬掩膜层220，所述第一硬掩膜层210位于衬底表面，所述第二硬掩膜层220位于第一硬掩膜层210表面。利用化学气相沉积工艺，在衬底表面依次沉积所述第一硬掩膜层210和第二硬掩膜层220。所述第一硬掩膜层的材料包括Si02、SiN、Si3N4或SiON中的一种或多种材料；所述第二硬掩膜层的材料包括SiO2、SiN、Si3N4或SiON中的一种或多种材料；并且所述第一硬掩膜层和第二硬掩膜层具有不同的选择刻蚀比。
[0040]本实施例中，第一硬掩膜层210的材料为氮化硅，第二硬掩膜层220的材料为氧化硅。本实施例中，第一硬掩膜层210的厚度为500nnTl000nm，第二硬掩膜层220的厚度为500?lOOOnm。
[0041]请参考图3，刻蚀所述硬掩膜结构200 (如图2所示)，在所述硬掩膜结构内形成第一开口，暴露出衬底部分表面。
[0042]具体的，利用旋涂法在所述硬掩膜结构200 (如图2所示)表面形成光刻胶层，通过显影曝光之后图形化。利用图形化光刻胶层作为掩膜，刻蚀所述硬掩膜结构200至半导体衬底100表面，在所述硬掩膜结构200内形成开口，所述第一开口上下宽度一致，暴露出半导体衬底的部分表面。开口两侧具有部分第一硬掩膜层210a和部分第二硬掩膜层220a，所述部分第二硬掩膜层220a位于部分第一硬掩膜层210a上层。所述上下宽度一致的第一开口的位置限定了形成的鳍部之间的沟槽位置。所述刻蚀硬掩膜结构200的工艺包括光刻、纳米压印、直接自组装(DSA)、干法刻蚀或湿法刻蚀中的一种或多种工艺。
[0043]请参考图4，单独刻蚀所述部分第一硬掩膜层210a (如图3所示)，形成第三硬掩膜层210b，使其最终宽度小于部分第二硬掩膜层220a，形成上小下大的第二开口以及第一硬掩膜结构230，所述第一硬掩膜结构呈“T”形。
[0044]对所述部分第一硬掩膜层210a进行刻蚀的工艺为湿法刻蚀或干法刻蚀。本实施例中，采用湿法刻蚀的工艺对所述部分第一硬掩膜层210a进行刻蚀，形成第三硬掩膜层210b，使第三硬掩膜层210b的宽度小于部分第二硬掩膜层220a。所述第三硬掩膜层210b和上层的部分第二硬掩膜层220a构成第一硬掩膜结构230，且所述第一硬掩膜结构230呈“T”形，所述第一硬掩膜结构230之间具有第二开口，所述第二开口呈上小下大的倒“T”形。
[0045]本发明的实施例中，由于所述部分第一硬掩膜层210a和部分第二硬掩膜层220a采用的材料不同，所以选择对两种材料具有高的刻蚀选择比的刻蚀溶液，所述刻蚀溶液只能对部分第一硬掩膜层210a进行刻蚀。本实施例中，部分第一硬掩膜层210a的材料为氮化硅，部分第二硬掩膜层220a的材料为氧化硅，采用的刻蚀溶液是沸腾的磷酸溶液。由于浓度为85%的磷酸溶液在180°C时对二氧化硅的刻蚀速率非常慢，所以可以用来做氮化硅和二氧化硅的选择性刻蚀。它对氮化硅的刻蚀速率一般为10nm/min，而对二氧化硅的刻蚀速率则远低于10nm/min。根据实际电路中需要的鳍部顶面的宽度，来控制形成的第三硬掩膜层210b的宽度，所述第三硬掩膜层210b的宽度等于或略大于最终形成的鳍部顶面的宽度。本实施例中，所述第三硬掩膜层210b的宽度为10nnT30nm。
[0046]在本发明的实施例中，可以选择其他两种不相同的材料形成所述部分第一硬掩膜层210a和部分第二硬掩膜层220a，并且根据所述两种不相同的材料，选择具有高选择性的刻蚀溶液，只刻蚀所述部分第一硬掩膜层210a而不刻蚀部分第二硬掩膜层220a。
[0047]在本发明的其他实施例中，也可以采用干法刻蚀的工艺。然而，与干法刻蚀相比，采用湿法刻蚀工艺对不同材料的刻蚀选择性更高，更有利于形成T形的第一硬掩膜结构。
[0048]在本发明的其他实施例中，也可以采用光刻、纳米压印、直接自组装法、干法刻蚀或湿法刻蚀中的至少一种工艺形成第一硬掩膜结构，所述第一硬掩膜结构之间具有上小下大的开口，并且所述第一硬掩膜结构的底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内。所述第一硬掩膜结构的剖面形状还可以是倒“T”形，“十”字形。
[0049]请参考图5，以第一硬掩膜结构230作为掩膜，刻蚀半导体衬底100，形成侧壁倾斜的鳍部110。
[0050]具体的，所述第一硬掩膜结构230包括第三硬掩膜层210b及其上方的部分第二硬掩膜层220a。
[0051]采用干法刻蚀工艺对所述半导体衬底100进行刻蚀。本实施例中，采用等离子体刻蚀的方法，等离子体以一定的能量垂直轰击衬底表面，对衬底表面没有被第一硬掩膜结构230覆盖的区域进行刻蚀。当等离子体进入第一硬掩膜结构230之间的开口之后，由于等离子体之间的散射作用，会使得部分等离子体偏离垂直方向具有水平分量，同时大部分等离子体还是在垂直方向对半导体衬底进行刻蚀形成沟槽。本实施例中，等离子体刻蚀的偏压为100V?300V，刻蚀时间为50秒?100秒。
[0052]部分偏离垂直方向的等离子体，以第三硬掩膜层210b作为掩膜，刻蚀沟槽两侧的半导体衬底。随着沟槽深度越大，越接近衬底表面的沟槽两侧的半导体衬底被刻蚀的时间越长，半导体衬底的材料被刻蚀得越多，沟槽的宽度则越大，导致沟槽呈上大下小的形状。最终，在沟槽的两侧形成了侧壁倾斜的侧壁。本实施例中，采用表面为(100)晶面的半导体衬底，通过控制等离子体刻蚀的偏压以及第三硬掩膜层的宽度等工艺参数，使得形成的鳍部侧壁晶面为Si (551)，侧壁与衬底表面所成的锐角夹角为82°。在本发明所述Si (551)晶面的表面平整度与其他晶面相比有明显的提高，从而以Si(551)作为鳍部的侧壁，能有效降低鳍部表面的缺陷。在本发明的其他实施例中，可以形成类似Si (551)晶面的鳍部110的侧壁，所述侧壁与衬底表面所成的锐角夹角为77° 17°。除了侧壁与衬底表面所成的锐角夹角为82°的晶面之外,所述鳍部侧壁的晶面不是(511)面,而是接近(511)面的,平整度只是会比其稍差，但是不会有质的改变。
[0053]进一步的，在鳍部表面形成栅极结构的时候，也能提高栅介质层及栅电极的沉积质量和相互之间的界面质量，减少漏电流，提高鳍式场效应晶体管的性能。
[0054]在本发明的其他实施例中，可以通过控制等离子体偏压来调节等离子体的能量，从而调节刻蚀半导体衬底的速率。而通过控制刻蚀速率可以调节等离子体对半导体衬底倾斜刻蚀的速率，从而调整鳍部110侧壁的斜率。等离子体能量越大，刻蚀的速率越快，被散射偏离垂直方向的等离子体的能量也相应提高，从而增加了对沟槽两侧的半导体衬底的刻蚀速率，加大最终形成的鳍部Iio侧壁的斜率。
[0055]在本发明的其他实施例中，还可以通过调节第三硬掩膜层210b的宽度来调节形成的鳍部110侧壁的斜率。减小第三硬掩膜层210b的宽度，会相应增加硬掩膜结构中下部分开口的宽度。当等离子体之间发生散射之后，偏离垂直方向的等离子的偏离角度也会相应增加，从而导致对沟槽两侧的半导体衬底进行刻蚀的水平分量增加，而形成的鳍部110的顶面的宽度为第三硬掩膜层210b的宽度也相应减小，从而导致鳍部110侧壁的斜率增加。
[0056]本发明的其他实施例中，也可以采用其他晶面的衬底，形成侧壁倾斜的鳍部。可以通过控制等离子体刻蚀的偏压和形成的掩膜结构的底面宽度实现对鳍部侧壁倾斜度的调整，工艺步骤灵活且容易实现。
[0057]由于干法刻蚀过程中，等离子体具有较高的能量，使得硬掩膜结构会受到损伤。如果采用单层硬掩膜结构作为掩膜，受到损伤之后尺寸变化会直接影响衬底刻蚀后形成的形状。本实施例中采用双层的第一硬掩膜结构230，利用上层的部分第二硬掩膜层220a保护下层的第三硬掩膜层210b，由于最终形成的鳍部顶部宽度尺寸由下层的第三硬掩膜层210b的宽度决定，从而避免了刻蚀过程中，掩膜层受损对于形成的鳍部尺寸的影响。
[0058]本发明的其他实施例中，也可以形成剖面形状为倒梯形或“十”字形的第一硬掩膜结构。所述剖面形状为倒梯形或“十”字形的第一硬掩膜结构的宽度较大部分对其下方的宽度较小的部分同样起到保护作用，使的第一硬掩膜结构的底面在刻蚀半导体衬底形成鳍部的过程中不受损失。
[0059]请参考图6，去除半导体衬底表面的第一硬掩膜结构230 (如图5所示)。
[0060]去除所述半导体衬底表面的第一硬掩膜结构230包括去除所述第三硬掩膜层210b (如图5所示)和部分第二硬掩膜层220a (如图5所示)的工艺为湿法刻蚀。去除所述第一硬掩膜结构230之后，衬底表面只具有鳍部110。
[0061 ] 在本实施例中，还可以在所述形成的具有倾斜侧壁的鳍部基础上形成鳍式场效应
晶体管。
[0062]请参考图7,在所述鳍部110两侧沟槽内形成绝缘层120,所述绝缘层120表面低于鳍部的顶面；在绝缘层120和鳍部110表面形成栅极结构，所述栅极结构横跨鳍部110顶面和侧壁；在鳍部两端形成源极和漏极(未示出)，所述源极和漏极位于栅极结构的两侧。
[0063]具体的，所述绝缘层120的材料为氧化硅或氮氧化硅，所述绝缘层120的形成工艺为浅沟槽填充。在刻蚀形成侧壁倾斜的鳍部110之后，仅去除上层的部分第二硬掩膜层220a，然后在沟槽内沉积绝缘材料。首先在鳍部110两侧的沟槽内表面以热氧法长出一层衬底氧化层，之后再以CVD法在沟槽内填充满绝缘材料。形成所述衬底氧化层是为了消除上一步形成第一鳍部的刻蚀工艺对沟槽侧壁即第一鳍部侧壁造成的晶格损伤，减少缺陷。以化学机械研磨(CMP)技术去除鳍部顶部的绝缘材料，并以第三硬掩膜层210b作为研磨终止层，形成平坦的表面。再以所述第三硬掩膜层210b作为掩膜回刻所述绝缘材料，形成绝缘层120。之后再去除所述第三硬掩膜层210b。
[0064]所述栅极结构包括栅介质层130和栅电极层140。所述栅介质层130的材料包括氧化硅、氮氧化硅或高K材料。所述栅电极层材料为多晶硅、金属硅化物或金属。所述栅极结构位于绝缘层120表面且横跨所述鳍部110顶面和侧壁。以所述栅极结构为掩膜，在所述栅极结构两侧的鳍部110内掺杂形成源/漏极(未示出)。
[0065]本发明的实施例中，采用双层T形的第一硬掩膜结构作为掩膜对衬底进行刻蚀形成侧壁倾斜的鳍部，所述鳍部侧壁接近(551)晶面，具有原子排列整齐，表面平整的优点，有利于提高后期形成的器件的性能。并且侧壁倾斜的鳍部有利于在形成鳍式场效应晶体管过程中进行浅沟槽填充时在相邻鳍部之间进行绝缘材料的沉积，由于侧壁倾斜，使得沉积过程中能减少缺陷的产生；在形成栅极的时候，也有助于提高接触面的界面质量，提高晶体管的性能。
[0066]本发明的实施例中，可以通过控制等离子体刻蚀的偏压和形成的掩膜结构的底面宽度实现对鳍部侧壁倾斜度的调整，工艺步骤灵活且容易实现。
[0067]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种半导体结构的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内； 以所述第一硬掩膜结构作为掩膜，刻蚀半导体衬底，形成侧壁倾斜的鳍部。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜结构的剖面形状为“T”形、倒梯形或“十”字形。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜结构的形成工艺为:在所述半导体衬底表面形成硬掩膜层；在所述硬掩膜层内形成上小下大的开口，所述开口暴露出衬底的部分表面。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述在硬掩膜层内形成上小下大的开口的工艺为光刻、纳米压印、直接自组装法、干法刻蚀或湿法刻蚀中的至少一种。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述硬掩膜层具有位于半导体衬底表面的第一硬掩膜层及位于第一硬掩膜层表面的第二硬掩膜层；在所述第一硬掩膜层和第二硬掩膜层内形成暴露出半导体衬底的第一开口，形成部分第一硬掩膜层和位于所述部分第一硬掩膜层表面的部分第二硬掩膜层，其中，部分第一硬掩膜层为第一开口两侧的第一掩膜层的一部分，部分第二硬掩膜层为第一开口两侧的第二掩膜层的一部分；选择使第一硬掩膜层相对于第二硬掩膜层具有高选择比的刻蚀工艺，对部分第一硬掩膜层进行刻蚀，使得部分第一硬掩膜层沿第一开口去除部分宽度，形成所述第一硬掩膜结构。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层的材料不相同。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层的材料为 Si02、SiN, Si3N4 或 SiON0
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第二硬掩膜层的材料为 Si02、SiN, Si3N4 或 SiON0
9.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜结构包括部分第二硬掩膜层和第三硬掩膜层，其中，第三硬掩膜层为沿所述第一开口对部分第一硬掩膜层进行刻蚀后得到的第一硬掩膜层的一部分。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第三硬掩膜层的宽度范围为10nn~30 nm。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第三硬掩膜层的形成工艺是湿法刻蚀或者干法刻蚀。
12.根据权利要求10所述的半导体结构的形成方法，其特征在于，通过控制所述第三硬掩膜层的宽度，调节形成的鳍部的侧壁的倾角。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀半导体衬底的工艺为干法刻蚀。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀半导体衬底的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺的偏压为100V100V，刻蚀时间为50s~IOOs0
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，通过控制所述等离子体刻蚀的偏压和刻蚀时间，调整形成的鳍部的侧壁的倾角。
16.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述采用的半导体衬底为表面晶面为(100)的衬底。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述形成的侧壁倾斜的鳍部的侧壁晶面为(551)，侧壁倾斜角度为82°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
18.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述形成的鳍部的侧壁倾斜角度为77° 17°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
19.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括:采用湿法刻蚀工艺去除鳍部顶部的第一硬掩膜结构；在所述鳍部两侧沟槽内形成绝缘层，所述绝缘层表面低于鳍部的顶面；在绝缘层和鳍部表面形成栅极结构，所述栅极结构横跨鳍部顶面和侧壁；在鳍部两端形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
【文档编号】H01L21/336GK103681336SQ201210348128
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】孟晓莹, 隋运奇 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内；以所述第一硬掩膜结构作为掩膜，刻蚀半导体衬底，形成侧壁倾斜的鳍部。所述半导体结构的形成方法，还包括：鳍部表面形成栅极结构，所述栅极结构横跨鳍部顶面和侧壁；在鳍部两端形成源极和漏极，所述源极和漏极位于栅极结构的两侧。所述半导体结构的形成方法，可以形成鳍部侧壁倾斜的鳍式场效应晶体管，并且所述鳍部的倾斜侧壁表面平整，提高鳍式晶体管的性能。
【专利说明】半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，CriticalDimension)进一步下降时，即使采用后栅工艺制作的场效应管也已经无法满足对器件性能的需求，多栅器件获得到了广泛的关注。
[0003]鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的鳍部和栅极结构的立体结构示意图。如图1所示，包括:半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14 ;介质层11,覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨所述鳍部14上并覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。与栅极结构12相接触的鳍部14的顶部以及两侧的侧壁构成沟道区，因此，Fin FET具有多个栅，这有利于增大驱动电流，改善器件性能。
[0004]更多关于鳍式场效应晶体管的结构及形成方法请参考专利号为“US7868380B2”的
美国专利。
[0005]但现有技术制作的晶体管，经常存在漏电流、阈值电压漂移等问题，影响集成电路的性能。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构的形成方法，利用所述半导体结构的形成方法形成侧壁倾斜的鳍部，所述鳍部侧壁表面平整，能够减少后续在鳍部上形成的栅极结构的缺陷，提高鳍式场效应晶体管的性能。
[0007]为解决上述问题，本发明提出了一种半导体结构的形成方法，包括:提供半导体衬底；在所述半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内；以所述第一硬掩膜结构作为掩膜，刻蚀半导体衬底，形成侧壁倾斜的鳍部。
[0008]可选的，所述第一硬掩膜结构的剖面形状为“T”形、倒梯形或“十”字形。
[0009]可选的，所述第一硬掩膜结构的形成工艺为:在所述半导体衬底表面形成硬掩膜层；在所述硬掩膜层内形成上小下大的开口，所述开口暴露出衬底的部分表面。
[0010]可选的，所述在硬掩膜层内形成上小下大的开口的工艺为光刻、纳米压印、直接自组装法、干法刻蚀或湿法刻蚀中的至少一种。
[0011]可选的，所述硬掩膜层具有位于半导体衬底表面的第一硬掩膜层及位于第一硬掩膜层表面的第二硬掩膜层；在所述第一硬掩膜层和第二硬掩膜层内形成暴露出半导体衬底的第一开口，形成部分第一硬掩膜层和位于所述部分第一硬掩膜层表面的部分第二硬掩膜层，其中，部分第一硬掩膜层为第一开口两侧的第一掩膜层的一部分，部分第二硬掩膜层为第一开口两侧的第二掩膜层的一部分；选择使第一硬掩膜层相对于第二硬掩膜层具有高选择比的刻蚀工艺，对部分第一硬掩膜层进行刻蚀，使得部分第一硬掩膜层沿第一开口去除部分宽度，形成所述第一硬掩膜结构。
[0012]可选的，所述第一硬掩膜层和第二硬掩膜层的材料不相同。
[0013]可选的，所述第一硬掩膜层的材料为Si02、SiN, Si3N4或SiON。
[0014]可选的，所述第二硬掩膜层的材料为Si02、SiN, Si3N4或SiON。
[0015]可选的，所述第一硬掩膜结构包括部分第二硬掩膜层和第三硬掩膜层，其中，第三硬掩膜层为沿所述第一开口对部分第一硬掩膜层进行刻蚀后得到的第一硬掩膜层的一部分。
[0016]可选的，所述第三硬掩膜层的宽度范围为10nnT30nm。
[0017]可选的，所述第三硬掩膜层的形成工艺是湿法刻蚀或者干法刻蚀。
[0018]可选的，通过控制所述第三硬掩膜层的宽度，调节形成的鳍部的侧壁的倾角。
[0019]可选的，所述刻蚀半导体衬底的工艺为干法刻蚀。
[0020]可选的，所述刻蚀半导体衬底的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺的偏压为100V?300V，刻蚀时间为50s?100s。
[0021]可选的，通过控制所述等离子体刻蚀的偏压和刻蚀时间，调整形成的鳍部的侧壁的倾角。
[0022]可选的，所述采用的半导体衬底为表面晶面为(100)的衬底。
[0023]可选的，所述形成的侧壁倾斜的鳍部的侧壁晶面为(551)，侧壁倾斜角度为82°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
[0024]可选的，所述形成的鳍部的侧壁倾斜角度为77° 17°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
[0025]可选的，还包括:采用湿法刻蚀工艺去除鳍部顶部的第一硬掩膜结构；在所述鳍部两侧沟槽内形成绝缘层，所述绝缘层表面低于鳍部的顶面；在绝缘层和鳍部表面形成栅极结构，所述栅极结构横跨鳍部顶面和侧壁；在鳍部两端形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
[0026]与现有技术相比，本发明具有以下优点:
[0027]本发明的技术方案，在半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述第一硬掩膜结构的底面位于所述截面在所述半导体衬底表面上的投影内。利用所述第一硬掩膜结构作为掩膜，采用干法刻蚀的方法对半导体衬底进行刻蚀，形成侧壁倾斜的鳍部。具体的，所述第一硬掩膜结构的剖面形状为“T”形、倒梯形或“十”字形。在对半导体衬底进行刻蚀过程中，第一硬掩膜结构的底面宽度决定最终形成的鳍部顶部的宽度。所述第一硬掩膜结构较宽的部分的宽度，例如“T”形顶部的横部、倒梯形的上部或“十字形”的横部的宽度均大于底面的宽度，在对半导体衬底进行刻蚀的过程中会保护所述较宽部分下部的结构，使得第一硬掩膜结构的底面宽度不受:损失。
[0028]进一步的，本发明的技术方案中，在半导体衬底表面由下至上依次沉积第一硬掩膜层和第二硬掩膜层，形成硬掩膜结构。对所述第一硬掩膜结构刻蚀之后，形成侧壁竖直的第一开口。再沿所述第一开口对第一硬掩膜层进行进一步的刻蚀，形成第一硬掩膜结构。本实施例中，采用湿法刻蚀的方法对第一硬掩膜层进行刻蚀。由于第一硬掩膜层和第二硬掩膜层采用对同一刻蚀工艺具有不同的刻蚀比的材料，在对第一硬掩膜层进行刻蚀的同时，对部分第二硬掩膜层没有影响，形成剖面形状为“T”形的第一硬掩膜结构。在对半导体衬底进行刻蚀的过程中，第一硬掩膜结构中上层的部分第二硬掩膜层对下层的第三硬掩膜掩膜层具有保护作用。由于干法刻蚀过程中，等离子体具有较高的能量，使得第一硬掩膜结构会有损失。现有技术中，一般利用单层掩膜，而所述单层掩膜在等离子体刻蚀过程中会受到严重的损伤，从而影响形成的鳍部的最终尺寸，尤其在小尺寸的情况下，鳍部的最终尺寸影响尤为严重；而本发明的技术方案中，上层的部分第二硬掩膜层对下层的第三硬掩膜层进行保护，防止其在刻蚀过程中受到损伤而影响形成的鳍部的尺寸。由于最终形成的鳍部顶部宽度尺寸由下层硬掩膜层的宽度决定，从而避免了刻蚀过程中，掩膜层受损对于形成的鳍部尺寸的影响。
[0029]并且，采用干法刻蚀的方法刻蚀所述半导体衬底，所采用的等离子体垂直轰击半导体衬底，等离子体散射使得部分等离子体偏离垂直方向，向两侧刻蚀半导体衬底。随着刻蚀沟槽的深度增加，逐渐形成具有倾斜侧壁的鳍部。具体的，本发明的技术方案通过控制等离子体偏压来调整形成的鳍部侧壁的斜率。调节等离子体的能量可以调节刻蚀半导体衬底的速率。而通过控制刻蚀速率可以调节等离子体对半导体衬底倾斜刻蚀的速率，从而调整鳍部侧壁的斜率。等离子体能量越大，刻蚀的速率越快，被散射偏离垂直方向的等离子体的能量也相应提高，从而增加了对沟槽两侧的半导体衬底的刻蚀速率，加大最终形成的鳍部侧壁的斜率。本发明的技术方案，还可以通过调节第三硬掩膜层的宽度来调节鳍部侧壁的斜率。当第三硬掩膜层的宽度减小，等离子体之间发生散射之后，偏离垂直方向的等离子的偏离角度也会相应增加，从而导致对沟槽两侧的半导体衬底进行刻蚀的水平分量增加，从而导致鳍部侧壁的斜率增加。采用表面为(100)晶面的衬底，可以形成晶面为(551)的鳍部侧壁，所述(551)晶面的侧壁倾斜角度为82°，通过控制等离子体刻蚀的参数，也可以形成侧壁倾角为77° 17°的鳍部，所述鳍部侧壁接近(551)晶面，所述鳍部的侧壁表面的原子排列比其他晶面的原子排列更趋向于整齐性，所以形成的侧壁较为平整，缺陷较少，后续在此鳍部上形成的鳍式场效应晶体管性能也得到提高。并且采用本发明的技术方案形成不同斜率的倾斜侧壁，所述倾斜侧壁使得相邻鳍部之间的上部开口增大，能够提高后期栅极结构的沉积质量，使得形成的鳍式场效应晶体管性能更加稳定；另一方面，本发明形成的鳍部形状有利于应力的分散，所以在后续沉积上栅极结构之后应力增强的情况下，仍然稳定地保持在衬底表面而不发生倒塌。以所述第一硬掩膜结构作为掩膜，只需一次刻蚀步骤就能形成侧壁倾斜的鳍部，工艺步骤简单，并且能减少多次刻蚀对鳍部表面造成的损伤。
【专利附图】
【附图说明】
[0030]图1是现有技术的鳍式场效应管的立体结构示意图；
[0031]图2至图7是本发明的实施例形成半导体结构的剖面示意图。
【具体实施方式】
[0032]如【背景技术】中所述，目前鳍式场效应晶体管存在漏电流，阈值电压不稳等问题，影响晶体管及集成电路的性能。
[0033]经过研究发现，鳍式场效应晶体管中，栅极结构与鳍部之间的界面质量对于鳍式场效应晶体管的性能影响很大。研究发现，Si (551)表面与Si (110)表面相比，更容易使原子排列整齐，表面缺陷较少，且电流驱动能力高。所述Si (551)晶面为倾斜的面，而侧壁倾斜的鳍部更有利于栅极结构的沉积，提高界面质量。而现有技术形成倾斜侧壁的鳍部大多工艺过程较为复杂需要对鳍部进行多次的刻蚀，容易对鳍部侧壁造成损伤。
[0034]为解决上述问题，本发明的实施例提出了一种半导体结构的形成方法，以T形的第一硬掩膜结构作为掩膜，对半导体衬底进行干法刻蚀，形成具有倾斜侧壁的鳍部，并在此基础上形成鳍式场效应晶体管。所述半导体结构的形成方法，工艺步骤简单，只须一次刻蚀就形成了侧壁倾斜的鳍部，减少了对鳍部表面的损伤。
[0035]下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
[0036]具体的，请参考图2至图7，图2至图7是本实施例形成半导体结构的剖面示意图。
[0037]请参考图2，提供半导体衬底100，所述衬底表面具有掩膜结构200。
[0038]所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本实施例中，半导体衬底100为体硅。所述半导体衬底100为后续工艺提供平台。
[0039]本实施例中，所述硬掩膜结构200具有第一硬掩膜层210和第二硬掩膜层220，所述第一硬掩膜层210位于衬底表面，所述第二硬掩膜层220位于第一硬掩膜层210表面。利用化学气相沉积工艺，在衬底表面依次沉积所述第一硬掩膜层210和第二硬掩膜层220。所述第一硬掩膜层的材料包括Si02、SiN、Si3N4或SiON中的一种或多种材料；所述第二硬掩膜层的材料包括SiO2、SiN、Si3N4或SiON中的一种或多种材料；并且所述第一硬掩膜层和第二硬掩膜层具有不同的选择刻蚀比。
[0040]本实施例中，第一硬掩膜层210的材料为氮化硅，第二硬掩膜层220的材料为氧化硅。本实施例中，第一硬掩膜层210的厚度为500nnTl000nm，第二硬掩膜层220的厚度为500?lOOOnm。
[0041]请参考图3，刻蚀所述硬掩膜结构200 (如图2所示)，在所述硬掩膜结构内形成第一开口，暴露出衬底部分表面。
[0042]具体的，利用旋涂法在所述硬掩膜结构200 (如图2所示)表面形成光刻胶层，通过显影曝光之后图形化。利用图形化光刻胶层作为掩膜，刻蚀所述硬掩膜结构200至半导体衬底100表面，在所述硬掩膜结构200内形成开口，所述第一开口上下宽度一致，暴露出半导体衬底的部分表面。开口两侧具有部分第一硬掩膜层210a和部分第二硬掩膜层220a，所述部分第二硬掩膜层220a位于部分第一硬掩膜层210a上层。所述上下宽度一致的第一开口的位置限定了形成的鳍部之间的沟槽位置。所述刻蚀硬掩膜结构200的工艺包括光刻、纳米压印、直接自组装(DSA)、干法刻蚀或湿法刻蚀中的一种或多种工艺。
[0043]请参考图4，单独刻蚀所述部分第一硬掩膜层210a (如图3所示)，形成第三硬掩膜层210b，使其最终宽度小于部分第二硬掩膜层220a，形成上小下大的第二开口以及第一硬掩膜结构230，所述第一硬掩膜结构呈“T”形。
[0044]对所述部分第一硬掩膜层210a进行刻蚀的工艺为湿法刻蚀或干法刻蚀。本实施例中，采用湿法刻蚀的工艺对所述部分第一硬掩膜层210a进行刻蚀，形成第三硬掩膜层210b，使第三硬掩膜层210b的宽度小于部分第二硬掩膜层220a。所述第三硬掩膜层210b和上层的部分第二硬掩膜层220a构成第一硬掩膜结构230，且所述第一硬掩膜结构230呈“T”形，所述第一硬掩膜结构230之间具有第二开口，所述第二开口呈上小下大的倒“T”形。
[0045]本发明的实施例中，由于所述部分第一硬掩膜层210a和部分第二硬掩膜层220a采用的材料不同，所以选择对两种材料具有高的刻蚀选择比的刻蚀溶液，所述刻蚀溶液只能对部分第一硬掩膜层210a进行刻蚀。本实施例中，部分第一硬掩膜层210a的材料为氮化硅，部分第二硬掩膜层220a的材料为氧化硅，采用的刻蚀溶液是沸腾的磷酸溶液。由于浓度为85%的磷酸溶液在180°C时对二氧化硅的刻蚀速率非常慢，所以可以用来做氮化硅和二氧化硅的选择性刻蚀。它对氮化硅的刻蚀速率一般为10nm/min，而对二氧化硅的刻蚀速率则远低于10nm/min。根据实际电路中需要的鳍部顶面的宽度，来控制形成的第三硬掩膜层210b的宽度，所述第三硬掩膜层210b的宽度等于或略大于最终形成的鳍部顶面的宽度。本实施例中，所述第三硬掩膜层210b的宽度为10nnT30nm。
[0046]在本发明的实施例中，可以选择其他两种不相同的材料形成所述部分第一硬掩膜层210a和部分第二硬掩膜层220a，并且根据所述两种不相同的材料，选择具有高选择性的刻蚀溶液，只刻蚀所述部分第一硬掩膜层210a而不刻蚀部分第二硬掩膜层220a。
[0047]在本发明的其他实施例中，也可以采用干法刻蚀的工艺。然而，与干法刻蚀相比，采用湿法刻蚀工艺对不同材料的刻蚀选择性更高，更有利于形成T形的第一硬掩膜结构。
[0048]在本发明的其他实施例中，也可以采用光刻、纳米压印、直接自组装法、干法刻蚀或湿法刻蚀中的至少一种工艺形成第一硬掩膜结构，所述第一硬掩膜结构之间具有上小下大的开口，并且所述第一硬掩膜结构的底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内。所述第一硬掩膜结构的剖面形状还可以是倒“T”形，“十”字形。
[0049]请参考图5，以第一硬掩膜结构230作为掩膜，刻蚀半导体衬底100，形成侧壁倾斜的鳍部110。
[0050]具体的，所述第一硬掩膜结构230包括第三硬掩膜层210b及其上方的部分第二硬掩膜层220a。
[0051]采用干法刻蚀工艺对所述半导体衬底100进行刻蚀。本实施例中，采用等离子体刻蚀的方法，等离子体以一定的能量垂直轰击衬底表面，对衬底表面没有被第一硬掩膜结构230覆盖的区域进行刻蚀。当等离子体进入第一硬掩膜结构230之间的开口之后，由于等离子体之间的散射作用，会使得部分等离子体偏离垂直方向具有水平分量，同时大部分等离子体还是在垂直方向对半导体衬底进行刻蚀形成沟槽。本实施例中，等离子体刻蚀的偏压为100V?300V，刻蚀时间为50秒?100秒。
[0052]部分偏离垂直方向的等离子体，以第三硬掩膜层210b作为掩膜，刻蚀沟槽两侧的半导体衬底。随着沟槽深度越大，越接近衬底表面的沟槽两侧的半导体衬底被刻蚀的时间越长，半导体衬底的材料被刻蚀得越多，沟槽的宽度则越大，导致沟槽呈上大下小的形状。最终，在沟槽的两侧形成了侧壁倾斜的侧壁。本实施例中，采用表面为(100)晶面的半导体衬底，通过控制等离子体刻蚀的偏压以及第三硬掩膜层的宽度等工艺参数，使得形成的鳍部侧壁晶面为Si (551)，侧壁与衬底表面所成的锐角夹角为82°。在本发明所述Si (551)晶面的表面平整度与其他晶面相比有明显的提高，从而以Si(551)作为鳍部的侧壁，能有效降低鳍部表面的缺陷。在本发明的其他实施例中，可以形成类似Si (551)晶面的鳍部110的侧壁，所述侧壁与衬底表面所成的锐角夹角为77° 17°。除了侧壁与衬底表面所成的锐角夹角为82°的晶面之外,所述鳍部侧壁的晶面不是(511)面,而是接近(511)面的,平整度只是会比其稍差，但是不会有质的改变。
[0053]进一步的，在鳍部表面形成栅极结构的时候，也能提高栅介质层及栅电极的沉积质量和相互之间的界面质量，减少漏电流，提高鳍式场效应晶体管的性能。
[0054]在本发明的其他实施例中，可以通过控制等离子体偏压来调节等离子体的能量，从而调节刻蚀半导体衬底的速率。而通过控制刻蚀速率可以调节等离子体对半导体衬底倾斜刻蚀的速率，从而调整鳍部110侧壁的斜率。等离子体能量越大，刻蚀的速率越快，被散射偏离垂直方向的等离子体的能量也相应提高，从而增加了对沟槽两侧的半导体衬底的刻蚀速率，加大最终形成的鳍部Iio侧壁的斜率。
[0055]在本发明的其他实施例中，还可以通过调节第三硬掩膜层210b的宽度来调节形成的鳍部110侧壁的斜率。减小第三硬掩膜层210b的宽度，会相应增加硬掩膜结构中下部分开口的宽度。当等离子体之间发生散射之后，偏离垂直方向的等离子的偏离角度也会相应增加，从而导致对沟槽两侧的半导体衬底进行刻蚀的水平分量增加，而形成的鳍部110的顶面的宽度为第三硬掩膜层210b的宽度也相应减小，从而导致鳍部110侧壁的斜率增加。
[0056]本发明的其他实施例中，也可以采用其他晶面的衬底，形成侧壁倾斜的鳍部。可以通过控制等离子体刻蚀的偏压和形成的掩膜结构的底面宽度实现对鳍部侧壁倾斜度的调整，工艺步骤灵活且容易实现。
[0057]由于干法刻蚀过程中，等离子体具有较高的能量，使得硬掩膜结构会受到损伤。如果采用单层硬掩膜结构作为掩膜，受到损伤之后尺寸变化会直接影响衬底刻蚀后形成的形状。本实施例中采用双层的第一硬掩膜结构230，利用上层的部分第二硬掩膜层220a保护下层的第三硬掩膜层210b，由于最终形成的鳍部顶部宽度尺寸由下层的第三硬掩膜层210b的宽度决定，从而避免了刻蚀过程中，掩膜层受损对于形成的鳍部尺寸的影响。
[0058]本发明的其他实施例中，也可以形成剖面形状为倒梯形或“十”字形的第一硬掩膜结构。所述剖面形状为倒梯形或“十”字形的第一硬掩膜结构的宽度较大部分对其下方的宽度较小的部分同样起到保护作用，使的第一硬掩膜结构的底面在刻蚀半导体衬底形成鳍部的过程中不受损失。
[0059]请参考图6，去除半导体衬底表面的第一硬掩膜结构230 (如图5所示)。
[0060]去除所述半导体衬底表面的第一硬掩膜结构230包括去除所述第三硬掩膜层210b (如图5所示)和部分第二硬掩膜层220a (如图5所示)的工艺为湿法刻蚀。去除所述第一硬掩膜结构230之后，衬底表面只具有鳍部110。
[0061 ] 在本实施例中，还可以在所述形成的具有倾斜侧壁的鳍部基础上形成鳍式场效应
晶体管。
[0062]请参考图7,在所述鳍部110两侧沟槽内形成绝缘层120,所述绝缘层120表面低于鳍部的顶面；在绝缘层120和鳍部110表面形成栅极结构，所述栅极结构横跨鳍部110顶面和侧壁；在鳍部两端形成源极和漏极(未示出)，所述源极和漏极位于栅极结构的两侧。
[0063]具体的，所述绝缘层120的材料为氧化硅或氮氧化硅，所述绝缘层120的形成工艺为浅沟槽填充。在刻蚀形成侧壁倾斜的鳍部110之后，仅去除上层的部分第二硬掩膜层220a，然后在沟槽内沉积绝缘材料。首先在鳍部110两侧的沟槽内表面以热氧法长出一层衬底氧化层，之后再以CVD法在沟槽内填充满绝缘材料。形成所述衬底氧化层是为了消除上一步形成第一鳍部的刻蚀工艺对沟槽侧壁即第一鳍部侧壁造成的晶格损伤，减少缺陷。以化学机械研磨(CMP)技术去除鳍部顶部的绝缘材料，并以第三硬掩膜层210b作为研磨终止层，形成平坦的表面。再以所述第三硬掩膜层210b作为掩膜回刻所述绝缘材料，形成绝缘层120。之后再去除所述第三硬掩膜层210b。
[0064]所述栅极结构包括栅介质层130和栅电极层140。所述栅介质层130的材料包括氧化硅、氮氧化硅或高K材料。所述栅电极层材料为多晶硅、金属硅化物或金属。所述栅极结构位于绝缘层120表面且横跨所述鳍部110顶面和侧壁。以所述栅极结构为掩膜，在所述栅极结构两侧的鳍部110内掺杂形成源/漏极(未示出)。
[0065]本发明的实施例中，采用双层T形的第一硬掩膜结构作为掩膜对衬底进行刻蚀形成侧壁倾斜的鳍部，所述鳍部侧壁接近(551)晶面，具有原子排列整齐，表面平整的优点，有利于提高后期形成的器件的性能。并且侧壁倾斜的鳍部有利于在形成鳍式场效应晶体管过程中进行浅沟槽填充时在相邻鳍部之间进行绝缘材料的沉积，由于侧壁倾斜，使得沉积过程中能减少缺陷的产生；在形成栅极的时候，也有助于提高接触面的界面质量，提高晶体管的性能。
[0066]本发明的实施例中，可以通过控制等离子体刻蚀的偏压和形成的掩膜结构的底面宽度实现对鳍部侧壁倾斜度的调整，工艺步骤灵活且容易实现。
[0067]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种半导体结构的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底表面形成第一硬掩膜结构，所述第一硬掩膜结构具有与所述半导体衬底接触的底面，其中，所述底面位于所述第一硬掩膜结构在半导体衬底表面上的投影内； 以所述第一硬掩膜结构作为掩膜，刻蚀半导体衬底，形成侧壁倾斜的鳍部。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜结构的剖面形状为“T”形、倒梯形或“十”字形。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜结构的形成工艺为:在所述半导体衬底表面形成硬掩膜层；在所述硬掩膜层内形成上小下大的开口，所述开口暴露出衬底的部分表面。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述在硬掩膜层内形成上小下大的开口的工艺为光刻、纳米压印、直接自组装法、干法刻蚀或湿法刻蚀中的至少一种。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述硬掩膜层具有位于半导体衬底表面的第一硬掩膜层及位于第一硬掩膜层表面的第二硬掩膜层；在所述第一硬掩膜层和第二硬掩膜层内形成暴露出半导体衬底的第一开口，形成部分第一硬掩膜层和位于所述部分第一硬掩膜层表面的部分第二硬掩膜层，其中，部分第一硬掩膜层为第一开口两侧的第一掩膜层的一部分，部分第二硬掩膜层为第一开口两侧的第二掩膜层的一部分；选择使第一硬掩膜层相对于第二硬掩膜层具有高选择比的刻蚀工艺，对部分第一硬掩膜层进行刻蚀，使得部分第一硬掩膜层沿第一开口去除部分宽度，形成所述第一硬掩膜结构。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层的材料不相同。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层的材料为 Si02、SiN, Si3N4 或 SiON0
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第二硬掩膜层的材料为 Si02、SiN, Si3N4 或 SiON0
9.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜结构包括部分第二硬掩膜层和第三硬掩膜层，其中，第三硬掩膜层为沿所述第一开口对部分第一硬掩膜层进行刻蚀后得到的第一硬掩膜层的一部分。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第三硬掩膜层的宽度范围为10nn~30 nm。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第三硬掩膜层的形成工艺是湿法刻蚀或者干法刻蚀。
12.根据权利要求10所述的半导体结构的形成方法，其特征在于，通过控制所述第三硬掩膜层的宽度，调节形成的鳍部的侧壁的倾角。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀半导体衬底的工艺为干法刻蚀。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀半导体衬底的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺的偏压为100V100V，刻蚀时间为50s~IOOs0
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，通过控制所述等离子体刻蚀的偏压和刻蚀时间，调整形成的鳍部的侧壁的倾角。
16.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述采用的半导体衬底为表面晶面为(100)的衬底。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述形成的侧壁倾斜的鳍部的侧壁晶面为(551)，侧壁倾斜角度为82°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
18.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述形成的鳍部的侧壁倾斜角度为77° 17°，所述倾斜角度为鳍部侧壁与衬底表面所成的锐角夹角。
19.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括:采用湿法刻蚀工艺去除鳍部顶部的第一硬掩膜结构；在所述鳍部两侧沟槽内形成绝缘层，所述绝缘层表面低于鳍部的顶面；在绝缘层和鳍部表面形成栅极结构，所述栅极结构横跨鳍部顶面和侧壁；在鳍部两端形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
【文档编号】H01L21/336GK103681336SQ201210348128
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】孟晓莹, 隋运奇 申请人:中芯国际集成电路制造(上海)有限公司
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