Cmos晶体管的形成方法
Cmos晶体管的形成方法
【专利摘要】一种CMOS晶体管的形成方法，包括：提供衬底，衬底包括与NMOS晶体管对应的第一区域衬底和与PMOS晶体管对应的第二区域衬底；在第一区域衬底表面形成第一栅极结构，且在第二区域衬底表面形成第二栅极结构；形成覆盖第一栅极结构和第二栅极结构表面的硬掩膜层；形成覆盖硬掩膜层和衬底表面的隔离介质层；形成覆盖隔离介质层的应力层；进行退火处理；依次去除应力层和隔离介质层；在第一区域衬底和覆盖第一栅极结构表面硬掩膜层上形成掩膜层；以掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；去除硬掩膜层和掩膜层。本发明所形成的CMOS晶体管的性能好、响应速度快。
【专利说明】CMOS晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种CMOS晶体管的形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展,互补金属氧化物半导体(Complementary MetalOxide Semiconductor，简称CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。为了获得更好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能，具体可通过控制晶体管沟道区中应力来控制载流子的迁移率。
[0003]应变记忆技术(Stress Memorizaiton Technique,简称SMT)和嵌入式错娃(Embedded SiGe)技术是现有的提高晶体管载流子迁移率常采用的两种技术。其中，应变记忆技术通过在扩散区上方施加固有应变的材料(例如氮化硅)，并进行退火，从而使应力被记忆在者扩散区中，然后再去除应变材料。应变记忆技术可在晶体管的沟道区形成稳定应力，从而提高沟道中载流子的迁移率；所述应力平行于沟道长度方向，可以为拉伸应力或压缩应力；通常拉伸应力可以使得沟道区域中的原子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管，而压缩应力使得沟道区域中的原子排布更加紧密，从而提高空穴的迁移率，适用于PMOS晶体管。
[0004]而嵌入式锗硅技术则是在需要形成扩散区的区域先形成锗硅层，然后再进行掺杂形成晶体管的源极和漏极，由于硅和锗硅(SiGe)的两相界面(Interphase)中存在晶格错配(Lattice Mismatch),通过形成所述锗娃层，使沟道区的娃晶格排布发生改变,产生应力，从而提高沟道区中载流子的迁移率，使得晶体管的性能得到改善。
[0005]现有技术在形成CMOS晶体管时，将上述两种技术结合以进一步提闻CMOS晶体管的性能，具体可以采取以下步骤:提供衬底，所述衬底包括与NMOS晶体管对应的第一区域和与PMOS晶体管对应的第二区域，且所述第一区域衬底表面形成有第一栅极结构，所述第二区域衬底表面形成第二栅极结构；形成覆盖第一栅极结构和第二栅极结构表面的硬掩膜层；在硬掩膜层和衬底表面依次形成隔离介质层以及覆盖所述隔离介质层的应力层；进行退火处理；去除所述应力层，以及形成覆盖第一区域和第一栅极结构表面硬掩膜层的掩膜层；以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；去除掩膜层、隔离介质层和硬掩膜层。
[0006]但是，现有技术存在如下缺陷:
[0007]在去除掩膜层、隔离介质层和硬掩膜层时，部分隔离介质层以及被隔离介质层覆盖的硬掩膜层无法被完全去除，残留的隔离介质层和硬掩膜层对后续工艺(例如:化学机械研磨工艺)造成影响，进而影响所形成CMOS晶体管的性能。
【发明内容】
[0008]本发明解决的问题是提供一种CMOS晶体管的形成方法，提高所形成CMOS晶体管的性能。[0009]为解决上述问题，本发明提供了一种CMOS晶体管的形成方法，包括:
[0010]提供衬底，所述衬底包括与NMOS晶体管对应的第一区域衬底和与PMOS晶体管对应的第二区域衬底；
[0011]在所述第一区域衬底表面形成第一栅极结构，且在所述第二区域衬底表面形成第二栅极结构；
[0012]形成覆盖所述第一栅极结构和第二栅极结构表面的硬掩膜层；
[0013]形成覆盖所述硬掩膜层和衬底表面的隔离介质层；
[0014]形成覆盖所述隔离介质层的应力层；
[0015]进行退火处理；
[0016]依次去除所述应力层和隔离介质层；
[0017]在第一区域衬底和覆盖第一栅极结构表面硬掩膜层上形成掩膜层；
[0018]以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；
[0019]去除所述硬掩膜层和掩膜层。
[0020]与现有技术相比，本发明技术方案具有以下优点:
[0021]在将应力记忆在NMOS晶体管的第一栅极结构、第二栅极结构以及衬底上后，去除应力层和隔离介质层，再通过嵌入式锗硅技术在第二栅极结构两侧的第二区域衬底内形成锗硅层，并去除硬掩膜层和掩膜层，在将应变记忆技术与嵌入式锗硅技术结合，提高所形成CMOS晶体管中载流子的迁移率的同时，避免部分硬掩膜层被残留的隔离介质层覆盖而在第一栅极结构和第二栅极结构表面形成凸起，提高了所形成CMOS晶体管的形貌以及电学性倉泛。
[0022]进一步的，在所述应力层和隔离介质层去除后，在所述衬底和硬掩膜层上沉积保护层，以在形成锗硅层时保护第二区域衬底不受损伤，进一步提高了所形成CMOS晶体管的电学性能。
【专利附图】
【附图说明】
[0023]图广图7为本发明CMOS晶体管的形成方法一个实施例中所形成CMOS晶体管的结构示意图。
【具体实施方式】
[0024]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0025]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0026]正如【背景技术】部分所述，现有工艺将应变记忆技术与嵌入式锗硅技术结合，提高所形成CMOS晶体管中载流子的迁移率时，位于应力层下方的隔离介质层在PMOS晶体管中锗硅层形成后，与形成锗硅层的掩膜层以及硬掩膜层通过一步刻蚀工艺去除。在去除掩膜层、隔离介质层和硬掩膜层时，部分隔离介质层以及被隔离介质层覆盖的硬掩膜层无法被完全去除，残留的隔离介质层和硬掩膜层对后续工艺造成影响，影响了所形成CMOS晶体管的性能。
[0027]经发明人的研究发现，部分隔离介质层和硬掩膜层无法被完全去除主要由如下原因造成:现有工艺中隔离介质层的材质为氧化硅，应力层和硬掩膜层的材质为氮化硅，在通过退火工艺将应力层中应力记忆在衬底时，隔离介质层中氧化硅与位于隔离介质层上方应力层中氮化硅以及位于隔离介质层下方硬掩膜层中氮化硅发生反应，形成包括氮氧化硅在内的多种化合物，该化合物在掩膜层和硬掩膜层的过程中无法被去除，同时，使得位于该化合物下方的硬掩膜层也无法被去除，影响了后续工艺的正常进行。
[0028]现有工艺中，所述隔离介质层主要用于提高应力层与衬底和硬掩膜层之间的粘附性，以将应力层中应力更好的记忆在衬底中，提高所形成NMOS晶体管沟槽区中载流子的迁移率；另外，考虑到在形成PMOS晶体管重掺杂区中锗硅层时，要先对PMOS晶体管栅极结构两侧的衬底进行刻蚀，形成用于填充锗硅层的凹槽，而隔离介质层能够在上述刻蚀过程中保护衬底不受损伤，因此，在将应力记忆在衬底和硬掩膜层后，先将应力层去除，而保留隔离介质层作为凹槽刻蚀过程中衬底的保护层。
[0029]而经过发明人的进一步研究发现:残留的隔离介质层和硬掩膜层对CMOS晶体管的形成工艺影响较大，其远大于在凹槽刻蚀过程中隔离介质层对第二区域衬底的保护作用；而且，由于第一区域衬底以及第一栅极结构表面的硬掩膜层被掩膜层覆盖、第二栅极结构表面被硬掩膜层覆盖，在刻蚀工艺中所暴露的第二区域衬底与锗硅层的形成位置大致一致，刻蚀工艺对第二区域衬底的影响较小，甚至可忽略不计。
[0030]针对上述缺陷以及发明人所做的研究，本发明提供了一种CMOS晶体管的形成方法，在进行离子注入前，在NMOS晶体管和PMOS晶体管对应的第一区域衬底和第二区域衬底上、以及在第一栅极结构表面和第二栅极结构表面依次形成隔离介质层和应力层，并在进行退火处理将应力记忆在NMOS晶体管和PMOS晶体管的栅极结构和栅极结构两侧的衬底后，去除所述应力层和隔离介质层；再形成覆盖第一区域衬底和第一栅极结构表面硬掩膜层的掩膜层，并以所述掩膜层为掩模在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；然后去除所述硬掩膜层和掩膜层。
[0031]先通过应变记忆技术提高NMOS晶体管中载流子的迁移率，再通过嵌入式锗硅技术提高PMOS晶体管中载流子的迁移率，使NMOS晶体管和PMOS晶体管的性能更加匹配，提高了所形成CMOS晶体管的电学性能。而且，在通过应变记忆技术与嵌入式锗硅技术结合提高所形成CMOS晶体管中载流子的迁移率时，在将应力记忆在NMOS晶体管和PMOS晶体管的栅极结构和栅极结构两侧的衬底后，去除所述应力层和隔离介质层，避免去除硬掩膜层时，部分隔离介质层以及被隔离介质层覆盖的硬掩膜层残留，而对后续工艺的造成影响，提高了所形成CMOS晶体管的形貌以及电学性能。
[0032]下面结合附图进行详细说明。
[0033]图广图7示出了本发明CMOS晶体管的形成方法的所形成CMOS晶体管的结构示意图，参考图广图7，通过具体实施例对本发明CMOS晶体管的形成方法做进一步说明。
[0034]参考图1，首先，提供衬底，所述衬底包括与NMOS晶体管对应的第一区域衬底200和与PMOS晶体管对应的第二区域衬底100，所述第一区域衬底200和第二区域衬底100之间可以由浅沟槽隔离结构(STI) 300进行隔离。[0035]接着，在所述第一区域衬底200表面形成第一栅极结构，且在所述第二区域衬底100表面形成第二栅极结构。
[0036]所述第一栅极结构包括位于第一区域衬底200表面的第一栅介质层201和位于第一栅介质层201上的第一栅极203。具体地，所述第一栅介质层201的材质为氧化硅，第一栅极203的材质为多晶硅，即第一栅极结构为多晶硅栅；或者，所述第一栅介质层201的材质为高介电常数材料，所述第一栅极203的材质为金属，即第一栅极结构为金属栅。
[0037]所述第二栅极结构包括位于第二区域衬底100表面的第二栅介质层101和位于第二栅介质层101上的第二栅极103。具体地，所述第二栅介质层101的材质为氧化硅，第二栅极103的材质为多晶硅，即第二栅极结构为多晶硅栅；或者，所述第二栅介质层101的材质为高介电常数材料，所述第二栅极103的材质为金属，即第二栅极结构为金属栅。
[0038]继续参考图1，形成覆盖所述第一栅极结构表面的硬掩膜层207和覆盖所述第二栅极结构表面的硬掩膜层107，以分别保护所述第一栅极结构和第二栅极结构。
[0039]本实施例中，所述硬掩膜层207和107的材质为氮化硅，形成所述硬掩膜层207和107的方法为化学气相沉积工艺。
[0040]继续参考图1，本实施例还可以在第一栅极结构和硬掩膜层207的侧面之间形成第一偏移间隙壁(offset spacer) 205,且在第二栅极结构和硬掩膜层107的侧面之间形成第二偏移间隙壁105。
[0041]所述第一偏移间隙壁205或第二偏移间隙壁105的材质为氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合，对于本领域的技术人员来说，偏移间隙壁的形成工艺是熟知的，故在此不再赘述。
[0042]本实施例在形成第一偏移间隙壁205之后,对第一偏移间隙壁205和第一栅极结构两侧的第一区域衬底200进行轻掺杂离子注入，形成第一轻掺杂区(图中未示出);且在形成第二偏移间隙壁105之后，对第二偏移间隙壁105和第二栅极结构两侧的第二区域衬底100进行轻掺杂离子注入，形成第二轻掺杂区(图中未示出)。
[0043]所述第一轻掺杂区和第二轻掺杂区可以分别抑制NMOS晶体管和PMOS晶体管的热载流子注入效应。
[0044]本实施例中，在所述第一轻掺杂区形成之后，对第一偏移间隙壁205和第一栅极结构两侧的第一区域衬底200进行袋状区离子注入，形成第一袋状注入区(图中未示出)，所述第一袋状注入区的导电类型为P型，其与第一轻掺杂区的导电类型相反；且在第二轻掺杂区形成之后，对第二偏移间隙壁105和第二栅极结构两侧的第二区域衬底100进行袋状区离子注入，形成第二袋状注入区(图中未示出)，所述第二袋状注入区的导电类型为N型，其与第二轻掺杂区的导电类型相反。
[0045]所述第一袋状注入区和第二袋状注入区用于改善器件的短沟道效应以及击穿效应。
[0046]需要说明的是，本实施例还可以省略形成第一偏移间隙壁205、第二偏移间隙壁105、第一轻掺杂区、第二轻掺杂区、第一袋状注入区和第二袋状注入区的步骤，其不限制本发明的保护范围。
[0047]参考图2，在硬掩膜层207和107以及衬底表面形成隔离介质层401以及覆盖所述隔离介质层401的应力层403。[0048]本实施例中，所述隔离介质层401的材质为氧化硅，用于提高应力层403与硬掩膜层207和107之间的粘附性。
[0049]所述应力层403为拉伸应力层，其材质为氮化硅，厚度范围为30埃~200埃，可通过化学气相沉积工艺(CVD)方法形成，其具体形成工艺在此不再赘述。所述应力层403用于提高NMOS晶体管沟道区中载流子的迁移率。
[0050]继续参考图2，进行退火处理。
[0051]本实施例中，所述退火处理为尖峰退火，所述尖峰退火的温度范围为9500C~1055°C，时间范围为5s~60s。
[0052]通过所述退火处理，将应力层403中的应力记忆在衬底和硬掩膜层207和107上。由于所述应力层403为拉伸应力层，其能够使与隔离介质层401接触的第一区域衬底200中原子排布更加疏松，提高了 NMOS晶体管沟道区中电子的迁移率。
[0053]为了减少掩膜的沉积和刻蚀次数，以减少工艺步骤，降低形成CMOS晶体管的工艺成本，在应用应变记忆技术提高NMOS晶体管沟槽区载流子迁移率时，同时在第一区域衬底200、第二区域衬底100以及硬掩膜层207和107表面沉积隔离介质层401和应力层403。而由于位于第二栅极结构及其表面掩膜层107两侧的第二区域衬底100会在后续锗硅层的形成过程中去除，记忆于第二区域衬底100的拉伸应力被去除，其不会对PMOS晶体管的性能造成影响。
[0054]需要说明的是，在进行所述退火处理时，与硬掩膜层207和107接触的隔离介质层401中的氧化硅与硬掩膜层207和107中的氮化硅发生反应，形成了包括氮氧化硅在内的多种化合物。
[0055]参考图3，依次去除图2中所述应力层403和隔离介质层401。
[0056]本实施例中，去除所述应力层403的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为120°C ~170°C，所述磷酸溶液可采用质量分数为85%的磷酸溶液；刻蚀时间为60s飞00s。
[0057]本实施例中，去除所述隔离介质层401的方法为湿法刻蚀，所述湿法刻蚀的溶液为氢氟酸溶液，所述氢氟酸溶液中质量分数为40%的氢氟酸溶液与水的体积比为1:100^1:500 ;刻蚀时间为 20s~300s。
[0058]继续参考图3，形成覆盖所述第一区域衬底200和硬掩膜层207的掩膜层405。
[0059]本实施例中，所述掩膜层405的材质为氮化硅，形成所述掩膜层405的方法为化学气相沉积工艺，其在此不再赘述。所述掩膜层405用于保护第一区域衬底200和掩膜层207，避免后续工艺对其造成损伤。
[0060]在其他实施例中，在形成所述掩膜层405之前，还包括:形成覆盖所述衬底(包括第一区域衬底200和第二区域衬底100)以及硬掩膜层207和107的保护层(图未示)。所述保护层的材质为氧化硅，可通过快速热氧化工艺形成或者炉管工艺形成，所述保护层的厚度小于或者等于100埃。所述保护层能够在第二区域衬底100内锗硅层形成过程中避免刻蚀工艺或者锗硅层的填充工艺对第二区域衬底100造成影响，进而提高了所形成半导体器件的成品率。
[0061]参考图4至图5，以所述掩膜层405为掩模，在第二栅极结构及其表面硬掩膜层107两侧的第二区域衬底100内形成锗硅层111，其具体包括如下步骤:[0062]在所述第二栅极结构及其表面硬掩膜层107两侧的第二区域衬底100表面形成包含凹槽图形的光刻胶层(图中未示出)；
[0063]以所述掩膜层405和光刻胶层为掩模，沿凹槽图形刻蚀所述第二区域衬底100，在第二区域衬底100内形成凹槽109 ；
[0064]去除所述光刻胶层；
[0065]在图4中所述凹槽109内填充锗硅层111，锗硅层111的上表面与第二区域衬底100上表面齐平。
[0066]具体的，可通过干法刻蚀或者先进行干法刻蚀再进行湿法刻蚀形成所述凹槽109。所述凹槽109的侧壁可以垂直于第二区域衬底100表面，也可以呈sigma状。通过在第二区域衬底100内形成凹槽109，去除了记忆在第二区域衬底100上的拉伸应力，同时，通过在所述凹槽109内填充锗硅层111，使PMOS晶体管沟道区的硅晶格排布发生改变，产生压缩应力，从而提高沟道区中空穴的迁移率，改善了所形成PMOS晶体管的性能。
[0067]本实施例中，所述凹槽109呈sigma状，以进一步提高PMOS晶体管沟道区域的压缩应力，提高所形成PMOS晶体管的沟道区中空穴的迁移率，使所形成的PMOS晶体管与NMOS晶体管的匹配度更好。
[0068]本实施例中，通过外延生长工艺在图4中所述凹槽109内填充锗硅层111，其具体形成工艺在此不再赘述。
[0069]参考图6，去除图5中所述硬掩膜层207和107以及掩膜层405。
[0070]本实施例中，去除所述硬掩膜层207和107以及掩膜层405的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为120°C ?170°C，所述磷酸溶液可采用质量分数为85%的磷酸溶液；刻蚀时间为60iT600S。
[0071]由于图2中覆盖硬掩膜层207和107的隔离介质层401在沉积掩膜层405之前已经去除，而硬掩膜层207和107以及掩膜层405的材质均为氮化硅，其能够通过磷酸溶液完全去除，不会对后续工艺造成影响，提高了所形成的第一栅极结构和第二栅极结构的形貌，进而提高了所形成CMOS晶体管的性能。
[0072]在其他实施例中，当所述衬底、硬掩膜层207和107表面覆盖有保护层时，还需要去除所述保护层，去除所述硬掩膜层207和107、掩膜层405和保护层包括如下步骤:
[0073]通过磷酸溶液去除所述掩膜层405 ；
[0074]通过氢氟酸溶液去除所述保护层；
[0075]通过磷酸溶液去除所述硬掩膜层207和107。
[0076]参考图7，形成覆盖第一偏移间隙壁205侧壁的第一侧墙213，并对第一侧墙213两侧的第一区域衬底200进行重掺杂离子注入，形成第一重掺杂区(图中未示出);且形成覆盖第二偏移间隙壁105侧壁的第二侧墙113，并对所述第二侧墙113两侧的锗硅层111进行重掺杂离子注入，形成第二重掺杂区(图中未示出)。
[0077]具体的，所述第一重掺杂区的导电类型为N型，第二重掺杂区的导电类型为P型，形成所述第一重掺杂区和第二重掺杂区的工艺作为本领域技术人员的公知技术，在此不再赘述。
[0078]至此，完成了 CMOS晶体管的形成工艺。
[0079]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种CMOS晶体管的形成方法，其特征在于，包括: 提供衬底，所述衬底包括与NMOS晶体管对应的第一区域衬底和与PMOS晶体管对应的第二区域衬底； 在所述第一区域衬底表面形成第一栅极结构，且在所述第二区域衬底表面形成第二栅极结构； 形成覆盖所述第一栅极结构和第二栅极结构表面的硬掩膜层； 形成覆盖所述硬掩膜层和衬底表面的隔离介质层； 形成覆盖所述隔离介质层的应力层； 进行退火处理； 依次去除所述应力层和隔离介质层； 在第一区域衬底和覆盖第一栅极结构表面硬掩膜层上形成掩膜层； 以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成错娃层； 去除所述硬掩膜层和掩膜层。
2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述隔离介质层的材质为氧化硅，所述应力层的材质为氮化硅。
3.如权利要求2所述的CMOS晶体管的形成方法，其特征在于，去除所述应力层的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为120°C ~170°C。
4.如权利要求2所述的CMOS晶体管的形成方法，其特征在于，去除所述隔离介质层的方法为湿法刻蚀，所述湿法刻蚀的溶液为氢氟酸溶液。
5.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括:在形成掩膜层之前，形成覆盖所述衬底和硬掩膜层的保护层。
6.如权利要求5所述的CMOS晶体管的形成方法，其特征在于，所述保护层的材质为氧化硅。
7.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述硬掩膜层的材质为氮化硅。
8.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述应力层为拉伸应力层。
9.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述应力层的厚度为30埃~200埃。
10.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述退火处理为尖峰退火，所述尖峰退火的温度为950°C~1055°C，时间为5s~60s。
11.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述掩膜层的材质为氮化硅。
12.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，去除所述硬掩膜层和掩膜层的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为1200C ~170°C。
13.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括:在形成所述硬掩膜层之前，在所述第一栅极结构的侧面形成第一偏移间隙壁，以及在所述第二栅极结构的侧面形成第二偏移间隙壁。
14.如权利要求13所述的CMOS晶体管的形成方法，其特征在于，在形成所述第一偏移间隙壁和第二偏移间隙壁之后、形成硬掩膜层之前，还包括:对第一栅极结构和第一偏移间隙壁两侧的第一区域衬底进行轻掺杂离子注入，形成第一轻掺杂区；且对第二栅极结构和第二偏移间隙壁两侧的第二区域衬底进行轻掺杂离子注入，形成第二轻掺杂区。
15.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，形成所述锗硅层包括: 在所述第二栅极结构表面的硬掩膜层及其两侧的第二区域衬底表面形成包含凹槽图形的光刻胶层； 以所述掩膜层和光刻胶层为掩模，沿凹槽图形刻蚀所述第二区域衬底，在第二区域衬底内形成凹槽； 去除所述光刻胶层； 在所述凹槽内填充锗硅层。
16.如权利要求15所述的CMOS晶体管的形成方法，其特征在于，所述凹槽呈sigma状。
17.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在去除所述硬掩膜层和掩膜层之后，还包括:形成覆盖所述第一栅极结构侧壁的第一侧墙，并对所述第一侧墙两侧的第一区域衬底进行重掺杂离子注入，形成第一重掺杂区；且形成覆盖所述第二栅极结构侧壁的第二侧墙，并对所述第二侧墙两侧的锗硅层进行重掺杂离子注入，形成第二重掺杂区。
【文档编号】H01L21/8238GK103681502SQ201210348142
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】刘焕新, 刘佳磊, 焦明洁 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】一种CMOS晶体管的形成方法，包括：提供衬底，衬底包括与NMOS晶体管对应的第一区域衬底和与PMOS晶体管对应的第二区域衬底；在第一区域衬底表面形成第一栅极结构，且在第二区域衬底表面形成第二栅极结构；形成覆盖第一栅极结构和第二栅极结构表面的硬掩膜层；形成覆盖硬掩膜层和衬底表面的隔离介质层；形成覆盖隔离介质层的应力层；进行退火处理；依次去除应力层和隔离介质层；在第一区域衬底和覆盖第一栅极结构表面硬掩膜层上形成掩膜层；以掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；去除硬掩膜层和掩膜层。本发明所形成的CMOS晶体管的性能好、响应速度快。
【专利说明】CMOS晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种CMOS晶体管的形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展,互补金属氧化物半导体(Complementary MetalOxide Semiconductor，简称CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。为了获得更好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能，具体可通过控制晶体管沟道区中应力来控制载流子的迁移率。
[0003]应变记忆技术(Stress Memorizaiton Technique,简称SMT)和嵌入式错娃(Embedded SiGe)技术是现有的提高晶体管载流子迁移率常采用的两种技术。其中，应变记忆技术通过在扩散区上方施加固有应变的材料(例如氮化硅)，并进行退火，从而使应力被记忆在者扩散区中，然后再去除应变材料。应变记忆技术可在晶体管的沟道区形成稳定应力，从而提高沟道中载流子的迁移率；所述应力平行于沟道长度方向，可以为拉伸应力或压缩应力；通常拉伸应力可以使得沟道区域中的原子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管，而压缩应力使得沟道区域中的原子排布更加紧密，从而提高空穴的迁移率，适用于PMOS晶体管。
[0004]而嵌入式锗硅技术则是在需要形成扩散区的区域先形成锗硅层，然后再进行掺杂形成晶体管的源极和漏极，由于硅和锗硅(SiGe)的两相界面(Interphase)中存在晶格错配(Lattice Mismatch),通过形成所述锗娃层，使沟道区的娃晶格排布发生改变,产生应力，从而提高沟道区中载流子的迁移率，使得晶体管的性能得到改善。
[0005]现有技术在形成CMOS晶体管时，将上述两种技术结合以进一步提闻CMOS晶体管的性能，具体可以采取以下步骤:提供衬底，所述衬底包括与NMOS晶体管对应的第一区域和与PMOS晶体管对应的第二区域，且所述第一区域衬底表面形成有第一栅极结构，所述第二区域衬底表面形成第二栅极结构；形成覆盖第一栅极结构和第二栅极结构表面的硬掩膜层；在硬掩膜层和衬底表面依次形成隔离介质层以及覆盖所述隔离介质层的应力层；进行退火处理；去除所述应力层，以及形成覆盖第一区域和第一栅极结构表面硬掩膜层的掩膜层；以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；去除掩膜层、隔离介质层和硬掩膜层。
[0006]但是，现有技术存在如下缺陷:
[0007]在去除掩膜层、隔离介质层和硬掩膜层时，部分隔离介质层以及被隔离介质层覆盖的硬掩膜层无法被完全去除，残留的隔离介质层和硬掩膜层对后续工艺(例如:化学机械研磨工艺)造成影响，进而影响所形成CMOS晶体管的性能。
【发明内容】
[0008]本发明解决的问题是提供一种CMOS晶体管的形成方法，提高所形成CMOS晶体管的性能。[0009]为解决上述问题，本发明提供了一种CMOS晶体管的形成方法，包括:
[0010]提供衬底，所述衬底包括与NMOS晶体管对应的第一区域衬底和与PMOS晶体管对应的第二区域衬底；
[0011]在所述第一区域衬底表面形成第一栅极结构，且在所述第二区域衬底表面形成第二栅极结构；
[0012]形成覆盖所述第一栅极结构和第二栅极结构表面的硬掩膜层；
[0013]形成覆盖所述硬掩膜层和衬底表面的隔离介质层；
[0014]形成覆盖所述隔离介质层的应力层；
[0015]进行退火处理；
[0016]依次去除所述应力层和隔离介质层；
[0017]在第一区域衬底和覆盖第一栅极结构表面硬掩膜层上形成掩膜层；
[0018]以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；
[0019]去除所述硬掩膜层和掩膜层。
[0020]与现有技术相比，本发明技术方案具有以下优点:
[0021]在将应力记忆在NMOS晶体管的第一栅极结构、第二栅极结构以及衬底上后，去除应力层和隔离介质层，再通过嵌入式锗硅技术在第二栅极结构两侧的第二区域衬底内形成锗硅层，并去除硬掩膜层和掩膜层，在将应变记忆技术与嵌入式锗硅技术结合，提高所形成CMOS晶体管中载流子的迁移率的同时，避免部分硬掩膜层被残留的隔离介质层覆盖而在第一栅极结构和第二栅极结构表面形成凸起，提高了所形成CMOS晶体管的形貌以及电学性倉泛。
[0022]进一步的，在所述应力层和隔离介质层去除后，在所述衬底和硬掩膜层上沉积保护层，以在形成锗硅层时保护第二区域衬底不受损伤，进一步提高了所形成CMOS晶体管的电学性能。
【专利附图】
【附图说明】
[0023]图广图7为本发明CMOS晶体管的形成方法一个实施例中所形成CMOS晶体管的结构示意图。
【具体实施方式】
[0024]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0025]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0026]正如【背景技术】部分所述，现有工艺将应变记忆技术与嵌入式锗硅技术结合，提高所形成CMOS晶体管中载流子的迁移率时，位于应力层下方的隔离介质层在PMOS晶体管中锗硅层形成后，与形成锗硅层的掩膜层以及硬掩膜层通过一步刻蚀工艺去除。在去除掩膜层、隔离介质层和硬掩膜层时，部分隔离介质层以及被隔离介质层覆盖的硬掩膜层无法被完全去除，残留的隔离介质层和硬掩膜层对后续工艺造成影响，影响了所形成CMOS晶体管的性能。
[0027]经发明人的研究发现，部分隔离介质层和硬掩膜层无法被完全去除主要由如下原因造成:现有工艺中隔离介质层的材质为氧化硅，应力层和硬掩膜层的材质为氮化硅，在通过退火工艺将应力层中应力记忆在衬底时，隔离介质层中氧化硅与位于隔离介质层上方应力层中氮化硅以及位于隔离介质层下方硬掩膜层中氮化硅发生反应，形成包括氮氧化硅在内的多种化合物，该化合物在掩膜层和硬掩膜层的过程中无法被去除，同时，使得位于该化合物下方的硬掩膜层也无法被去除，影响了后续工艺的正常进行。
[0028]现有工艺中，所述隔离介质层主要用于提高应力层与衬底和硬掩膜层之间的粘附性，以将应力层中应力更好的记忆在衬底中，提高所形成NMOS晶体管沟槽区中载流子的迁移率；另外，考虑到在形成PMOS晶体管重掺杂区中锗硅层时，要先对PMOS晶体管栅极结构两侧的衬底进行刻蚀，形成用于填充锗硅层的凹槽，而隔离介质层能够在上述刻蚀过程中保护衬底不受损伤，因此，在将应力记忆在衬底和硬掩膜层后，先将应力层去除，而保留隔离介质层作为凹槽刻蚀过程中衬底的保护层。
[0029]而经过发明人的进一步研究发现:残留的隔离介质层和硬掩膜层对CMOS晶体管的形成工艺影响较大，其远大于在凹槽刻蚀过程中隔离介质层对第二区域衬底的保护作用；而且，由于第一区域衬底以及第一栅极结构表面的硬掩膜层被掩膜层覆盖、第二栅极结构表面被硬掩膜层覆盖，在刻蚀工艺中所暴露的第二区域衬底与锗硅层的形成位置大致一致，刻蚀工艺对第二区域衬底的影响较小，甚至可忽略不计。
[0030]针对上述缺陷以及发明人所做的研究，本发明提供了一种CMOS晶体管的形成方法，在进行离子注入前，在NMOS晶体管和PMOS晶体管对应的第一区域衬底和第二区域衬底上、以及在第一栅极结构表面和第二栅极结构表面依次形成隔离介质层和应力层，并在进行退火处理将应力记忆在NMOS晶体管和PMOS晶体管的栅极结构和栅极结构两侧的衬底后，去除所述应力层和隔离介质层；再形成覆盖第一区域衬底和第一栅极结构表面硬掩膜层的掩膜层，并以所述掩膜层为掩模在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；然后去除所述硬掩膜层和掩膜层。
[0031]先通过应变记忆技术提高NMOS晶体管中载流子的迁移率，再通过嵌入式锗硅技术提高PMOS晶体管中载流子的迁移率，使NMOS晶体管和PMOS晶体管的性能更加匹配，提高了所形成CMOS晶体管的电学性能。而且，在通过应变记忆技术与嵌入式锗硅技术结合提高所形成CMOS晶体管中载流子的迁移率时，在将应力记忆在NMOS晶体管和PMOS晶体管的栅极结构和栅极结构两侧的衬底后，去除所述应力层和隔离介质层，避免去除硬掩膜层时，部分隔离介质层以及被隔离介质层覆盖的硬掩膜层残留，而对后续工艺的造成影响，提高了所形成CMOS晶体管的形貌以及电学性能。
[0032]下面结合附图进行详细说明。
[0033]图广图7示出了本发明CMOS晶体管的形成方法的所形成CMOS晶体管的结构示意图，参考图广图7，通过具体实施例对本发明CMOS晶体管的形成方法做进一步说明。
[0034]参考图1，首先，提供衬底，所述衬底包括与NMOS晶体管对应的第一区域衬底200和与PMOS晶体管对应的第二区域衬底100，所述第一区域衬底200和第二区域衬底100之间可以由浅沟槽隔离结构(STI) 300进行隔离。[0035]接着，在所述第一区域衬底200表面形成第一栅极结构，且在所述第二区域衬底100表面形成第二栅极结构。
[0036]所述第一栅极结构包括位于第一区域衬底200表面的第一栅介质层201和位于第一栅介质层201上的第一栅极203。具体地，所述第一栅介质层201的材质为氧化硅，第一栅极203的材质为多晶硅，即第一栅极结构为多晶硅栅；或者，所述第一栅介质层201的材质为高介电常数材料，所述第一栅极203的材质为金属，即第一栅极结构为金属栅。
[0037]所述第二栅极结构包括位于第二区域衬底100表面的第二栅介质层101和位于第二栅介质层101上的第二栅极103。具体地，所述第二栅介质层101的材质为氧化硅，第二栅极103的材质为多晶硅，即第二栅极结构为多晶硅栅；或者，所述第二栅介质层101的材质为高介电常数材料，所述第二栅极103的材质为金属，即第二栅极结构为金属栅。
[0038]继续参考图1，形成覆盖所述第一栅极结构表面的硬掩膜层207和覆盖所述第二栅极结构表面的硬掩膜层107，以分别保护所述第一栅极结构和第二栅极结构。
[0039]本实施例中，所述硬掩膜层207和107的材质为氮化硅，形成所述硬掩膜层207和107的方法为化学气相沉积工艺。
[0040]继续参考图1，本实施例还可以在第一栅极结构和硬掩膜层207的侧面之间形成第一偏移间隙壁(offset spacer) 205,且在第二栅极结构和硬掩膜层107的侧面之间形成第二偏移间隙壁105。
[0041]所述第一偏移间隙壁205或第二偏移间隙壁105的材质为氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合，对于本领域的技术人员来说，偏移间隙壁的形成工艺是熟知的，故在此不再赘述。
[0042]本实施例在形成第一偏移间隙壁205之后,对第一偏移间隙壁205和第一栅极结构两侧的第一区域衬底200进行轻掺杂离子注入，形成第一轻掺杂区(图中未示出);且在形成第二偏移间隙壁105之后，对第二偏移间隙壁105和第二栅极结构两侧的第二区域衬底100进行轻掺杂离子注入，形成第二轻掺杂区(图中未示出)。
[0043]所述第一轻掺杂区和第二轻掺杂区可以分别抑制NMOS晶体管和PMOS晶体管的热载流子注入效应。
[0044]本实施例中，在所述第一轻掺杂区形成之后，对第一偏移间隙壁205和第一栅极结构两侧的第一区域衬底200进行袋状区离子注入，形成第一袋状注入区(图中未示出)，所述第一袋状注入区的导电类型为P型，其与第一轻掺杂区的导电类型相反；且在第二轻掺杂区形成之后，对第二偏移间隙壁105和第二栅极结构两侧的第二区域衬底100进行袋状区离子注入，形成第二袋状注入区(图中未示出)，所述第二袋状注入区的导电类型为N型，其与第二轻掺杂区的导电类型相反。
[0045]所述第一袋状注入区和第二袋状注入区用于改善器件的短沟道效应以及击穿效应。
[0046]需要说明的是，本实施例还可以省略形成第一偏移间隙壁205、第二偏移间隙壁105、第一轻掺杂区、第二轻掺杂区、第一袋状注入区和第二袋状注入区的步骤，其不限制本发明的保护范围。
[0047]参考图2，在硬掩膜层207和107以及衬底表面形成隔离介质层401以及覆盖所述隔离介质层401的应力层403。[0048]本实施例中，所述隔离介质层401的材质为氧化硅，用于提高应力层403与硬掩膜层207和107之间的粘附性。
[0049]所述应力层403为拉伸应力层，其材质为氮化硅，厚度范围为30埃~200埃，可通过化学气相沉积工艺(CVD)方法形成，其具体形成工艺在此不再赘述。所述应力层403用于提高NMOS晶体管沟道区中载流子的迁移率。
[0050]继续参考图2，进行退火处理。
[0051]本实施例中，所述退火处理为尖峰退火，所述尖峰退火的温度范围为9500C~1055°C，时间范围为5s~60s。
[0052]通过所述退火处理，将应力层403中的应力记忆在衬底和硬掩膜层207和107上。由于所述应力层403为拉伸应力层，其能够使与隔离介质层401接触的第一区域衬底200中原子排布更加疏松，提高了 NMOS晶体管沟道区中电子的迁移率。
[0053]为了减少掩膜的沉积和刻蚀次数，以减少工艺步骤，降低形成CMOS晶体管的工艺成本，在应用应变记忆技术提高NMOS晶体管沟槽区载流子迁移率时，同时在第一区域衬底200、第二区域衬底100以及硬掩膜层207和107表面沉积隔离介质层401和应力层403。而由于位于第二栅极结构及其表面掩膜层107两侧的第二区域衬底100会在后续锗硅层的形成过程中去除，记忆于第二区域衬底100的拉伸应力被去除，其不会对PMOS晶体管的性能造成影响。
[0054]需要说明的是，在进行所述退火处理时，与硬掩膜层207和107接触的隔离介质层401中的氧化硅与硬掩膜层207和107中的氮化硅发生反应，形成了包括氮氧化硅在内的多种化合物。
[0055]参考图3，依次去除图2中所述应力层403和隔离介质层401。
[0056]本实施例中，去除所述应力层403的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为120°C ~170°C，所述磷酸溶液可采用质量分数为85%的磷酸溶液；刻蚀时间为60s飞00s。
[0057]本实施例中，去除所述隔离介质层401的方法为湿法刻蚀，所述湿法刻蚀的溶液为氢氟酸溶液，所述氢氟酸溶液中质量分数为40%的氢氟酸溶液与水的体积比为1:100^1:500 ;刻蚀时间为 20s~300s。
[0058]继续参考图3，形成覆盖所述第一区域衬底200和硬掩膜层207的掩膜层405。
[0059]本实施例中，所述掩膜层405的材质为氮化硅，形成所述掩膜层405的方法为化学气相沉积工艺，其在此不再赘述。所述掩膜层405用于保护第一区域衬底200和掩膜层207，避免后续工艺对其造成损伤。
[0060]在其他实施例中，在形成所述掩膜层405之前，还包括:形成覆盖所述衬底(包括第一区域衬底200和第二区域衬底100)以及硬掩膜层207和107的保护层(图未示)。所述保护层的材质为氧化硅，可通过快速热氧化工艺形成或者炉管工艺形成，所述保护层的厚度小于或者等于100埃。所述保护层能够在第二区域衬底100内锗硅层形成过程中避免刻蚀工艺或者锗硅层的填充工艺对第二区域衬底100造成影响，进而提高了所形成半导体器件的成品率。
[0061]参考图4至图5，以所述掩膜层405为掩模，在第二栅极结构及其表面硬掩膜层107两侧的第二区域衬底100内形成锗硅层111，其具体包括如下步骤:[0062]在所述第二栅极结构及其表面硬掩膜层107两侧的第二区域衬底100表面形成包含凹槽图形的光刻胶层(图中未示出)；
[0063]以所述掩膜层405和光刻胶层为掩模，沿凹槽图形刻蚀所述第二区域衬底100，在第二区域衬底100内形成凹槽109 ；
[0064]去除所述光刻胶层；
[0065]在图4中所述凹槽109内填充锗硅层111，锗硅层111的上表面与第二区域衬底100上表面齐平。
[0066]具体的，可通过干法刻蚀或者先进行干法刻蚀再进行湿法刻蚀形成所述凹槽109。所述凹槽109的侧壁可以垂直于第二区域衬底100表面，也可以呈sigma状。通过在第二区域衬底100内形成凹槽109，去除了记忆在第二区域衬底100上的拉伸应力，同时，通过在所述凹槽109内填充锗硅层111，使PMOS晶体管沟道区的硅晶格排布发生改变，产生压缩应力，从而提高沟道区中空穴的迁移率，改善了所形成PMOS晶体管的性能。
[0067]本实施例中，所述凹槽109呈sigma状，以进一步提高PMOS晶体管沟道区域的压缩应力，提高所形成PMOS晶体管的沟道区中空穴的迁移率，使所形成的PMOS晶体管与NMOS晶体管的匹配度更好。
[0068]本实施例中，通过外延生长工艺在图4中所述凹槽109内填充锗硅层111，其具体形成工艺在此不再赘述。
[0069]参考图6，去除图5中所述硬掩膜层207和107以及掩膜层405。
[0070]本实施例中，去除所述硬掩膜层207和107以及掩膜层405的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为120°C ?170°C，所述磷酸溶液可采用质量分数为85%的磷酸溶液；刻蚀时间为60iT600S。
[0071]由于图2中覆盖硬掩膜层207和107的隔离介质层401在沉积掩膜层405之前已经去除，而硬掩膜层207和107以及掩膜层405的材质均为氮化硅，其能够通过磷酸溶液完全去除，不会对后续工艺造成影响，提高了所形成的第一栅极结构和第二栅极结构的形貌，进而提高了所形成CMOS晶体管的性能。
[0072]在其他实施例中，当所述衬底、硬掩膜层207和107表面覆盖有保护层时，还需要去除所述保护层，去除所述硬掩膜层207和107、掩膜层405和保护层包括如下步骤:
[0073]通过磷酸溶液去除所述掩膜层405 ；
[0074]通过氢氟酸溶液去除所述保护层；
[0075]通过磷酸溶液去除所述硬掩膜层207和107。
[0076]参考图7，形成覆盖第一偏移间隙壁205侧壁的第一侧墙213，并对第一侧墙213两侧的第一区域衬底200进行重掺杂离子注入，形成第一重掺杂区(图中未示出);且形成覆盖第二偏移间隙壁105侧壁的第二侧墙113，并对所述第二侧墙113两侧的锗硅层111进行重掺杂离子注入，形成第二重掺杂区(图中未示出)。
[0077]具体的，所述第一重掺杂区的导电类型为N型，第二重掺杂区的导电类型为P型，形成所述第一重掺杂区和第二重掺杂区的工艺作为本领域技术人员的公知技术，在此不再赘述。
[0078]至此，完成了 CMOS晶体管的形成工艺。
[0079]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种CMOS晶体管的形成方法，其特征在于，包括: 提供衬底，所述衬底包括与NMOS晶体管对应的第一区域衬底和与PMOS晶体管对应的第二区域衬底； 在所述第一区域衬底表面形成第一栅极结构，且在所述第二区域衬底表面形成第二栅极结构； 形成覆盖所述第一栅极结构和第二栅极结构表面的硬掩膜层； 形成覆盖所述硬掩膜层和衬底表面的隔离介质层； 形成覆盖所述隔离介质层的应力层； 进行退火处理； 依次去除所述应力层和隔离介质层； 在第一区域衬底和覆盖第一栅极结构表面硬掩膜层上形成掩膜层； 以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成错娃层； 去除所述硬掩膜层和掩膜层。
2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述隔离介质层的材质为氧化硅，所述应力层的材质为氮化硅。
3.如权利要求2所述的CMOS晶体管的形成方法，其特征在于，去除所述应力层的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为120°C ~170°C。
4.如权利要求2所述的CMOS晶体管的形成方法，其特征在于，去除所述隔离介质层的方法为湿法刻蚀，所述湿法刻蚀的溶液为氢氟酸溶液。
5.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括:在形成掩膜层之前，形成覆盖所述衬底和硬掩膜层的保护层。
6.如权利要求5所述的CMOS晶体管的形成方法，其特征在于，所述保护层的材质为氧化硅。
7.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述硬掩膜层的材质为氮化硅。
8.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述应力层为拉伸应力层。
9.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述应力层的厚度为30埃~200埃。
10.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述退火处理为尖峰退火，所述尖峰退火的温度为950°C~1055°C，时间为5s~60s。
11.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述掩膜层的材质为氮化硅。
12.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，去除所述硬掩膜层和掩膜层的方法为湿法刻蚀，所述湿法刻蚀的溶液为磷酸溶液，所述磷酸溶液的温度为1200C ~170°C。
13.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括:在形成所述硬掩膜层之前，在所述第一栅极结构的侧面形成第一偏移间隙壁，以及在所述第二栅极结构的侧面形成第二偏移间隙壁。
14.如权利要求13所述的CMOS晶体管的形成方法，其特征在于，在形成所述第一偏移间隙壁和第二偏移间隙壁之后、形成硬掩膜层之前，还包括:对第一栅极结构和第一偏移间隙壁两侧的第一区域衬底进行轻掺杂离子注入，形成第一轻掺杂区；且对第二栅极结构和第二偏移间隙壁两侧的第二区域衬底进行轻掺杂离子注入，形成第二轻掺杂区。
15.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，形成所述锗硅层包括: 在所述第二栅极结构表面的硬掩膜层及其两侧的第二区域衬底表面形成包含凹槽图形的光刻胶层； 以所述掩膜层和光刻胶层为掩模，沿凹槽图形刻蚀所述第二区域衬底，在第二区域衬底内形成凹槽； 去除所述光刻胶层； 在所述凹槽内填充锗硅层。
16.如权利要求15所述的CMOS晶体管的形成方法，其特征在于，所述凹槽呈sigma状。
17.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在去除所述硬掩膜层和掩膜层之后，还包括:形成覆盖所述第一栅极结构侧壁的第一侧墙，并对所述第一侧墙两侧的第一区域衬底进行重掺杂离子注入，形成第一重掺杂区；且形成覆盖所述第二栅极结构侧壁的第二侧墙，并对所述第二侧墙两侧的锗硅层进行重掺杂离子注入，形成第二重掺杂区。
【文档编号】H01L21/8238GK103681502SQ201210348142
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】刘焕新, 刘佳磊, 焦明洁 申请人:中芯国际集成电路制造(上海)有限公司
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