埋层的形成方法

埋层的形成方法
【专利摘要】一种埋层的形成方法，包括；提供半导体衬底，所述衬底表面具有硬掩膜层，所述硬掩膜层具有开口；以硬掩膜层作为掩膜，在半导体衬底内形成深沟槽；在深沟槽底部进行掺杂，形成埋层。所述埋层的形成方法，工艺步骤简单，不需要外延工艺来形成有源层，降低了工艺成本，并且能够同时在衬底内形成横向的隔离结构。
【专利说明】埋层的形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及一种埋层的形成方法。
【背景技术】
[0002]半导体埋层技术被广泛应用于集成电路的制造过程中，特别是对半导体器件，如三极管，二极管和MOS晶体管等性能要求较高的集成电路工艺中，埋层技术的发展很大程度上影响着集成电路的性能以及制造工艺的发展。
[0003]埋层技术可以减少器件的导通电阻以及提高集成度和抗干扰能力，进而减少功耗，降低寄生电容，从而提高器件的工作效率。具体说来，对于双极型器件(BJT器件)，埋层的存在可以降低集电极的电阻，提高特征频率，同时N型高掺杂埋层的存在可以有效的预防薄外延、低掺杂的集电区外延被反偏电压全部转换为空间势垒区即有效提高双极型器件的耐压。
[0004]传统的埋层工艺，主要包括以下几个步骤:
[0005]1.提供衬底，在衬底表面形成氧化层，所述薄氧化层，可以减少或防止离子注入时发生离子隧穿效应并保护衬底表面的晶格排序；
[0006]2.一般通过光刻形成图形，形成进行埋层掺杂的窗口 ；
[0007]3.在光刻图形的基础上，向衬底中注入掺杂原子形成埋层；
[0008]4.去除光阻和氧化层，然后在整个衬底表面形成外延层。
[0009]采用该方法形成埋层，需要在形成埋层之后的衬底表面形成外延层，而所述外延工艺的成本相对较高，增加了集成电路制造的成本。
[0010]更多关于埋层的形成方法，请参考美国专利US7575969B2的公开文本。

【发明内容】

[0011]本发明解决的问题是提供一种埋层的形成方法，不需要形成外延层，减少工艺步骤，降低工艺成本。
[0012]为解决上述问题，本发明的技术方案提出了一种埋层的形成方法，包括:提供半导体衬底，所述衬底表面具有硬掩膜层，所述硬掩膜层具有开口 ；以所述硬掩膜层作为掩膜，在半导体衬底内形成深沟槽；在深沟槽底部进行重掺杂，形成重掺杂区域；使所述重掺杂区域互相连接形成埋层。
[0013]优选的，所述硬掩膜层材料为正硅酸四乙酯、氧化物或氮化物。
[0014]优选的，所述半导体衬底为N型或P型轻掺杂的硅、锗、锗硅或砷化镓。
[0015]优选的，所述在半导体衬底内形成深沟槽的工艺是干法刻蚀。
[0016]优选的，所述深沟槽的深度为5微米、微米，深沟槽的侧壁倾角为89°、0°。
[0017]优选的，所述在深沟槽底部进行重掺杂的工艺是离子注入。
[0018]优选的，当所述半导体衬底为N型轻掺杂的材料时，所述离子注入的离子源为五价元素，包括磷、砷或铺。[0019]优选的，当所述半导体衬底为P型轻掺杂的材料时，所述离子注入的离子源为三价元素，包括硼、铟或镓。
[0020]优选的，所述离子注入的工艺条件是:注入能量范围为20ke疒60keV，掺杂剂量为I X IO15原子每平方厘米X IO16原子每平方厘米，最终形成的N型埋层的掺杂浓度为I X IO20原子每立方厘?I X IO21原子每立方厘米。
[0021]优选的，在所述沟槽底部进行重掺杂之后，采用高温推进工艺，使得深沟槽底部的重掺杂区域横向连接。
[0022]优选的，所述横向连接的埋层和深沟槽之间具有完整的孤立的硅岛，所述硅岛作为衬底表面的有源区。
[0023]优选的，所述高温推进的工艺温度范围为1100°C?1200°C，持续时间为4小时?10小时。
[0024]优选的，形成埋层之后，在沟槽内壁形成氧化层。
[0025]优选的，所述氧化层的厚度大于2000 A
[0026]优选的，所述在沟槽内壁形成氧化层的工艺包括干氧或湿氧化工艺。
[0027]优选的，还包括:在沟槽内壁形成氧化层之后，在所述沟槽内进行填充，所述填充的材料为多晶硅、氧化物、氮化物或多晶硅和氧化物的混合物。
[0028]优选的，所述在深沟槽内进行填充的工艺为化学气相沉积。
[0029]优选的，所述在深沟槽内进行填充的工艺还包括，采用回刻工艺去除硬掩膜层表面及硬掩膜层开口之间的填充材料。
[0030]优选的，还包括去除半导体衬底表面的硬掩膜层。
[0031]优选的，还包括对所述埋层以上、深沟槽之间的半导体衬底的部分区域进行掺杂，所述掺杂浓度低于埋层的掺杂浓度。
[0032]与现有技术相比，本发明具有以下优点:
[0033]本发明的技术方案以具有开口的硬掩膜层作为掩膜，在开口位置对半导体进行干法刻蚀，形成侧壁垂直的深沟槽。在所述深沟槽底部进行离子掺杂形成重掺杂区域。在离子注入的过程中，掺杂离子方向垂直于沟槽底部，由于沟槽的侧壁垂直，开口较小，从而使得掺杂区域会集中在沟槽底部，而不会在沟槽侧壁形成离子注入的掺杂区域，从而破坏埋层之上的孤立硅岛。对重掺杂区域进行高温推进使掺杂离子在横向和纵向进行进一步的扩散，形成横向连接的埋层。在埋层之上、深沟槽之间形成孤立的硅岛，虽然重掺杂区域在纵向进行扩散，但是由于沟槽深度较大，所以所述硅岛仍然具有一定的厚度可以作为半导体衬底表面的有源区，不会影响器件的形成。所以后续不用通过外延工艺来形成有源区。由于外延工艺的成本较高，本发明的技术方案与现有需要沉积外延层相比，能有效降低工艺成本。根据后续在衬底不同区域形成的不同器件对电压的要求不同，可以通过控制推进工艺的时间或者温度等参数控制所述不同区域之间掺杂区域中掺杂离子的扩散范围和速率或者通过控制深沟槽之间的距离，形成连续或具有独立掺杂区域的埋层，以满足不同器件的要求。并且，采用干法刻蚀形成深沟槽，所述沟槽侧壁竖直，开口较小，可以确保衬底表面具有较大的有源区面积。
[0034]进一步的，在形成埋层之后，在深沟槽内壁形成一定厚度的氧化层。所述氧化层，一方面可以修复刻蚀工艺在深沟槽侧边留下的损伤，确保后续在深沟槽内进行填充的界面质量；另一方面，由于所述氧化层为绝缘材料，达到一定厚度之后，可以作为隔离层，在衬底内形成深沟槽的横向隔离，提供后期在衬底表面形成的不同器件之间的隔离。本发明的技术方案，在形成衬底内部埋层的同时，形成了衬底内的深沟槽隔离结构，与现有技术相比，工艺步骤简单，工艺成本较低。
[0035]进一步的，在所述表面形成氧化物层的深沟槽内进行填充，填充材料为多晶硅、氧化物、氮化物或多晶硅和氧化物的混合物。填充绝缘物质，所述沟槽可以作为器件之间的横向隔离结构；如果填充多晶硅材料等导电材料，则通过在沟槽底部打孔，可以将埋层和器件引出端相连通。
[0036]并且，采用干法刻蚀形成深沟槽，由于干法刻蚀工艺具有很高的各向异性所以形成的所述深沟槽侧壁竖直，开口较小，可以确保衬底表面具有较大的有源区面积。
[0037]进一步的，还可以根据衬底上形成器件的性能对所述埋层上部、深沟槽两侧的衬底区域进行掺杂，以满足不同器件对衬底类型的要求。例如，在深沟槽之间的区域形成双极型晶体管，则对该区域进行N型离子掺杂，以形成N型轻掺杂的区域，可以在此基础上形成双极型三极管。
【专利附图】

【附图说明】
[0038]图1至图8是本发明的实施例形成埋层的剖面示意图。
【具体实施方式】
[0039]如【背景技术】所述，现有技术中，形成埋层之后，需要再在衬底表面形成外延层，所述外延层工艺成本相对较高，增加工艺步骤。
[0040]为了降低集成电路工艺成本，减少工艺步骤，本发明的技术方案提出了 一种新的埋层的形成方法。在衬底内刻蚀形成深沟槽，在所述深沟槽底部进行重离子掺杂。对所述重掺杂区进行推进之后，使得所述重掺杂区域横向连接形成埋层。根据衬底类型的不同，选择合适的掺杂离子，例如N型衬底的掺杂离子为3价元素，而P型衬底的掺杂离子为5价元素。所述形成的埋层位于衬底内部，并且埋层和沟槽之间具有一定厚度的孤立硅岛，作为有源区，不需要再在衬底表面形成外延层，相对现有技术而言，大大降低了工艺成本。
[0041]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
[0042]具体的，请参考图1至图6，图1至图6是本发明的实施例形成埋层的剖面示意图。
[0043]请参考图1，提供衬底100，所述衬底表面具有硬掩膜层200，所述硬掩膜层具有开□。
[0044]所述半导体材料包括N型或P型轻掺杂的硅、锗、锗硅或砷化镓。本实施例中，衬底采用的是P型轻掺杂的体硅。
[0045]本实施例中，所述硬掩膜层材料为正硅酸四乙酯(TEOS)。本发明的其他实施例中，所述硬掩膜层的材料还可以是氧化物，包括氧化硅或氮氧化硅。所述具有开口的硬掩膜层200的形成方法是:首先在衬底表面形成正硅酸四乙酯层，之后在其表面利用旋涂法形成光刻胶层，通过显影曝光之后将其图形化。利用所述图形化光刻胶层作为掩膜，刻蚀硬掩膜层至衬底表面，在硬掩膜层内形成开口，所述开口暴露出衬底的表面。所述开口位置限定了后续步骤在刻蚀衬底形成深沟槽的位置。
[0046]请参考图2，以硬掩膜层200作为掩膜，在半导体衬底100内形成深沟槽；
[0047]本发明的实施例中，形成深沟槽的工艺是等离子体刻蚀。在本发明的其他实施例中，还可以采用其他干法刻蚀的工艺，例如反应离子刻蚀、溅射刻蚀、磁场增强反应离子刻蚀、反应离子束刻蚀或高密度等离子体刻蚀。包括等离子体刻蚀在内的干法刻蚀工艺由于其腐蚀速率的各向异性，刻蚀速率具有方向性，这就避免了使用湿法刻蚀进行刻蚀时会出现硬掩膜层下面的横向钻蚀现象，形成V形的深沟槽。由于湿法刻蚀在各个方向的速率与衬底的晶向相关，所形成的深沟槽宽度较大，而且由于所述V型深沟槽在衬底表面形成的开口与深沟槽底部相比宽度更大，会减小衬底表面的有效面积。而采用干法刻蚀形成的深沟槽侧壁较为垂直，与V型深沟槽相比，垂直侧壁的深沟槽宽度可控性较强，可以形成宽度很小的深沟槽，从而减小开口面积，提高衬底表面的有效使用面积。所述深沟槽的深度为5微米、微米，所述深沟槽的侧壁倾角为89°、0°。
[0048]请参考图3，在深沟槽底部进行等离子体掺杂，形成重掺杂区域301。
[0049]本发明的实施例中，对深沟槽底部进行掺杂的工艺是离子注入。在衬底中形成埋层的作用是为了在衬底和器件之间提供纵向隔离，如形成双极型晶体管的集电极，降低集电极的寄生电阻。所以所述埋层的掺杂类型需要根据衬底的类型而作区分。当所述半导体衬底为N型轻掺杂的材料时，所述离子注入的离子源为五价元素，包括磷、砷或锑，所述五价的掺杂离子在衬底内形成P型埋层；当所述半导体衬底为P型轻掺杂的材料时，所述离子注入的离子源为三价元素，包括硼、铟或镓，所述三价的掺杂离子在衬底内形成N型埋层。所述埋层与衬底形成P-η结，所述p-n结通过反向偏置，在衬底和器件之间形成纵向隔离。本实施例中，由于采用的衬底是P型轻掺杂的硅衬底，所以离子注入的离子源是三价元素，本实施例选取了磷作为掺杂元素，注入能量范围为20keV?60keV,掺杂剂量为I X IO15原子每平方厘米X IO16原子每平方厘米，形成的掺杂区域的掺杂浓度为I X IO20原子每立方厘米X IO21原子每立方厘米。通过离子注入，在深沟槽底部形成重掺杂区域301，所述重掺杂区域301在各个深沟槽底部附近，互不连续。在离子注入的过程中，掺杂离子方向垂直于深沟槽底部，由于所述深沟槽的侧壁垂直，开口较小，从而使得掺杂区域会集中在沟槽底部，而不会在沟槽侧壁附近的半导体衬底内形成离子注入的掺杂区域。
[0050]请参考图4，对掺杂区域进行高温推进，形成连续的埋层300。
[0051]由于大部分离子在被注入时并不位于置换位置，为激活被注入的离子并恢复迁移率与其他材料参数，所以必须在适当的时间与温度下将半导体衬底进行高温处理。并且，由于离子注入的深度和宽度有限，如图3所述，多个掺杂区域301之间并不连续。所以需要通过进一步的推进工艺促进掺杂离子的横向扩散和纵向扩散以形成埋层。本实施例中，采用的掺杂元素磷与其他三价元素例如锑相比，扩散速率更快，更有利于掺杂区域的横向扩散，形成连续的N型埋层300。
[0052]在本发明的实施例中，对上述掺杂区域进行推进之后，由于掺杂元素的扩散速率、推进时间和推进温度等参数的影响，仍然有可能产生横向扩散不充分，多个掺杂区域301之间不连续的问题，导致衬底内仍然存在独立的掺杂区域301，如图5所示。本实施例中形成连续埋层的推进工艺的温度范围为1100°C~1200°C，时间为4飞小时。在本发明的其他实施例中，可以根据实际工艺的需要，延长推进工艺的时间至4-10小时。
[0053]由于后期在衬底上的不同区域形成的不同器件，对于电压有不同的要求，根据器件对电压的不同需求，需要在不同的器件区域形成不连续的埋层。所以在本发明的其他实施例中，可以根据实际电路的需求，通过控制推进工艺的参数以及控制深沟槽之间的距离，形成部分连续的埋层。[0054]由于所述埋层300形成于半导体衬底的内部，在所述埋层300上部，深沟槽之间存在部分的半导体区域，形成孤立的硅岛，所述硅岛仍然具有一定厚度，所述厚度满足后续在衬底上形成器件的需要，可以作为有源区。与现有技术相比，本发明的技术方案形成的埋层300上部由于仍然具有一定厚度的有源区，所以不需要再进行额外的外延工艺来形成有源区，减少了工艺成本较高的外延工艺步骤，进而可以降低集成电路的制造成本。
[0055]请参考图6，在深沟槽内壁形成氧化层110。
[0056]本实施例中，在深沟槽内壁形成氧化层110的工艺为热氧化工艺。在本发明的其他实施例中，也可以采用其他干氧或湿氧化的工艺。由于深沟槽蚀刻过程中,对深沟槽的内壁会造成一定的损伤，形成所述氧化层110可以修复深沟槽表面的损伤，并且在深沟槽和衬底之间、深沟槽两侧的衬底区域之间形成隔离。所述氧化层修复深沟槽内壁的损伤，减少表面的缺陷，对于后续对深沟槽填充步骤，可以提高沉积质量。对于隔离效果来说，本发明的实施例中，需要的氧化层厚度要尽量大。本实施例中，氧化层的厚度为2000Α,、在本发明的其他实施例中，所述氧化层的厚度可以大于2000人。
[0057]请参考图7，在深沟槽内进行填充，形成隔离结构130，所述进行填充的材料为多晶硅、氧化物、氮化物中的一种或一种以上材料。
[0058]本实施例中，采用炉管生长的工艺对深沟槽内壁进行氧化，随后通过化学沉积进行填充。在本发明的其他实施例中，也可以采用其他的化学沉积工艺对所述深沟槽进行填充。本发明的实施例中，可以根据后续形成的器件要求在所述深沟槽内填充不同的材料，例如多晶硅、氧化物、氮化物中的一种或一种以上材料。在本实施例中，在深沟槽内填充的材料为多晶硅。所述由于沉积过程中，填充满深沟槽之后，还会在硬掩膜层200之间的开口内及硬掩膜层200表面沉积部分填充材料。所以，需要采用进一步的回刻工艺刻蚀去除所述在硬掩膜层200之间的开口内及硬掩膜层200表面沉积的材料。使深沟槽内的填充材料表面平坦，与衬底表面齐平。在本发明的其他实施例中，可以采用氧化物，例如氧化硅、氮化硅或氮氧化硅填充所述深沟槽，还可以是多晶硅和氧化物的混合物或者其他导电材料作为填充材料。填充绝缘物质，所述沟槽可以作为器件之间的横向隔离结构；如果填充多晶硅材料等导电材料，则通过在沟槽底部氧化层内打孔，使所述沟槽与埋层相连，可以将埋层和器件引出端相连通。
[0059]深沟槽填充之后，由于所述侧壁和填充材料之间具有一层较厚的氧化物层，所述深沟槽就成为了隔离结构130，形成了衬底内的横向隔离。而现有技术中，形成埋层之后，需要再形成外延层，然后根据实际需要再在外延层内形成横向的沟道隔离结构或者通过离子注入和推进形成P-N结隔离，提供器件之间的横向隔离。本实施例在形成埋层之前就形成了深沟槽，在形成埋层以提供器件和衬底之间的纵向隔离的同时，通过在深沟槽侧壁形成氧化层，在衬底中形成了横向隔离结构，提供衬底上器件与器件之间的横向隔离。与现有技术相比，节省了工艺步骤。
[0060]请参考图8，去除衬底表面的硬掩膜层200 (如图7所述)。
[0061]在形成埋层300，以及填充深沟槽之后，去除衬底表面的硬掩膜层200，暴露出衬底表面。
[0062]在本发明的其他实施例中，去除所述硬掩膜层200之后，可以根据后续形成器件的需要，对埋层上部、深沟槽两侧的有源区120进行离子掺杂。例如在深沟槽之间的衬底区域形成双极型三极管，则对所述有源区120进行N型掺杂，形成N型轻掺杂区域，所述有源区120的掺杂浓度低于埋层的掺杂浓度，后续在所述N型轻掺杂区域形成双极型三极管。所述在N型轻掺杂的衬底区域上形成双极型晶体管的工艺，为本【技术领域】的公知技术，在此不作详细描述。
[0063]综上所述，本发明的技术方案以具有开口的硬掩膜层作为掩膜，利用各向异性的干法刻蚀工艺，在半导体衬底内形成多个侧壁垂直的深沟槽。通过控制硬掩膜层的开口大小，可以在半导体衬底内形成宽度较小的深沟槽，使衬底表面保留较大的使用面积。在所述深沟槽底部进行离子掺杂形成掺杂区域，通过推进工艺，形成埋层。通过推进工艺，使得掺杂区域的掺杂离子在横向和纵向进行进一步的扩散，最终掺杂区域横向连接在一起，形成埋层。所述埋层上部和深沟槽之间仍然具一定厚度的孤立硅岛作为有源区，所以后续不用通过外延工艺来形成有源区。由于外延工艺的成本较高，本发明的技术方案与现有需要沉积外延层相比，能有效降低工艺成本。并且，根据后续在衬底不同区域形成的不同器件对电压的要求不同，可以通过控制推进工艺的时间或者温度等参数控制所述不同区域之间掺杂区域中掺杂离子的扩散范围和速率或者通过控制深沟槽之间的距离，形成连续或具有独立掺杂区域的埋层，以满足不同器件的要求。
[0064]本发明的技术方案通过在深沟槽内壁形成一定厚度的氧化层，由于所述氧化层为绝缘材料，达到一定厚度之后，可以作为隔离层，在衬底内形成横向隔离，在形成衬底内部埋层的同时，形成了衬底内的横向隔离，与现有技术相比，工艺步骤简单，工艺成本较低。并且所述氧化层，还可以修复刻蚀工艺在深沟槽侧边留下的损伤，确保后续在深沟槽内进行填充的界面质量。
[0065]进一步的，可以根据衬底上形成器件的性能对所述埋层上部、深沟槽两侧的有源区进行掺杂，以满足不同器件对衬底类型的要求。利用本发明的埋层的形成方法，在形成所述埋层之后，可以在深沟槽之间的有源区域形成各种半导体器件，例如双极晶体管(BJT)、垂直双扩散金属氧化物半导体场效应管(VDM0S)、横向双扩散金属氧化物半导体场效应管(LDM0S)、齐纳二极管(Zener Diode)等，对提高器件的性能，集成和隔离都有重大意义。例如，在深沟槽之间的区域形成双极型晶体管，则对该区域进行N型离子掺杂，以形成N型轻掺杂的区域，可以在此基础上形成双极型三极管。
[0066]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种埋层的形成方法，其特征在于，包括: 提供半导体衬底，所述衬底表面具有硬掩膜层，所述硬掩膜层具有开口 ； 以所述硬掩膜层作为掩膜，在半导体衬底内形成深沟槽； 在深沟槽底部进行重掺杂，形成重掺杂区域； 使所述重掺杂区域互相连接形成埋层。
2.根据权利要求1所述的埋层的形成方法，其特征在于，所述硬掩膜层材料为正硅酸四乙酯、氧化物或氮化物。
3.根据权利要求1所述的埋层的形成方法，其特征在于，所述半导体衬底为N型或P型轻掺杂的硅、锗、锗硅或砷化镓。
4.根据权利要求1所述的埋层的形成方法，其特征在于，所述在半导体衬底内形成深沟槽的工艺是干法刻蚀。
5.根据权利要求1所述的埋层的形成方法，其特征在于，所述深沟槽的深度为5微米I微米，深沟槽的侧壁倾角为89°、0°。
6.根据权利要求1所述的埋层的形成方法，其特征在于，所述在深沟槽底部进行重掺杂的工艺是离子注入。
7.根据权利要求3 所述的埋层的形成方法，其特征在于，当所述半导体衬底为N型轻掺杂的材料时，所述离子注入的离子源为五价元素，包括磷、砷或锑。
8.根据权利要求3所述的埋层的形成方法，其特征在于，当所述半导体衬底为P型轻掺杂的材料时，所述离子注入的离子源为三价元素，包括硼、铟或镓。
9.根据权利要求6所述的埋层的形成方法，其特征在于，所述离子注入的工艺条件是:注入能量范围为20ke疒60keV，掺杂剂量为I X IO15原子每平方厘米~I X IO16原子每平方厘米，最终形成的N型埋层的掺杂浓度为I X IO20原子每立方厘X IO21原子每立方厘米。
10.根据权利要求1所述的埋层的形成方法，其特征在于，在所述沟槽底部进行重掺杂之后，采用高温推进工艺，使得深沟槽底部的重掺杂区域横向连接。
11.根据权利要求10所述的埋层的形成方法，其特征在于，所述横向连接的埋层和深沟槽之间具有完整的孤立的硅岛，所述硅岛作为衬底表面的有源区。
12.根据权利要求10所述的埋层的形成方法，其特征在于，所述高温推进的工艺温度范围为1100°C~1200°C，持续时间为4小时~10小时。
13.根据权利要求1所述的埋层的形成方法，其特征在于，形成埋层之后，在沟槽内壁形成氧化层。
14.根据权利要求13所述的埋层的形成方法，其特征在于，所述氧化层的厚度大于2000 A
15.根据权利要求13所述的埋层的形成方法，其特征在于，所述在沟槽内壁形成氧化层的工艺包括干氧或湿氧化工艺。
16.根据权利要求13所述的埋层的形成方法，其特征在于，还包括:在沟槽内壁形成氧化层之后，在所述沟槽内进行填充，所述填充的材料为多晶硅、氧化物、氮化物或多晶硅和氧化物的混合物。
17.根据权利要求16所述的埋层的形成方法，其特征在于，所述在深沟槽内进行填充的工艺为化学气相沉积。
18.根据权利要求16所述的埋层的形成方法，其特征在于，所述在深沟槽内进行填充的工艺还包括，采用回刻工艺去除硬掩膜层表面及硬掩膜层开口之间的填充材料。
19.根据权利要求1所述的埋层的形成方法，其特征在于，还包括去除半导体衬底表面的硬掩膜层。
20.根据权利要求1所述的埋层的形成方法，其特征在于，还包括对所述埋层以上、深沟槽之间的半导体衬底的部分区域进行掺杂，所述掺杂浓度低于埋层的掺杂浓度。
【文档编号】H01L21/328GK103681315SQ201210349799
【公开日】2014年3月26日 申请日期:2012年9月18日 优先权日:2012年9月18日
【发明者】贺吉伟, 王刚宁, 蒲贤勇, 唐凌, 冯喆韻 申请人:中芯国际集成电路制造(上海)有限公司