半导体器件及其制造方法
半导体器件及其制造方法
【专利摘要】本发明涉及半导体器件及其制造方法。所述半导体器件包括：半导体衬底，在所述半导体衬底中形成有用于源区/漏区的凹槽；以及SiGe种子层，所述SiGe种子层同时形成在所述凹槽的侧壁和底壁上。其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。本发明的半导体器件及其制造方法使得SiGe种子层能够更有效地阻挡诸如硼的元素的扩散等。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001 ] 本公开涉及半导体器件及其制造方法，尤其涉及具有嵌入式硅锗(SiGe)源区/漏区的半导体器件及其制造方法。
【背景技术】
[0002]当前，已经广泛使用嵌入式SiGe源区/漏区结构来提高PMOS器件的性能。更具体而言，例如，在硅(Si)衬底或阱区中形成用于PMOS器件的源区/漏区的凹槽，并在凹槽中形成SiGe材料。由于SiGe的晶格常数大于Si的晶格常数，因此嵌入式SiGe源区/漏区对于PMOS器件的沟道区施加压应力。这增大了 PMOS器件的沟道区的载流子迁移率，从而提高PMOS器件的性能。
[0003]在嵌入式SiGe源区/漏区结构中，通常在形成SiGe主体层(bulklayer)之前在凹槽中(即，在凹槽的侧壁和底壁上)形成SiGe种子层(seed layer)。
[0004]图1示出常规上形成在用于源区/漏区的凹槽的侧壁和底壁上的SiGe种子层。参见图1，在半导体器件1000中，在Si衬底100上形成有栅极结构110以及栅极侧壁间隔件120，并在Si衬底100中形成有用于源区/漏区的凹槽130。此外，SiGe种子层140形成在凹槽130的侧壁和底壁上。
[0005]如图1所示，凹槽130的侧壁上的SiGe种子层140的厚度和凹槽130的底壁上的SiGe种子层140的厚度各自基本上是均匀的。然而，由于SiGe种子层140在凹槽侧壁的(111)面上的生长速度通常小于SiGe种子层140在凹槽底壁的(100)面上的生长速度，因此，凹槽侧壁上的SiGe种子层140的厚度“a”相对较薄，而凹槽底壁上的SiGe种子层140的厚度“b”相对较厚。
[0006]SiGe种子层例如可以兼有用作形成SiGe主体层的种子以及阻挡诸如硼(B)的元素的扩散的功能。因此，在凹槽侧壁上的SiGe种子层的厚度“a”相对较薄时，通常会导致无法有效地阻挡诸如硼的元素的扩散的问题。这使PMOS器件的性能劣化。
[0007]此外，在凹槽底壁上的SiGe种子层的厚度“b”相对较厚时，通常另外还会导致在给定凹槽深度的情况下嵌入到凹槽中的SiGe主体层的厚度减小、从而对沟道区施加的压应力减小的另一问题。这也使PMOS器件的性能劣化。
【发明内容】
[0008]本公开鉴于以上问题中的至少一个提出了新的技术方案。
[0009]本公开的一个方面提供一种半导体器件及其制造方法，其使得SiGe种子层能够更有效地阻挡诸如硼的元素的扩散。
[0010]本公开的另一方面提供一种半导体器件及其制造方法，其进一步使得还能够抑制嵌入式SiGe源区/漏区对沟道区施加的压应力的减小。
[0011]根据本公开，提供了一种半导体器件，包括:半导体衬底，在所述半导体衬底中形成有用于源区/漏区的凹槽；以及SiGe种子层，所述SiGe种子层同时形成在所述凹槽的侧壁和底壁上。其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
[0012]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
[0013]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
[0014]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
[0015]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
[0016]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
[0017]可选地，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
[0018]可选地，所述半导体器件还包括SiGe主体层，其中，所述SiGe主体层形成在所述凹槽的侧壁和底壁上的所述SiGe种子层上，以及所述SiGe主体层中掺杂有硼。
[0019]可选地，所述半导体器件还包括帽层，其中，所述帽层形成在所述SiGe主体层上，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
[0020]根据本公开，还提供了一种制造半导体器件的方法，包括以下步骤:在半导体衬底中形成用于源区/漏区的凹槽；以及在所述凹槽的侧壁和底壁上同时形成SiGe种子层。其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
[0021]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
[0022]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
[0023]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
[0024]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
[0025]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
[0026]可选地，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
[0027]可选地，通过具有以下参数的选择性外延工艺形成所述SiGe种子层:温度为500。C 至 800。C ;压强为 ITorr 至 IOOTorr ；以及 SiH4 或 SiH2Cl2' GeH4' HCl 的气体流率为 Isccm 至 lOOOsccm, H2 的气体流率为 0.1slm 至 50slm。
[0028]可选地，通过具有以下参数的选择性外延工艺形成所述SiGe种子层:温度为620° C至650° C ;压强为5Torr至15Torr ；以及HCl的气体流率为25sccm至35sccm。
[0029]可选地，所述制造半导体器件的方法还包括以下步骤:在所述凹槽的侧壁和底壁上的所述SiGe种子层上形成SiGe主体层，其中，所述SiGe主体层中掺杂有硼。
[0030]可选地，所述制造半导体器件的方法还包括以下步骤:在所述SiGe主体层上形成帽层，其中，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
[0031]根据本公开的半导体器件及其制造方法使得SiGe种子层能够更有效地阻挡诸如硼的元素的扩散。
[0032]此外，根据本公开的半导体器件及其制造方法进一步还能够抑制嵌入式SiGe源区/漏区对沟道区施加的压应力的减小。【专利附图】
【附图说明】
[0033]被包含于说明书中并构成其一部分的附图示出本公开的实施例，并与描述一起用于解释本公开的原理。
[0034]要注意的是，在附图中，为了便于描述，各个部分的尺寸可能并不是按照实际的比例关系绘制的。并且，相同或相似的附图标记在附图中表示相同或相似的部件。
[0035]图1是示出常规上形成在用于源区/漏区的凹槽的侧壁和底壁上的SiGe种子层的示意性截面图。
[0036]图2是根据本公开的一个实施例的制造半导体器件的方法的流程图。
[0037]图3是根据本公开的另一实施例的制造半导体器件的方法的流程图。
[0038]图4A是示出根据本公开实施例的用于源区/漏区的凹槽的示意性截面图。
[0039]图4B是示出根据本公开实施例的形成在用于源区/漏区的凹槽的侧壁和底壁上的SiGe种子层的示意性截面图。
[0040]图4C是示出根据本公开实施例的形成在SiGe种子层上的SiGe主体层的示意性截面图。
[0041]图4D是示出根据本公开实施例的形成在SiGe主体层上的帽层的示意性截面图。
[0042]从参照附图对示例性实施例的以下详细描述，本公开的目的、特征和优点将变得明显。
【具体实施方式】
[0043]下面将参照附图描述本公开。要注意的是，以下的描述在本质上仅是解释性和示例性的，决不作为对本公开及其应用或使用的任何限制。除非另外特别说明，否则，在实施例中阐述的部件和步骤的相对布置以及数字表达式和数值并不限制本公开的范围。另外，本领域技术人员已知的技术、方法和装置可能不被详细讨论，但在适当的情况下意在成为说明书的一部分。
[0044]本公开涉及半导体器件及其制造方法。顺便提及的是，在半导体器件中通常既包括PMOS器件，又包括NMOS器件。由于嵌入式SiGe源区/漏区一般用于PMOS器件，因此，在制造之前可以用掩模遮蔽要形成NMOS器件的部分，而露出要形成PMOS器件的部分。另夕卜，在本说明书中，术语“源区/漏区”既可以指源区和漏区，也可以指源区或漏区。
[0045]图2示出根据本公开的一个实施例的制造半导体器件的方法的流程图。首先，在图2的步骤210中，在半导体衬底中形成用于源区/漏区的凹槽。然后，在图2的步骤220中，在凹槽的侧壁和底壁上同时形成SiGe种子层。在如图2所示的制造半导体器件的方法中，凹槽的侧壁上的SiGe种子层的厚度是不均匀的，更具体而言，凹槽的侧壁上的SiGe种子层的最大厚度在对应于沟道区的位置处，因此凹槽侧壁上的SiGe种子层的阻挡诸如硼的元素的扩散的有效厚度被增大。这使得本公开的SiGe种子层能够更有效地阻挡诸如硼的元素的扩散，从而提高PMOS器件的性能。
[0046]下面参照图3和图4A?4D更加详细地描述本公开的另一实施例。其中，图3是根据本公开的另一实施例的制造半导体器件的方法的流程图，并且图4A?4D是示出图3的制造方法中的各步骤之后所获得的结构的示意截面图。[0047]首先，在图3的步骤310中，在半导体衬底400中形成用于源区/漏区的凹槽430(参见图4A)。
[0048]半导体衬底400的材料不受特别限制，其例如可以是Si衬底、Ge衬底、SiGe衬底或其它任何合适的衬底。通常，在形成凹槽430之前，在半导体衬底400上形成栅极结构410以及栅极侧壁间隔件420。
[0049]可以通过本领域任何合适的处理来形成凹槽430。例如，可以通过以栅极侧壁间隔件420作为掩模对半导体衬底400进行干法蚀刻来形成凹槽430，但并不限于此。
[0050]凹槽430可以具有如图4A所示的“Σ”形状，也可以具有阶梯形状、“U”形状或其它任何合适的形状。此外，凹槽430的深度可以根据所期望的源区/漏区的深度来确定。
[0051]接下来，在图3的步骤320中，在凹槽430中形成SiGe种子层440，更具体而言，在凹槽430的侧壁和底壁上同时形成SiGe种子层440 (参见图4B)。
[0052]可以通过选择性外延工艺来形成SiGe种子层440，但并不限于此。在本公开的实施例中，例如，通过具有以下参数的选择性外延工艺形成SiGe种子层440:温度约为500。C 至 800。C ;压强约为 ITorr 至 IOOTorr ；以及 SiH4 或 SiH2Cl2' GeH4' HCl 的气体流率约为Isccm至lOOOsccm, H2的气体流率约为0.1slm至50slm。
[0053]举例而言，在本公开的实施例中，温度可以约为550° C、600。C、650。C、700。C、750 ° C 等；压强可以约为 10Torr、20To;r;r、30To;r;r、40To;r;r、50To;r;r、60To;r;r、70To;r;r、80Torr、90To;r;r 等；SiH4 或 SiH2Cl2、GeH4、HCl 的气体流率可以约为 10sccm、50sccm、80sccm、100sccm、200sccm、300sccm、400sccm、500sccm、600sccm、700sccm、800sccm、900sccm 等；H2的气体流率可以约为 lslm、5slm、10slm、20slm、30slm、40slm 等。
[0054]更具体而言，在本公开的一个实例中，例如，可以通过具有以下参数的选择性外延工艺形成SiGe种子层440:温度约为620° C至650° C ;压强约为5Torr至15Torr ；以及HCl的气体流率约为25sccm至35sccm。其它条件如上所述。
[0055]如前面参照图1所述，常规上形成的SiGe种子层140的厚度在凹槽的侧壁上基本上是均匀的，并且凹槽侧壁上的SiGe种子层140的厚度“a”通常相对较薄。这导致无法有效地阻挡诸如硼的元素的扩散的问题。
[0056]发明人在经过广泛且深入的研究之后发现，当采用如上所述的适当参数来选择性外延生长SiGe种子层时，所得到的SiGe种子层可以具有如图4B所示的意想不到的截面轮廓；并且，所述截面轮廓具有可重复性。更具体而言，凹槽430的侧壁上的SiGe种子层440的厚度可以是不均匀的。并且，凹槽430的侧壁上的SiGe种子层440的最大厚度“A” (BP,其大于凹槽430的侧壁上的其它位置处的SiGe种子层440的厚度)可以在对应于沟道区的位置处。当凹槽侧壁上的SiGe种子层在对应于沟道区的位置处具有最大厚度时，这相当于增大了凹槽侧壁上的SiGe种子层的阻挡诸如硼的元素的扩散的有效厚度。因此，相比于常规情况，本公开的SiGe种子层能够更有效地阻挡诸如硼的元素的扩散，从而提高PMOS器件的性能。
[0057]此外，如图4B所示，凹槽430的底壁上的SiGe种子层440的厚度可以是均匀的(顺便提及的是，在本说明书中，术语“均匀”是指基本上均匀，例如，其是指误差约在土 5 %之内)，并以“B”来表示。
[0058]在本公开的一些实例中，凹槽430的侧壁上的SiGe种子层440的最大厚度“A”与凹槽430的底壁上的SiGe种子层440的厚度“B”之比例如可以约为1:2.5至1:1。即，根据本公开，“A”甚至可以等于“B”。
[0059]如前面参照图1所述，在常规情况下，凹槽侧壁上的SiGe种子层140的厚度“a”相对较薄，而凹槽底壁上的SiGe种子层140的厚度“b”相对较厚，例如“a”与“b”之比通常大于等于1:4且小于1:2.5。这一方面可能会导致无法有效地阻挡诸如硼的元素的扩散的问题，另一方面可能会导致在给定凹槽深度的情况下嵌入到凹槽中的SiGe主体层的厚度减小、从而对沟道区施加的压应力减小的问题。而在本公开中(参见图4B)，凹槽侧壁上的SiGe种子层440的厚度“A”相比于常规情况而言可以较厚，同时凹槽底壁上的SiGe种子层440的厚度“B”相比于常规情况而言可以较薄，例如“A”与“B”之比可以约为1:2.5至1:1。由于在本公开中凹槽侧壁上的SiGe种子层的最大厚度相比于常规情况而言可以较厚，因此本公开能够更有效地阻挡诸如硼的元素的扩散，从而提高PMOS器件的性能。同时，由于在本公开中凹槽底壁上的SiGe种子层的厚度相比于常规情况而言可以较薄，因此本公开另外还能够在给定凹槽深度的情况下使嵌入到凹槽中的SiGe主体层的厚度增大，从而对沟道区施加更大的压应力。这将更有利地提高PMOS器件的性能。
[0060]这也就是说，在常规情况下，如果要增大凹槽侧壁上的SiGe种子层的厚度以有效地阻挡诸如硼的元素的扩散，那么可能会使得凹槽底壁上的SiGe种子层太厚，从而由于嵌入到凹槽中的SiGe主体层的厚度的减小而减小对沟道区施加的压应力；而如果要减小凹槽底壁上的SiGe种子层的厚度以通过嵌入到凹槽中的SiGe主体层的厚度的增大来增大对沟道区施加的压应力，那么可能会使得凹槽侧壁上的SiGe种子层太薄，从而难以有效地阻挡诸如硼的元素的扩散。相比之下，在本公开中，由于凹槽侧壁上的SiGe种子层的最大厚度相比于常规情况而言可以较厚并且同时凹槽底壁上的SiGe种子层的厚度相比于常规情况而言可以较薄，因此能够在更有效地阻挡诸如硼的元素的扩散的同时，使得嵌入到凹槽中的SiGe主体层的厚度增大，从而对沟道区施加更大的压应力。这将更有利地提高PMOS器件的性能。
[0061]在本公开的一些实例中，凹槽侧壁上的SiGe种子层的最大厚度“A”约大于等于10nm。这通常能够有效地阻挡诸如硼的元素的扩散。例如，凹槽侧壁上的SiGe种子层的最大厚度“A”可以约为15nm至16nm。并且，凹槽底壁上的SiGe种子层的厚度“B”例如可以约为15nm至25nm。
[0062]顺便提及的是，SiGe种子层440中的Ge的原子百分比含量例如可以约为5%至20%，但并不限于此。
[0063]然后，可选地，在图3的步骤330中，在凹槽430中形成SiGe主体层450，更具体而言，在凹槽430的侧壁和底壁上的SiGe种子层440上形成SiGe主体层450 (参见图4C)。
[0064]可以通过选择性外延工艺来形成SiGe主体层450，但并不限于此。可选地，SiGe主体层450中可以掺杂有硼。这例如可以通过在选择性外延生长SiGe主体层450的同时进行原位硼掺杂来实现。在本公开的实施例中，例如，通过具有以下参数的选择性外延工艺形成SiGe主体层450:温度约为500° C至800° C ;压强约为ITorr至IOOTorr ;以及SiH4或SiH2Cl2' GeH4' HCl的气体流率约为Isccm至lOOOsccm, H2的气体流率约为0.1slm至50slm。当要在SiGe主体层450中掺杂硼时，B2H6的气体流率例如约为Isccm至lOOOsccm。更具体而言，在本公开的一个实例中，例如，可以通过具有以下参数的选择性外延工艺形成SiGe主体层450:温度约为620° C至650° C ;压强约为5Torr至15Torr ;以及HCl的气体流率约为25sccm至35sccm。其它条件如上所述。
[0065]顺便提及的是，SiGe主体层450中的Ge的原子百分比含量通常大于SiGe种子层440中的Ge的原子百分比含量，其例如可以约为25%至40%，但并不限于此。另外，当SiGe主体层450中掺杂有硼时，硼的浓度可以根据需要而确定。
[0066]顺便提及的是，尽管图4C中示出的SiGe主体层450的上表面与半导体衬底400的上表面齐平，但是，根据具体的工艺条件和/或需要，SiGe主体层450的上表面也可以高于或低于半导体衬底400的上表面，这并不影响本公开的实现。
[0067]此外，要注意的是，在本公开的一些实施例中，也可以不必执行SiGe主体层形成步骤330。
[0068]最后，可选地，在图3的步骤340中，在SiGe主体层450上形成帽层460 (参见图4D)。
[0069]帽层460可以为后续在源区/漏区的表面形成金属硅化物时提供Si。例如，帽层460可以用于形成高质量的NiSi膜。可以通过本领域任何合适的处理来形成帽层460。
[0070]顺便提及的是，帽层460中的Ge的原子百分比含量通常小于SiGe主体层450中的Ge的原子百分比含量，其例如可以约为0%至10%，但并不限于此。
[0071]顺便提及的是，帽层460的上表面可以如图4D所示的那样高出半导体衬底400的上表面，也可以与半导体衬底400的上表面齐平。并且，帽层460的厚度可以根据需要而确定。
[0072]此外，要注意的是，在本公开的一些实施例中，也可以不必执行帽层形成步骤340。
[0073]根据如上所述的本公开的方法，可以形成一种半导体器件4000(参见图4B)。所述半导体器件4000包括:半导体衬底400，在半导体衬底400中形成有用于源区/漏区的凹槽430 ;以及SiGe种子层440，SiGe种子层440同时形成在凹槽430的侧壁和底壁上。其中，凹槽430的侧壁上的SiGe种子层440的厚度是不均匀的，以及凹槽430的侧壁上的SiGe种子层440的最大厚度“A”在对应于沟道区的位置处。
[0074]可选地，凹槽430的底壁上的SiGe种子层440的厚度是均匀的。
[0075]可选地，凹槽430的侧壁上的SiGe种子层440的最大厚度“A”与凹槽430的底壁上的SiGe种子层440的厚度“B”之比为1:2.5至1:1。
[0076]可选地，凹槽430的侧壁上的SiGe种子层440的最大厚度“A”大于等于10nm。
[0077]可选地,凹槽430的侧壁上的SiGe种子层440的最大厚度“A”为15nm至16nm。
[0078]可选地，凹槽430的底壁上的SiGe种子层440的厚度“B”为15nm至25nm。
[0079]可选地，SiGe种子层440中的Ge的原子百分比含量为5%至20%。
[0080]可选地，半导体器件4000还包括SiGe主体层450 (参见图4C)。其中，SiGe主体层450形成在凹槽430的侧壁和底壁上的SiGe种子层440上，以及SiGe主体层450中掺杂有硼。
[0081]可选地，半导体器件4000还包括帽层460。其中，帽层460形成在SiGe主体层450上，帽层460中的Ge的原子百分比含量为0%至10%，以及SiGe主体层450中的Ge的原子百分比含量为25%至40%。
[0082]本领域技术人员根据以上的教导很容易明白:根据本公开的半导体器件及其制造方法能够使得SiGe种子层更有效地阻挡诸如硼的元素的扩散。此外，根据本公开的半导体器件及其制造方法另外还能够抑制嵌入式SiGe源区/漏区对沟道区施加的压应力的减小。
[0083]至此，已经详细描述了根据本公开的半导体器件及其制造方法。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
[0084]虽然已参照示例性实施例描述了本公开，但应理解，本公开不限于上述的示例性实施例。对于本领域技术人员显然的是，可以在不背离本公开的范围和精神的条件下修改上述的示例性实施例。所附的权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。
【权利要求】
1.一种半导体器件，包括: 半导体衬底，在所述半导体衬底中形成有用于源区/漏区的凹槽；以及 SiGe种子层，所述SiGe种子层同时形成在所述凹槽的侧壁和底壁上， 其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
2.根据权利要求1所述的半导体器件，其中，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
3.根据权利 要求2所述的半导体器件，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
4.根据权利要求1至3中任一项所述的半导体器件，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
5.根据权利要求4所述的半导体器件，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
6.根据权利要求2或3所述的半导体器件，其中，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
7.根据权利要求1至3中任一项所述的半导体器件，其中，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
8.根据权利要求1至3中任一项所述的半导体器件，还包括SiGe主体层，其中，所述SiGe主体层形成在所述凹槽的侧壁和底壁上的所述SiGe种子层上，以及所述SiGe主体层中掺杂有硼。
9.根据权利要求8所述的半导体器件，还包括帽层，其中，所述帽层形成在所述SiGe主体层上，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
10.一种制造半导体器件的方法，包括以下步骤: 在半导体衬底中形成用于源区/漏区的凹槽；以及 在所述凹槽的侧壁和底壁上同时形成SiGe种子层， 其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
11.根据权利要求10所述的制造半导体器件的方法，其中，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
12.根据权利要求11所述的制造半导体器件的方法，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
13.根据权利要求10至12中任一项所述的制造半导体器件的方法，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
14.根据权利要求13所述的制造半导体器件的方法，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
15.根据权利要求11或12所述的制造半导体器件的方法，其中，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
16.根据权利要求10至12中任一项所述的制造半导体器件的方法，其中，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
17.根据权利要求10至12中任一项所述的制造半导体器件的方法，其中，通过具有以下参数的选择性外延工艺形成所述SiGe种子层: 温度为500° C至800° C ； 压强为ITorr至IOOTorr ；以及 SiH4或SiH2Cl2、GeH4, HCl的气体流率为Isccm至lOOOsccm，H2的气体流率为0.1slm至 50slm。
18.根据权利要求17所述的制造半导体器件的方法，其中，通过具有以下参数的选择性外延工艺形成所述SiGe种子层: 温度为620° C至650° C ； 压强为5Torr至15Torr ;以及 HCl的气体流率为25sccm至35sccm。
19.根据权利要求10至12中任一项所述的制造半导体器件的方法，还包括以下步骤: 在所述凹槽的侧壁和底壁上的所述SiGe种子层上形成SiGe主体层，其中，所述SiGe主体层中掺杂有硼。
20.根据权利要求19所述的制造半导体器件的方法，还包括以下步骤: 在所述SiGe主体层上形成帽层，其中，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
【文档编号】H01L21/336GK103681845SQ201210350791
【公开日】2014年3月26日 申请日期:2012年9月19日 优先权日:2012年9月19日
【发明者】涂火金 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】本发明涉及半导体器件及其制造方法。所述半导体器件包括：半导体衬底，在所述半导体衬底中形成有用于源区/漏区的凹槽；以及SiGe种子层，所述SiGe种子层同时形成在所述凹槽的侧壁和底壁上。其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。本发明的半导体器件及其制造方法使得SiGe种子层能够更有效地阻挡诸如硼的元素的扩散等。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001 ] 本公开涉及半导体器件及其制造方法，尤其涉及具有嵌入式硅锗(SiGe)源区/漏区的半导体器件及其制造方法。
【背景技术】
[0002]当前，已经广泛使用嵌入式SiGe源区/漏区结构来提高PMOS器件的性能。更具体而言，例如，在硅(Si)衬底或阱区中形成用于PMOS器件的源区/漏区的凹槽，并在凹槽中形成SiGe材料。由于SiGe的晶格常数大于Si的晶格常数，因此嵌入式SiGe源区/漏区对于PMOS器件的沟道区施加压应力。这增大了 PMOS器件的沟道区的载流子迁移率，从而提高PMOS器件的性能。
[0003]在嵌入式SiGe源区/漏区结构中，通常在形成SiGe主体层(bulklayer)之前在凹槽中(即，在凹槽的侧壁和底壁上)形成SiGe种子层(seed layer)。
[0004]图1示出常规上形成在用于源区/漏区的凹槽的侧壁和底壁上的SiGe种子层。参见图1，在半导体器件1000中，在Si衬底100上形成有栅极结构110以及栅极侧壁间隔件120，并在Si衬底100中形成有用于源区/漏区的凹槽130。此外，SiGe种子层140形成在凹槽130的侧壁和底壁上。
[0005]如图1所示，凹槽130的侧壁上的SiGe种子层140的厚度和凹槽130的底壁上的SiGe种子层140的厚度各自基本上是均匀的。然而，由于SiGe种子层140在凹槽侧壁的(111)面上的生长速度通常小于SiGe种子层140在凹槽底壁的(100)面上的生长速度，因此，凹槽侧壁上的SiGe种子层140的厚度“a”相对较薄，而凹槽底壁上的SiGe种子层140的厚度“b”相对较厚。
[0006]SiGe种子层例如可以兼有用作形成SiGe主体层的种子以及阻挡诸如硼(B)的元素的扩散的功能。因此，在凹槽侧壁上的SiGe种子层的厚度“a”相对较薄时，通常会导致无法有效地阻挡诸如硼的元素的扩散的问题。这使PMOS器件的性能劣化。
[0007]此外，在凹槽底壁上的SiGe种子层的厚度“b”相对较厚时，通常另外还会导致在给定凹槽深度的情况下嵌入到凹槽中的SiGe主体层的厚度减小、从而对沟道区施加的压应力减小的另一问题。这也使PMOS器件的性能劣化。
【发明内容】
[0008]本公开鉴于以上问题中的至少一个提出了新的技术方案。
[0009]本公开的一个方面提供一种半导体器件及其制造方法，其使得SiGe种子层能够更有效地阻挡诸如硼的元素的扩散。
[0010]本公开的另一方面提供一种半导体器件及其制造方法，其进一步使得还能够抑制嵌入式SiGe源区/漏区对沟道区施加的压应力的减小。
[0011]根据本公开，提供了一种半导体器件，包括:半导体衬底，在所述半导体衬底中形成有用于源区/漏区的凹槽；以及SiGe种子层，所述SiGe种子层同时形成在所述凹槽的侧壁和底壁上。其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
[0012]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
[0013]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
[0014]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
[0015]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
[0016]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
[0017]可选地，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
[0018]可选地，所述半导体器件还包括SiGe主体层，其中，所述SiGe主体层形成在所述凹槽的侧壁和底壁上的所述SiGe种子层上，以及所述SiGe主体层中掺杂有硼。
[0019]可选地，所述半导体器件还包括帽层，其中，所述帽层形成在所述SiGe主体层上，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
[0020]根据本公开，还提供了一种制造半导体器件的方法，包括以下步骤:在半导体衬底中形成用于源区/漏区的凹槽；以及在所述凹槽的侧壁和底壁上同时形成SiGe种子层。其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
[0021]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
[0022]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
[0023]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
[0024]可选地，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
[0025]可选地，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
[0026]可选地，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
[0027]可选地，通过具有以下参数的选择性外延工艺形成所述SiGe种子层:温度为500。C 至 800。C ;压强为 ITorr 至 IOOTorr ；以及 SiH4 或 SiH2Cl2' GeH4' HCl 的气体流率为 Isccm 至 lOOOsccm, H2 的气体流率为 0.1slm 至 50slm。
[0028]可选地，通过具有以下参数的选择性外延工艺形成所述SiGe种子层:温度为620° C至650° C ;压强为5Torr至15Torr ；以及HCl的气体流率为25sccm至35sccm。
[0029]可选地，所述制造半导体器件的方法还包括以下步骤:在所述凹槽的侧壁和底壁上的所述SiGe种子层上形成SiGe主体层，其中，所述SiGe主体层中掺杂有硼。
[0030]可选地，所述制造半导体器件的方法还包括以下步骤:在所述SiGe主体层上形成帽层，其中，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
[0031]根据本公开的半导体器件及其制造方法使得SiGe种子层能够更有效地阻挡诸如硼的元素的扩散。
[0032]此外，根据本公开的半导体器件及其制造方法进一步还能够抑制嵌入式SiGe源区/漏区对沟道区施加的压应力的减小。【专利附图】
【附图说明】
[0033]被包含于说明书中并构成其一部分的附图示出本公开的实施例，并与描述一起用于解释本公开的原理。
[0034]要注意的是，在附图中，为了便于描述，各个部分的尺寸可能并不是按照实际的比例关系绘制的。并且，相同或相似的附图标记在附图中表示相同或相似的部件。
[0035]图1是示出常规上形成在用于源区/漏区的凹槽的侧壁和底壁上的SiGe种子层的示意性截面图。
[0036]图2是根据本公开的一个实施例的制造半导体器件的方法的流程图。
[0037]图3是根据本公开的另一实施例的制造半导体器件的方法的流程图。
[0038]图4A是示出根据本公开实施例的用于源区/漏区的凹槽的示意性截面图。
[0039]图4B是示出根据本公开实施例的形成在用于源区/漏区的凹槽的侧壁和底壁上的SiGe种子层的示意性截面图。
[0040]图4C是示出根据本公开实施例的形成在SiGe种子层上的SiGe主体层的示意性截面图。
[0041]图4D是示出根据本公开实施例的形成在SiGe主体层上的帽层的示意性截面图。
[0042]从参照附图对示例性实施例的以下详细描述，本公开的目的、特征和优点将变得明显。
【具体实施方式】
[0043]下面将参照附图描述本公开。要注意的是，以下的描述在本质上仅是解释性和示例性的，决不作为对本公开及其应用或使用的任何限制。除非另外特别说明，否则，在实施例中阐述的部件和步骤的相对布置以及数字表达式和数值并不限制本公开的范围。另外，本领域技术人员已知的技术、方法和装置可能不被详细讨论，但在适当的情况下意在成为说明书的一部分。
[0044]本公开涉及半导体器件及其制造方法。顺便提及的是，在半导体器件中通常既包括PMOS器件，又包括NMOS器件。由于嵌入式SiGe源区/漏区一般用于PMOS器件，因此，在制造之前可以用掩模遮蔽要形成NMOS器件的部分，而露出要形成PMOS器件的部分。另夕卜，在本说明书中，术语“源区/漏区”既可以指源区和漏区，也可以指源区或漏区。
[0045]图2示出根据本公开的一个实施例的制造半导体器件的方法的流程图。首先，在图2的步骤210中，在半导体衬底中形成用于源区/漏区的凹槽。然后，在图2的步骤220中，在凹槽的侧壁和底壁上同时形成SiGe种子层。在如图2所示的制造半导体器件的方法中，凹槽的侧壁上的SiGe种子层的厚度是不均匀的，更具体而言，凹槽的侧壁上的SiGe种子层的最大厚度在对应于沟道区的位置处，因此凹槽侧壁上的SiGe种子层的阻挡诸如硼的元素的扩散的有效厚度被增大。这使得本公开的SiGe种子层能够更有效地阻挡诸如硼的元素的扩散，从而提高PMOS器件的性能。
[0046]下面参照图3和图4A?4D更加详细地描述本公开的另一实施例。其中，图3是根据本公开的另一实施例的制造半导体器件的方法的流程图，并且图4A?4D是示出图3的制造方法中的各步骤之后所获得的结构的示意截面图。[0047]首先，在图3的步骤310中，在半导体衬底400中形成用于源区/漏区的凹槽430(参见图4A)。
[0048]半导体衬底400的材料不受特别限制，其例如可以是Si衬底、Ge衬底、SiGe衬底或其它任何合适的衬底。通常，在形成凹槽430之前，在半导体衬底400上形成栅极结构410以及栅极侧壁间隔件420。
[0049]可以通过本领域任何合适的处理来形成凹槽430。例如，可以通过以栅极侧壁间隔件420作为掩模对半导体衬底400进行干法蚀刻来形成凹槽430，但并不限于此。
[0050]凹槽430可以具有如图4A所示的“Σ”形状，也可以具有阶梯形状、“U”形状或其它任何合适的形状。此外，凹槽430的深度可以根据所期望的源区/漏区的深度来确定。
[0051]接下来，在图3的步骤320中，在凹槽430中形成SiGe种子层440，更具体而言，在凹槽430的侧壁和底壁上同时形成SiGe种子层440 (参见图4B)。
[0052]可以通过选择性外延工艺来形成SiGe种子层440，但并不限于此。在本公开的实施例中，例如，通过具有以下参数的选择性外延工艺形成SiGe种子层440:温度约为500。C 至 800。C ;压强约为 ITorr 至 IOOTorr ；以及 SiH4 或 SiH2Cl2' GeH4' HCl 的气体流率约为Isccm至lOOOsccm, H2的气体流率约为0.1slm至50slm。
[0053]举例而言，在本公开的实施例中，温度可以约为550° C、600。C、650。C、700。C、750 ° C 等；压强可以约为 10Torr、20To;r;r、30To;r;r、40To;r;r、50To;r;r、60To;r;r、70To;r;r、80Torr、90To;r;r 等；SiH4 或 SiH2Cl2、GeH4、HCl 的气体流率可以约为 10sccm、50sccm、80sccm、100sccm、200sccm、300sccm、400sccm、500sccm、600sccm、700sccm、800sccm、900sccm 等；H2的气体流率可以约为 lslm、5slm、10slm、20slm、30slm、40slm 等。
[0054]更具体而言，在本公开的一个实例中，例如，可以通过具有以下参数的选择性外延工艺形成SiGe种子层440:温度约为620° C至650° C ;压强约为5Torr至15Torr ；以及HCl的气体流率约为25sccm至35sccm。其它条件如上所述。
[0055]如前面参照图1所述，常规上形成的SiGe种子层140的厚度在凹槽的侧壁上基本上是均匀的，并且凹槽侧壁上的SiGe种子层140的厚度“a”通常相对较薄。这导致无法有效地阻挡诸如硼的元素的扩散的问题。
[0056]发明人在经过广泛且深入的研究之后发现，当采用如上所述的适当参数来选择性外延生长SiGe种子层时，所得到的SiGe种子层可以具有如图4B所示的意想不到的截面轮廓；并且，所述截面轮廓具有可重复性。更具体而言，凹槽430的侧壁上的SiGe种子层440的厚度可以是不均匀的。并且，凹槽430的侧壁上的SiGe种子层440的最大厚度“A” (BP,其大于凹槽430的侧壁上的其它位置处的SiGe种子层440的厚度)可以在对应于沟道区的位置处。当凹槽侧壁上的SiGe种子层在对应于沟道区的位置处具有最大厚度时，这相当于增大了凹槽侧壁上的SiGe种子层的阻挡诸如硼的元素的扩散的有效厚度。因此，相比于常规情况，本公开的SiGe种子层能够更有效地阻挡诸如硼的元素的扩散，从而提高PMOS器件的性能。
[0057]此外，如图4B所示，凹槽430的底壁上的SiGe种子层440的厚度可以是均匀的(顺便提及的是，在本说明书中，术语“均匀”是指基本上均匀，例如，其是指误差约在土 5 %之内)，并以“B”来表示。
[0058]在本公开的一些实例中，凹槽430的侧壁上的SiGe种子层440的最大厚度“A”与凹槽430的底壁上的SiGe种子层440的厚度“B”之比例如可以约为1:2.5至1:1。即，根据本公开，“A”甚至可以等于“B”。
[0059]如前面参照图1所述，在常规情况下，凹槽侧壁上的SiGe种子层140的厚度“a”相对较薄，而凹槽底壁上的SiGe种子层140的厚度“b”相对较厚，例如“a”与“b”之比通常大于等于1:4且小于1:2.5。这一方面可能会导致无法有效地阻挡诸如硼的元素的扩散的问题，另一方面可能会导致在给定凹槽深度的情况下嵌入到凹槽中的SiGe主体层的厚度减小、从而对沟道区施加的压应力减小的问题。而在本公开中(参见图4B)，凹槽侧壁上的SiGe种子层440的厚度“A”相比于常规情况而言可以较厚，同时凹槽底壁上的SiGe种子层440的厚度“B”相比于常规情况而言可以较薄，例如“A”与“B”之比可以约为1:2.5至1:1。由于在本公开中凹槽侧壁上的SiGe种子层的最大厚度相比于常规情况而言可以较厚，因此本公开能够更有效地阻挡诸如硼的元素的扩散，从而提高PMOS器件的性能。同时，由于在本公开中凹槽底壁上的SiGe种子层的厚度相比于常规情况而言可以较薄，因此本公开另外还能够在给定凹槽深度的情况下使嵌入到凹槽中的SiGe主体层的厚度增大，从而对沟道区施加更大的压应力。这将更有利地提高PMOS器件的性能。
[0060]这也就是说，在常规情况下，如果要增大凹槽侧壁上的SiGe种子层的厚度以有效地阻挡诸如硼的元素的扩散，那么可能会使得凹槽底壁上的SiGe种子层太厚，从而由于嵌入到凹槽中的SiGe主体层的厚度的减小而减小对沟道区施加的压应力；而如果要减小凹槽底壁上的SiGe种子层的厚度以通过嵌入到凹槽中的SiGe主体层的厚度的增大来增大对沟道区施加的压应力，那么可能会使得凹槽侧壁上的SiGe种子层太薄，从而难以有效地阻挡诸如硼的元素的扩散。相比之下，在本公开中，由于凹槽侧壁上的SiGe种子层的最大厚度相比于常规情况而言可以较厚并且同时凹槽底壁上的SiGe种子层的厚度相比于常规情况而言可以较薄，因此能够在更有效地阻挡诸如硼的元素的扩散的同时，使得嵌入到凹槽中的SiGe主体层的厚度增大，从而对沟道区施加更大的压应力。这将更有利地提高PMOS器件的性能。
[0061]在本公开的一些实例中，凹槽侧壁上的SiGe种子层的最大厚度“A”约大于等于10nm。这通常能够有效地阻挡诸如硼的元素的扩散。例如，凹槽侧壁上的SiGe种子层的最大厚度“A”可以约为15nm至16nm。并且，凹槽底壁上的SiGe种子层的厚度“B”例如可以约为15nm至25nm。
[0062]顺便提及的是，SiGe种子层440中的Ge的原子百分比含量例如可以约为5%至20%，但并不限于此。
[0063]然后，可选地，在图3的步骤330中，在凹槽430中形成SiGe主体层450，更具体而言，在凹槽430的侧壁和底壁上的SiGe种子层440上形成SiGe主体层450 (参见图4C)。
[0064]可以通过选择性外延工艺来形成SiGe主体层450，但并不限于此。可选地，SiGe主体层450中可以掺杂有硼。这例如可以通过在选择性外延生长SiGe主体层450的同时进行原位硼掺杂来实现。在本公开的实施例中，例如，通过具有以下参数的选择性外延工艺形成SiGe主体层450:温度约为500° C至800° C ;压强约为ITorr至IOOTorr ;以及SiH4或SiH2Cl2' GeH4' HCl的气体流率约为Isccm至lOOOsccm, H2的气体流率约为0.1slm至50slm。当要在SiGe主体层450中掺杂硼时，B2H6的气体流率例如约为Isccm至lOOOsccm。更具体而言，在本公开的一个实例中，例如，可以通过具有以下参数的选择性外延工艺形成SiGe主体层450:温度约为620° C至650° C ;压强约为5Torr至15Torr ;以及HCl的气体流率约为25sccm至35sccm。其它条件如上所述。
[0065]顺便提及的是，SiGe主体层450中的Ge的原子百分比含量通常大于SiGe种子层440中的Ge的原子百分比含量，其例如可以约为25%至40%，但并不限于此。另外，当SiGe主体层450中掺杂有硼时，硼的浓度可以根据需要而确定。
[0066]顺便提及的是，尽管图4C中示出的SiGe主体层450的上表面与半导体衬底400的上表面齐平，但是，根据具体的工艺条件和/或需要，SiGe主体层450的上表面也可以高于或低于半导体衬底400的上表面，这并不影响本公开的实现。
[0067]此外，要注意的是，在本公开的一些实施例中，也可以不必执行SiGe主体层形成步骤330。
[0068]最后，可选地，在图3的步骤340中，在SiGe主体层450上形成帽层460 (参见图4D)。
[0069]帽层460可以为后续在源区/漏区的表面形成金属硅化物时提供Si。例如，帽层460可以用于形成高质量的NiSi膜。可以通过本领域任何合适的处理来形成帽层460。
[0070]顺便提及的是，帽层460中的Ge的原子百分比含量通常小于SiGe主体层450中的Ge的原子百分比含量，其例如可以约为0%至10%，但并不限于此。
[0071]顺便提及的是，帽层460的上表面可以如图4D所示的那样高出半导体衬底400的上表面，也可以与半导体衬底400的上表面齐平。并且，帽层460的厚度可以根据需要而确定。
[0072]此外，要注意的是，在本公开的一些实施例中，也可以不必执行帽层形成步骤340。
[0073]根据如上所述的本公开的方法，可以形成一种半导体器件4000(参见图4B)。所述半导体器件4000包括:半导体衬底400，在半导体衬底400中形成有用于源区/漏区的凹槽430 ;以及SiGe种子层440，SiGe种子层440同时形成在凹槽430的侧壁和底壁上。其中，凹槽430的侧壁上的SiGe种子层440的厚度是不均匀的，以及凹槽430的侧壁上的SiGe种子层440的最大厚度“A”在对应于沟道区的位置处。
[0074]可选地，凹槽430的底壁上的SiGe种子层440的厚度是均匀的。
[0075]可选地，凹槽430的侧壁上的SiGe种子层440的最大厚度“A”与凹槽430的底壁上的SiGe种子层440的厚度“B”之比为1:2.5至1:1。
[0076]可选地，凹槽430的侧壁上的SiGe种子层440的最大厚度“A”大于等于10nm。
[0077]可选地,凹槽430的侧壁上的SiGe种子层440的最大厚度“A”为15nm至16nm。
[0078]可选地，凹槽430的底壁上的SiGe种子层440的厚度“B”为15nm至25nm。
[0079]可选地，SiGe种子层440中的Ge的原子百分比含量为5%至20%。
[0080]可选地，半导体器件4000还包括SiGe主体层450 (参见图4C)。其中，SiGe主体层450形成在凹槽430的侧壁和底壁上的SiGe种子层440上，以及SiGe主体层450中掺杂有硼。
[0081]可选地，半导体器件4000还包括帽层460。其中，帽层460形成在SiGe主体层450上，帽层460中的Ge的原子百分比含量为0%至10%，以及SiGe主体层450中的Ge的原子百分比含量为25%至40%。
[0082]本领域技术人员根据以上的教导很容易明白:根据本公开的半导体器件及其制造方法能够使得SiGe种子层更有效地阻挡诸如硼的元素的扩散。此外，根据本公开的半导体器件及其制造方法另外还能够抑制嵌入式SiGe源区/漏区对沟道区施加的压应力的减小。
[0083]至此，已经详细描述了根据本公开的半导体器件及其制造方法。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
[0084]虽然已参照示例性实施例描述了本公开，但应理解，本公开不限于上述的示例性实施例。对于本领域技术人员显然的是，可以在不背离本公开的范围和精神的条件下修改上述的示例性实施例。所附的权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。
【权利要求】
1.一种半导体器件，包括: 半导体衬底，在所述半导体衬底中形成有用于源区/漏区的凹槽；以及 SiGe种子层，所述SiGe种子层同时形成在所述凹槽的侧壁和底壁上， 其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
2.根据权利要求1所述的半导体器件，其中，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
3.根据权利 要求2所述的半导体器件，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
4.根据权利要求1至3中任一项所述的半导体器件，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
5.根据权利要求4所述的半导体器件，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
6.根据权利要求2或3所述的半导体器件，其中，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
7.根据权利要求1至3中任一项所述的半导体器件，其中，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
8.根据权利要求1至3中任一项所述的半导体器件，还包括SiGe主体层，其中，所述SiGe主体层形成在所述凹槽的侧壁和底壁上的所述SiGe种子层上，以及所述SiGe主体层中掺杂有硼。
9.根据权利要求8所述的半导体器件，还包括帽层，其中，所述帽层形成在所述SiGe主体层上，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
10.一种制造半导体器件的方法，包括以下步骤: 在半导体衬底中形成用于源区/漏区的凹槽；以及 在所述凹槽的侧壁和底壁上同时形成SiGe种子层， 其中，所述凹槽的侧壁上的所述SiGe种子层的厚度是不均匀的，以及所述凹槽的侧壁上的所述SiGe种子层的最大厚度在对应于沟道区的位置处。
11.根据权利要求10所述的制造半导体器件的方法，其中，所述凹槽的底壁上的所述SiGe种子层的厚度是均匀的。
12.根据权利要求11所述的制造半导体器件的方法，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度与所述凹槽的底壁上的所述SiGe种子层的厚度之比为1:2.5至1:1。
13.根据权利要求10至12中任一项所述的制造半导体器件的方法，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度大于等于10nm。
14.根据权利要求13所述的制造半导体器件的方法，其中，所述凹槽的侧壁上的所述SiGe种子层的最大厚度为15nm至16nm。
15.根据权利要求11或12所述的制造半导体器件的方法，其中，所述凹槽的底壁上的所述SiGe种子层的厚度为15nm至25nm。
16.根据权利要求10至12中任一项所述的制造半导体器件的方法，其中，所述SiGe种子层中的Ge的原子百分比含量为5%至20%。
17.根据权利要求10至12中任一项所述的制造半导体器件的方法，其中，通过具有以下参数的选择性外延工艺形成所述SiGe种子层: 温度为500° C至800° C ； 压强为ITorr至IOOTorr ；以及 SiH4或SiH2Cl2、GeH4, HCl的气体流率为Isccm至lOOOsccm，H2的气体流率为0.1slm至 50slm。
18.根据权利要求17所述的制造半导体器件的方法，其中，通过具有以下参数的选择性外延工艺形成所述SiGe种子层: 温度为620° C至650° C ； 压强为5Torr至15Torr ;以及 HCl的气体流率为25sccm至35sccm。
19.根据权利要求10至12中任一项所述的制造半导体器件的方法，还包括以下步骤: 在所述凹槽的侧壁和底壁上的所述SiGe种子层上形成SiGe主体层，其中，所述SiGe主体层中掺杂有硼。
20.根据权利要求19所述的制造半导体器件的方法，还包括以下步骤: 在所述SiGe主体层上形成帽层，其中，所述帽层中的Ge的原子百分比含量为0%至10%，以及所述SiGe主体层中的Ge的原子百分比含量为25%至40%。
【文档编号】H01L21/336GK103681845SQ201210350791
【公开日】2014年3月26日 申请日期:2012年9月19日 优先权日:2012年9月19日
【发明者】涂火金 申请人:中芯国际集成电路制造(上海)有限公司
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