封装件的制法
封装件的制法
【专利摘要】一种封装件的制法，其包括：提供一具有相对的第一表面与第二表面的基板本体，该基板本体具有贯穿该第一表面与第二表面的多个导电通孔，且借其第二表面的一侧接置于一第一承载片上并使该第一承载片不翘曲；于该基板本体的第一表面上电性接置至少一第一半导体芯片；移除该第一承载片；以及将该基板本体的第二表面电性接置于一封装基板上。本发明能有效减少封装件的翘曲现象，且具有较高的良率、较低的制造成本及较佳的散热效果。
【专利说明】封装件的制法
【技术领域】
[0001]本发明涉及一种封装件的制法，尤指一种具有可防翘曲、高散热、高良率的中介板的半导体封装件的制法。
【背景技术】
[0002]随着时代的进步，现今电子产品均朝向微型化、多功能、高电性及高速运作的方向发展，为了配合此一发展趋势，半导体业者莫不积极研发体积微小、高性能、高功能、与高速度化的半导体封装件，借以符合电子产品的要求。
[0003]而为使半导体封装件具有体积微小、高性能、多功能、与高速度化的特性与功效，半导体芯片倾向采用覆晶封装技术。由于覆晶技术有缩小芯片封装面积及缩短信号传输路径等优点，其目前已经广泛应用于芯片封装领域，例如芯片尺寸构装(ChipScale Package, CSP)、芯片直接贴附(Direct Chip Attached, DCA)封装以及多芯片模块(Mult1- Chip Module, MCM)封装等型态的封装。
[0004]为了更进一步发挥上述半导体封装件的特性与功效优点，业界遂提出将一半导体芯片接置于一娃中介板(Through Silicon Interposer,TSI)的技术,其可将各种不同功能芯片模块体积缩小地封装在一封装件，该现有封装件主要包括:一承载件、一硅中介板、至少一半导体芯片、以及包覆该承载件、硅中介板及半导体芯片的封胶，且该硅中介板与该半导体芯片以金属凸块(μ-bump)电性连接,该娃中介板与承载件是以C4凸块(C4bump)电性连接。
[0005]该硅中介板具有多个贯穿中介层的导电硅通孔，其中由于硅中介板与半导体芯片的材质接近，因此可以避免热膨胀系数不匹配所产生的问题。而该技术将一整片硅晶圆形成有导电娃通孔(Through Silicon Via, TSV)后,再将晶圆欲接置半导体芯片的一侧视状况形成重布线路层(Redistribution Layer, RDL),并于该重布线路层作为电性连接垫的表面形成有金属凸块(μ-Bump)，以供连接半导体芯片；且于连接半导体芯片后进行模压工艺，利用模压材料(Molding Compound, Μ/C)将半导体芯片包覆其中，并保护该半导体芯片不受外界环境影响。最后将未显露该硅通孔的晶圆表面进行薄化研磨以显露该硅通孔，之后再于该显露的硅通孔表面视状况形成重布线路层(亦可不形成重布线路层)，并于该重布线路层作为电性连接垫的表面形成有焊球，之后进行切割工艺，以形成具半导体芯片的硅中介板模块，之后即可供电性连接基板，但是随硅中介板上所置放的半导体芯片越来越密集及硅中介板的制作厚度越来越薄，上述现有封装件工艺中硅中介板的金属相对于硅的比例变大，使得硅中介板变得很容易发生翘曲，影响到整个该封装件的良率。
[0006]虽前述的封装件具有整体厚度较以往封装件更小等优点；但是，却也有工艺过于冗长的缺点，并于薄化该硅晶圆时容易损伤硅通孔，且因工艺是直到上凸块于晶圆背部的硅通孔端部后才真正将硅中介板的硅通孔制作完成，在上凸块步骤之前是不容易测试出已损坏的硅通孔，此外该硅晶圆于工艺中时常会发生翘曲现象，所以容易导致整体封装件良率降低与成本提高；此外，该封装材料也会使得整体散热能力下降。[0007]因此，如何避免上述现有技术中的种种问题，实已成为目前亟欲解决的课题。
【发明内容】
[0008]有鉴于上述现有技术的缺陷，本发明的主要目的在于揭露一种封装件的制法，能有效减少封装件的翘曲现象，且具有较高的良率、较低的制造成本及较佳的散热效果。
[0009]本发明的封装件的制法包括:提供一具有相对的第一表面与第二表面的基板本体，该基板本体具有贯穿该第一表面与第二表面的多个导电通孔，且借其第二表面的一侧接置于一第一承载片上并使该第一承载片不翘曲；于该基板本体的第一表面上电性接置至少一第一半导体芯片；移除该第一承载片；以及将该基板本体的第二表面电性接置于一封装基板上。
[0010]由上可知，因为本发明使第一承载片不翘曲，所以整体结构不易翘曲；此外，本发明可提早进行测试，以提升整体良率与降低成本；另外，本发明以底胶取代现有的模压(Molding)的封装材料(Molding Compound),故可使成本降低，并便于多层堆栈半导体芯片，且因为外露半导体芯片的大部分表面，而能有效增进散热效果。
[0011]又于基板本体上形成贯穿该第一表面的多个导电通孔，以电性接置于第一半导体芯片，以及于基板本体的第二表面上形成重布线路结构，以电性接置于封装基板，经由适当的基板本体设计，调整其金属与介质材料及其几何分布，能有效匹配(matching)其上的第一半导体芯片及其下的封装基板的热膨胀系数(CTE)，亦可再减少封装时或封装后的翘曲现象，增加良率、散热、及可靠度。
【专利附图】
【附图说明】
[0012]图1A至图1F-4所示者为本发明的封装件及其制法的剖视图，其中，图1A’与图1A”为图1A的不同实施例，图1F-2、图1F-3与图1F-4为图1F-1的不同实施例。
[0013]主要组件符号说明
[0014]1Oa第一表面
[0015]1Ob第二表面
[0016]10基板本体
[0017]101导电通孔
[0018]102,102’ 重布线路结构
[0019]11, 15, 23 导电凸块
[0020]12第一承载片
[0021]13载台
[0022]14第一半导体芯片
[0023]16，21，22 底胶
[0024]17第二承载片
[0025]18封装基板
[0026]19第二半导体芯片
[0027]20缺口。【具体实施方式】
[0028]以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0029]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“不翘曲”、“平贴”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
[0030]图1A至图1F-4所示者，其为本发明的封装件及其制法的剖视图，其中，图1A’与图1A”为图1A的不同实施例，图1F-2、图1F-3与图1F-4为图1F-1的不同实施例。
[0031]如图1A所示，提供一具有相对的第一表面IOa与第二表面IOb的基板本体10，该基板本体10具有贯穿该第一表面IOa及第二表面IOb的导电通孔101，该基板本体10的第二表面IOb上可选择性地形成有电性连接该导电通孔101的重布线路结构102，该重布线路结构102上形成有例如为C4Bump的导电凸块11，且将该导电凸块11接置于一第一承载片12上，该基板本体10的第一表面IOa上亦可选择性地形成有电性连接该导电通孔101的重布线路结构(未图标),其中，该基板本体10为贯娃中介板(Through Silicon Interposer,TSI),且该导电通孔101为娃通孔(through silicon via, TSV);或者,该基板本体10的材质可为硅(Si)、砷化镓(GaAs)、碳化硅(SiC)、玻璃(Glass)、或该基板本体10可为绝缘体上半导体(semiconductor-on-1nsulator, SOI)或者上述任二材料以上的堆叠层组合,其高度约20至180微米(μ m)，例如，该基板本体10为贯玻璃中介板，且该些导电通孔101为玻璃穿孔，该第一承载片12为UV光解胶膜(UV Release Tape)，该重布线路结构102中的介电材料可不同于该基板本体10中的介电材料。
[0032]或者，如图1A’所示，该基板本体10也可不需该导电凸块11而直接接置于该第一承载片12上。
[0033]或者，如图1A”所示，该基板本体10的第一表面IOa与第二表面IOb上可分别形成有电性连接该导电通孔101的重布线路结构102’与重布线路结构102。但是以下步骤仅以图1A来进行例示。
[0034]如图1B所示，借由空气吸力使该第一承载片12平贴于一载台13上，以使该第一承载片12不翘曲，本发明也可用静电吸力替代该空气吸力。
[0035]如图1C所不,于该基板本体10的第一表面IOa上接置至少一第一半导体芯片14,该第一半导体芯片14与基板本体10之间具有例如为μ -Bump的导电凸块15，以电性连接该第一半导体芯片14与导电通孔101，其中，该第一半导体芯片14可为记忆芯片、射频芯片、逻辑芯片、模拟芯片或被动组件芯片等等。
[0036]如图1D所不，于该第一半导体芯片14与该基板本体10的第一表面IOa之间形成底胶16，该底胶16可含有环氧树脂混合填充材(Filler)(未图标)以改变粘滞性(viscosity)、热膨胀系数(CTE)及硬度，且该填充材为二氧化硅(SiO2)或三氧化二铝(Al2O3)颗粒。[0037]如图1E所示，移除该第一承载片12，并使未有该第一半导体芯片14电性接置该基板本体10的一表面接置于第二承载片17上，并于该导电凸块11上进行测试步骤，该第二承载片17为UV光解胶膜(UV Release Tape)。
[0038]如图1F-1所示，移除该第二承载片17，并将该导电凸块11接置于一封装基板18上，以电性连接该封装基板18与导电通孔101，再于该封装基板18与该基板本体10的第二表面IOb之间形成底胶21，且可视需要地进行切单步骤。
[0039]如图1F-2、图1F-3与图1F_4所示，其为图1F_1的不同实施例，其中，图1F_2用于显不该第一半导体芯片14仅有一个的情况，图1F-3为显不于该等第一半导体芯片14上接置至少一第二半导体芯片19的情况，该第一半导体芯片14与该第二半导体芯片19之间形成有底胶22与多个电性连接该第一半导体芯片14与该第二半导体芯片19的导电凸块23 (例如焊球)，图1F-4为显示于其中一该第一半导体芯片14上接置至少一第二半导体芯片19的情况，该第一半导体芯片14与该第二半导体芯片19之间形成有底胶22与多个电性连接该第一半导体芯片14与该第二半导体芯片19的导电凸块23，其中，该第二半导体芯片19可为记忆芯片、射频芯片、逻辑芯片、模拟芯片或被动组件芯片等等。
[0040]要特别注意的是，于图1F-4的情况中，由于该第一半导体芯片14与第二半导体芯片19的排列构成缺口 20，因此于使该第一半导体芯片14接置于该第二承载片17上之前，还可包括于该第二承载片17上形成UV光解胶体(UV Release Adhesive)(未图标)，借以于该第一半导体芯片14接置于该第二承载片17上时，填补该缺口 20以增加稳定性，并于移除该第二承载片17时，一并移除该UV光解胶体。
[0041]本发明还提供一种封装件，其包括:封装基板18 ;基板本体10,其具有相对的第一表面IOa与第二表面10b、及贯穿该第一表面IOa与第二表面IOb的多个导电通孔101，且借其第二表面IOb电性接置于该封装基板18上；至少一第一半导体芯片14，其电性接置于该基板本体10的第一表面IOa上；以及底胶16,其形成于该第一半导体芯片14与该基板本体10的第一表面IOa之间。
[0042]于前述的封装件中，还包括底胶21，其形成于该封装基板18与该基板本体10的第二表面IOb之间，且还包括至少一第二半导体芯片19，其接置于该第一半导体芯片14上，还包括底胶22，其形成于该第一半导体芯片14与该第二半导体芯片19之间。
[0043]本发明的该基板本体10为贯娃中介板(Through Silicon Interposer,TSI),且该导电通孔 101 为娃通孔(through silicon via, TSV)。
[0044]于本实施例中，该第一半导体芯片14与基板本体10的第一表面IOa之间具有导电凸块15，以电性连接该第一半导体芯片14与导电通孔101。
[0045]于所述的封装件中，该封装基板18与基板本体10的第二表面IOb之间具有导电凸块11，以电性连接该封装基板18与导电通孔101。
[0046]又于本发明的封装件中，该第一半导体芯片14与该第二半导体芯片19之间具有多个导电凸块23，以电性连接该第一半导体芯片14与该第二半导体芯片19。
[0047]本发明的封装件可视需要于该基板本体10的第二表面IOb上形成有电性连接该导电通孔101的重布线路结构102，且该封装基板18接置于该重布线路结构102上。
[0048]综上所述，相比于现有技术，由于本发明使第一承载片不翘曲，所以整体结构不易翘曲；此外，本发明可提早进行测试，以提升整体良率与降低成本；另外，本发明以底胶取代现有的封装材料，故可使成本降低，并便于多层堆栈半导体芯片，且因为外露半导体芯片的大部分表面，而能有效增进散热效果。
[0049]上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【权利要求】
1.一种封装件的制法，其包括: 提供一具有相对的第一表面与第二表面的基板本体，该基板本体具有贯穿该第一表面及第二表面的多个导电通孔，且借其第二表面的一侧接置于一第一承载片上并使该第一承载片不翘曲； 于该基板本体的第一表面上电性接置至少一第一半导体芯片； 移除该第一承载片；以及 将该基板本体的第二表面电性接置于一封装基板上。
2.根据权利要求1所述的封装件的制法，其特征在于，于电性接置至该第一半导体芯片后，该第一半导体芯片与该基板本体的第一表面之间具有多个导电凸块，以电性连接该第一半导体芯片与该基板本体。
3.根据权利要求1所述的封装件的制法，其特征在于，该制法还包括于该第一半导体芯片与该基板本体的第一表面之间形成底胶。
4.根据权利要求1所述的封装件的制法，其特征在于，于该基板本体的第二表面电性接置于该封装基板上后，该封装基板与该基板本体的第二表面之间具有多个导电凸块，以电性连接该封装基板与该基板本体。
5.根据权利要求1所述的封装件的制法，其特征在于，该制法还于该封装基板与该基板本体的第二表面之间形成底胶。
6.根据权利要求1所述的封装件的制法，其特征在于，于移除该第一承载片后，还包括使未有该第一半导体芯片电性接置该基板本体的一表面接置于第二承载片上，并进行测试步骤，且于测试完成后，移除该第二承载片。
7.根据权利要求6所述的封装件的制法，其特征在于，该第二承载片为UV光解胶膜，且于使该第一半导体芯片接置于该第二承载片上之前，还包括于该第二承载片上形成UV光解胶体，并于移除该第二承载片时，一并移除该UV光解胶体。
8.根据权利要求1所述的封装件的制法，其特征在于，使该第一承载片不翘曲的方式是借由空气吸力或静电吸力使该第一承载片平贴于一载台上。
9.根据权利要求1所述的封装件的制法，其特征在于，该制法还包括于该第一半导体芯片上电性接置至少一第二半导体芯片。
10.根据权利要求1所述的封装件的制法，其特征在于，该第一承载片为UV光解胶膜。
11.根据权利要求1所述的封装件的制法，其特征在于，该基板本体为贯硅中介板，且该些导电通孔为硅通孔。
12.根据权利要求1所述的封装件的制法，其特征在于，该基板本体的第一表面或第二表面上形成有电性连接该导电通孔的重布线路结构。
13.根据权利要求12所述的封装件的制法，其特征在于，该重布线路结构中的介电材料为不同于该基板本体中的介电材料。
14.根据权利要求1所述的封装件的制法，其特征在于，该基板本体为贯玻璃中介板，且该些导电通孔为玻璃穿孔。
【文档编号】H01L21/58GK103681374SQ201210352533
【公开日】2014年3月26日 申请日期:2012年9月20日 优先权日:2012年9月10日
【发明者】黄品诚, 赖顗喆 申请人:矽品精密工业股份有限公司
【专利摘要】一种封装件的制法，其包括：提供一具有相对的第一表面与第二表面的基板本体，该基板本体具有贯穿该第一表面与第二表面的多个导电通孔，且借其第二表面的一侧接置于一第一承载片上并使该第一承载片不翘曲；于该基板本体的第一表面上电性接置至少一第一半导体芯片；移除该第一承载片；以及将该基板本体的第二表面电性接置于一封装基板上。本发明能有效减少封装件的翘曲现象，且具有较高的良率、较低的制造成本及较佳的散热效果。
【专利说明】封装件的制法
【技术领域】
[0001]本发明涉及一种封装件的制法，尤指一种具有可防翘曲、高散热、高良率的中介板的半导体封装件的制法。
【背景技术】
[0002]随着时代的进步，现今电子产品均朝向微型化、多功能、高电性及高速运作的方向发展，为了配合此一发展趋势，半导体业者莫不积极研发体积微小、高性能、高功能、与高速度化的半导体封装件，借以符合电子产品的要求。
[0003]而为使半导体封装件具有体积微小、高性能、多功能、与高速度化的特性与功效，半导体芯片倾向采用覆晶封装技术。由于覆晶技术有缩小芯片封装面积及缩短信号传输路径等优点，其目前已经广泛应用于芯片封装领域，例如芯片尺寸构装(ChipScale Package, CSP)、芯片直接贴附(Direct Chip Attached, DCA)封装以及多芯片模块(Mult1- Chip Module, MCM)封装等型态的封装。
[0004]为了更进一步发挥上述半导体封装件的特性与功效优点，业界遂提出将一半导体芯片接置于一娃中介板(Through Silicon Interposer,TSI)的技术,其可将各种不同功能芯片模块体积缩小地封装在一封装件，该现有封装件主要包括:一承载件、一硅中介板、至少一半导体芯片、以及包覆该承载件、硅中介板及半导体芯片的封胶，且该硅中介板与该半导体芯片以金属凸块(μ-bump)电性连接,该娃中介板与承载件是以C4凸块(C4bump)电性连接。
[0005]该硅中介板具有多个贯穿中介层的导电硅通孔，其中由于硅中介板与半导体芯片的材质接近，因此可以避免热膨胀系数不匹配所产生的问题。而该技术将一整片硅晶圆形成有导电娃通孔(Through Silicon Via, TSV)后,再将晶圆欲接置半导体芯片的一侧视状况形成重布线路层(Redistribution Layer, RDL),并于该重布线路层作为电性连接垫的表面形成有金属凸块(μ-Bump)，以供连接半导体芯片；且于连接半导体芯片后进行模压工艺，利用模压材料(Molding Compound, Μ/C)将半导体芯片包覆其中，并保护该半导体芯片不受外界环境影响。最后将未显露该硅通孔的晶圆表面进行薄化研磨以显露该硅通孔，之后再于该显露的硅通孔表面视状况形成重布线路层(亦可不形成重布线路层)，并于该重布线路层作为电性连接垫的表面形成有焊球，之后进行切割工艺，以形成具半导体芯片的硅中介板模块，之后即可供电性连接基板，但是随硅中介板上所置放的半导体芯片越来越密集及硅中介板的制作厚度越来越薄，上述现有封装件工艺中硅中介板的金属相对于硅的比例变大，使得硅中介板变得很容易发生翘曲，影响到整个该封装件的良率。
[0006]虽前述的封装件具有整体厚度较以往封装件更小等优点；但是，却也有工艺过于冗长的缺点，并于薄化该硅晶圆时容易损伤硅通孔，且因工艺是直到上凸块于晶圆背部的硅通孔端部后才真正将硅中介板的硅通孔制作完成，在上凸块步骤之前是不容易测试出已损坏的硅通孔，此外该硅晶圆于工艺中时常会发生翘曲现象，所以容易导致整体封装件良率降低与成本提高；此外，该封装材料也会使得整体散热能力下降。[0007]因此，如何避免上述现有技术中的种种问题，实已成为目前亟欲解决的课题。
【发明内容】
[0008]有鉴于上述现有技术的缺陷，本发明的主要目的在于揭露一种封装件的制法，能有效减少封装件的翘曲现象，且具有较高的良率、较低的制造成本及较佳的散热效果。
[0009]本发明的封装件的制法包括:提供一具有相对的第一表面与第二表面的基板本体，该基板本体具有贯穿该第一表面与第二表面的多个导电通孔，且借其第二表面的一侧接置于一第一承载片上并使该第一承载片不翘曲；于该基板本体的第一表面上电性接置至少一第一半导体芯片；移除该第一承载片；以及将该基板本体的第二表面电性接置于一封装基板上。
[0010]由上可知，因为本发明使第一承载片不翘曲，所以整体结构不易翘曲；此外，本发明可提早进行测试，以提升整体良率与降低成本；另外，本发明以底胶取代现有的模压(Molding)的封装材料(Molding Compound),故可使成本降低，并便于多层堆栈半导体芯片，且因为外露半导体芯片的大部分表面，而能有效增进散热效果。
[0011]又于基板本体上形成贯穿该第一表面的多个导电通孔，以电性接置于第一半导体芯片，以及于基板本体的第二表面上形成重布线路结构，以电性接置于封装基板，经由适当的基板本体设计，调整其金属与介质材料及其几何分布，能有效匹配(matching)其上的第一半导体芯片及其下的封装基板的热膨胀系数(CTE)，亦可再减少封装时或封装后的翘曲现象，增加良率、散热、及可靠度。
【专利附图】
【附图说明】
[0012]图1A至图1F-4所示者为本发明的封装件及其制法的剖视图，其中，图1A’与图1A”为图1A的不同实施例，图1F-2、图1F-3与图1F-4为图1F-1的不同实施例。
[0013]主要组件符号说明
[0014]1Oa第一表面
[0015]1Ob第二表面
[0016]10基板本体
[0017]101导电通孔
[0018]102,102’ 重布线路结构
[0019]11, 15, 23 导电凸块
[0020]12第一承载片
[0021]13载台
[0022]14第一半导体芯片
[0023]16，21，22 底胶
[0024]17第二承载片
[0025]18封装基板
[0026]19第二半导体芯片
[0027]20缺口。【具体实施方式】
[0028]以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0029]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“不翘曲”、“平贴”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
[0030]图1A至图1F-4所示者，其为本发明的封装件及其制法的剖视图，其中，图1A’与图1A”为图1A的不同实施例，图1F-2、图1F-3与图1F-4为图1F-1的不同实施例。
[0031]如图1A所示，提供一具有相对的第一表面IOa与第二表面IOb的基板本体10，该基板本体10具有贯穿该第一表面IOa及第二表面IOb的导电通孔101，该基板本体10的第二表面IOb上可选择性地形成有电性连接该导电通孔101的重布线路结构102，该重布线路结构102上形成有例如为C4Bump的导电凸块11，且将该导电凸块11接置于一第一承载片12上，该基板本体10的第一表面IOa上亦可选择性地形成有电性连接该导电通孔101的重布线路结构(未图标),其中，该基板本体10为贯娃中介板(Through Silicon Interposer,TSI),且该导电通孔101为娃通孔(through silicon via, TSV);或者,该基板本体10的材质可为硅(Si)、砷化镓(GaAs)、碳化硅(SiC)、玻璃(Glass)、或该基板本体10可为绝缘体上半导体(semiconductor-on-1nsulator, SOI)或者上述任二材料以上的堆叠层组合,其高度约20至180微米(μ m)，例如，该基板本体10为贯玻璃中介板，且该些导电通孔101为玻璃穿孔，该第一承载片12为UV光解胶膜(UV Release Tape)，该重布线路结构102中的介电材料可不同于该基板本体10中的介电材料。
[0032]或者，如图1A’所示，该基板本体10也可不需该导电凸块11而直接接置于该第一承载片12上。
[0033]或者，如图1A”所示，该基板本体10的第一表面IOa与第二表面IOb上可分别形成有电性连接该导电通孔101的重布线路结构102’与重布线路结构102。但是以下步骤仅以图1A来进行例示。
[0034]如图1B所示，借由空气吸力使该第一承载片12平贴于一载台13上，以使该第一承载片12不翘曲，本发明也可用静电吸力替代该空气吸力。
[0035]如图1C所不,于该基板本体10的第一表面IOa上接置至少一第一半导体芯片14,该第一半导体芯片14与基板本体10之间具有例如为μ -Bump的导电凸块15，以电性连接该第一半导体芯片14与导电通孔101，其中，该第一半导体芯片14可为记忆芯片、射频芯片、逻辑芯片、模拟芯片或被动组件芯片等等。
[0036]如图1D所不，于该第一半导体芯片14与该基板本体10的第一表面IOa之间形成底胶16，该底胶16可含有环氧树脂混合填充材(Filler)(未图标)以改变粘滞性(viscosity)、热膨胀系数(CTE)及硬度，且该填充材为二氧化硅(SiO2)或三氧化二铝(Al2O3)颗粒。[0037]如图1E所示，移除该第一承载片12，并使未有该第一半导体芯片14电性接置该基板本体10的一表面接置于第二承载片17上，并于该导电凸块11上进行测试步骤，该第二承载片17为UV光解胶膜(UV Release Tape)。
[0038]如图1F-1所示，移除该第二承载片17，并将该导电凸块11接置于一封装基板18上，以电性连接该封装基板18与导电通孔101，再于该封装基板18与该基板本体10的第二表面IOb之间形成底胶21，且可视需要地进行切单步骤。
[0039]如图1F-2、图1F-3与图1F_4所示，其为图1F_1的不同实施例，其中，图1F_2用于显不该第一半导体芯片14仅有一个的情况，图1F-3为显不于该等第一半导体芯片14上接置至少一第二半导体芯片19的情况，该第一半导体芯片14与该第二半导体芯片19之间形成有底胶22与多个电性连接该第一半导体芯片14与该第二半导体芯片19的导电凸块23 (例如焊球)，图1F-4为显示于其中一该第一半导体芯片14上接置至少一第二半导体芯片19的情况，该第一半导体芯片14与该第二半导体芯片19之间形成有底胶22与多个电性连接该第一半导体芯片14与该第二半导体芯片19的导电凸块23，其中，该第二半导体芯片19可为记忆芯片、射频芯片、逻辑芯片、模拟芯片或被动组件芯片等等。
[0040]要特别注意的是，于图1F-4的情况中，由于该第一半导体芯片14与第二半导体芯片19的排列构成缺口 20，因此于使该第一半导体芯片14接置于该第二承载片17上之前，还可包括于该第二承载片17上形成UV光解胶体(UV Release Adhesive)(未图标)，借以于该第一半导体芯片14接置于该第二承载片17上时，填补该缺口 20以增加稳定性，并于移除该第二承载片17时，一并移除该UV光解胶体。
[0041]本发明还提供一种封装件，其包括:封装基板18 ;基板本体10,其具有相对的第一表面IOa与第二表面10b、及贯穿该第一表面IOa与第二表面IOb的多个导电通孔101，且借其第二表面IOb电性接置于该封装基板18上；至少一第一半导体芯片14，其电性接置于该基板本体10的第一表面IOa上；以及底胶16,其形成于该第一半导体芯片14与该基板本体10的第一表面IOa之间。
[0042]于前述的封装件中，还包括底胶21，其形成于该封装基板18与该基板本体10的第二表面IOb之间，且还包括至少一第二半导体芯片19，其接置于该第一半导体芯片14上，还包括底胶22，其形成于该第一半导体芯片14与该第二半导体芯片19之间。
[0043]本发明的该基板本体10为贯娃中介板(Through Silicon Interposer,TSI),且该导电通孔 101 为娃通孔(through silicon via, TSV)。
[0044]于本实施例中，该第一半导体芯片14与基板本体10的第一表面IOa之间具有导电凸块15，以电性连接该第一半导体芯片14与导电通孔101。
[0045]于所述的封装件中，该封装基板18与基板本体10的第二表面IOb之间具有导电凸块11，以电性连接该封装基板18与导电通孔101。
[0046]又于本发明的封装件中，该第一半导体芯片14与该第二半导体芯片19之间具有多个导电凸块23，以电性连接该第一半导体芯片14与该第二半导体芯片19。
[0047]本发明的封装件可视需要于该基板本体10的第二表面IOb上形成有电性连接该导电通孔101的重布线路结构102，且该封装基板18接置于该重布线路结构102上。
[0048]综上所述，相比于现有技术，由于本发明使第一承载片不翘曲，所以整体结构不易翘曲；此外，本发明可提早进行测试，以提升整体良率与降低成本；另外，本发明以底胶取代现有的封装材料，故可使成本降低，并便于多层堆栈半导体芯片，且因为外露半导体芯片的大部分表面，而能有效增进散热效果。
[0049]上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【权利要求】
1.一种封装件的制法，其包括: 提供一具有相对的第一表面与第二表面的基板本体，该基板本体具有贯穿该第一表面及第二表面的多个导电通孔，且借其第二表面的一侧接置于一第一承载片上并使该第一承载片不翘曲； 于该基板本体的第一表面上电性接置至少一第一半导体芯片； 移除该第一承载片；以及 将该基板本体的第二表面电性接置于一封装基板上。
2.根据权利要求1所述的封装件的制法，其特征在于，于电性接置至该第一半导体芯片后，该第一半导体芯片与该基板本体的第一表面之间具有多个导电凸块，以电性连接该第一半导体芯片与该基板本体。
3.根据权利要求1所述的封装件的制法，其特征在于，该制法还包括于该第一半导体芯片与该基板本体的第一表面之间形成底胶。
4.根据权利要求1所述的封装件的制法，其特征在于，于该基板本体的第二表面电性接置于该封装基板上后，该封装基板与该基板本体的第二表面之间具有多个导电凸块，以电性连接该封装基板与该基板本体。
5.根据权利要求1所述的封装件的制法，其特征在于，该制法还于该封装基板与该基板本体的第二表面之间形成底胶。
6.根据权利要求1所述的封装件的制法，其特征在于，于移除该第一承载片后，还包括使未有该第一半导体芯片电性接置该基板本体的一表面接置于第二承载片上，并进行测试步骤，且于测试完成后，移除该第二承载片。
7.根据权利要求6所述的封装件的制法，其特征在于，该第二承载片为UV光解胶膜，且于使该第一半导体芯片接置于该第二承载片上之前，还包括于该第二承载片上形成UV光解胶体，并于移除该第二承载片时，一并移除该UV光解胶体。
8.根据权利要求1所述的封装件的制法，其特征在于，使该第一承载片不翘曲的方式是借由空气吸力或静电吸力使该第一承载片平贴于一载台上。
9.根据权利要求1所述的封装件的制法，其特征在于，该制法还包括于该第一半导体芯片上电性接置至少一第二半导体芯片。
10.根据权利要求1所述的封装件的制法，其特征在于，该第一承载片为UV光解胶膜。
11.根据权利要求1所述的封装件的制法，其特征在于，该基板本体为贯硅中介板，且该些导电通孔为硅通孔。
12.根据权利要求1所述的封装件的制法，其特征在于，该基板本体的第一表面或第二表面上形成有电性连接该导电通孔的重布线路结构。
13.根据权利要求12所述的封装件的制法，其特征在于，该重布线路结构中的介电材料为不同于该基板本体中的介电材料。
14.根据权利要求1所述的封装件的制法，其特征在于，该基板本体为贯玻璃中介板，且该些导电通孔为玻璃穿孔。
【文档编号】H01L21/58GK103681374SQ201210352533
【公开日】2014年3月26日 申请日期:2012年9月20日 优先权日:2012年9月10日
【发明者】黄品诚, 赖顗喆 申请人:矽品精密工业股份有限公司
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