一种用于减小接触插塞和栅极结构之间的寄生电容的方法
一种用于减小接触插塞和栅极结构之间的寄生电容的方法
【专利摘要】本发明提供一种用于减小接触插塞和栅极结构之间的寄生电容的方法，包括：提供衬底，所述衬底上形成有层间介电层和位于所述层间介电层中的栅极结构；以及用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。根据本发明的方法能够减小构成诸如偏移间隙壁、主间隙壁、SMT应力层或CESL层的SiN层的介电常数，从而减小接触插塞和栅极结构之间的寄生电容，且进而能够最终实现对半导体器件的整体电学性能的提高。
【专利说明】一种用于减小接触插塞和栅极结构之间的寄生电容的方法
【技术领域】
[0001]本发明涉及半导体制造领域,尤其涉及一种用于减小接触插塞(contact plug)和栅极结构之间的寄生电容的方法。
【背景技术】
[0002]随着互补式金属氧化物半导体(CMOS)器件尺寸的不断缩小，栅极之间的间距以及栅极和接触孔之间的间距也随之缩小。这给半导体制造技术带来了许多挑战，例如层间电容增大、接触插塞和栅极结构之间的套刻困难、PMD间隙填充不均等问题。
[0003]目前，为了减小栅极结构和接触插塞之间的电容，普遍采用低介电常数(低k)材料作为层间介电层的构成材料。但是，在先进的平面CMOS器件中仍广泛采用SiN材料构成栅极两侧的偏移间隙壁(offset spacer )、主间隙壁、接触孔蚀刻停止层(CESL)或应力记忆技术(Stress MemoryTechnology, SMT)中所使用的应力层，由于氮化娃的介电常数达到了 7,所以成为减小栅极结构和接触插塞之间的寄生电容的阻碍。
[0004]因此，需要一种用于制造半导体器件的方法，以解决现有技术中存在的问题。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为解决上述现有技术中存在的问题，本发明提供一种用于减小接触插塞和栅极结构之间的寄生电容的方法，包括:提供衬底，所述衬底上形成有层间介电层和位于所述层间介电层中的栅极结构；以及用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。
[0007]优选地，在执行所述离子掺杂工艺之后还包括:执行热退火工艺。
[0008]优选地，所述离子掺杂工艺为离子注入工艺。
[0009]优选地，所述离子注入工艺的工艺条件包括:能量为200e疒IOkeV,剂量为1E14?5E16 离子 /cm2。
[0010]优选地，所述离子掺杂工艺为等离子体掺杂工艺。
[0011]优选地，所述等离子体掺杂工艺的工艺条件包括:功率为200W?2000W，剂量为1E14?5E16 离子 /cm2。
[0012]优选地，所述离子掺杂工艺所采用的源气体包含C02、C0、CH4和C2H6中的一种或多种。
[0013]优选地，所述离子掺杂工艺所采用的源气体还含有H元素。
[0014]优选地，所述离子掺杂工艺所采用的源气体包含H2。
[0015]优选地，所述离子掺杂工艺为原位掺杂。
[0016]优选地，在所述栅极结构两侧形成有侧墙结构。[0017]优选地，所述侧墙结构包含氮化硅。
[0018]优选地，在所述栅极结构和所述层间介电层之间形成有接触孔蚀刻停止层。
[0019]优选地，所述接触孔蚀刻停止层包含氮化硅。
[0020]优选地，所述栅极结构包括栅极介电层和位于所述栅极介电层上的虚设多晶硅栅极。
[0021]优选地，在执行所述离子掺杂工艺之后还包括:去除所述虚设多晶硅栅极形成凹槽；在所述凹槽内填充金属层；以及对所述金属层进行平坦化，从而形成金属栅极。
[0022]优选地，在对所述层间介电层执行所述离子掺杂工艺之前还包括:在所述栅极结构的表面上形成掩蔽层。
[0023]优选地，所述掩蔽层在执行所述离子掺杂工艺之后被去除。
[0024]优选地，在执行所述离子掺杂工艺之后还包括:在所述层间介电层中形成接触孔，并填入金属，以形成接触插塞。
[0025]综上所述，根据本发明的方法通过对接触插塞和栅极结构之间的膜层进行掺杂以减小其介电常数，尤其是减小构成诸如偏移间隙壁、主间隙壁、SMT应力层或CESL层的SiN层的介电常数，从而能够减小接触插塞和栅极结构之间的寄生电容，且进而能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需额外的光刻和蚀刻步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
【专利附图】
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的`原理。附图中:
[0027]图1为根据本发明示例性实施例制造半导体器件的工艺流程图；以及
[0028]图2A-2D为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。
【具体实施方式】
[0029]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全传递给本领域技术人员。附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0030]应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地位于其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0031]图1示出了根据本发明示例性实施例制造半导体器件的工艺流程图，图2A-2F示出了根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。应当注意的是，半导体器件中的部分器件结构可以由多晶硅栅互补式金属氧化物半导体(CMOS)制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的示例性实施例。
[0032]首先，执行步骤SlOl:提供衬底，所述衬底上形成有层间介电层以及位于所述层间介电层中的栅极结构。
[0033]如图2A所示，提供衬底210，在衬底210上形成有层间介电层230和位于层间介电层230中的栅极结构。
[0034]作为示例，在本实施例中，位于衬底210上的栅极结构包括栅极介电层222和位于栅极介电层222上的栅极材料层224。在本示例中，栅极材料层224为多晶硅。
[0035]优选地，在该栅极结构两侧形成有侧墙结构226，侧墙结构226可以包括偏移间隙壁(offset spacer)和主间隙壁，其主要用于在通过等离子体注入工艺形成源/漏区时保护栅极结构不受损伤，并且有效地控制源/漏区与栅极结构之间的相对位置关系。此外，在本实施例中，侧墙结构226在随后的离子掺杂工艺中也可以对栅极结构提供适当的保护。此外，应予以理解的是，本实施例中的栅极结构也可以是用于高介电常数(高k)金属栅后栅工艺的。具体地，若在形成金属栅极之前掺杂，则掺杂时所述栅极结构可包括栅极介电层和虚设多晶硅栅极，而若在形成金属栅极之后掺杂，则掺杂时所述栅极结构可包括栅极介电层和金属栅极。金属栅极的构成材料例如可以包含铪、钛、钽、铝、锆、钌、钯、钼、钴、镍及其氧化物和碳化物中的一种或多种。关于高k金属栅后栅工艺的更多的工艺方法及参数已为本领域技术人员所知，在此不再详述。当然，本发明并不仅限于前面所述的这几种栅极结构，而是还可以采用其他的栅极结构。
[0036]此外，作为示例，衬底210的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。栅极介电层222的构成材料可以是诸如氧化铪、娃酸铪、氧化镧、氧化锌、娃酸锌、氧化钽、氧化钛、钛酸银钡、钛酸钡、钛酸银、氧化钇、氧化铝、铁电薄膜、铌锌酸、铅钛酸铅这样的高k材料中的一种。侧墙结构226的构成材料可以是氮化物、氧化物或其组合，并且可以为单层或多层结构。在本实施例中，侧墙结构226包含氮化硅。
[0037]作为示例，层间介电层230的构成材料可以是氧化硅、氮氧化硅、氮化硅等，并且可以采用化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅射法等方法形成。另外，在形成层间介电层230之后还可以对其进行平坦化处理，以露出所述栅极结构的上表面。平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
[0038]此外，如图所示，在衬底210中还形成有源/漏区216以及隔离槽212(例如，浅槽隔离(STI))等。作为示例，源/漏区216可以通过对衬底210中位于栅极结构两侧的部分进行离子注入而形成。替代地，源/漏区216也可以通过选择性外延生长法从衬底210中位于栅极结构两侧的部分外延生长而形成。当采用选择性外延生长法来形成源/漏区216时，可以采用目前已较为成熟的应变硅技术，具体工艺细节在本领域中是公知的，因此不再详述。需要提请注意的是，采用应变硅技术形成的源/漏区其表面一般会高于衬底的表面，以便对沟道施加适当的应力。
[0039]另外，在源/漏区216表面附近还可以形成金属硅化物层214。作为示例，金属硅化物214的构成材料为镍-硅金属。金属硅化物层在半导体器件结构中的作用及其形成工艺参数和条件已为本领域技术人员所知，在此不再详述。[0040]如图所示，在层间介电层230和衬底210之间还可以形成有接触孔蚀刻停止层(简称为CESL层)220。CESL层220亦存在于层间介电层220与栅极结构之间，是导致栅极结构与将形成的接触插塞之间的寄生电容较大的原因之一。应理解的是，该CESL 220是优选的而非必需的，技术人员可以根据实际需要加以取舍。
[0041]接着，执行步骤S102:用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。
[0042]如图2B所示，用含有C元素的源气体对栅极结构和将形成的接触插塞(稍后描述)之间的层间介电层230执行离子掺杂工艺。作为示例，离子掺杂工艺的具体步骤可包括:在栅极结构的表面上形成掩蔽层(未示出)；用该掩蔽层进行掩蔽，对层间介电层230进行掺杂；以及去除该掩蔽层。
[0043]所述离子掺杂工艺可以采用离子注入工艺或等离子体掺杂工艺。当采用离子注入工艺时，具体工艺条件例如为:能量200e疒IOkeV,剂量1E14?5E16离子/cm2。当采用等离子体掺杂工艺时，具体工艺条件例如为:功率为200W?2000W，剂量为1E14?5E16离子/cm2。应理解的是，不论是采用离子注入工艺还是等离子体掺杂工艺，所采用的含C源气体都可以包含C02、C0、CH4和C2H6中的一种或多种。另外，源气体中还可含有H元素，例如包含H2。
[0044]本发明中优选采用离子注入工艺来进行掺杂。这主要是因为离子注入工艺所注入的离子具有方向性，且所选离子能量和纯净度相对较高，一般在200ev以上。而相比之下，等离子体掺杂工艺是大致各向同性的，对能量和离子的选择性较差，注入能量也较低，仅有几十eV(电子伏特)。此外，离子掺杂工艺可以顺次执行，也可以是原位(in-situ)掺杂。所谓原位掺杂是指掺杂时不用更换工艺腔室而在原腔室中进行掺杂。
[0045]这里，需要说明的是，由于如上所述通常在栅极结构两侧形成有包含氮化硅的侧墙结构226，所以在执行离子掺杂工艺时，掺杂离子注入到侧墙结构226中的氮化硅中，使SiN (如图2C中虚线标示)转换成SiCxNy = H (如图2D中虚线标示)，例如SiCN，从而降低其介电常数。SiCxNy: H具有4左右的介电常数，从而减小了栅极结构与接触插塞(其将在后续的互连工艺中形成)之间的寄生电容。需注意的是，在于衬底与层间介电层之间形成有由SiN构成的CESL层的情况下，上述离子掺杂工艺也能使其介电常数降低，从而进一步减小栅极结构与接触插塞之间的寄生电容。
[0046]此外，需予以理解的是，上述掩蔽层主要用于在执行离子掺杂工艺时保护栅极结构，因此可根据实际情况加以选用。具体地，当所述栅极结构为形成金属栅极之前采用的虚设多晶硅栅极结构时，在执行所述掺杂工艺之后，其中的虚设多晶硅栅极将会被去除以填入金属形成金属栅极。这种情况下，因为无需保护虚设多晶硅栅极结构，所以可以省略形成掩蔽层的步骤。而在采用常规的多晶硅栅极结构的情况下，优选形成所述掩蔽层，但掺杂之后，该掩蔽层也可以不去除，以作为后续蚀刻接触孔时用以保护栅极结构的CESL层。此外，掩蔽层的构成材料可以与CESL层220的构成材料相同，例如可以是氧化硅、氮化硅、掺硅的碳化物和氮氧化硅中的至少一种。同样，掩蔽层也可以通过常规的化学气相沉积(CVD)法或原子层沉积(ALD)法形成。更多的构成掩蔽层的构成材料以及相应的形成工艺方法和条件均为本领域技术人员所熟知，在此不再赘述。
[0047]接着，优选地，在如上所述对栅极结构两侧的层间介电层230执行离子掺杂工艺之后，执行热退火工艺。该退火步骤主要用于修复上述掺杂工艺对膜层造成的损伤。[0048]此外，在栅极结构为形成金属栅极之前的虚设多晶硅栅极结构的情况下，栅极材料层224为虚设多晶硅栅极而非金属栅极。这种情况下，在执行离子掺杂工艺之后或在执行热退火工艺之后，需要执行用于形成金属栅极的工艺步骤。具体步骤包括:去除虚设多晶硅栅极以形成凹槽；在所述凹槽内例如通过物理气相沉积(PVD)法、溅射等填充金属层(未示出);以及对该金属层进行平坦化，以使金属层的表面与层间介电层230的表面齐平，从而形成金属栅极结构。关于高k金属栅后栅工艺中形成金属栅极结构的更多工艺细节为本领域技术人员所公知，在此不再详述。本领域技术人员可根据实际情况对这些工艺加以选用并调整工艺参数，以获得最佳工艺结果。
[0049]此外，在形成金属栅极结构之后，在该层间介电层中例如通过等离子体干法蚀刻工艺形成接触孔，然后在接触孔中填入金属，从而形成接触插塞。
[0050]此外，需予以理解的是，出于成本控制的目的，上述每道工序优先选用现有技术中的常规单项工艺。另外，可以使用传统设备来实施上述每道工序，以便降低制造成本。并且，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。
[0051]此外，本领域技术人员应认识到，尽管上面的描述是围绕高k金属栅后栅工艺和常规的CMOS工艺而展开的，但本发明并不仅仅适用于这类工艺，而是还可以适用于其他的半导体制造工艺。
[0052]综上所述，根据本发明的方法通过对接触插塞和栅极结构之间的膜层进行掺杂以减小其介电常数，尤其是减小构成诸如偏移间隙壁、主间隙壁、SMT应力层或CESL层的SiN层的介电常数，从而能够减小接触插塞和栅极结构之间的寄生电容，且进而能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需额外的光刻和蚀刻步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
[0053]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种用于减小接触插塞和栅极结构之间的寄生电容的方法，包括: 提供衬底，所述衬底上形成有层间介电层和位于所述层间介电层中的栅极结构；以及用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。
2.根据权利要求1所述的方法，其中，在执行所述离子掺杂工艺之后还包括: 执行热退火工艺。
3.根据权利要求1所述的方法，其中，所述离子掺杂工艺为离子注入工艺。
4.根据权利要求3所述的方法，其中，所述离子注入工艺的工艺条件包括:能量为200eV?IOkeV,剂量为 1E14?5E16 离子 /cm2。
5.根据权利要求1所述的方法，其中，所述离子掺杂工艺为等离子体掺杂工艺。
6.根据权利要求5所述的方法，其中，所述等离子体掺杂工艺的工艺条件包括:功率为200W?2000W，剂量为 1E14?5E16 离子 /cm2。
7.根据权利要求1所述的方法，其中，所述离子掺杂工艺所采用的源气体包含C02、C0、CH4和C2H6中的一种或多种。
8.根据权利要求1所述的方法，其中，所述离子掺杂工艺所采用的源气体还含有H元素。
9.根据权利要求8所述的方法，其中，所述离子掺杂工艺所采用的源气体包含H2。
10.根据权利要求1所述的方法，其中，所述离子掺杂工艺为原位掺杂。
11.根据权利要求1所述的方法，其中，在所述栅极结构两侧形成有侧墙结构。
12.根据权利要求11所述的方法，其中，所述侧墙结构包含氮化硅。
13.根据权利要求1所述的方法，其中，在所述栅极结构和所述层间介电层之间形成有接触孔蚀刻停止层。
14.根据权利要求13所述的方法，其中，所述接触孔蚀刻停止层包含氮化硅。
15.根据权利要求1所述的方法，其中，所述栅极结构包括栅极介电层和位于所述栅极介电层上的虚设多晶硅栅极。
16.根据权利要求15所述的方法，其中，在执行所述离子掺杂工艺之后还包括: 去除所述虚设多晶硅栅极以形成凹槽； 在所述凹槽内填充金属层；以及 对所述金属层进行平坦化，从而形成金属栅极。
17.根据权利要求1所述的方法，其中，在对所述层间介电层执行所述离子掺杂工艺之前还包括: 在所述栅极结构的表面上形成掩蔽层。
18.根据权利要求17所述的方法，其中，所述掩蔽层在执行所述离子掺杂工艺之后被去除。
19.根据权利要求1所述的方法，其中，在执行所述离子掺杂工艺之后还包括: 在所述层间介电层中形成接触孔，并填入金属，以形成接触插塞。
【文档编号】H01L21/28GK103681263SQ201210353285
【公开日】2014年3月26日 申请日期:2012年9月20日 优先权日:2012年9月20日
【发明者】何永根 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】本发明提供一种用于减小接触插塞和栅极结构之间的寄生电容的方法，包括：提供衬底，所述衬底上形成有层间介电层和位于所述层间介电层中的栅极结构；以及用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。根据本发明的方法能够减小构成诸如偏移间隙壁、主间隙壁、SMT应力层或CESL层的SiN层的介电常数，从而减小接触插塞和栅极结构之间的寄生电容，且进而能够最终实现对半导体器件的整体电学性能的提高。
【专利说明】一种用于减小接触插塞和栅极结构之间的寄生电容的方法
【技术领域】
[0001]本发明涉及半导体制造领域,尤其涉及一种用于减小接触插塞(contact plug)和栅极结构之间的寄生电容的方法。
【背景技术】
[0002]随着互补式金属氧化物半导体(CMOS)器件尺寸的不断缩小，栅极之间的间距以及栅极和接触孔之间的间距也随之缩小。这给半导体制造技术带来了许多挑战，例如层间电容增大、接触插塞和栅极结构之间的套刻困难、PMD间隙填充不均等问题。
[0003]目前，为了减小栅极结构和接触插塞之间的电容，普遍采用低介电常数(低k)材料作为层间介电层的构成材料。但是，在先进的平面CMOS器件中仍广泛采用SiN材料构成栅极两侧的偏移间隙壁(offset spacer )、主间隙壁、接触孔蚀刻停止层(CESL)或应力记忆技术(Stress MemoryTechnology, SMT)中所使用的应力层，由于氮化娃的介电常数达到了 7,所以成为减小栅极结构和接触插塞之间的寄生电容的阻碍。
[0004]因此，需要一种用于制造半导体器件的方法，以解决现有技术中存在的问题。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为解决上述现有技术中存在的问题，本发明提供一种用于减小接触插塞和栅极结构之间的寄生电容的方法，包括:提供衬底，所述衬底上形成有层间介电层和位于所述层间介电层中的栅极结构；以及用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。
[0007]优选地，在执行所述离子掺杂工艺之后还包括:执行热退火工艺。
[0008]优选地，所述离子掺杂工艺为离子注入工艺。
[0009]优选地，所述离子注入工艺的工艺条件包括:能量为200e疒IOkeV,剂量为1E14?5E16 离子 /cm2。
[0010]优选地，所述离子掺杂工艺为等离子体掺杂工艺。
[0011]优选地，所述等离子体掺杂工艺的工艺条件包括:功率为200W?2000W，剂量为1E14?5E16 离子 /cm2。
[0012]优选地，所述离子掺杂工艺所采用的源气体包含C02、C0、CH4和C2H6中的一种或多种。
[0013]优选地，所述离子掺杂工艺所采用的源气体还含有H元素。
[0014]优选地，所述离子掺杂工艺所采用的源气体包含H2。
[0015]优选地，所述离子掺杂工艺为原位掺杂。
[0016]优选地，在所述栅极结构两侧形成有侧墙结构。[0017]优选地，所述侧墙结构包含氮化硅。
[0018]优选地，在所述栅极结构和所述层间介电层之间形成有接触孔蚀刻停止层。
[0019]优选地，所述接触孔蚀刻停止层包含氮化硅。
[0020]优选地，所述栅极结构包括栅极介电层和位于所述栅极介电层上的虚设多晶硅栅极。
[0021]优选地，在执行所述离子掺杂工艺之后还包括:去除所述虚设多晶硅栅极形成凹槽；在所述凹槽内填充金属层；以及对所述金属层进行平坦化，从而形成金属栅极。
[0022]优选地，在对所述层间介电层执行所述离子掺杂工艺之前还包括:在所述栅极结构的表面上形成掩蔽层。
[0023]优选地，所述掩蔽层在执行所述离子掺杂工艺之后被去除。
[0024]优选地，在执行所述离子掺杂工艺之后还包括:在所述层间介电层中形成接触孔，并填入金属，以形成接触插塞。
[0025]综上所述，根据本发明的方法通过对接触插塞和栅极结构之间的膜层进行掺杂以减小其介电常数，尤其是减小构成诸如偏移间隙壁、主间隙壁、SMT应力层或CESL层的SiN层的介电常数，从而能够减小接触插塞和栅极结构之间的寄生电容，且进而能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需额外的光刻和蚀刻步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
【专利附图】
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的`原理。附图中:
[0027]图1为根据本发明示例性实施例制造半导体器件的工艺流程图；以及
[0028]图2A-2D为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。
【具体实施方式】
[0029]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全传递给本领域技术人员。附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0030]应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地位于其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0031]图1示出了根据本发明示例性实施例制造半导体器件的工艺流程图，图2A-2F示出了根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。应当注意的是，半导体器件中的部分器件结构可以由多晶硅栅互补式金属氧化物半导体(CMOS)制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的示例性实施例。
[0032]首先，执行步骤SlOl:提供衬底，所述衬底上形成有层间介电层以及位于所述层间介电层中的栅极结构。
[0033]如图2A所示，提供衬底210，在衬底210上形成有层间介电层230和位于层间介电层230中的栅极结构。
[0034]作为示例，在本实施例中，位于衬底210上的栅极结构包括栅极介电层222和位于栅极介电层222上的栅极材料层224。在本示例中，栅极材料层224为多晶硅。
[0035]优选地，在该栅极结构两侧形成有侧墙结构226，侧墙结构226可以包括偏移间隙壁(offset spacer)和主间隙壁，其主要用于在通过等离子体注入工艺形成源/漏区时保护栅极结构不受损伤，并且有效地控制源/漏区与栅极结构之间的相对位置关系。此外，在本实施例中，侧墙结构226在随后的离子掺杂工艺中也可以对栅极结构提供适当的保护。此外，应予以理解的是，本实施例中的栅极结构也可以是用于高介电常数(高k)金属栅后栅工艺的。具体地，若在形成金属栅极之前掺杂，则掺杂时所述栅极结构可包括栅极介电层和虚设多晶硅栅极，而若在形成金属栅极之后掺杂，则掺杂时所述栅极结构可包括栅极介电层和金属栅极。金属栅极的构成材料例如可以包含铪、钛、钽、铝、锆、钌、钯、钼、钴、镍及其氧化物和碳化物中的一种或多种。关于高k金属栅后栅工艺的更多的工艺方法及参数已为本领域技术人员所知，在此不再详述。当然，本发明并不仅限于前面所述的这几种栅极结构，而是还可以采用其他的栅极结构。
[0036]此外，作为示例，衬底210的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。栅极介电层222的构成材料可以是诸如氧化铪、娃酸铪、氧化镧、氧化锌、娃酸锌、氧化钽、氧化钛、钛酸银钡、钛酸钡、钛酸银、氧化钇、氧化铝、铁电薄膜、铌锌酸、铅钛酸铅这样的高k材料中的一种。侧墙结构226的构成材料可以是氮化物、氧化物或其组合，并且可以为单层或多层结构。在本实施例中，侧墙结构226包含氮化硅。
[0037]作为示例，层间介电层230的构成材料可以是氧化硅、氮氧化硅、氮化硅等，并且可以采用化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅射法等方法形成。另外，在形成层间介电层230之后还可以对其进行平坦化处理，以露出所述栅极结构的上表面。平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
[0038]此外，如图所示，在衬底210中还形成有源/漏区216以及隔离槽212(例如，浅槽隔离(STI))等。作为示例，源/漏区216可以通过对衬底210中位于栅极结构两侧的部分进行离子注入而形成。替代地，源/漏区216也可以通过选择性外延生长法从衬底210中位于栅极结构两侧的部分外延生长而形成。当采用选择性外延生长法来形成源/漏区216时，可以采用目前已较为成熟的应变硅技术，具体工艺细节在本领域中是公知的，因此不再详述。需要提请注意的是，采用应变硅技术形成的源/漏区其表面一般会高于衬底的表面，以便对沟道施加适当的应力。
[0039]另外，在源/漏区216表面附近还可以形成金属硅化物层214。作为示例，金属硅化物214的构成材料为镍-硅金属。金属硅化物层在半导体器件结构中的作用及其形成工艺参数和条件已为本领域技术人员所知，在此不再详述。[0040]如图所示，在层间介电层230和衬底210之间还可以形成有接触孔蚀刻停止层(简称为CESL层)220。CESL层220亦存在于层间介电层220与栅极结构之间，是导致栅极结构与将形成的接触插塞之间的寄生电容较大的原因之一。应理解的是，该CESL 220是优选的而非必需的，技术人员可以根据实际需要加以取舍。
[0041]接着，执行步骤S102:用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。
[0042]如图2B所示，用含有C元素的源气体对栅极结构和将形成的接触插塞(稍后描述)之间的层间介电层230执行离子掺杂工艺。作为示例，离子掺杂工艺的具体步骤可包括:在栅极结构的表面上形成掩蔽层(未示出)；用该掩蔽层进行掩蔽，对层间介电层230进行掺杂；以及去除该掩蔽层。
[0043]所述离子掺杂工艺可以采用离子注入工艺或等离子体掺杂工艺。当采用离子注入工艺时，具体工艺条件例如为:能量200e疒IOkeV,剂量1E14?5E16离子/cm2。当采用等离子体掺杂工艺时，具体工艺条件例如为:功率为200W?2000W，剂量为1E14?5E16离子/cm2。应理解的是，不论是采用离子注入工艺还是等离子体掺杂工艺，所采用的含C源气体都可以包含C02、C0、CH4和C2H6中的一种或多种。另外，源气体中还可含有H元素，例如包含H2。
[0044]本发明中优选采用离子注入工艺来进行掺杂。这主要是因为离子注入工艺所注入的离子具有方向性，且所选离子能量和纯净度相对较高，一般在200ev以上。而相比之下，等离子体掺杂工艺是大致各向同性的，对能量和离子的选择性较差，注入能量也较低，仅有几十eV(电子伏特)。此外，离子掺杂工艺可以顺次执行，也可以是原位(in-situ)掺杂。所谓原位掺杂是指掺杂时不用更换工艺腔室而在原腔室中进行掺杂。
[0045]这里，需要说明的是，由于如上所述通常在栅极结构两侧形成有包含氮化硅的侧墙结构226，所以在执行离子掺杂工艺时，掺杂离子注入到侧墙结构226中的氮化硅中，使SiN (如图2C中虚线标示)转换成SiCxNy = H (如图2D中虚线标示)，例如SiCN，从而降低其介电常数。SiCxNy: H具有4左右的介电常数，从而减小了栅极结构与接触插塞(其将在后续的互连工艺中形成)之间的寄生电容。需注意的是，在于衬底与层间介电层之间形成有由SiN构成的CESL层的情况下，上述离子掺杂工艺也能使其介电常数降低，从而进一步减小栅极结构与接触插塞之间的寄生电容。
[0046]此外，需予以理解的是，上述掩蔽层主要用于在执行离子掺杂工艺时保护栅极结构，因此可根据实际情况加以选用。具体地，当所述栅极结构为形成金属栅极之前采用的虚设多晶硅栅极结构时，在执行所述掺杂工艺之后，其中的虚设多晶硅栅极将会被去除以填入金属形成金属栅极。这种情况下，因为无需保护虚设多晶硅栅极结构，所以可以省略形成掩蔽层的步骤。而在采用常规的多晶硅栅极结构的情况下，优选形成所述掩蔽层，但掺杂之后，该掩蔽层也可以不去除，以作为后续蚀刻接触孔时用以保护栅极结构的CESL层。此外，掩蔽层的构成材料可以与CESL层220的构成材料相同，例如可以是氧化硅、氮化硅、掺硅的碳化物和氮氧化硅中的至少一种。同样，掩蔽层也可以通过常规的化学气相沉积(CVD)法或原子层沉积(ALD)法形成。更多的构成掩蔽层的构成材料以及相应的形成工艺方法和条件均为本领域技术人员所熟知，在此不再赘述。
[0047]接着，优选地，在如上所述对栅极结构两侧的层间介电层230执行离子掺杂工艺之后，执行热退火工艺。该退火步骤主要用于修复上述掺杂工艺对膜层造成的损伤。[0048]此外，在栅极结构为形成金属栅极之前的虚设多晶硅栅极结构的情况下，栅极材料层224为虚设多晶硅栅极而非金属栅极。这种情况下，在执行离子掺杂工艺之后或在执行热退火工艺之后，需要执行用于形成金属栅极的工艺步骤。具体步骤包括:去除虚设多晶硅栅极以形成凹槽；在所述凹槽内例如通过物理气相沉积(PVD)法、溅射等填充金属层(未示出);以及对该金属层进行平坦化，以使金属层的表面与层间介电层230的表面齐平，从而形成金属栅极结构。关于高k金属栅后栅工艺中形成金属栅极结构的更多工艺细节为本领域技术人员所公知，在此不再详述。本领域技术人员可根据实际情况对这些工艺加以选用并调整工艺参数，以获得最佳工艺结果。
[0049]此外，在形成金属栅极结构之后，在该层间介电层中例如通过等离子体干法蚀刻工艺形成接触孔，然后在接触孔中填入金属，从而形成接触插塞。
[0050]此外，需予以理解的是，出于成本控制的目的，上述每道工序优先选用现有技术中的常规单项工艺。另外，可以使用传统设备来实施上述每道工序，以便降低制造成本。并且，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。
[0051]此外，本领域技术人员应认识到，尽管上面的描述是围绕高k金属栅后栅工艺和常规的CMOS工艺而展开的，但本发明并不仅仅适用于这类工艺，而是还可以适用于其他的半导体制造工艺。
[0052]综上所述，根据本发明的方法通过对接触插塞和栅极结构之间的膜层进行掺杂以减小其介电常数，尤其是减小构成诸如偏移间隙壁、主间隙壁、SMT应力层或CESL层的SiN层的介电常数，从而能够减小接触插塞和栅极结构之间的寄生电容，且进而能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需额外的光刻和蚀刻步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
[0053]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种用于减小接触插塞和栅极结构之间的寄生电容的方法，包括: 提供衬底，所述衬底上形成有层间介电层和位于所述层间介电层中的栅极结构；以及用含有C元素的源气体对所述栅极结构和将形成的所述接触插塞之间的所述层间介电层执行离子掺杂工艺。
2.根据权利要求1所述的方法，其中，在执行所述离子掺杂工艺之后还包括: 执行热退火工艺。
3.根据权利要求1所述的方法，其中，所述离子掺杂工艺为离子注入工艺。
4.根据权利要求3所述的方法，其中，所述离子注入工艺的工艺条件包括:能量为200eV?IOkeV,剂量为 1E14?5E16 离子 /cm2。
5.根据权利要求1所述的方法，其中，所述离子掺杂工艺为等离子体掺杂工艺。
6.根据权利要求5所述的方法，其中，所述等离子体掺杂工艺的工艺条件包括:功率为200W?2000W，剂量为 1E14?5E16 离子 /cm2。
7.根据权利要求1所述的方法，其中，所述离子掺杂工艺所采用的源气体包含C02、C0、CH4和C2H6中的一种或多种。
8.根据权利要求1所述的方法，其中，所述离子掺杂工艺所采用的源气体还含有H元素。
9.根据权利要求8所述的方法，其中，所述离子掺杂工艺所采用的源气体包含H2。
10.根据权利要求1所述的方法，其中，所述离子掺杂工艺为原位掺杂。
11.根据权利要求1所述的方法，其中，在所述栅极结构两侧形成有侧墙结构。
12.根据权利要求11所述的方法，其中，所述侧墙结构包含氮化硅。
13.根据权利要求1所述的方法，其中，在所述栅极结构和所述层间介电层之间形成有接触孔蚀刻停止层。
14.根据权利要求13所述的方法，其中，所述接触孔蚀刻停止层包含氮化硅。
15.根据权利要求1所述的方法，其中，所述栅极结构包括栅极介电层和位于所述栅极介电层上的虚设多晶硅栅极。
16.根据权利要求15所述的方法，其中，在执行所述离子掺杂工艺之后还包括: 去除所述虚设多晶硅栅极以形成凹槽； 在所述凹槽内填充金属层；以及 对所述金属层进行平坦化，从而形成金属栅极。
17.根据权利要求1所述的方法，其中，在对所述层间介电层执行所述离子掺杂工艺之前还包括: 在所述栅极结构的表面上形成掩蔽层。
18.根据权利要求17所述的方法，其中，所述掩蔽层在执行所述离子掺杂工艺之后被去除。
19.根据权利要求1所述的方法，其中，在执行所述离子掺杂工艺之后还包括: 在所述层间介电层中形成接触孔，并填入金属，以形成接触插塞。
【文档编号】H01L21/28GK103681263SQ201210353285
【公开日】2014年3月26日 申请日期:2012年9月20日 优先权日:2012年9月20日
【发明者】何永根 申请人:中芯国际集成电路制造(上海)有限公司
最新回复(0)