半导体器件及其制造方法

xiaoxiao2020-8-1  10

专利名称:半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件以及制造该半导体器件的方法。更具体地,本发明涉及一种能在抑制穿通发生的同时降低导通电阻的半导体器件以及制造该半导体器件的方法。
背景技术
为了使半导体器件具有高击穿电压、低损耗、能在高温环境下使用等等,近年来不断发展利用碳化硅作为形成半导体器件的材料。碳化硅是ー种宽带隙半导体,其带隙大于常规广泛用作形成半导体器件的材料的硅的带隙。使用碳化硅作为形成半导体器件的材料能使半导体器件具有高击穿电压、低导通电阻等。而且,基于碳化硅材料的半导体器件的优势在于当在高温下使用时,与基于碳化物材料的半导体器件相比,其性质劣化更小。
对于根据用于导通和截止电流的预定阈值电压来控制沟道区中反型层的形成的半导体器件,诸如MOSFET (金属氧化物半导体场效应晶体管)和IGBT (绝缘栅双极晶体管),在采用碳化硅作为材料的半导体器件中,采取各种方法降低导通电阻同时抑制沟道区中的电阻(例如,參考日本专利特开No. 2007-80971 (PTL I)和日本专利特开No. 2002-261095(PTL 2))。引用列表专利文献PTL I:日本专利特开 No. 2007-80971PTL 2:日本专利特开 No. 2002-26109
发明内容
技术问题在采用碳化硅作为材料并具有上述形成的反型层的半导体器件中,存在问题是沟道迁移率随着其中形成有反型层的主体区的杂质浓度的增大而降低。因此,抑制主体区的杂质浓度而使其低于预定值,例如约小于或等于2X IO16Cm'但是沟道长度不能小于预定值,例如不能小于0.6 ym,以便避免出现主体区的完全耗尽态(穿通)。因此,通过降低沟道长度来降低导通电阻是受限的。換言之,通过常规技术难于在抑制穿通出现的同时降低导通电阻。本发明的ー个目的是提供一种能在抑制穿通发生的同时具有降低的导通电阻的半导体器件以及制造该半导体器件的方法。问题的解决方案根据本发明的半导体器件包括碳化硅制成的衬底、碳化硅制成并形成在衬底上的外延生长层、绝缘体制成并布置为接触外延生长层的栅绝缘膜以及布置为接触栅绝缘膜的栅电扱。外延生长层包括主体区,其中通过对栅电极施加电压而在接触栅绝缘膜的区域形成反型层。主体区包括布置在形成有反型层的区域并包含低浓度杂质的低浓度区,以及在反型层中的载流子移动方向上与低浓度区相邻的高浓度区,高浓度区布置在形成有反型层的区域且包含浓度高于低浓度区的杂质。因为在本发明的半导体器件中包含低浓度杂质的低浓度区布置在主体区中要形成反型层的区域中,因此能抑制沟道迁移率的降低。而且,包含浓度高于低浓度区的浓度的杂质的高浓度区布置为在要形成反型层的区域中与低浓度区相邻。因此,可減少主体区中要形成反型层的区域中的耗尽层的扩展。因此,即使缩短沟道长度也能有效抑制穿通。换言之,本发明的半导体器件在要形成反型层的区域中布置低浓度区和高浓度区的组合,而低浓度区能确保高沟道迁移率,而高浓度区可抑制穿通。因此,即使在缩短沟道长度的情况下也能在抑制穿通时确保高迁移率。因此,本发明的半导体器件在抑制穿通发生的同时具有降低的导通电阻。低浓度区的杂质浓度优选被抑制到能确保足够高的沟道迁移率的水平。具体而言,低浓度区的杂质浓度优选小于或等于2X 1016cnT3。在上述半导体器件中,高浓度区可布置在载流子迁移方向上的低浓度区的下游。 因此,可通过布置高浓度区改善抑制穿通的效果。在上述半导体器件中,沟道长度可小于或等于0. 5 i! m。本发明的半导体器件适于具有这种短沟道长度的半导体器件。在上述半导体器件中,高浓度区的杂质浓度可大于或等于IXlO17Cnr3并小于或等于lX1018cm_3。如果杂质浓度小于I X 1017cm_3,则抑制穿通的效果不足。如果杂质浓度大于IX IO18CnT3,则载流子迁移率的降低太大。考虑到逆向影响载流子迁移率和抑制穿通之间的平衡,高浓度区的杂质浓度优选大于或等于1父1017(^_3,并小于或等于1\1018(^_3。根据本发明的制造半导体器件的方法包括以下步骤制备由碳化硅制成的衬底,在衬底上形成由碳化硅制成的外延生长层,在外延生长层形成主体区,在外延生长层上方形成与该外延生长层相接触的、由绝缘体制成的栅绝缘膜,以及通过对其施加电压而在主体区的与栅绝缘膜相接触的区域中形成反型层的栅电极。形成主体区的步骤包括以下步骤在外延生长层上形成具有开ロ的掩模层,通过利用掩模层作为掩模而实施离子注入,以在形成有反型层的区域形成具有第一杂质浓度的第一浓度区,通过蚀刻掩模层扩大开ロ,以及通过利用具有扩大的开ロ的掩模层作为掩模而执行离子注入,以在形成有反型层的区域,在反型层中的载流子迁移的方向上与第一浓度区相邻地形成第二浓度区,其具有不同于第一杂质浓度的第二杂质浓度。根据本发明的制造半导体器件的方法,通过自对准执行离子注入,可容易地制造本发明的上述半导体器件。发明的有益效果根据本发明的半导体器件和制造该半导体器件的方法,如上所述显而易见的是可提供在抑制穿通发生的同时降低导通电阻的半导体器件以及制造该半导体器件的方法。


图I是根据本发明ー个实施例的MOSFET构造的截面示意图。图2是示意性示出MOSFET的制造过程的流程图。图3是示出制造MOSFET的方法的截面示意图。
图4是示出制造MOSFET的方法的截面示意图。图5是示出制造MOSFET的方法的截面示意图。图6是示出制造MOSFET的方法的截面示意图。图7是示出制造MOSFET的方法的截面示意图。图8是示出制造MOSFET的方法的截面示意图。图9是根据第二实施例的MOSFET构造的截面示意图。图10是示意性示出根据第二实施例的MOSFET的制造过程的流程图。图11是示出制造根据第二实施例的MOSFET的方法的截面示意图。
图12是示出制造根据第二实施例的MOSFET的方法的截面示意图。图13是示出制造根据第二实施例的MOSFET的方法的截面示意图。图14是示出制造根据第二实施例的MOSFET的方法的截面示意图。图15是示出制造根据第二实施例的MOSFET的方法的截面示意图。图16是示出制造根据第二实施例的MOSFET的方法的截面示意图。图17是示出制造根据第二实施例的MOSFET的方法的截面示意图。图18是示出制造根据第二实施例的MOSFET的方法的截面示意图。
具体实施例方式以下将參考

本发明的实施例。在附图中,相同或对应的元件具有相同的附图标记,并不再赘述其说明。(第一实施例)參考图1,MOSFET I作为根据本实施例的半导体器件,其为本发明的一个实施例,MOSFET I包括碳化硅衬底10,以及作为碳化硅制成的外延生长层的活性层,该活性层布置在碳化硅衬底10的一个主面上。碳化硅衬底10由单晶碳化硅制成,并通过包含诸如氮和磷(n型杂质)的杂质而具有n型导电性(第一导电类型)。活性层20中形成有沟槽28,该沟槽28在相对于碳化硅衬底10的ー侧的主面开ロ,朝向碳化硅衬底10延伸,并在活性层20中具有底部。活性层20包括漂移层21、主体区22、n+源区24、P+接触区25以及P+场缓和区27。漂移区21布置在碳化硅衬底10上,并通过包含浓度低于碳化硅衬底10的n型杂质而具有n型导电性。沟槽28的底部位于漂移区21中。主体区22布置在漂移区21上并接触沟槽28的侧壁。主体区22通过包含诸如铝和硼(p型杂质)的杂质而具有p型导电性(第二导电类型)。n+源区24布置在主体区22上,接触沟槽28的侧壁,且在相对于碳化硅衬底10的ー侧包括活性层20的主面。n+源区24通过包含浓度高于漂移层21的n型杂质而具有n型导电性。p+接触区25位于主体区22上并且相对于n+源区24而言在沟槽28的相对侧上,且布置为在相对于碳化硅衬底10的ー侧包括活性层20的主面。P+接触区25通过包含p型杂质而具有P型导电性。P+场缓和区27形成为在漂移层21中接触沟槽28的整个底部,并延伸至接触沟槽28的侧壁的一部分的位置。P+场缓和区27通过包含p型杂质而具有p型导电性。主体区22包括布置为接触n+源区24和p+接触区25并包含低浓度p型杂质的低浓度区22B,以及布置为夹在低浓度区22B和漂移层21之间并包含浓度高于低浓度区22B的P型杂质的高浓度区22A。低浓度区22B的p型杂质的浓度例如小于或等于2 X 1016cnT3。高浓度区22k的p型杂质的浓度例如大于或等于I X IO17CnT3且小于或等于I X 1018cnT3。MOSFET I还包括栅氧化物膜30、栅电极40、源接触电极60、层间绝缘膜50、源互连70、漏接触电极80以及背保护电极90。栅氧化物膜30由诸如ニ氧化硅的绝缘体形成,并布置为覆盖沟槽28的底壁和侧壁,且向上延伸至碳化硅衬底10的相对侧的活性层20的主面。栅电极40布置为填充由栅氧化物膜30覆盖的沟槽28的内部,且由诸如铝的导体形成。源接触电极60布置在活性层20上,以形成与n+源区24和p+接触区25的接触。換言之,源接触电极60布置为形成与活性层20上未被栅氧化物膜30覆盖的区域的接触。源接触电极60由诸如镍的导体制成,并至少具有接触活性层20并被硅化以形成与n+源区24的欧姆接触的区域。 层间绝缘膜50布置在栅电极40上并覆盖栅电极40,且在栅氧化物膜30上方尽可能延伸。层间绝缘膜50由诸如ニ氧化硅的绝缘体形成。源互连70布置为与源接触电极60形成接触并覆盖源接触电极60和层间绝缘膜50。源互连70由诸如铝的导体形成。漏接触电极80布置为在相对于活性层20 —侧与碳化硅衬底10的主面接触。漏接触电极80由诸如镍的导体形成,并至少具有接触碳化硅衬底10并被硅化以形成与碳化硅衬底10的欧姆接触的区域。背保护电极90布置在漏接触电极80上并接触且覆盖漏接触电极80。背保护电极90由诸如铝的导体形成。以下将说明MOSFET I的操作。參考图1,在栅电极40的电压小于阈值电压的情况下,即关闭状态下,即使电压施加至漏接触电极80和背保护电极90,主体区22和漂移层21之间的Pn结也处于反向偏置,达到非导通状态。当大于或等于阈值电压的电压施加至栅电极40时,在主体区22的区域中接触栅氧化物膜30的附近形成反型层29。因此,在n+源区24和漂移层21之间建立电连接。作为载流子的电子沿箭头a的方向运动,从而形成电流。换言之,作为沟槽型MOSFET的MOSFET I包括由碳化硅制成的碳化硅衬底10、作为由碳化硅制成的外延生长层并形成在碳化硅衬底10上的活性层20、作为由绝缘体制成的栅绝缘膜并布置为与活性层20相接触的栅氧化物膜30,以及布置为与栅氧化物膜30相接触的栅电极40。活性层20包括主体区22,在主体区22中通过对栅电极40施加电压而接触栅氧化物膜30的区域形成反型层29。主体区22包括低浓度区22B,其布置为包括形成有反型层29的区域,并包含低浓度杂质;以及高浓度区22A,其在反型层29中的载流子迁移方向(箭头a的方向)上与低浓度区22B相邻、布置为包括形成有反型层的区域,且包含浓度高于低浓度区22B的杂质。在本实施例的MOSFET I中,可确保高沟道迁移率的低浓度区22B和能抑制穿通的高浓度区22A组合地布置在主体区22中要形成反型层29的区域。因此,即使在缩短沟道长度的情况下也能在抑制穿通的同时确保高沟道迁移率。因此,本实施例的MOSFET I是在抑制穿通发生的同时降低导通电阻的半导体。虽然在上述MOSFET I中高浓度区22A可布置在载流子迁移方向(箭头a的方向)上的低浓度区22B的上游,但高浓度区22A也可布置在载流子迁移方向(箭头a的方向)上的低浓度区22B的下游,如图I中所示,从而进一步提高抑制穿通的效果。
此外,因为在MOSFET I中采用包括高浓度区22A和低浓度区22B的主体区22,因此即使沟道长度缩短为0. 5 y m或更短也能抑制穿通的发生。除抑制穿通外,本实施例的MOSFET I的上述构造能抑制以前可能在沟道长度缩短为0. 5 m或更短的情况下发生的阈值电压的降低,抑制在漏电压较高时电流不饱和的情况,并抑制亚阈值系数劣化的情況。在上述MOSFET I中,高浓度区22A的杂质浓度优选大于或等于I X IO17CnT3且小于或等于IXlO18Cm'因此,可顺利地确保抑制穿通效果和逆向影响载流子迁移率之间的平衡。以下參考图2 — 8说明制造根据本实施例的MOSFET I的方法的示例。參考图2,在制造本实施例的MOSFET I的方法中,在步骤SlO执行衬底制备步骤。參考图3,在步骤SlO中制备碳化硅衬底10,从通过升华制造的单晶碳化硅晶锭得到碳化硅衬底10。随后,在步骤S20执行外延生长步骤。參考图3,n导电类型的漂移层21、p型导电性的高浓度区22A、p型导电性的低浓度区22B,以及n型导电性的n+源区24通过步骤S20中的外延生长而顺序地形成在碳化硅衬底10的一个主面上。对于实现n型导电性的n型 杂质来说,可采用氮、磷等。对于实现P型导电性的P型杂质来说,可采用铝、硼等。随后,在步骤S30执行沟槽形成步骤。在步骤S30中,在碳化硅衬底10的相对侧从n+源区24的主面穿过低浓度区22B和高浓度区22A形成沟槽28,且其延伸至漂移层21那么远。具体而言,沟槽28可通过以下步骤形成。首先,在n+源区24上形成ニ氧化硅制成的氧化物层。随后,对氧化物层施加抗蚀剂,之后曝光井显影以形成抗蚀剂膜,其具有对应于期望形成沟槽28的区域的开ロ。利用该抗蚀剂膜作为掩模,蚀刻氧化物层以在要形成沟槽28的区域形成开ロ。之后去除抗蚀剂膜,例如利用具有开ロ的氧化物膜作为掩模通过RIE (反应离子蚀刻)形成沟槽28。随后,在步骤S40执行尚子注入步骤。參考图4和5,通过步骤S40中的尚子注入形成P+接触区25和P+场缓和区27。具体而言,类似于上述步骤S30,在期望的区域形成具有开ロ的氧化物层用于离子注入,之后利用氧化物层作为掩模进行P型杂质离子的注入。随后在预定温度下加热执行活性退火,从而形成P+接触区25和P+场缓和区27。随后,在步骤S50执行栅氧化物膜形成步骤。參考图5和6,在步骤S50执行热氧化以形成适于作为栅氧化物膜30的热氧化物膜30。热氧化物膜30覆盖沟槽的侧壁和底壁,且还覆盖n+源区24的上表面。随后,在步骤S60执行栅电极形成步骤。參考图6和7,在步骤S60形成栅电极40,从而填充步骤S30形成的且在步骤S50侧壁和底壁覆盖有热氧化物膜30的沟槽28。例如,可通过溅射来执行栅电极40的形成。随后,在步骤S70执行接触电极形成步骤。參考图7和8,在步骤S70形成源接触电极60和漏接触电极80。具体而言,例如形成由ニ氧化硅制成的层间绝缘膜50,以至少覆盖栅电极40的上表面。随后,位于n+源区24和P+接触区25中要与源接触电极60相接触的区域上的热氧化物膜30和层间绝缘膜50通过蚀刻被去除。随后在例如要形成源接触电极60和漏接触电极80的期望区域通过蒸发形成镍膜。随后,通过执行合金退火来硅化镍膜的至少一部分。因此,形成与n+源区24形成欧姆接触的源接触电极60以及与碳化硅衬底10形成欧姆接触的漏接触电极80。随后,在步骤S80执行互连形成步骤。參考图8和1,在步骤S80形成源互连70和背保护电极90。具体而言,气相沉积铝,从而例如覆盖源接触电极60和层间绝缘膜50,以及覆盖漏接触电极80。通过上述处理,完成制造根据本实施例的MOSFET I的方法。通过上述制造方法,可容易地制造本实施例的MOSFET I。(第二实施例)以下将说明作为本发明另ー实施例的第二实施例2。參考图9,第二实施例的半导体器件的构造基本上类似于第一实施例的半导体器件的构造,并提供类似效果。但是,与基于沟槽MOSFET (UM0SFET)的第一实施例的半导体器件的不同之处在于第二实施例的半导体器件具有DM0SFET (平面型MOSFET)构造。具体而言,作为第二实施例的半导体器件的MOSFET 101包括碳化硅衬底110,以及布置在碳化硅衬底110的一个主面上的活性层120,活性层120作为碳化硅制成的外延生
长层。 碳化硅衬底110由单晶碳化硅制成,并通过包含诸如氮和磷(n型杂质)的杂质而具有n型导电性(第一导电类型)。活性层120包括漂移层121、主体区122、n+源区124和P+接触区125。漂移层121布置在碳化硅衬底110上,并通过包含浓度低于碳化硅衬底110的n型杂质而具有n型导电性。主体区122布置为在相对碳化娃衬底110的ー侧包括活性层120的主面。主体区122通过包含诸如铝和硼(p型杂质)的杂质而具有p型导电性(第二导电类型)。n+源区124布置在主体区122中以便在相对碳化硅衬底110的ー侧包括活性层120的主面。n+源区124通过包含浓度高于漂移层121的n型杂质而具有n型导电性。P+接触区125布置在主体区122中以便在相对碳化硅衬底110的ー侧包括活性层120的主面,且P+接触区125相对于n+源区124而言位于主体区122的中心侧。P+接触区125通过包含p型杂质而具有p型导电性。主体区122包括高浓度区122A,其布置为围绕n+源区124和p+接触区125,包含高浓度P型杂质;以及低浓度区122B,其布置为围绕高浓度区122A,并包含浓度低于高浓度区122A的p型杂质。MOSFET 101还包括栅氧化物膜130、栅电极140、源接触电极160、层间绝缘膜150、源互连170、漏接触电极180以及背保护电极190。栅氧化物膜130由诸如ニ氧化硅的绝缘体形成,并延伸以在活性层120相对于碳化硅衬底110 —侧的主面上与n+源区124、高浓度区122A以及低浓度区122B形成接触。栅电极140布置为接触栅氧化物膜130,且从高浓度区122A延伸至低浓度区122B上方那么远。栅电极140由诸如铝的导体形成。源接触电极160布置在活性层120上,以形成与n+源区124和p+接触区125的接触。源接触电极160布置为与活性层120上未被栅氧化物膜130覆盖的区域形成接触。源接触电极160由诸如镍的导体制成,并至少具有接触活性层120并被硅化以与n+源区124形成欧姆接触的区域。层间绝缘膜150布置在栅电极140上并覆盖栅电极140,且在栅氧化物膜130上方尽可能延伸。层间绝缘膜150由诸如ニ氧化硅的绝缘体形成。源互连170布置为与源接触电极160形成接触并覆盖源接触电极160和层间绝缘膜150。源互连170由诸如铝的导体形成。
漏接触电极180布置为与碳化硅衬底110相对于活性层120 —侧的主面接触。漏接触电极180由诸如镍的导体形成,并至少具有接触碳化硅衬底110并被硅化以与碳化硅衬底110形成欧姆接触的区域。背保护电极190布置在漏接触电极180上并接触其覆盖漏接触电极180。背保护电极190由诸如铝的导体形成。以下将说明MOSFET 101的操作。參考图I,在栅电极140的电压小于阈值电压的情况下,即关闭态下,即使电压施加至漏接触电极180和背保护电极190,主体区122和漂移层121之间的pn结也处于反向偏置,达到非导通状态。当大于或等于阈值电压的电压施加至栅电极140时,在主体区122中接触栅氧化物膜130附近的区域中形成反型层129。因此,在n+源区124和漂移层121之间建立电连接。作为载流子的电子沿箭头a的方向运动,从而形成电流。换言之,作为平面型MOSFET的MOSFET 101包括由碳化硅制成的碳化硅衬底110、作为由碳化硅制成的外延生长层并形成在碳化硅衬底110上的活性层120、作为由绝缘体制成的栅绝缘膜并布置为接触活性层120的栅氧化物膜130,以及布置为接触栅氧化 物膜130的栅电极140。活性层120包括主体区122,在主体区122中通过对栅电极140施加电压而接触栅氧化物膜130的区域中形成反型层229。主体区122包括低浓度区122B,其布置为包括形成有反型层129的区域,并包含低浓度杂质;以及高浓度区122A,其在反型层129中的载流子迁移方向(箭头a的方向)上与低浓度区122B相邻、布置为包括形成有反型层129的区域,且包含浓度高于低浓度区122B的杂质。在本实施例的MOSFET 101中,可确保高沟道迁移率的低浓度区122B和能抑制穿通的高浓度区122A组合地布置在主体区122中要形成反型层129的区域。因此,即使在缩短沟道长度的情况下也能在抑制穿通的同时确保高沟道迁移率。因此,本实施例的MOSFET101是在抑制穿通发生的同时降低导通电阻的半导体器件。以下參考图10 - 18说明制造根据本实施例的MOSFET 101的方法的示例。參考图10,在制造本实施例的MOSFET 101的方法中,在步骤SllO执行衬底制备步骤。參考图11,在步骤SllO中制备碳化硅衬底110,从通过升华制造的单晶碳化硅晶锭得到碳化硅衬底 110。随后,在步骤S120执行外延生长步骤。參考图11,n导电类型的漂移层121通过步骤S120中的外延生长形成在碳化硅衬底110的一个主面上。对于实现n型导电性的n型杂质来说,可采用氮、磷等。随后,在步骤S130执行第一次离子注入步骤。參考图12,在步骤S130在漂移层121上形成具有开ロ 199A的掩模层199。对于掩模层119来说,例如可采用ニ氧化硅制成的掩模。随后,通过利用掩模层199作为掩模执行离子注入,形成了 n+区124A,其包含的n型杂质的浓度大于漂移层121的浓度。随后,在步骤S140执行第一次各向同性蚀刻步骤。參考图13,通过对步骤S130使用的掩模层199执行蚀刻,如图中箭头所示扩大开ロ 199A。随后,在步骤S150执行第二次离子注入步骤。通过利用具有在步骤S140中扩大的开ロ 199A的掩模层199作为掩模执行离子注入,在步骤S150形成高浓度区122A,其包含高浓度的P型杂质。随后,在步骤S160执行第二次各向同性蚀刻步骤。參考图14,在步骤S160对步骤S150中使用的掩模层199执行各向同性蚀刻以如箭头所示进ー步扩大开ロ 199A。随后,在步骤S170执行第三次离子注入步骤。在步骤S170,利用具有在步骤S160中放大的开ロ 199A的掩模层199作为掩模执行离子注入,从而形成低浓度区122B,其具有低于高浓度区122A的杂质浓度。随后,在步骤S180执行第四次离子注入步骤。參考图15,去除在步骤S170中使用的掩模层199,且随后在步骤S180重新在适当的位置形成具有开ロ 199A的掩模层199。随后,通过以掩模层199作为掩模执行离子注入而形成包含高浓度p型杂质的P+接触区125。在该步骤中,n+区124A中未形成P+接触区125的区域变成n+源区124。随后,在步骤S190执行栅氧化物膜形成步骤。參考图15和16,去除在步骤S180中使用的掩模层199,且在步骤S190执行热氧化以形成适合作为栅氧化物膜130的热氧化物膜130。形成该热氧化物膜130以整体覆盖漂移层121在相对于碳化硅衬底110 —侧的主面。
随后,在步骤S200执行栅电极形成步骤。參考图16和17,在步骤S200,在热氧化物膜130上形成与其接触的栅电极140。例如可通过溅射执行栅电极140的形成。随后,在步骤S210执行接触电极形成步骤。參考图17和18,在步骤S210形成源接触电极160和漏接触电极180。具体而言,位于n+源区124和P+接触区125中要与源接触电极160相接触的区域上的热氧化物膜130通过蚀刻被去除。随后,在例如要形成源接触电极160和漏接触电极180的期望的区域通过蒸发形成镍膜。而且,形成ニ氧化硅制成的层间绝缘膜150以覆盖栅电极140、对应于源接触电极160的镍膜以及热氧化物膜130的顶表面。随后,通过执行合金退火来硅化镍膜的至少一部分。因此,形成了与n+源区124形成欧姆接触的源接触电极160以及与碳化硅衬底110形成欧姆接触的漏接触电极180,以及层间绝缘膜150。随后,在步骤S220执行互连形成步骤。參考图18和9,在步骤S220形成源互连170和背保护电极190。具体而言,在去除位于源接触电极160上的层间绝缘膜150后,例如气相沉积铝,以覆盖源接触电极160和层间绝缘膜150以及漏接触电极180。通过上述处理,完成制造根据本实施例的MOSFET 101的方法。制造本实施例的MOSFET 101的方法包括以下步骤制备碳化硅衬底110,在碳化硅衬底110上形成作为由碳化硅制成的外延生长层的漂移层121,在漂移层121形成主体区122,在漂移层121上形成与其接触的由绝缘体制成的栅氧化物膜130,以及形成施加对其电压而在主体区122的与栅氧化物膜130相接触的区域中形成反型层129的栅电极140。形成主体区122的步骤包括以下步骤在漂移层121上形成具有开ロ 199A的掩模层199,通过利用掩模层199作为掩模而施加离子注入,在形成有反型层129的区域形成具有第一杂质浓度的高浓度区122A,通过蚀刻掩模层199扩大开ロ 199A,以及在形成有反型层129的区域,在反型层129中的载流子迁移方向a上与高浓度区122A相邻地形成杂质浓度小于高浓度区122A的低浓度区122B。通过上述制造方法可容易地制造本实施例的MOSFET 101。虽然对应于本发明的半导体器件是沟槽型MOSFET (UM0SFET)和DM0SFET (平面型M0SFET)的情况说明了上述实施例,但本发明的半导体器件不限于此。本发明可应用于根据用于导通和截至电流的预定阈值电压控制沟道区中反型层的形成的各种半导体器件。具体而言,本发明的半导体器件可广泛应用于诸如VMOSFET、IGBT等的半导体器件。
应当理解,本文公开的实施例仅为示例,且不应视为对本发明的限制。本发明的范围不由上述说明书限定,而是由随附权利要求进行限定,且等同于权利要求的界限和范围的所有更改以及落入权利要求的界限和范围内的所有更改都涵盖在权利要求中。エ业实用性本发明的半导体器件特别适于需要在抑制穿通发生的同时降低导通电阻的半导体器件。附图标记列表1,101 MOSFET; 10,110 碳化硅衬底;20,120 活性层;21,121 漂移层;22,122 主体区;22A,122A高浓度区;22B,122B低浓度区;24,124n+源区;124A n+区;25,125p+接触区;27p+场缓和区;28沟槽;29,129反型层;30,130栅氧化物膜(热氧化物膜);40,140栅电极;50,150层间绝缘膜;60,160源接触电极;70,170源互连;80,180漏接触电极;90,190背保 护电极;199掩模层;199A开ロ。
权利要求
1.一种半导体器件(1,101),包括 衬底(10,110),所述衬底(10,110)由碳化硅制成, 外延生长层(20,120),所述外延生长层(20,120)由碳化硅制成并形成在所述衬底(10,110)上, 栅绝缘膜(30,130),所述栅绝缘膜(30,130)由绝缘体制成并布置为接触所述外延生长层(20,120),以及 栅电极(40,140),所述栅电极(40,140)布置为接触所述栅绝缘膜(30,130), 所述外延生长层(20,120)包括主体区(22,122),在所述主体区(22,122)中,通过对所述栅电极(40,140)施加电压而在与所述栅绝缘膜(30,130)相接触的区域形成反型层(29,129), 所述主体区(22,122)包括 低浓度区(22B,122B),所述低浓度区(22B,122B)布置在形成有所述反型层(29,129)的区域并包含低浓度杂质,以及 高浓度区(22A,122A),所述高浓度区(22A,122A)布置在形成有所述反型层(29,129)的区域,并且在所述反型层(29,129)中的载流子迁移方向上与所述低浓度区(22B,122B)相邻,所述高浓度区(22A,122A)包含高于所述低浓度区(22B,122B)中的浓度的杂质。
2.根据权利要求I所述的半导体器件(1),其中, 所述高浓度区(22A)被布置在所述载流子迁移方向上的所述低浓度区(22B)的下游。
3.根据权利要求I所述的半导体器件(1,101),其中, 沟道长度小于或等于0.5 iim。
4.根据权利要求I所述的半导体器件(1,101),其中, 所述高浓度区(22A,122A)中的杂质浓度大于或等于lX1017cm_3且小于或等于I X IO18Cm 3O
5.一种制造半导体器件(101)的方法,所述方法包括以下步骤 制备由碳化娃制成的衬底(110), 在所述衬底(110)上形成由碳化硅制成的外延生长层(120 ), 在所述外延生长层(120)形成主体区(122), 在所述外延生长层(120)的上方形成与该外延生长层(120)相接触的、由绝缘体制成的栅绝缘膜(130),以及 形成通过对其施加电压而在主体区(122)的与所述栅绝缘膜(130)相接触的区域中形成反型层(129)的栅电极(140), 所述形成主体区(122)的步骤包括以下步骤 在所述外延生长层(120)上形成具有开口( 199A)的掩模层(199), 通过利用所述掩模层(199)作为掩模而实施离子注入,以在形成有所述反型层(29,129)的区域形成具有第一杂质浓度的第一浓度区(122A), 通过蚀刻所述掩模层(199)而扩大所述开口(199A),以及 通过使用具有扩大的所述开口(199A)的所述掩模层(199)作为掩模而执行离子注入,以在形成有所述反型层(129)的区域,在所述反型层(129)中的载流子迁移方向上与所述第一浓度区(122A)相邻地来形成具有不同于所述第一杂质浓度的第二杂质浓度的第二浓度区(122B)。
全文摘要
一种MOSFET(1),配备有碳化硅衬底(10)、活性层(20)、栅氧化物膜(30)以及栅电极(40)。活性层(20)包括主体区(22),当对栅电极(40)施加电压时在接触栅氧化物膜(30)的区域形成反型层(29)。主体区具有低浓度区(22B),其布置在形成有反型层(29)的区域并包含低浓度杂质;以及高浓度区(22A),其布置在形成有反型层(29)的区域、在反型层(29)中的载流子迁移方向上与低浓度区(22B)相邻,并包含浓度大于低浓度区(22B)的杂质。
文档编号H01L29/78GK102770960SQ20118001075
公开日2012年11月7日 申请日期2011年10月25日 优先权日2010年11月1日
发明者和田圭司, 增田健良, 日吉透 申请人:住友电气工业株式会社

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