制造半导体器件的方法
专利名称：制造半导体器件的方法
技术领域：
本发明涉及制造半导体器件的方法，并且更具体地，涉及能够实现受抑制的漏电流的制造半导体器件的方法。
背景技术：
近年来，为了实现半导体器件的更高击穿电压和更低的损耗、在高温度环境下使用半导体器件等，已经越来越多地采用碳化硅作为用于形成半导体器件的材料。碳化硅是一种带隙比传统上广泛用作形成半导体器件的材料的硅的带隙大的宽带隙半导体。因此，通过采用碳化硅作为用于形成半导体器件的材料，可以实现半导体器件的更高击穿电压、减小的导通电阻等。另外，与采用硅作为材料的半导体器件相比，采用碳化硅作为材料的半导体器件的更有利方面还在于，在高温环境下使用时其性能劣化的程度更小。
在包括碳化硅作为材料的这类半导体器件之中，关于诸如MOSFET (金属氧化物半导体场效应晶体管)或IGBT (绝缘栅双极型晶体管)的半导体器件，已经对阈值电压的调节或沟道迁移率的提高进行了各种研究(例如，參见Sei-Hyung Ryu等人,“ Critical Issuesfor MOS Based Power Devices in 4H_SiC”，Materials Science Forum, 2009,第 615卷至第617卷，第743页至第748页(NPL 1))，在该半导体器件中，利用预定电压作为阈值，控制在位于栅极绝缘膜正下方的沟道区中是否形成反型层，使得允许电流流动或切断。引用列表非专利文献NPL I Sei-Hyung Ryu等人，“Critical Issues for MOS Based PowerDevices in4H_SiC”，Materials Science Forum, 2009,第 615 卷至第 617 卷,第 743 页至第 748 页
发明内容
技术问题这里，在以上的控制在沟道区中是否形成反型层的半导体器件中，可能产生穿过栅极绝缘膜的电流(漏电流)并且不期望的电流可能流动。提出本发明以解决该问题，并且其目的在于提供一种能够实现受抑制的漏电流的制造半导体器件的方法。解决问题的方法根据本发明的制造半导体器件的方法包括以下步骤制备由碳化硅构成的衬底；在该衬底上形成有源层；在该有源层上形成栅极绝缘膜；在该栅极绝缘膜上形成栅电极；在该有源层上形成接触电极，该接触电极与该有源层接触；以及在该接触电极上形成互连，该互连与该接触电极接触。形成该互连的步骤包括以下步骤在该接触电极上形成导体膜，以及通过利用反应离子蚀刻(RIE)蚀刻该导体膜，来处理该导体膜。然后，这种制造半导体器件的方法还包括以下步骤在处理该导体膜的步骤之后，执行将该衬底(1、201)加热至不低于50°C的温度的退火。
根据本发明人对半导体器件中漏电流的研究，本发明人已发现以下内容并且实现了本发明。即，在用于制造包括碳化硅作为源材料的半导体器件的エ艺中，在形成半导体层、绝缘膜、电极等的步骤中使用RIE。然后，本发明人已发现，当执行RIE时，产生漏电流。这可能是因为，当执行RIE时，在碳化硅中或者在栅极绝缘膜中引入了损伤等。然后，本发明人进行的研究已阐明，通过在执行RIE之后在不低于50°C的温度范围内执行退火，可以抑制由RIE的影响造成的漏电流。这里，即使在用于制造半导体器件的エ艺中执行RIE的情况下，通过在RIE之后加热至不低于50°C的温度，将抑制由RIE的影响造成的漏电流。然而，在用于制造半导体器件的エ艺中形成互连之后，不执行加热至不低于50°C的温度的步骤。因此，在于形成互连时执行RIE的情况下，除非随后执行加热至不低于50°C的温度的退火，否则由于RIE的影响，会造成漏电流。在根据本发明的制造半导体器件的方法中，在形成互连的步骤中执行RIE并且此后，执行将衬底加热至不低于50°C的温度的退火。因此，抑制了在形成互连的步骤中由RIE的影响造成的漏电流。因此，根据本发明中的制造半导体器件的方法，可以提供能够实现受抑制的漏电流的制造半导体器件的方法。
为了更可靠地抑制漏电流，以上的退火温度优选地不低于70°C并且进一步优选地不低于100°c。在以上的制造半导体器件的方法中，在以上执行退火的步骤中，可以将衬底加热至不高于400°C的温度。当退火温度超过400°C时，抑制漏电流的效果几乎没有提高。另ー方面，当退火温度超过400°C时，之前形成的互连等可能因退火而受损。因此，退火温度可以不高于400°C，也可以不高于300°C。在以上的制造半导体器件的方法中，优选地，在执行退火的步骤之后，不执行反应离子蚀刻。因此，可以抑制产生漏电流的新成因。在以上的制造半导体器件的方法中，可以在惰性气体中执行该退火。从可靠地抑制以上退火步骤中半导体器件的氧化的方面考虑，优选地采用惰性气体作为气氛。本发明的有益效果从以上描述中清楚的是，根据本发明中的制造半导体器件的方法，可以提供ー种能够实现受抑制的漏电流的制造半导体器件的方法。
图I是示出第一实施例中的MOSFET的结构的示意性横截面图。图2是示出制造第一实施例中的MOSFET的方法的概况的流程图。图3是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图4是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图5是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图6是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图7是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图8是示出第二实施例中的IGBT的结构的示意性横截面图。图9是示出制造第二实施例中的IGBT的方法的概况的流程图。
图10是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图11是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图12是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图13是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图14是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图15是示出每个退火温度下在氧化物膜电场和漏电流之间的关系的图示。图16是示出在将氧化物膜电场设定为3MV/cm的情况下在退火温度和漏电流之间的关系的图不。图17是示出在将氧化物膜电场设定为4MV/cm的情况下在退火温度和漏电流之间 的关系的图示。
具体实施例方式下文中，将參照附图描述本发明的实施例。在以下的附图中，为相同或对应的元件赋予相同的附图标记，并且将不再重复其描述。(第一实施例)首先，将描述代表本发明的一个实施例的第一实施例。參照图1，代表本实施例中的半导体器件的MOSFET 100包括具有n导电类型的碳化硅衬底I、由碳化硅构成并具有n导电类型的缓冲层2、由碳化硅构成并具有n导电类型的漂移层3、ー对具有p导电类型的P型体区4、具有n导电类型的n+区5以及具有p导电类型的P+区6。 缓冲层2形成在碳化硅衬底I的ー个主表面IA上并且通过包括n型杂质而具有n导电类型。漂移层3形成在缓冲层2上并且通过包括n型杂质而具有n导电类型。例如，在漂移层3中包括的n型杂质是N (氮)，并且其以低于缓冲层2中包括的n型杂质的密度的浓度(密度)包括在漂移层3中。缓冲层2和漂移层3是形成在碳化硅衬底I的一个主表面IA上的外延生长层。ー对p型体区4在漂移层3中彼此分开形成，以包括与碳化硅衬底I侧的主表面相反的主表面3A，并且通过包括p型杂质(具有p导电类型的杂质)而具有p导电类型。例如，在P型体区4中包括的p型杂质是铝(Al)、硼(B)等。n+区5形成在ー对p型本体4中的每ー个中，以包括以上的主表面3A并且被p型体区4围绕。n+区5包括诸如P的n型杂质，该n型杂质的浓度(密度)高于漂移层3中包含的n型杂质的浓度。P+区6形成在ー对p型本体4中的每ー个中，以包括以上的主表面3A，被p型体区4围绕，并且与n+区5相邻。P+区6包括诸如Al的p型杂质，该p型杂质的浓度(密度)高于P型体区4中包含的p型杂质的浓度。以上的缓冲层2、漂移层3、p型体区4、n+区5和P+区6构成有源层7。进ー步參照图1，M0SFET 100包括用作栅极绝缘膜的栅极氧化物膜91、栅电极93、一对源极接触电极92、层间绝缘膜94、源极互连95、漏电极96和钝化膜97。栅极氧化物膜91形成在主表面3A上并且与主表面3A接触，并且从ー个n+区5的上表面延伸至另ー个n+区5的上表面，并且例如由ニ氧化硅(SiO2)构成。栅电极93被布置成与栅极氧化物膜91接触，以在这两个n+区5上方从ー个n+区5延伸到另ー个n+区5。另外，栅电极93由诸如已添加杂质的多晶硅或Al的导体制成。
源极接触电极92被布置成从ー对n+区5中的每ー个背离栅极氧化物膜91向着P+区6延伸，并且与主表面3A接触。另外，源极接触电极92由能够与n+区5建立欧姆接触的、诸如NixSiy (镍硅化物)的材料制成。层间绝缘膜94形成为在主表面3A上围绕栅电极93并且在两个p型体区上方从ー个P型体区4延伸到另ー个p型体区4，并且例如由诸如ニ氧化硅(SiO2)的绝缘体制成。源极互连95在主表面3A上围绕层间绝缘膜94的上表面和侧表面，并且其延伸至源极接触电极92的上表面。另外，源极互连95由诸如Al的导体形成，并且通过源极接触电极92电连接到n+区5。漏电极96形成为与碳化硅衬底I的、与上面形成有漂移层3的ー侧相反的主表面接触。该漏电极96由能够与碳化硅衬底I建立欧姆接触的、诸如NixSiy的材料制成，并且电连接到碳化硅衬底I。钝化膜97形成为覆盖源极互连95并且由诸如ニ氧化硅的绝缘体制成。 现在，将描述MOSFET 100的操作。參照图1，在栅电极93的电压低于阈值电压，即，处于截止状态的情况下，即使向漏电极施加电压，在位于栅极氧化物膜91正下方的p型体区4与漂移层3之间的pn结也反向偏置并且变为不导通。另ー方面，当等于或高于阈值电压的电压施加到栅电极93时，在作为p型体区4接触栅极氧化物膜91接触的位置周围的部分的沟道区中形成反型层。因此，n+区5和漂移层3彼此电连接，并且电流在源极互连95和漏电极96之间流动。这里，当不采取任何针对在用于制造MOSFET 100的エ艺中使用RIE的措施时，在以上的操作期间可能产生穿过栅极氧化物膜91的电流(漏电流)，并且不期望的电流可能流动。然而，利用以下将描述的制造本实施例中的半导体器件的方法来制造本实施例中的M0SFET100，并且因此抑制了漏电流。现在，将參照图2至图7描述制造第一实施例中的MOSFET 100的方法的ー个实例。參照图2，在制造本实施例中的MOSFET 100的方法中，首先，在步骤(SlO)中，执行碳化硅衬底制备步骤。在这个步骤(SlO)中，參照图3，例如，制备具有不小于6英寸的直径并且具有主表面IA的碳化娃衬底I,该主表面IA相对于{0001}平面的偏离角不小于50°且不大于65° o接着，在步骤(S20)中，执行外延生长步骤。在这个步骤(S20)中，參照图3，通过外延生长，在碳化硅衬底I的ー个主表面IA上连续地形成由碳化硅构成的缓冲层2和漂移层3。接着，在步骤(S30)中，执行离子注入步骤。在这个步骤(S30)中，參照图3和图4，首先，执行用于形成p型体区4的离子注入。具体地，例如，通过将Al (铝)离子注入漂移层3中，形成p型体区4。然后，执行用于形成n+区5的离子注入。具体地，例如通过将P (磷)离子注入P型体区4中，在p型体区4中形成n+区5。另外，执行用于形成P+区6的离子注入。具体地，例如，通过将Al离子注入p型体区4中，在p型体区4中形成P+区6。例如，可以通过在漂移层3的主表面上形成掩膜层来执行以上的离子注入，该掩膜层由ニ氧化硅(SiO2)构成并且在应该注入离子的所需区域中具有开ロ。例如，可以利用RIE形成掩膜层中的开ロ。接着，在步骤(S40)中，执行活化退火步骤。在这个步骤(S40)中，例如，执行其中在诸如氩气的惰性气体气氛中执行加热至1700°C并保持30分钟的热处理。因此，活化了在以上步骤(S30)中注入的杂质。以上的步骤(S20)至(S40)实现了用于在碳化硅衬底I上形成有源层7的有源层形成步骤。接着，在步骤(S50)中，执行栅极氧化物膜形成步骤。在这个步骤(S50)中，參照图4和图5，例如，执行其中在氧气氛中执行加热至1300°C并保持60分钟的热处理。因此，形成氧化物膜(栅极氧化物膜)91。在这个步骤(S50)之后，可以执行NO退火步骤。在这个NO退火步骤中，采用ー氧化氮(NO)气体作为气氛气体，并且执行在该气氛气体中加热的热处理。可以采用在不低于1100°C并且不高于1300°C的温度下保持大约I小时的条件作为这个热处理的条件。通过这种热处理，将氮原子引入在氧化物膜91和漂移层3之间的界面区中。因此，可以抑制在氧化物膜91和漂移层3之间的界面区中形成界面态，并且可以提高最終得到的MOSFET 100的沟道迁移率。注意的是，可以采用使用能够将氮原子引入在氧化物膜91和漂移层3之间 的界面区中的另ー种气体替代NO气体作为气氛气体的エ艺。另外，在NO退火步骤之后，优选地执行Ar退火步骤。在这个Ar退火步骤中，采用氩(Ar)气作为气氛气体并且执行用于在该气氛气体中加热的热处理。例如，可以采用在高于以上NO退火步骤中的加热温度且低于氧化物膜91的熔点的温度下保持大约I小时的条件作为这种热处理的条件。通过这种热处理，可以进一歩抑制在氧化物膜91和漂移层3之间的界面区中形成界面态，并且可以提高最終得到的MOSFET 100的沟道迁移率。注意的是，可以采用使用诸如氮气的另ー种惰性气体替代Ar气作为气氛气体的エ艺。然后，在步骤(S60)中，执行栅电极形成步骤。在这个步骤(S60)中，參照图5和图6，首先，例如，利用CVD (化学气相沉积)在氧化物膜91上形成作为已向其添加有高浓度的杂质的导体的多晶硅膜。然后，在多晶硅膜上形成与栅电极93的所需形状一致的掩膜层，并且例如,执行RIE，以由此形成栅电极93。然后，在步骤(S70)中，执行接触电极形成步骤。在这个步骤(S70)中，參照图6和图7，例如，利用CVD形成由诸如ニ氧化硅的绝缘体制成的绝缘膜，以覆盖栅电极93和氧化物膜91。然后，在绝缘膜上形成与源极接触电极92的所需形状一致的掩膜层。然后，例如，通过执行RIE，去除与将要形成源极接触电极的区域对应的绝缘膜和氧化物膜91。因此留下的绝缘膜用作层间绝缘膜94。另外，在已经从其去除绝缘膜和氧化物膜91的区域上以及在与缓冲层2相反的碳化硅衬底I的主表面上，形成镍膜。接着，当加热该镍膜并将其至少一部分转换成娃化物时，形成源极接触电极92和漏电极96。接下来參照图2，执行互连形成步骤。首先，在步骤(S80)中，执行导体膜形成步骤作为互连形成步骤。在这个步骤(S80)中，參照图7和图1，例如，利用气相沉积，形成由诸如铝的导体制成的导体膜。然后，在步骤(S90)中，执行导体膜处理步骤。在这个步骤(S90)中，通过RIE蚀刻掉在步骤(S80)中形成的导体膜的一部分，从而完成源极互连95。然后，參照图2，执行钝化膜形成步骤。首先，在步骤(S100)中，执行绝缘膜形成步骤作为钝化膜形成步骤。在这个步骤(S100)中，參照图1，例如，利用CVD形成由诸如ニ氧化硅的绝缘体制成的绝缘膜，使其覆盖源极互连95。然后，在步骤(S 110)中，执行绝缘膜处理步骤。在这个步骤(SllO)中，通过RIE蚀刻掉步骤(S100)中形成的绝缘膜的一部分。注意的是，可以以互換的次序执行互连形成步骤和钝化膜形成步骤。
然后，參照图2，在步骤(S 120)中，执行漏电流降低退火步骤。在这个步骤(S120)中，执行将碳化硅衬底I加热至不低于50°C的温度的退火。更具体地，将通过以上步骤(SlO)至(SllO)得到的结构加热至不低于50°C的温度范围。因此，抑制了由于在互连形成步骤和钝化膜形成步骤中执行的RIE而造成的漏电流的产生。通过以上エ序，完成本实施例中的 MOSFET 100。这里，例如，即使在以上步骤(S60)或(S70)中执行RIE的情况下，例如，在步骤(S70)中执行将镍膜转换成硅化物的退火。然后，这种退火中的加热抑制了由于在步骤(S60)或(S70)中执行RIE而造成的漏电流的产生。然而，在步骤(S90)中执行RIE之后，自然地，不执行加热至50°C或更高的退火。因此，通过在步骤(S90)或步骤(SllO)中执行的RIE可能产生漏电流。同时，在制造本实施例中的MOSFET 100的方法中，执行漏电流降低退火步骤作为步骤(S120)。因此，抑制了由于在步骤(S90)或步骤(SI 10)中执行RIE而造成的漏电流的产生。因此，利用制造本实施例中的MOSFET 100的方法，可以制造抑制了漏电流产生的MOSFET 100。注意的是，以上步骤(S120)中的退火温度优选地不高于400°C。因此，例如，即使 在如上所述的互连形成步骤中形成由铝制成的互连的情况下，可以抑制通过步骤(S120)中的退火而使互连受损。另外，在制造本实施例中的MOSFET 100的方法中，优选地，在以上的步骤(S120)之后不执行RIE。因此，可以抑制产生漏电流的新成因。此外，可以在惰性气体中执行步骤(S120)中的退火。在于相对低温下执行退火的情况下，从成本方面考虑，优选地在空气中执行退火。然而，在于相对高温下执行退火的情况下，从可靠抑制MOSFET 100的氧化方面考虑，优选地采用惰性气体作为气氛。(第二实施例)现在，将描述代表本发明的另ー个实施例的第二实施例。參照图8，代表本实施例中的半导体器件的IGBT 200包括具有p导电类型的碳化硅衬底201、缓冲层202 (可以具有n导电类型和p导电类型中的任意ー种)、由碳化硅构成并具有n导电类型的漂移层203、ー对具有P导电类型的P型体区204、具有n导电类型的n+区205以及具有p导电类型的P+ 区 206。缓冲层202形成在碳化硅衬底201的ー个主表面201A上并且包括浓度高于漂移层203中的杂质浓度的杂质。漂移层203形成在缓冲层202上并且由于包括n型杂质而具有n导电类型。缓冲层202和漂移层203是形成在碳化硅衬底201的ー个主表面20IA上的外延生长层。ー对p型体区204在漂移层203中彼此分开形成，以包括与碳化硅衬底201这ー侧的主表面相反的主表面203A，并且其由于包括p型杂质而具有p导电类型。例如，在p型体区204中包括的p型杂质是铝(Al)、硼(B)等。n+区205形成在ー对p型本体204中的每ー个中，以包括以上的主表面203A并且被P型体区204围绕。n+区205包括诸如P的n型杂质，该n型杂质的浓度(密度)高于漂移层203中包括的n型杂质的浓度。P+区206形成在ー对p型本体204中的每ー个中，以包括以上的主表面203A，被p型体区204围绕，并且与n+区205相邻。p+区206包括诸如Al的p型杂质，该p型杂质的浓度(密度)高于p型体区204中包括的p型杂质的浓度。以上的缓冲层202、漂移层203、p型体区204、n+区205和p+区206形成有源层207。进ー步參照图8，IGBT 200包括用作栅极绝缘膜的栅极氧化物膜291、栅电极293、ー对发射极接触电极292、层间绝缘膜294、发射极互连295、集电极296和钝化膜297。栅极氧化物膜291形成在主表面203A上，以与主表面203A接触，并且从ー个n+区205的上表面延伸至另ー个n+区205的上表面，并且例如由ニ氧化硅(SiO2)构成。栅电极293被布置成与栅极氧化物膜291接触，以在这两个n+区上方从ー个n+区205延伸到另ー个n+区205。另外，栅电极293由诸如已添加杂质的多晶硅或Al的导体制成。发射极接触电极292被布置成从ー对n+区205中的每ー个延伸到P+区6，并且与主表面203A接触。另外，发射极接触电极292由能够与n+区205和p+区206两者都形成 欧姆接触的、诸如镍硅化物的材料制成。层间绝缘膜294形成为在主表面203A上围绕栅电极293并且在两个p型体区上方从ー个P型体区204延伸到另ー个p型体区204，并且例如由诸如ニ氧化硅(SiO2)的绝缘体制成。发射极互连295在主表面203A上围绕层间绝缘膜294，并且其延伸至发射极接触电极292的上表面。另外，发射极互连295由诸如Al的导体制成，并且通过发射极接触电极292电连接到n+区205。集电极296形成为与碳化硅衬底201的、与上面形成有漂移层203的ー侧相反的主表面接触。该集电极296由能够与碳化硅衬底201形成欧姆接触的、诸如镍硅化物制成的材料，并且电连接到碳化硅衬底201。钝化膜297形成为覆盖发射极互连295并且由诸如ニ氧化硅的绝缘体制成。现在，将描述IGBT 200的操作。參照图8，当向栅电极293施加电压并且该电压超过阈值时，在与栅电极293下方栅极氧化物膜291接触的p型体区204中形成反型层，并且n+区205和漂移层203彼此电连接。因此，电子从n+区205注入至漂移层203，并且空穴相应从碳化硅衬底201通过缓冲层202供应至漂移层203。因此，IGBT 200导通，并且在漂移层203中造成电导率调制，使得电流在发射极接触电极292和集电极296之间的电阻已减小的同时流动。另ー方面，当施加到栅电极293的电压不高于阈值时，没有形成反型层，并且因而保持漂移层203和p型体区204之间的反向偏置状态。因此，IGBT 200截止，并且没有电流流动。这里，当不采取任何针对在用于制造IGBT 200的エ艺中使用RIE的措施时，在以上的操作期间可能产生漏电流，并且不期望的电流可能流动。然而，利用以下将描述的制造本实施例中的半导体器件的方法来制造本实施例中的IGBT 200，并且因此抑制了漏电流。现在，将參照图9至图14描述制造第二实施例中的IGBT 200的方法的ー个实例。可以与以上制造第一实施例中的MOSFET 100的方法基本类似地，执行制造第二实施例中的IGBT 200的方法。具体地，參照图9，在制造本实施例中的IGBT 200的方法中，首先，在步骤(S210)中，执行碳化硅衬底制备步骤。在这个步骤(S210)中，參照图10，例如，制备具有主表面201A的碳化娃衬底201,该主表面201A相对于{0001}平面的偏离角不小于50°且不大于65°。接着，在步骤(S220)中，执行外延生长步骤。在这个步骤(S220)中，參照图10，通过外延生长，在碳化硅衬底201的ー个主表面20IA上连续地形成缓冲层202和漂移层203。接着，在步骤(S230)中，执行离子注入步骤。在这个步骤(S230)中，參照图10和图11，首先，执行用于形成P型体区204的离子注入。具体地，例如，通过将Al (铝)离子注入漂移层203中，形成p型体区204。然后，执行用于形成n+区205的离子注入。具体地，例如，通过将P (磷)离子注入p型体区204中，在p型体区204中形成n+区205。另外，执行用于形成P+区206的离子注入。具体地，例如，通过将Al离子注入p型体区204中，在p型体区204中形成P+区206。例如，可以通过在漂移层203的主表面上形成掩膜层来执行以上的离子注入，该掩膜层由ニ氧化硅(SiO2)构成并且在应该注入离子的所需区域中具有开ロ。接着，在步骤(S240)中，执行活化退火步骤。在这个步骤(S240)中，例如，执行其中在诸如氩气的惰性气体气氛中执行加热至1700°C并保持30分钟的热处理。因此，活化了在以上步骤(S230)中注入的杂质。接着，在步骤(S250)中，执行栅极氧化物膜形成步骤。在这个步骤(S250)中，參照 图11和图12，例如，执行其中在氧气氛中执行加热至1300°C并保持60分钟的热处理。因此，形成氧化物膜(栅极氧化物膜)291。在这个步骤(S250)之后，可以执行NO退火步骤和Ar退火步骤。可以如同第一实施例中来执行该NO退火步骤和Ar退火步骤。然后，在步骤(S260)中，执行栅电极形成步骤。在这个步骤(S260)中，參照图12和图13，如同以上的第一实施例中的步骤(S60)，例如，利用CVD在氧化物膜291上形成多晶硅膜，并且例如，执行RIE，以由此形成栅电极293。然后，在步骤(S270)中，执行接触电极形成步骤。在这个步骤(S270)中，參照图13和图14，如同以上的第一实施例中的步骤(S70)，例如，利用CVD形成绝缘膜，然后，执行RIE，使得去除与将要形成发射极接触电极的区域对应的绝缘膜和氧化物膜291，并且形成层间绝缘膜294。然后，在已经从其去除绝缘膜和氧化物膜291的区域上以及与缓冲层202相反的碳化娃衬底201的主表面上,形成镍膜，并且执行用于将其至少一部分转换成娃化物的退火，从而形成发射极接触电极292和集电极296。接下来參照图9，执行互连形成步骤和钝化膜形成步骤。首先，在步骤(S80)中执行导体膜形成步骤作为互连形成步骤，并且此后，在步骤(S290)中执行导体膜处理步骤。可以与第一实施例中的步骤(S80)和(S90)类似地执行这些步骤(S280)和(S290)。另外，首先，在步骤(S300)中执行绝缘膜形成步骤作为钝化膜形成步骤，并且此后，在步骤(S310)中执行绝缘膜处理步骤。可以与第一实施例中的步骤(S100)和(SllO)类似地执行这些步骤(S300)和(S310)。然后，參照图9，在步骤(S320)中，执行漏电流降低退火步骤。在这个步骤(S320)中，如同以上第一实施例中的步骤(S120)中，执行将碳化硅衬底201加热至不低于50°C的温度的退火。因此，抑制了由于在互连形成步骤和钝化膜形成步骤中执行RIE而造成的漏电流的产生。通过以上エ序，完成本实施例中的IGBT 200。这里，在制造本实施例中的IGBT 200的方法中，执行漏电流降低退火步骤作为步骤(S320)。因此，抑制了由于在步骤(S290)或步骤(S310)中执行RIE而造成的漏电流的产生。因此，采用制造本实施例中的IGBT 200的方法，可以制造抑制了漏电流产生的IGBT200。(实例)进行实验，以确认通过在RIE之后执行退火而降低漏电流的效果。实验エ序如下。首先，按以下エ序制作实验样品。制备n型碳化硅衬底并且通过使该碳化硅衬底的ー个主表面经受热氧化来形成将用作栅极氧化物膜的氧化物膜。然后，在氧化物膜上连续地形成铝膜和抗蚀剂膜。然后，利用光刻在抗蚀剂膜中形成开ロ，并通过且使用掩膜层来通过RIE去除铝膜的一部分，从而暴露以上氧化物膜的一部分。这里留下的铝膜对应于栅电极。此后，通过去除掩膜层(抗蚀剂层)，得到供实验用的MOS电容器。然后，所得的MOS电容器经受在25°C至100°C的温度范围内加热的退火，从而制备出实验样品。然后，跨越以上实验样品中的铝膜和碳化硅衬底施加与栅电压对应的电压，并且测量电流。该电流对应于漏电流。
将參照图15至图17描述实验結果。在图15中，横坐标代表施加到碳化硅衬底和铝膜之间的氧化物膜的电场，并且纵坐标代表测得的漏电流。图15示出与将退火温度分别设定为25 V、30°C、35 V、40°C、50 V、60°C、70 V和100 V的情况下制作的实验样品对应的結果。另外，在图16和图17中，横坐标代表退火温度并且纵坐标代表漏电流。注意的是，图16和图17示出将施加到氧化物膜的电场设定为3MV/cm和4MV/cm的各自的情況。处于3至4MV/cm的该电场对应于施加到一般的MOSFET中的栅极氧化物膜的电场。另外，图16和图17中的虚线示出漏电流的测量极限。现在，将描述实验結果。參照图15，随着退火温度越高，漏电流的值越小。然后，參照图16和图17，在通常采用的栅电压范围中，通过将退火温度设定为50°C或更高，将漏电流降低至测量极限。基于以上实验结果确认的是，可以通过在50°C或更高的温度下退火而充分抑制由RIE造成的漏电流。应当理解，本文公开的实施例和实例在每个方面都是示例性的，而非限制性的。本发明的范围由权利要求书的条款限定，而非由以上的描述限定，并且g在包括与权利要求书的条款等价的范围和含义内的任何修改。エ业适用性根据本发明的制造半导体器件的方法尤其有利地可应用于制造需要实现漏电流降低的半导体器件。附图标记列表1,201碳化硅衬底;1A、201A主表面;2、202缓冲层;3、203漂移层;3A、203A主表面;4、204p型体区;5、205n+区;6、206p+区;7、207有源层;91、291栅极氧化物膜(氧化物膜)；92源极接触电极；93栅电极；94、294层间绝缘膜；95源极互连；96漏电极；97、297钝化膜；100M0SFET ；200IGBT ；292发射极接触电极；295发射极互连；和296集电极。
权利要求
1.一种制造半导体器件(100、200)的方法，包括以下步骤 制备由碳化硅构成的衬底(1、201)； 在所述衬底上形成有源层(7、207)； 在所述有源层(7、207 )上形成栅极绝缘膜(91、291); 在所述栅极绝缘膜(91、 291)上形成栅电极(93、293 ); 在所述有源层(7、207 )上形成接触电极(92、292 )，所述接触电极(92、292 )与所述有源层(7、207)接触； 在所述接触电极(92、292)上形成互连(95、295)，所述互连(95、295)与所述接触电极(92、292)接触， 所述形成互连(95、295)的步骤包括以下步骤 在所述接触电极(92、292)上形成导体膜，以及通过利用反应离子蚀刻蚀刻所述导体膜，来处理所述导体膜；以及在处理所述导体膜的步骤之后，执行将所述衬底(1、201)加热至不低于50°C的温度的退火。
2.根据权利要求I所述的制造半导体器件(100、200)的方法，其中， 在所述执行退火的步骤中，将所述衬底(I、201)加热至不高于400°C的温度。
3.根据权利要求I所述的制造半导体器件(100、200)的方法，其中， 在所述执行退火的步骤之后，不执行反应离子蚀刻。
4.根据权利要求I所述的制造半导体器件(100、200)的方法，其中， 在惰性气体中执行所述退火。
全文摘要
一种制造MOSFET(100)的方法，该包括以下步骤制备碳化硅衬底(1)，在该碳化硅衬底(1)上形成有源层(7)，在该有源层(7)上形成栅极氧化物膜(91)，在该栅极氧化物膜(91)上形成栅电极(93)，在该有源层(7)上形成源极接触电极(92)以及在该源极接触电极(92)上形成源极互连(95)。形成该源极互连(95)的步骤包括以下步骤在该源极接触电极(92)上形成导体膜以及通过利用反应离子蚀刻蚀刻该导体膜，来处理该导体膜。然后，制造MOSFET 100的方法进一步包括以下步骤在处理该导体膜的步骤之后，执行将所述衬底(1)加热至不低于50℃的温度的退火。
文档编号H01L29/78GK102770961SQ201180010776
公开日2012年11月7日 申请日期2011年12月7日 优先权日2011年1月6日
发明者增田健良, 日吉透 申请人:住友电气工业株式会社
技术领域：
本发明涉及制造半导体器件的方法，并且更具体地，涉及能够实现受抑制的漏电流的制造半导体器件的方法。
背景技术：
近年来，为了实现半导体器件的更高击穿电压和更低的损耗、在高温度环境下使用半导体器件等，已经越来越多地采用碳化硅作为用于形成半导体器件的材料。碳化硅是一种带隙比传统上广泛用作形成半导体器件的材料的硅的带隙大的宽带隙半导体。因此，通过采用碳化硅作为用于形成半导体器件的材料，可以实现半导体器件的更高击穿电压、减小的导通电阻等。另外，与采用硅作为材料的半导体器件相比，采用碳化硅作为材料的半导体器件的更有利方面还在于，在高温环境下使用时其性能劣化的程度更小。
在包括碳化硅作为材料的这类半导体器件之中，关于诸如MOSFET (金属氧化物半导体场效应晶体管)或IGBT (绝缘栅双极型晶体管)的半导体器件，已经对阈值电压的调节或沟道迁移率的提高进行了各种研究(例如，參见Sei-Hyung Ryu等人,“ Critical Issuesfor MOS Based Power Devices in 4H_SiC”，Materials Science Forum, 2009,第 615卷至第617卷，第743页至第748页(NPL 1))，在该半导体器件中，利用预定电压作为阈值，控制在位于栅极绝缘膜正下方的沟道区中是否形成反型层，使得允许电流流动或切断。引用列表非专利文献NPL I Sei-Hyung Ryu等人，“Critical Issues for MOS Based PowerDevices in4H_SiC”，Materials Science Forum, 2009,第 615 卷至第 617 卷,第 743 页至第 748 页
发明内容
技术问题这里，在以上的控制在沟道区中是否形成反型层的半导体器件中，可能产生穿过栅极绝缘膜的电流(漏电流)并且不期望的电流可能流动。提出本发明以解决该问题，并且其目的在于提供一种能够实现受抑制的漏电流的制造半导体器件的方法。解决问题的方法根据本发明的制造半导体器件的方法包括以下步骤制备由碳化硅构成的衬底；在该衬底上形成有源层；在该有源层上形成栅极绝缘膜；在该栅极绝缘膜上形成栅电极；在该有源层上形成接触电极，该接触电极与该有源层接触；以及在该接触电极上形成互连，该互连与该接触电极接触。形成该互连的步骤包括以下步骤在该接触电极上形成导体膜，以及通过利用反应离子蚀刻(RIE)蚀刻该导体膜，来处理该导体膜。然后，这种制造半导体器件的方法还包括以下步骤在处理该导体膜的步骤之后，执行将该衬底(1、201)加热至不低于50°C的温度的退火。
根据本发明人对半导体器件中漏电流的研究，本发明人已发现以下内容并且实现了本发明。即，在用于制造包括碳化硅作为源材料的半导体器件的エ艺中，在形成半导体层、绝缘膜、电极等的步骤中使用RIE。然后，本发明人已发现，当执行RIE时，产生漏电流。这可能是因为，当执行RIE时，在碳化硅中或者在栅极绝缘膜中引入了损伤等。然后，本发明人进行的研究已阐明，通过在执行RIE之后在不低于50°C的温度范围内执行退火，可以抑制由RIE的影响造成的漏电流。这里，即使在用于制造半导体器件的エ艺中执行RIE的情况下，通过在RIE之后加热至不低于50°C的温度，将抑制由RIE的影响造成的漏电流。然而，在用于制造半导体器件的エ艺中形成互连之后，不执行加热至不低于50°C的温度的步骤。因此，在于形成互连时执行RIE的情况下，除非随后执行加热至不低于50°C的温度的退火，否则由于RIE的影响，会造成漏电流。在根据本发明的制造半导体器件的方法中，在形成互连的步骤中执行RIE并且此后，执行将衬底加热至不低于50°C的温度的退火。因此，抑制了在形成互连的步骤中由RIE的影响造成的漏电流。因此，根据本发明中的制造半导体器件的方法，可以提供能够实现受抑制的漏电流的制造半导体器件的方法。
为了更可靠地抑制漏电流，以上的退火温度优选地不低于70°C并且进一步优选地不低于100°c。在以上的制造半导体器件的方法中，在以上执行退火的步骤中，可以将衬底加热至不高于400°C的温度。当退火温度超过400°C时，抑制漏电流的效果几乎没有提高。另ー方面，当退火温度超过400°C时，之前形成的互连等可能因退火而受损。因此，退火温度可以不高于400°C，也可以不高于300°C。在以上的制造半导体器件的方法中，优选地，在执行退火的步骤之后，不执行反应离子蚀刻。因此，可以抑制产生漏电流的新成因。在以上的制造半导体器件的方法中，可以在惰性气体中执行该退火。从可靠地抑制以上退火步骤中半导体器件的氧化的方面考虑，优选地采用惰性气体作为气氛。本发明的有益效果从以上描述中清楚的是，根据本发明中的制造半导体器件的方法，可以提供ー种能够实现受抑制的漏电流的制造半导体器件的方法。
图I是示出第一实施例中的MOSFET的结构的示意性横截面图。图2是示出制造第一实施例中的MOSFET的方法的概况的流程图。图3是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图4是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图5是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图6是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图7是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。图8是示出第二实施例中的IGBT的结构的示意性横截面图。图9是示出制造第二实施例中的IGBT的方法的概况的流程图。
图10是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图11是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图12是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图13是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图14是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。图15是示出每个退火温度下在氧化物膜电场和漏电流之间的关系的图示。图16是示出在将氧化物膜电场设定为3MV/cm的情况下在退火温度和漏电流之间的关系的图不。图17是示出在将氧化物膜电场设定为4MV/cm的情况下在退火温度和漏电流之间 的关系的图示。
具体实施例方式下文中，将參照附图描述本发明的实施例。在以下的附图中，为相同或对应的元件赋予相同的附图标记，并且将不再重复其描述。(第一实施例)首先，将描述代表本发明的一个实施例的第一实施例。參照图1，代表本实施例中的半导体器件的MOSFET 100包括具有n导电类型的碳化硅衬底I、由碳化硅构成并具有n导电类型的缓冲层2、由碳化硅构成并具有n导电类型的漂移层3、ー对具有p导电类型的P型体区4、具有n导电类型的n+区5以及具有p导电类型的P+区6。 缓冲层2形成在碳化硅衬底I的ー个主表面IA上并且通过包括n型杂质而具有n导电类型。漂移层3形成在缓冲层2上并且通过包括n型杂质而具有n导电类型。例如，在漂移层3中包括的n型杂质是N (氮)，并且其以低于缓冲层2中包括的n型杂质的密度的浓度(密度)包括在漂移层3中。缓冲层2和漂移层3是形成在碳化硅衬底I的一个主表面IA上的外延生长层。ー对p型体区4在漂移层3中彼此分开形成，以包括与碳化硅衬底I侧的主表面相反的主表面3A，并且通过包括p型杂质(具有p导电类型的杂质)而具有p导电类型。例如，在P型体区4中包括的p型杂质是铝(Al)、硼(B)等。n+区5形成在ー对p型本体4中的每ー个中，以包括以上的主表面3A并且被p型体区4围绕。n+区5包括诸如P的n型杂质，该n型杂质的浓度(密度)高于漂移层3中包含的n型杂质的浓度。P+区6形成在ー对p型本体4中的每ー个中，以包括以上的主表面3A，被p型体区4围绕，并且与n+区5相邻。P+区6包括诸如Al的p型杂质，该p型杂质的浓度(密度)高于P型体区4中包含的p型杂质的浓度。以上的缓冲层2、漂移层3、p型体区4、n+区5和P+区6构成有源层7。进ー步參照图1，M0SFET 100包括用作栅极绝缘膜的栅极氧化物膜91、栅电极93、一对源极接触电极92、层间绝缘膜94、源极互连95、漏电极96和钝化膜97。栅极氧化物膜91形成在主表面3A上并且与主表面3A接触，并且从ー个n+区5的上表面延伸至另ー个n+区5的上表面，并且例如由ニ氧化硅(SiO2)构成。栅电极93被布置成与栅极氧化物膜91接触，以在这两个n+区5上方从ー个n+区5延伸到另ー个n+区5。另外，栅电极93由诸如已添加杂质的多晶硅或Al的导体制成。
源极接触电极92被布置成从ー对n+区5中的每ー个背离栅极氧化物膜91向着P+区6延伸，并且与主表面3A接触。另外，源极接触电极92由能够与n+区5建立欧姆接触的、诸如NixSiy (镍硅化物)的材料制成。层间绝缘膜94形成为在主表面3A上围绕栅电极93并且在两个p型体区上方从ー个P型体区4延伸到另ー个p型体区4，并且例如由诸如ニ氧化硅(SiO2)的绝缘体制成。源极互连95在主表面3A上围绕层间绝缘膜94的上表面和侧表面，并且其延伸至源极接触电极92的上表面。另外，源极互连95由诸如Al的导体形成，并且通过源极接触电极92电连接到n+区5。漏电极96形成为与碳化硅衬底I的、与上面形成有漂移层3的ー侧相反的主表面接触。该漏电极96由能够与碳化硅衬底I建立欧姆接触的、诸如NixSiy的材料制成，并且电连接到碳化硅衬底I。钝化膜97形成为覆盖源极互连95并且由诸如ニ氧化硅的绝缘体制成。 现在，将描述MOSFET 100的操作。參照图1，在栅电极93的电压低于阈值电压，即，处于截止状态的情况下，即使向漏电极施加电压，在位于栅极氧化物膜91正下方的p型体区4与漂移层3之间的pn结也反向偏置并且变为不导通。另ー方面，当等于或高于阈值电压的电压施加到栅电极93时，在作为p型体区4接触栅极氧化物膜91接触的位置周围的部分的沟道区中形成反型层。因此，n+区5和漂移层3彼此电连接，并且电流在源极互连95和漏电极96之间流动。这里，当不采取任何针对在用于制造MOSFET 100的エ艺中使用RIE的措施时，在以上的操作期间可能产生穿过栅极氧化物膜91的电流(漏电流)，并且不期望的电流可能流动。然而，利用以下将描述的制造本实施例中的半导体器件的方法来制造本实施例中的M0SFET100，并且因此抑制了漏电流。现在，将參照图2至图7描述制造第一实施例中的MOSFET 100的方法的ー个实例。參照图2，在制造本实施例中的MOSFET 100的方法中，首先，在步骤(SlO)中，执行碳化硅衬底制备步骤。在这个步骤(SlO)中，參照图3，例如，制备具有不小于6英寸的直径并且具有主表面IA的碳化娃衬底I,该主表面IA相对于{0001}平面的偏离角不小于50°且不大于65° o接着，在步骤(S20)中，执行外延生长步骤。在这个步骤(S20)中，參照图3，通过外延生长，在碳化硅衬底I的ー个主表面IA上连续地形成由碳化硅构成的缓冲层2和漂移层3。接着，在步骤(S30)中，执行离子注入步骤。在这个步骤(S30)中，參照图3和图4，首先，执行用于形成p型体区4的离子注入。具体地，例如，通过将Al (铝)离子注入漂移层3中，形成p型体区4。然后，执行用于形成n+区5的离子注入。具体地，例如通过将P (磷)离子注入P型体区4中，在p型体区4中形成n+区5。另外，执行用于形成P+区6的离子注入。具体地，例如，通过将Al离子注入p型体区4中，在p型体区4中形成P+区6。例如，可以通过在漂移层3的主表面上形成掩膜层来执行以上的离子注入，该掩膜层由ニ氧化硅(SiO2)构成并且在应该注入离子的所需区域中具有开ロ。例如，可以利用RIE形成掩膜层中的开ロ。接着，在步骤(S40)中，执行活化退火步骤。在这个步骤(S40)中，例如，执行其中在诸如氩气的惰性气体气氛中执行加热至1700°C并保持30分钟的热处理。因此，活化了在以上步骤(S30)中注入的杂质。以上的步骤(S20)至(S40)实现了用于在碳化硅衬底I上形成有源层7的有源层形成步骤。接着，在步骤(S50)中，执行栅极氧化物膜形成步骤。在这个步骤(S50)中，參照图4和图5，例如，执行其中在氧气氛中执行加热至1300°C并保持60分钟的热处理。因此，形成氧化物膜(栅极氧化物膜)91。在这个步骤(S50)之后，可以执行NO退火步骤。在这个NO退火步骤中，采用ー氧化氮(NO)气体作为气氛气体，并且执行在该气氛气体中加热的热处理。可以采用在不低于1100°C并且不高于1300°C的温度下保持大约I小时的条件作为这个热处理的条件。通过这种热处理，将氮原子引入在氧化物膜91和漂移层3之间的界面区中。因此，可以抑制在氧化物膜91和漂移层3之间的界面区中形成界面态，并且可以提高最終得到的MOSFET 100的沟道迁移率。注意的是，可以采用使用能够将氮原子引入在氧化物膜91和漂移层3之间 的界面区中的另ー种气体替代NO气体作为气氛气体的エ艺。另外，在NO退火步骤之后，优选地执行Ar退火步骤。在这个Ar退火步骤中，采用氩(Ar)气作为气氛气体并且执行用于在该气氛气体中加热的热处理。例如，可以采用在高于以上NO退火步骤中的加热温度且低于氧化物膜91的熔点的温度下保持大约I小时的条件作为这种热处理的条件。通过这种热处理，可以进一歩抑制在氧化物膜91和漂移层3之间的界面区中形成界面态，并且可以提高最終得到的MOSFET 100的沟道迁移率。注意的是，可以采用使用诸如氮气的另ー种惰性气体替代Ar气作为气氛气体的エ艺。然后，在步骤(S60)中，执行栅电极形成步骤。在这个步骤(S60)中，參照图5和图6，首先，例如，利用CVD (化学气相沉积)在氧化物膜91上形成作为已向其添加有高浓度的杂质的导体的多晶硅膜。然后，在多晶硅膜上形成与栅电极93的所需形状一致的掩膜层，并且例如,执行RIE，以由此形成栅电极93。然后，在步骤(S70)中，执行接触电极形成步骤。在这个步骤(S70)中，參照图6和图7，例如，利用CVD形成由诸如ニ氧化硅的绝缘体制成的绝缘膜，以覆盖栅电极93和氧化物膜91。然后，在绝缘膜上形成与源极接触电极92的所需形状一致的掩膜层。然后，例如，通过执行RIE，去除与将要形成源极接触电极的区域对应的绝缘膜和氧化物膜91。因此留下的绝缘膜用作层间绝缘膜94。另外，在已经从其去除绝缘膜和氧化物膜91的区域上以及在与缓冲层2相反的碳化硅衬底I的主表面上，形成镍膜。接着，当加热该镍膜并将其至少一部分转换成娃化物时，形成源极接触电极92和漏电极96。接下来參照图2，执行互连形成步骤。首先，在步骤(S80)中，执行导体膜形成步骤作为互连形成步骤。在这个步骤(S80)中，參照图7和图1，例如，利用气相沉积，形成由诸如铝的导体制成的导体膜。然后，在步骤(S90)中，执行导体膜处理步骤。在这个步骤(S90)中，通过RIE蚀刻掉在步骤(S80)中形成的导体膜的一部分，从而完成源极互连95。然后，參照图2，执行钝化膜形成步骤。首先，在步骤(S100)中，执行绝缘膜形成步骤作为钝化膜形成步骤。在这个步骤(S100)中，參照图1，例如，利用CVD形成由诸如ニ氧化硅的绝缘体制成的绝缘膜，使其覆盖源极互连95。然后，在步骤(S 110)中，执行绝缘膜处理步骤。在这个步骤(SllO)中，通过RIE蚀刻掉步骤(S100)中形成的绝缘膜的一部分。注意的是，可以以互換的次序执行互连形成步骤和钝化膜形成步骤。
然后，參照图2，在步骤(S 120)中，执行漏电流降低退火步骤。在这个步骤(S120)中，执行将碳化硅衬底I加热至不低于50°C的温度的退火。更具体地，将通过以上步骤(SlO)至(SllO)得到的结构加热至不低于50°C的温度范围。因此，抑制了由于在互连形成步骤和钝化膜形成步骤中执行的RIE而造成的漏电流的产生。通过以上エ序，完成本实施例中的 MOSFET 100。这里，例如，即使在以上步骤(S60)或(S70)中执行RIE的情况下，例如，在步骤(S70)中执行将镍膜转换成硅化物的退火。然后，这种退火中的加热抑制了由于在步骤(S60)或(S70)中执行RIE而造成的漏电流的产生。然而，在步骤(S90)中执行RIE之后，自然地，不执行加热至50°C或更高的退火。因此，通过在步骤(S90)或步骤(SllO)中执行的RIE可能产生漏电流。同时，在制造本实施例中的MOSFET 100的方法中，执行漏电流降低退火步骤作为步骤(S120)。因此，抑制了由于在步骤(S90)或步骤(SI 10)中执行RIE而造成的漏电流的产生。因此，利用制造本实施例中的MOSFET 100的方法，可以制造抑制了漏电流产生的MOSFET 100。注意的是，以上步骤(S120)中的退火温度优选地不高于400°C。因此，例如，即使 在如上所述的互连形成步骤中形成由铝制成的互连的情况下，可以抑制通过步骤(S120)中的退火而使互连受损。另外，在制造本实施例中的MOSFET 100的方法中，优选地，在以上的步骤(S120)之后不执行RIE。因此，可以抑制产生漏电流的新成因。此外，可以在惰性气体中执行步骤(S120)中的退火。在于相对低温下执行退火的情况下，从成本方面考虑，优选地在空气中执行退火。然而，在于相对高温下执行退火的情况下，从可靠抑制MOSFET 100的氧化方面考虑，优选地采用惰性气体作为气氛。(第二实施例)现在，将描述代表本发明的另ー个实施例的第二实施例。參照图8，代表本实施例中的半导体器件的IGBT 200包括具有p导电类型的碳化硅衬底201、缓冲层202 (可以具有n导电类型和p导电类型中的任意ー种)、由碳化硅构成并具有n导电类型的漂移层203、ー对具有P导电类型的P型体区204、具有n导电类型的n+区205以及具有p导电类型的P+ 区 206。缓冲层202形成在碳化硅衬底201的ー个主表面201A上并且包括浓度高于漂移层203中的杂质浓度的杂质。漂移层203形成在缓冲层202上并且由于包括n型杂质而具有n导电类型。缓冲层202和漂移层203是形成在碳化硅衬底201的ー个主表面20IA上的外延生长层。ー对p型体区204在漂移层203中彼此分开形成，以包括与碳化硅衬底201这ー侧的主表面相反的主表面203A，并且其由于包括p型杂质而具有p导电类型。例如，在p型体区204中包括的p型杂质是铝(Al)、硼(B)等。n+区205形成在ー对p型本体204中的每ー个中，以包括以上的主表面203A并且被P型体区204围绕。n+区205包括诸如P的n型杂质，该n型杂质的浓度(密度)高于漂移层203中包括的n型杂质的浓度。P+区206形成在ー对p型本体204中的每ー个中，以包括以上的主表面203A，被p型体区204围绕，并且与n+区205相邻。p+区206包括诸如Al的p型杂质，该p型杂质的浓度(密度)高于p型体区204中包括的p型杂质的浓度。以上的缓冲层202、漂移层203、p型体区204、n+区205和p+区206形成有源层207。进ー步參照图8，IGBT 200包括用作栅极绝缘膜的栅极氧化物膜291、栅电极293、ー对发射极接触电极292、层间绝缘膜294、发射极互连295、集电极296和钝化膜297。栅极氧化物膜291形成在主表面203A上，以与主表面203A接触，并且从ー个n+区205的上表面延伸至另ー个n+区205的上表面，并且例如由ニ氧化硅(SiO2)构成。栅电极293被布置成与栅极氧化物膜291接触，以在这两个n+区上方从ー个n+区205延伸到另ー个n+区205。另外，栅电极293由诸如已添加杂质的多晶硅或Al的导体制成。发射极接触电极292被布置成从ー对n+区205中的每ー个延伸到P+区6，并且与主表面203A接触。另外，发射极接触电极292由能够与n+区205和p+区206两者都形成 欧姆接触的、诸如镍硅化物的材料制成。层间绝缘膜294形成为在主表面203A上围绕栅电极293并且在两个p型体区上方从ー个P型体区204延伸到另ー个p型体区204，并且例如由诸如ニ氧化硅(SiO2)的绝缘体制成。发射极互连295在主表面203A上围绕层间绝缘膜294，并且其延伸至发射极接触电极292的上表面。另外，发射极互连295由诸如Al的导体制成，并且通过发射极接触电极292电连接到n+区205。集电极296形成为与碳化硅衬底201的、与上面形成有漂移层203的ー侧相反的主表面接触。该集电极296由能够与碳化硅衬底201形成欧姆接触的、诸如镍硅化物制成的材料，并且电连接到碳化硅衬底201。钝化膜297形成为覆盖发射极互连295并且由诸如ニ氧化硅的绝缘体制成。现在，将描述IGBT 200的操作。參照图8，当向栅电极293施加电压并且该电压超过阈值时，在与栅电极293下方栅极氧化物膜291接触的p型体区204中形成反型层，并且n+区205和漂移层203彼此电连接。因此，电子从n+区205注入至漂移层203，并且空穴相应从碳化硅衬底201通过缓冲层202供应至漂移层203。因此，IGBT 200导通，并且在漂移层203中造成电导率调制，使得电流在发射极接触电极292和集电极296之间的电阻已减小的同时流动。另ー方面，当施加到栅电极293的电压不高于阈值时，没有形成反型层，并且因而保持漂移层203和p型体区204之间的反向偏置状态。因此，IGBT 200截止，并且没有电流流动。这里，当不采取任何针对在用于制造IGBT 200的エ艺中使用RIE的措施时，在以上的操作期间可能产生漏电流，并且不期望的电流可能流动。然而，利用以下将描述的制造本实施例中的半导体器件的方法来制造本实施例中的IGBT 200，并且因此抑制了漏电流。现在，将參照图9至图14描述制造第二实施例中的IGBT 200的方法的ー个实例。可以与以上制造第一实施例中的MOSFET 100的方法基本类似地，执行制造第二实施例中的IGBT 200的方法。具体地，參照图9，在制造本实施例中的IGBT 200的方法中，首先，在步骤(S210)中，执行碳化硅衬底制备步骤。在这个步骤(S210)中，參照图10，例如，制备具有主表面201A的碳化娃衬底201,该主表面201A相对于{0001}平面的偏离角不小于50°且不大于65°。接着，在步骤(S220)中，执行外延生长步骤。在这个步骤(S220)中，參照图10，通过外延生长，在碳化硅衬底201的ー个主表面20IA上连续地形成缓冲层202和漂移层203。接着，在步骤(S230)中，执行离子注入步骤。在这个步骤(S230)中，參照图10和图11，首先，执行用于形成P型体区204的离子注入。具体地，例如，通过将Al (铝)离子注入漂移层203中，形成p型体区204。然后，执行用于形成n+区205的离子注入。具体地，例如，通过将P (磷)离子注入p型体区204中，在p型体区204中形成n+区205。另外，执行用于形成P+区206的离子注入。具体地，例如，通过将Al离子注入p型体区204中，在p型体区204中形成P+区206。例如，可以通过在漂移层203的主表面上形成掩膜层来执行以上的离子注入，该掩膜层由ニ氧化硅(SiO2)构成并且在应该注入离子的所需区域中具有开ロ。接着，在步骤(S240)中，执行活化退火步骤。在这个步骤(S240)中，例如，执行其中在诸如氩气的惰性气体气氛中执行加热至1700°C并保持30分钟的热处理。因此，活化了在以上步骤(S230)中注入的杂质。接着，在步骤(S250)中，执行栅极氧化物膜形成步骤。在这个步骤(S250)中，參照 图11和图12，例如，执行其中在氧气氛中执行加热至1300°C并保持60分钟的热处理。因此，形成氧化物膜(栅极氧化物膜)291。在这个步骤(S250)之后，可以执行NO退火步骤和Ar退火步骤。可以如同第一实施例中来执行该NO退火步骤和Ar退火步骤。然后，在步骤(S260)中，执行栅电极形成步骤。在这个步骤(S260)中，參照图12和图13，如同以上的第一实施例中的步骤(S60)，例如，利用CVD在氧化物膜291上形成多晶硅膜，并且例如，执行RIE，以由此形成栅电极293。然后，在步骤(S270)中，执行接触电极形成步骤。在这个步骤(S270)中，參照图13和图14，如同以上的第一实施例中的步骤(S70)，例如，利用CVD形成绝缘膜，然后，执行RIE，使得去除与将要形成发射极接触电极的区域对应的绝缘膜和氧化物膜291，并且形成层间绝缘膜294。然后，在已经从其去除绝缘膜和氧化物膜291的区域上以及与缓冲层202相反的碳化娃衬底201的主表面上,形成镍膜，并且执行用于将其至少一部分转换成娃化物的退火，从而形成发射极接触电极292和集电极296。接下来參照图9，执行互连形成步骤和钝化膜形成步骤。首先，在步骤(S80)中执行导体膜形成步骤作为互连形成步骤，并且此后，在步骤(S290)中执行导体膜处理步骤。可以与第一实施例中的步骤(S80)和(S90)类似地执行这些步骤(S280)和(S290)。另外，首先，在步骤(S300)中执行绝缘膜形成步骤作为钝化膜形成步骤，并且此后，在步骤(S310)中执行绝缘膜处理步骤。可以与第一实施例中的步骤(S100)和(SllO)类似地执行这些步骤(S300)和(S310)。然后，參照图9，在步骤(S320)中，执行漏电流降低退火步骤。在这个步骤(S320)中，如同以上第一实施例中的步骤(S120)中，执行将碳化硅衬底201加热至不低于50°C的温度的退火。因此，抑制了由于在互连形成步骤和钝化膜形成步骤中执行RIE而造成的漏电流的产生。通过以上エ序，完成本实施例中的IGBT 200。这里，在制造本实施例中的IGBT 200的方法中，执行漏电流降低退火步骤作为步骤(S320)。因此，抑制了由于在步骤(S290)或步骤(S310)中执行RIE而造成的漏电流的产生。因此，采用制造本实施例中的IGBT 200的方法，可以制造抑制了漏电流产生的IGBT200。(实例)进行实验，以确认通过在RIE之后执行退火而降低漏电流的效果。实验エ序如下。首先，按以下エ序制作实验样品。制备n型碳化硅衬底并且通过使该碳化硅衬底的ー个主表面经受热氧化来形成将用作栅极氧化物膜的氧化物膜。然后，在氧化物膜上连续地形成铝膜和抗蚀剂膜。然后，利用光刻在抗蚀剂膜中形成开ロ，并通过且使用掩膜层来通过RIE去除铝膜的一部分，从而暴露以上氧化物膜的一部分。这里留下的铝膜对应于栅电极。此后，通过去除掩膜层(抗蚀剂层)，得到供实验用的MOS电容器。然后，所得的MOS电容器经受在25°C至100°C的温度范围内加热的退火，从而制备出实验样品。然后，跨越以上实验样品中的铝膜和碳化硅衬底施加与栅电压对应的电压，并且测量电流。该电流对应于漏电流。
将參照图15至图17描述实验結果。在图15中，横坐标代表施加到碳化硅衬底和铝膜之间的氧化物膜的电场，并且纵坐标代表测得的漏电流。图15示出与将退火温度分别设定为25 V、30°C、35 V、40°C、50 V、60°C、70 V和100 V的情况下制作的实验样品对应的結果。另外，在图16和图17中，横坐标代表退火温度并且纵坐标代表漏电流。注意的是，图16和图17示出将施加到氧化物膜的电场设定为3MV/cm和4MV/cm的各自的情況。处于3至4MV/cm的该电场对应于施加到一般的MOSFET中的栅极氧化物膜的电场。另外，图16和图17中的虚线示出漏电流的测量极限。现在，将描述实验結果。參照图15，随着退火温度越高，漏电流的值越小。然后，參照图16和图17，在通常采用的栅电压范围中，通过将退火温度设定为50°C或更高，将漏电流降低至测量极限。基于以上实验结果确认的是，可以通过在50°C或更高的温度下退火而充分抑制由RIE造成的漏电流。应当理解，本文公开的实施例和实例在每个方面都是示例性的，而非限制性的。本发明的范围由权利要求书的条款限定，而非由以上的描述限定，并且g在包括与权利要求书的条款等价的范围和含义内的任何修改。エ业适用性根据本发明的制造半导体器件的方法尤其有利地可应用于制造需要实现漏电流降低的半导体器件。附图标记列表1,201碳化硅衬底;1A、201A主表面;2、202缓冲层;3、203漂移层;3A、203A主表面;4、204p型体区;5、205n+区;6、206p+区;7、207有源层;91、291栅极氧化物膜(氧化物膜)；92源极接触电极；93栅电极；94、294层间绝缘膜；95源极互连；96漏电极；97、297钝化膜；100M0SFET ；200IGBT ；292发射极接触电极；295发射极互连；和296集电极。
权利要求
1.一种制造半导体器件(100、200)的方法，包括以下步骤 制备由碳化硅构成的衬底(1、201)； 在所述衬底上形成有源层(7、207)； 在所述有源层(7、207 )上形成栅极绝缘膜(91、291); 在所述栅极绝缘膜(91、 291)上形成栅电极(93、293 ); 在所述有源层(7、207 )上形成接触电极(92、292 )，所述接触电极(92、292 )与所述有源层(7、207)接触； 在所述接触电极(92、292)上形成互连(95、295)，所述互连(95、295)与所述接触电极(92、292)接触， 所述形成互连(95、295)的步骤包括以下步骤 在所述接触电极(92、292)上形成导体膜，以及通过利用反应离子蚀刻蚀刻所述导体膜，来处理所述导体膜；以及在处理所述导体膜的步骤之后，执行将所述衬底(1、201)加热至不低于50°C的温度的退火。
2.根据权利要求I所述的制造半导体器件(100、200)的方法，其中， 在所述执行退火的步骤中，将所述衬底(I、201)加热至不高于400°C的温度。
3.根据权利要求I所述的制造半导体器件(100、200)的方法，其中， 在所述执行退火的步骤之后，不执行反应离子蚀刻。
4.根据权利要求I所述的制造半导体器件(100、200)的方法，其中， 在惰性气体中执行所述退火。
全文摘要
一种制造MOSFET(100)的方法，该包括以下步骤制备碳化硅衬底(1)，在该碳化硅衬底(1)上形成有源层(7)，在该有源层(7)上形成栅极氧化物膜(91)，在该栅极氧化物膜(91)上形成栅电极(93)，在该有源层(7)上形成源极接触电极(92)以及在该源极接触电极(92)上形成源极互连(95)。形成该源极互连(95)的步骤包括以下步骤在该源极接触电极(92)上形成导体膜以及通过利用反应离子蚀刻蚀刻该导体膜，来处理该导体膜。然后，制造MOSFET 100的方法进一步包括以下步骤在处理该导体膜的步骤之后，执行将所述衬底(1)加热至不低于50℃的温度的退火。
文档编号H01L29/78GK102770961SQ201180010776
公开日2012年11月7日 申请日期2011年12月7日 优先权日2011年1月6日
发明者增田健良, 日吉透 申请人:住友电气工业株式会社
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