协议感知数字通道装置的制作方法
专利名称：协议感知数字通道装置的制作方法
协议感知数字通道装置相关申请的交叉引用本申请涉及转让给与本申请同一受让人的、与本申请同日提出的、George W. Conner 的、发明名称为"A METHOD FOR TESTING IN ARECONFIGURABLE TESTER，，的U. S.专 利申请序列号__，其被在此引入作为参考。
背景技术：
自动存储模式功能测试在集成电路(IC)器件的生产中承担关键步骤以便提供器 件的参数和操作特性。自动测试设备系统包括连接到控制计算机的测试电路。控制计算机 提供用户接口，该用户接口接受和存储功能测试模式数据用于启动测试电路以便向被测器 件提供激励信号并从被测器件接收响应信号。评价响应信号来确定集成电路器件的参数和 操作特性。被测器件(DUT)安装在器件接口板或DIB上，其从/向管脚电子器件提供物理接 口。管脚电子电路是经DIB向/从被测器件提供/接收电子测试激励/响应信号的电接口。 来自测试电路的测试激励信号经DIB通过管脚电子器件提供给被测器件。来自被测器件的 测试响应信号通过DIB传送到管脚电子器件和测试电路。由测试电路关联测试激励信号和 测试响应信号以便确定被测器件是否通过或不能通过该测试。由测试电路生成的激励信号包括数据信号和使激励输入同步的时钟信号。测试的 效率取决于这些信号相对于彼此的精确布置。例如，能在适当的时间协调和触发几个不同 的信号，诸如时钟、数据和使能信号以确保在测试过程期间获得有意义的数据。时钟和数据 信号边缘的不精确布置将导致错误的测试结果。当待测试的器件的操作速度增加时，对于 边缘布置精度的误差余量减小。片上系统(SOC)提供整合在同一半导体基板上的多个数字和模拟集成电路功能。 SOC的例子是不仅整合移动电话接收、处理和传送功能，而且还整合图片和视频处理功能、 音频数字信号处理和半导体存储器电路的移动电话。目前，在大多数SOC测试中，用多个测 试方法，诸如通过SCAN测试、内置自测试(BIST)和功能测试，单独地测试SOC的单个功能。 系统级测试通常采用定制电路并且通常仅用于高平均售价低合成的器件，诸如微处理器。 最终的系统级测试可以在专门为测试专用SOC器件，诸如微处理器而创建的定制测试装置 上实现。尽管期望对其他SOC器件执行系统级测试，但构建用于低平均售价SOC的定制功 能测试装置并不经济有效。通过自动测试电路测试SOC的难度在于通过自动测试电路的参数和单个功能测 试是确定性的测试操作。通过特定时序和结构施加测试激励信号，而且预期测试响应信号 具有特定时序和结构。如果测试响应信号与用于指定参数的预期的时序和结构不匹配，那 么确定SOC被测器件不合格。SOC器件的功能可以通过不同时序和时序规范操作并且可能 实际上不同步操作。当通信功能的异步性使测试响应信号出现不正确时，而响应测试信号 表示不同时，SOC器件可能处于操作中。已经试图在当前的自动测试设备系统内仿真SOC被测器件的操作条件。因为电路
4功能间的异步通信的不确定性功能，对SOC被测器件，不能精确地重复功能的正常操作环 境。当前的自动测试设备环境缺少方便和精确地提供SOC被测器件的正常操作环境的不确 定性电子和时序条件的能力。在可能在其正常操作环境中出现的可变操作条件，自动测试 设备系统内的不确定性电子和时序条件的缺乏进一步不能测定关于其容限的SOC被测器 件的误差余量。因此，所需要的是一种能提供确定性和非确定性测试激励信号的自动测试设备系 统。非确定性测试激励信号提供被测器件的正常操作环境的电子和时序协议，以便自动测 试设备系统响应被测器件的测试响应信号，就像被测器件正在其正常环境中操作一样。
发明内容
在一个实施例中，提供的是一种协议专用电路，用于仿真放入被测器件以进行功 能测试的功能操作环境。该协议专用电路包括协议感知电路，该协议感知电路构造成接收 由被测器件通信的非确定性信号，并且响应于非确定性信号，控制测试激励信号向被测器 件的传送。 在一些实施例中，协议专用电路构造成经由管脚电子器件，接收由协议专用被测 器件通信的非确定性信号，并且控制至少一个测试激励信号从测试信号生成器到被测器件 的传送。在一些实施例中，协议专用电路构造成将来自测试信号生成器的测试激励信号存 储在激励信号存储器件，诸如FIFO中。在一些实施例中，协议专用电路构造成将非确定性 信号存储在响应信号存储器件，诸如FIFO中。在不同实施例中，协议专用电路构造成从响应信号存储器件获取非确定性信号， 以用于通过故障处理器与预期响应信号进行比较，并且确定被测器件的操作条件。在一些实施例中，构造协议专用电路，以安装在自动测试设备中，以便允许自动测 试设备仿真放入被测器件以进行功能测试的功能操作环境，并且协议感知电路解译非确定 性信号，以便确定用于测试激励信号的同步时间和延迟时间。在另一个实施例中，提供的是一种协议专用电路，具有可配置协议感知电路，该可 配置协议感知电路能够预配置以响应于来自被测器件的非确定性信号，经由管脚电子器 件，在测试信号生成器和专用被测器件间通信测试激励信号。在一些实施例中，协议专用电路预配置以响应于具有来自被测器件的异步出现信 号的非确定性信号来响应专用被测器件。在一些实施例中，协议专用电路包括协议解码器， 并且是可以是可编程的，诸如现场可编程门阵列。在一些实施例中，现场可编程门阵列包括 耦合到诸如FIFO的存储器件的协议感知电路。在一些实施例中，协议专用电路包括存储缓冲器，该存储缓冲器配置成存储由测 试信号生成器生成的测试激励信号，并且响应于来自被测器件的非确定性信号，经由管脚 电子器件，将所存储的测试激励信号提供给被测器件。存储缓冲器可以是FIFO。在不同实施例中，协议专用电路包括与协议感知电路并联耦合的贯通电路，用于 从被测器件接收确定性信号。在另一实施例中，提供的是测试设备，包括用于测试被测器件的协议感知通道，协 议感知通道包括耦合在测试信号生成器和管脚电子电路间的协议专用电路，协议专用电路 构造成能够预配置以响应于来自被测器件的非确定性信号来响应协议专用被测器件。
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在一些实施例中，协议专用电路包括协议解码器。在一些实施例中，协议专用电路 包括现场可编程门阵列，其可以包括耦合到存储器件的协议感知电路。在一些实施例中， 协议专用电路包括存储缓冲器，配置成存储由测试信号生成器生成的至少一个测试激励信 号，并且响应于来自被测器件的非确定性信号，经由管脚电子器件，将所存储的测试激励信 号提供给被测器件。在一些实施例中，协议专用电路包括与协议感知电路并联耦合的贯通 电路，以从被测器件接收确定性信号。
图1是具有不确定性行为的集成电路器件结构的框图。图2是自动测试设备系统内的协议专用电路的实施例的框图。图3是包含协议专用电路的一个实施例的自动测试设备系统的另一实施例的框 图。图4是包含协议专用电路的一个实施例的多个实例的自动测试设备系统的框图。图5A和5B是用于在自动测试系统内仿真放入被测器件以进行功能测试的功能操 作环境的方法的流程图。图6是示例说明了双倍数据率随机存取存储器控制器协议的框图，可以仿真协议 专用电路的一些实施例。图7是在配置成仿真图6的双倍数据率随机存取存储器控制器协议的自动测试设 备系统内的协议专用电路的一个实施例的框图。图8和9分别是如由图5的自动测试设备系统内的协议专用电路的一个实施例生 成的双倍数据率随机存取存储器控制器协议的读取和写入时序的图示。
具体实施例方式如上所述，近年来，对于不确定性地运转的器件，存储模式功能测试已经陷入日益 增加的困难中。当前，半导体处理的集成度和复杂度允许集成电路芯片有效地成为完整的 “片上系统”。片上系统将计算机或其他电子系统的所有功能电路元件集成到单个集成电 路(芯片)中。这些集成电路元件可以是数字电路、模拟电路、随机存取存储器、混合模拟 和数字信号电路的任意组合，并且通常包括射频功能。参考图1，SOC器件具有多个知识产 权(IP)集成电路元件块105a和105b。在当前的示例中，为便于说明，仅示出了两个IP块 105a和105b，但对本领域的技术人员来说，大量复杂的IP块集成在一个SOC器件100上是 显而易见的。在该示例中，两个IP块通过异步接口 110通信。当测试SOC器件100以确定参数和功能操作时，SOC器件100被放在被测器件固 定装置125中并通过管脚电子器件连接到自动测试设备系统120。管脚电子器件提供被测 器件和自动测试设备系统120间的电接口。自动测试设备系统120生成、传送、接收和评价 测试模式集130和135以便确定SOC器件100的参数和功能操作。通常，IP块105a和105b的每一个具有通常不同步的其自己的时钟和时序域115a 和115b。测试激励信号132可以使IP块105a与IP块105b通信，这使IP块105b的测试 响应信号139不正确。类似地，测试激励信号137可以使IP块105b与IP块105a通信，这 将使IP块105a的测试响应信号134不正确。在不同的电压和温度，这种不确定性通信将
6在SOC器件100间和同一 SOC器件100内改变。当代的自动测试设备系统120能向IP块105a提供测试激励信号132和向IP块 105b提供测试激励信号137，以及从IP块105接收测试响应信号134和从IP块105b接收 测试响应信号139。在这种情况下，测试是确定性的，因为测试响应信号134和139匹配有 效的某些结构和时序。减少IP块105a和105b间的任何通信以及不校验该交互。当代的自动测试设备系统120，除了提供给某些延迟因子外，对处理不确定性SOC 器件100具有非常有限的能力。这给测试工程师带来相当大的问题，因为当测试激励信号 132和137是用在设计验证中的仿真向量时，第一原型器件很有可能将不工作。一系列试验 和错误循环接着发生，其中，测试工程师试图不断变动向量直到找到合格的配置为止。由于 涉及大量的数量和需要重新仿真每一试验，因此，每一循环可能花费数天，最终结果是新的 SOC器件的测试和评价阶段增加了数月。很有可能，测试工程师可能永远找不出对所有器件有用的一组测试激励信号132 和137，以及可能面临支持许多组测试激励信号132和137。在这种情形下，如果任何一个 合格，该器件被视为优良。由于不得不支持许多模式并且很有可能并非所有可能良好的模 式将被发现，这导致测试时间损失，由此产生不利的产量影响。在这种情形下，上市时间增加数月而且可能减少器件产量。一些机构已经选择通 过摒弃自动测试设备系统120上的功能测试，完全使用一些形式的结构测试，来解决不能 处理SOC器件100内的IP块105a和105b的不确定性机能。虽然结构测试是成功测试计 划的必要因素，但通过目前的几何结构，在半导体处理的当今时代中是不足够的。为解决器件不确定性的问题以便允许使用自动测试设备系统120，自动测试设备 系统120的实施例包括用于仿真其中放入待测SOC器件100以进行功能测试的功能操作环 境的协议专用电路。协议专用电路知道IP块105a和105b通信的协议。由不确定性引起 的基本问题是尽管SOC器件100可能每次以完成同样的工作结束，但每次不一定用同样的 方式来完成。可能需要数据在比最近一次运行更早或更晚的周期呈现。这一行为的显而易 见的解决方案是等待直到器件准备好为止，而不是简单地在SOC器件100发出数据。然而， 为等待直到SOC器件100准备好为止，自动测试设备系统120在某种意义上了解来自SOC 器件100的测试响应信号134和139的功能。为跟上日益增长的SOC器件100速度，目前的自动测试设备系统120已经增加了 模式生成器的流水线深度。这允许将低价CMOS技术用于自动测试设备系统120通道中的 除了最后的少数几个以外的几乎所有晶体管，还准许通过接近千兆位深度的模式来实现超 过6. 4Gbps的速度。这一趋势的副作用是如果自动测试设备系统120的模式流需要改变以 便响应于器件，那么可能存在几微秒的延迟来清空流水线。协议感知电路尽可能放在被测器件固定装置125附近，由此接近SOC器件100以 接收由SOC器件100通过被测器件固定装置125传送的不确定性测试响应信号134和139。 协议感知电路响应于不确定测试激励信号132和137控制向SOC器件100传送测试激励信 号 132 和 137。现在参考图2，以详细说明自动测试设备系统200的实施例内的协议专用电路 205。数据生成器225由在动态随机存取存储器(DRAM) 220中存储的测试模式命令，生成测 试激励信号。测试激励信号传送到协议专用电路205的源存储器230，其用来使测试激励信
7号与SOC被测器件215的规范速度匹配。理想地，源存储器230是随机存取存储器(RAM)，其允许随机存取测试激励信号。 在实际RAM模式(true RAM mode)中，可以不必提供用于操作的测试向量，当请求时，DUT 能写入数据和读取数据。在当前技术中，RAM通常在低于约IGhz的速度和端口管脚数上至 128个管脚下工作。然而，因为具有更快速度或更宽总线的SOC被测器件215的性能需求， 源存储器230可以是先入先出(FIFO)存储器，其中，排序测试激励信号并以所需的速度传 送。应注意到在不同实施例中，支持FIFO和实际RAM模式(除其他协议外)的任何一个/ 两者。源存储器230的输出被发送到发送缓冲电路235，其放大和调节测试激励信号以 在物理互连237和239上传送到管脚电子器件210a和210b。管脚电子器件210a和210b 提供SOC被测器件215和自动测试设备系统200间的电接口 202和204。在正常确定性操 作中，基于在DRAM 220中存储的测量向量，测试激励信号在确定的时间和通过确定的结构 而传送。测试激励信号施加到组装SOC被测器件215的IP块217a, 217b，... , 217i，· · ·和 217n中的预期IP块217i。在确定性操作模式中，IP块217i通过接口 204用测试响应信号响应管脚电子器件 210a和210b。然后，管脚电子器件210a和210b在接口 252上将测试响应信号传送到接收 器250。接收器250放大和调节测试响应信号并将它们传送到采集存储器255。采集存储 器用来缓冲测试响应信号，以从协议专用电路205传送到故障处理器260。采集存储器255 通常是FIFO存储器，其中，以所需的速度传送有序测试响应信号。故障处理器260从采集存储器255接收测试响应信号并且从数据生成器225接收 测试激励信号，以用于比较。任何不正确的测试响应信号被记录到DRAM 220，以用于进一步 分析。如所述的自动测试设备系统200的确定性操作模式提供如在现有技术的自动测 试设备系统中的确定性操作。协议专用电路205具有模式选择电路240和265，其基于协议 感知选择信号245的状态，从确定性操作模式切换到非确定性操作模式。对确定性操作模 式，如刚才所述，感知选择信号245被设置为使得模式选择电路240从数据生成器225控制 源存储器230并且模式选择电路265从故障处理器260控制采集存储器255。在非确定性 操作模式中，协议感知信号245被设置为使得源存储器230和采集存储器255的控制来自 协议感知引擎270。协议感知引擎270可以是可重新配置的集成电路，诸如重新配置成从SOC被测器 件215接受协议、将协议解码成命令、地址和/或数据的现场可编程门阵列(FPGA)。从所接 收的命令、地址、时序和/或数据，协议感知引擎270确定通过发送器235和管脚电子器件 210a和210b将从源存储器230传送到IP块217i的测试激励信号的结构和时序。例如， 如果自动测试设备系统200将要激励随机存取存储器(RAM)而且SOC被测器件215的IP 块217i是存储器控制器，那么存储器控制器217i发送测试响应信号，当被解码时，其是用 于RAM的地址、命令、控制、时序和数据。协议感知引擎270接收测试响应信号并且将测试 响应信号解码成地址、命令、控制、时序和数据。协议感知引擎270确定将提供给SOC被测 器件215的IP块217i的测试激励信号的结构和时序。在RAM的读命令的情况下，协议感 知引擎270确定将传送的数据的读取延迟时序和结构，并且命令源存储器230相应地传送
8测试激励信号。在写入的情况下，协议感知引擎270解码来自采集存储器255的地址和命 令以便存储该写入数据。协议感知引擎270还启动应答该写入的任何响应，作为IP块217i 的测试激励信号。在该动作中，测试中的IP块217a，217b，...，217η的任何一个将以功能 上正确的方式与IP块217i相互作用，就像SOC被测器件215处于其标准操作环境中一样。应注意到，源存储器230和采集存储器255能够是随机存取存储器，诸如静态RAM 或动态RAM。然而，在仿真高性能SOC被测器件215的操作环境过程中，源存储器230和采 集存储器255可以是先入先出(FIFO)存储器。FIFO存储器根据它们的性质允许比静态和 动态RAM更快传送和接收测试激励信号。为确保测试响应信号的传送的适当同步性，在操作的不确定性模式期间，协议感 知引擎270可以可选地由被测器件时钟280提供时钟，以及对确定性操作，由自动测试设备 系统200时钟285提供时钟。当自动测试设备系统200正在启动不确定性操作时，可以可 选地选择自动测试设备系统200时钟285为主要计时器，由此为时钟源。可选复用器由感 知选择信号245控制，以在确定性和非确定性模式间，控制协议感知引擎270的操作模式。自动测试设备系统200的各个实施例可以要求仿真的协议通常分成两个宽泛的 种类。在第一例子中，SOC被测器件215控制自动测试设备系统200和SOC被测器件215间 的接口。在第二例子中，自动测试设备系统200控制SOC被测器件215和自动测试设备系 统200间的接口。在第一例子中，SOC被测器件215传送非确定性信号而自动测试设备系 统200响应。在第二例子中，自动测试设备系统200通过适当的协议结构和时序，将测试激 励信号发送到SOC被测器件215，而SOC被测器件215通过被解码的非确定性测试响应信号 响应，如上所述。在任一例子中，自动测试装置识别来自SOC被测器件的非确定性响应信号 并响应。现在参考图3，以详细说明自动测试设备系统300内的协议专用电路305的另一实 施例。协议专用电路305具有通道功能生成器325，其由在动态随机存取存储器(DRAM) 320 中存储的测试模式命令，创建测试激励信号。通道功能生成器325与存储器控制器360通 信以从DRAM 320检索测试模式命令。存储器控制器360生成必要的地址、时序和命令信 号，以用于从DRAM 320存取测试模式命令。存储器控制器360接收测试模式命令并将它 们传送到通道功能生成器325。然后测试模式命令被解码以形成测试激励信号。然后测试 激励信号通过模式选择电路340和365传送到发送缓冲电路335。发送缓冲电路335放大 和调节激励信号，以在物理互连337和339上传送到管脚电子器件310a和310b。管脚电 子器件310a和310b提供SOC被测器件315和自动测试设备系统300间的电接口 302和 304。在正常的确定性操作中，基于在DRAM 320中存储的测试向量，在确定的时间和通过确 定的结构，传送测试激励信号。测试激励信号施加到组成SOC被测器件315的IP块317a， 317b, . . .，317i，...和 317η 中的预期 IP ±夬 317i。在确定性操作模式中，IP块317i通过接口 304用测试响应信号响应管脚电子器 件310a和310b。然后，管脚电子器件310a和310b在接口 352将测试响应信号传送到接 收器350。接收器350放大和调节测试响应信号并将它们传送到采集存储器355。采集存 储器用来缓冲测试响应信号，以传送到存储器控制器360和通道功能生成器。采集存储器 355通常是FIFO存储器，其中，以由IP块317i的规范规定的速度传送有序测试响应信号。通道功能生成器325接收并比较测试响应信号和测试激励信号。任何不正确的测
9试响应信号通过存储器控制器360被记录到DRAM320，以用于进一步分析。如所述的自动测试设备系统300的确定性操作模式提供如在现有技术的自动测 试设备系统中的确定性操作。模式选择电路340和365基于协议感知选择信号345的状态， 从确定性操作模式切换到非确定性操作模式。对确定性操作模式，如刚才所述，感知选择信 号345被设置为使得通道功能生成器325控制从通道功能生成器325传送测试激励信号。 在非确定性操作模式中，源存储器330和采集存储器355的控制来自协议解码电路370。测 试激励信号的发送是从通道功能生成器325传送到协议解码电路370。协议解码电路370可以是可重新配置集成电路，诸如配置成从SOC被测器件315 接受协议、将协议解码成命令、地址和/或数据的现场可编程门阵列(FPGA)。从所接收的 地址、命令、控制、时序和数据，协议解码电路370确定由IP块317i的规范定义的测试激励 信号的结构和时序。协议解码电路370与源存储器330通信，其通过存储器控制器360从 DRAM 320获取必要的测试激励信号。测试激励信号通过模式选择电路340从源存储器330 传送，而且通过模式选择电路365传送表示对IP块317i的命令响应的那些测试激励信号。 测试激励信号通过互连337和339传送到管脚电子器件310a和310b以及SOC被测器件315 的IP块317i。例如，如果自动测试设备系统300将要激励随机存取存储器(RAM)而且SOC 被测器件315的IP块317i是存储控制器，那么存储器控制器发送测试响应信号，当被解码 时，其是用于RAM的地址、命令、控制、时序和数据。协议解码电路370接收测试响应信号并 且将测试响应信号解码成地址、命令、控制、时序和数据。协议解码电路370确定将提供给 SOC被测器件315的IP块317i的测试激励信号的结构和时序。在RAM的读取命令的情况 下，协议解码电路370确定将传送的数据的读取延迟时序和结构，并且命令源存储器330通 过为IP块317i的存储器控制器提供专用命令和时序响应信号的任何一个的协议解码电路 370，相应地传送测试激励信号。在写入的情况下，协议解码电路370解码地址并命令采集存储器存储写入数据。 协议解码电路370还通过模式选择电路365、发送电路335和管脚电子器件3IOa和3IOb，启 动应答该写入的响应，作为IP块317i的测试激励信号。在该动作中，测试中的IP块317a， 317b，...，和317η的任何一个将以功能上正确的方式与IP块317i相互作用，就像SOC被 测器件315处于其标准操作环境中一样。应注意到，源存储器330和采集存储器355理想地是随机存取存储器，诸如静态 RAM或动态RAM。然而，在仿真高性能SOC被测器件315的操作环境过程中，源存储器330和 采集存储器355可以是先入先出(FIFO)存储器。FIFO存储器根据其性质允许比静态和动 态RAM更快传送和接收测试激励信号。另外，在该实施例中，源存储器330、采集存储器355 以及模式选择电路340和365也是FPGA内的可重新配置电路。尽管该实施例示出了用于协议专用电路305的单一 ATE时钟385，但在操作的非确 定性模式期间，协议专用电路305可以可选地由被测器件时钟提供时钟，以及在确定性模 式期间，由自动测试设备系统时钟385提供时钟，以确保测试响应信号的传送的适当同步。 可以提供与如图2所示的可选复用器275类似的可选复用器(未示出)以便在被测器件时 钟和自动测试设备系统时钟385间切换。可选复用器由协议感知选择信号345控制，以在 确定性和非确定性模式间，控制协议专用电路305的操作模式。自动测试设备系统的图2和3的实施例示出了包括协议专用电路的单一协议感知
10通道。在传统的自动测试设备系统中，存在多个通道，每一通道控制用于SOC被测器件的特 定个管脚(例如8个管脚)的激励和响应。一些实施例的自动测试设备系统的多个协议感 知通道与其他的协议感知通道通信以解码来自SOC被测器件的协议命令，然后生成和同步 由SOC被测器件预期的正确结构和定时响应的测试激励信号。现在参考图4，以描述该实施例的自动测试设备系统400。自动测试设备系统400 具有连接到多个管脚电子单元410a，. . .，410η的协议专用电路405a，. . .，405η的多个通 道。如上所述的多个管脚电子单元410a，. . .，410η的每一个通过负载适配器的物理互连， 提供SOC被测器件440和自动测试设备系统400间的电接口 402a，. . .，402η和404a，...， 404η。协议专用电路405a，...，405η的每一个连接到多个管脚电子单元410a，...，410η的 至少一个，以向SOC被测器件440提供测试激励信号并从其接收测试响应信号。协议专用电路405a，... , 405η的每一个具有协议感知控制器415，充当图2的协 议感知引擎270或图3的协议解码电路370，其与图2的协议专用电路205或图3的协议专 用电路305的其余电路相互配合。协议专用电路405a，. . .，405η的每一个协议感知控制器 415与其指定的DRAM 420a,.. .，420η通信，以提供必要的测试命令并且记录SOC被测器件 440的训练的测试结果。在具有多个管脚的协议中，协议专用电路405a，...，405η协调命令的解码并同步 地生成仿真预期响应的测试响应信号。为同步地仿真预期响应，协议专用电路405a，...， 405η通过可能协作的那些协议专用电路405a，. . .，405η间的同步通信接口 425通信。该 协作可能引起操作延迟，由此结构化该通信，以最小化协议专用电路405a，. . .，405η间的 交互通信的影响。例如，协议感知控制器415之一可以充当主控，并从相邻的协议专用电路 405a，...，405η直接接收测试激励信号，以用于解码。然后，主协议感知控制器415派发适 当的指令，以用于构成由协议指定的测试响应信号的结构和时序，同时最小化用于操作的 延迟的影响。由主控制感知控制器415使用延迟同步信号线(ISL)435，以在多个协议专用 电路405a，. . .，405η间派发特定协议动作的启动。自动测试设备系统400可以具有多个主振荡器430a和430b，以生成由协议专用电 路405a，...，405n确定的不同时序。这对自动测试设备系统400的确定性操作尤其有用。 在自动测试设备系统400的非确定性操作中，主振荡器430a和430b可以用于包含确定性 操作的测试的那些部分，而来自SOC被测器件440的外部时序可以用于非确定性操作中的 协议感知控制器415。现在参考图5A和5B，以描述用于在自动测试系统内，仿真放入被测器件以进行功 能测试的功能操作环境。被测器件是放在适配器(或负载)板，例如DIB，中的SOC集成电 路。管脚电子器件经DIB，提供被测器件和自动测试系统的测试电路间的电接口。该方法由 选择自动测试系统的模式开始(框500)。如果确定选择确定性的操作模式(框505)，执行 SOC DUT的正常操作测试(框510)。如果确定选择不确定性模式(框505)，那么从SOC被 测器件接收不确定性响应信号(框515)。基于预定协议，由不确定性响应信号，断定将传送 到SOC DUT的预期激励信号(框520)。启动将预期激励信号从自动测试系统传送到被测器 件(框525)。在响应采集存储设备内，存储非确定性响应信号(框530)。评价非确定性响 应信号以确定是否从SOC DUT正确地传送非确定性响应信号以便确定SOC DUT的操作条件 (框 540)。
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由编码的激励数据生成预期激励信号(框545)并存储在预期激励信号存储设备 中(框550)。选择预期激励信号的至少一个(框560)。根据解码的非确定性响应信号，使 预期激励信号的时序和延迟同步(框565)，以传送到SOC DUT0非确定性响应信号和预期激励信号的预定协议可以是随机存取存储器接口协议、 通信接口协议或计算设备接口协议。非确定性响应信号的解码允许自动测试系统通过具有在SOCDUT的正常操作环境 中预期的适当时序和延迟的预期激励信号，将预期响应传送到SOC DUT0“JEDEC Standard JESD79-3-DDR3 SDRAM Standard，，，JEDECSolid State Technology Association, Arlington, VA, June 2007 定义了双倍数据率(DDR3)同步动态 随机存取存储器(SDRAM)规范，包括特征、功能、AC和DC特性、封装和球/信号排列。如上 所述，SO⑶UT的IP块之一可以是用于包含DDR3SDRAM的存储器系统的控制器电路。在SOC DUT的IP块的功能评价中，其他IP块可以请求在控制器电路IP块和存储器系统间传送数 据。在测试环境中，这种存取不是确定性的，而是基于IP块间的相互作用的时序。控制器 IP块将激活时序、命令、控制和数据信号以在DDR3SDRAM和SOC DUT间传送数据。不同实施 例的自动测试设备系统以用于控制器IP块的特定时序和结构的适当信号响应，以便与SOC DUT的其余IP块正确地相互作用。如所提到的，该相互作用的时序是不确定性的，并且根据 协议的规范来实现。参考图6，如在DDR3SDRAM标准中定义的，控制器IP块600生成数据信 号605a和605b、命令信号(RAS#，CAS#和WE#) 610、选择和使能信号615和620、时钟信号 (CK和CK#)625、地址信号630以及选通和同步信号635a和635b。各个实施例的协议感知控制器接收信号、解码动作，执行命令以便实现所请求的 动作。然后，协议控制器定时和同步仿真DDR3SDRAM响应的测试激励信号，以便它们以一致 的时钟延迟(CL)到达SOC DUT0需要采集和比较非操作(NOP)周期。去除NOP周期减少由 各个实施例的自动测试设备系统使用的数据集大小，以及是各个实施例的自动测试设备系 统内的协议感知控制器的直接好处之一。如从该例子可以看出的，DDR SDRAM协议包括总共26个地址/命令/时钟管脚 (610，615，620，625和630)以及待观察的另外22个数据/屏蔽/选通管脚(605a,605b, 635a, 635b)。在该实施例的自动测试设备系统中采用总共48个通道来仿真DDR3SDRAM功 能。如果协议感知控制器的每一个控制总共8个通道，通过共同链接的至少6个协议感知 控制器来仿真DDR3SDRAM以测试控制器IP块600的功能操作。现在参考图7，以描述自动测试设备系统700的通道结构。自动测试设备系统700 具有多个通道板705a和705b (在本例子中为2个)。通道板705a和705b的每一个具有多 个协议专用电路710a，. . .，710e和710f，. . .，710j (在本例子中为5个)。协议专用电路 710a，...，710e和710f，...，710j的每一个能解码、控制和同步多个输入和输出信号，在本 例子中为八⑶个。用于自动测试设备系统700的通道布局被设计成适应来自DDR3SDRAM 控制器IP块600的DDR3SDRAM的协议。对涉及跟踪的协议专用电路710a，... , 710e和 710f，...，710j的这些通道，观察到对于协议的某些限制。相对于定时时钟(CK)或数据选 通(DQS)，指定DDR3SDRAM时序，采用协议专用电路710a, · · ·，710e和710f，...，710 j的跟 踪功能来确保满足适当的时序和同步标准。地址/命令通道740、745、750和755在计时通 道740后，而且数据和屏蔽通道725、730和735将在它们各自的数据选通管脚725和730
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由于在协议专用电路710a，... , 710e和710f，... , 710j间传送协议的解码地址、 命令、控制、时序和数据信号的结果，连接跟踪信号720和命令信号715以在协议专用电路 710a，· · ·，710e和710f, · · ·，710j间传送必要的跟踪信号。在DDR3SDRAM协议的情况下， 时钟时序和命令信号740以及数据选通(DQS) 725和730被跟踪并传送到其他协议专用电 路 710a,··· ，710e 和 710f,··· ，710j。应注意到，在大多数情况下，使用协议专用电路710a，. . .，710e和710f，...，710 j 的所有或大部分通道(8)，但在两种情况下，仅使用部分通道(7)。这是因为对于跟踪差分 信号的情形，诸如为均不相同的信号的时钟定时(CK)和数据选通(DQS)信号，跟踪功能在 偶数通道边界上拆分。在每一情形下，通道板705a和705b被设计成使得在相关信号后的 跟踪链中，跟踪信号是第一。应进一步注意，DDR3SDRAM协议横跨超出组成通道板705a和705b的协议专用电 路710a, · · ·，710e和710f，...，710 j的数量。跟踪和命令信号从一个通道板705a和705b 传播到另一个通道板705a和705b。虑及该传播，底板接口板信号存在于自动测试设备系统 700 中。协议专用电路710a，. . .，710e和710f，...，710 j之一指定为控制协议专用电路 710d。控制协议专用电路710d接收用于DDR3SDRAM协议的各个时序和命令信号(CK、CS、 CAS、RAS、TO) 740。因为用于适当地和迅速地解码时序和命令信号(CK、CS、CAS、RAS、TO) 740 的必要，在协议专用电路710a，. . ·，710e和710f，. . ·，710j间，不拆分用于任何协议的时序 和命令信号(CK、CS、CAS、RAS、WE) 740。三个协议专用电路710f、710g和710h不用于DDR3SDRAM协议的实现。这三个协 议专用电路710f、710g和710h可选地用来使DDR3SDRAM的数据总线扩展到32位，与例子 的16位相对。该三个协议专用电路710f、710g和710h另外用作常规通道或用于SOC DUT 的IP块的另一个的完全不同的协议。现在参考图8和9，以检验DDR3SDRAM协议的时序特性。在图8中，时钟信号(CK) 的上升沿800出现在命令/地址信号的信号稳定且有效时的中间。另外，在数据信号(DQ) 过渡时间开始时，发出数据选通信号(DQS)的上升沿805。监视时钟信号(CK/CK#)的跟踪 器或跳变检测器(未示出)允许数据选通(DQS)从跟踪器偏移90度以便当时钟信号未跳变 时，使数据选通(DQS)的电平跳变位于时钟信号(CK)的中间。另外，在地址/命令控制协议 专用电路上，数据选通在跟踪器时间被激活或者稍后偏移一个完整的时钟信号(CK)周期， 以便使数据选通(DQS)以数据信号(DQ)的眼(eye)的中心为中心。这将允许“平滑”或改 变数据选通(DQS)时序的条件和输入以便确定眼宽(eye width)来找出通过区。在图9的写入周期中，当控制器IP块是源数据(sourcing data)时，数据选通 (DQS)的位置移向数据有效时间810的中心。跟踪数据选通(DQS)允许使数据选通(DQS) 的位置位于数据信号(DQ)的适当时间810。协议专用电路710a，...，7 IOe和7 IOf，...，7 IOj将控制器IP块600时钟相位转换 成测试器时钟相位(通过跟踪器)。协议专用电路710a，. . .，710e和710f，...，710 j时钟 和控制器IP块600的时钟和数据选通信号(CK和DQS)间存在一些程度的偏差。这允许在 通道板705a和705b上生成时钟，而不尝试直接使用DDR3SDRAM控制器IP块600时钟。协
13议专用电路710a, · · ·，710e和710f，...，710 j将以较慢速率(DDR3SDRAM控制器IP块600 时钟率的1/4)为协议专用电路710a，. . .，710e和710f，...，710 j的数据输入/输出提供 时钟，因此,至少对DDR3SDRAM接口，协议专用电路710a，. . .，710e和710f，...，710 j时钟 是时钟信号(CK)的速率(最大200MHz)的1/4。为匹配DDR3SDRAM标准的数据率，协议专 用电路710a，...，710e和710f，. . .，710 j的采集存储器和源存储器可以是并行FIFO存储 器，以自动测试设备系统的较慢速率读取或写入，同时允许以其操作速率将数据传送到SOC DUT的控制器IP块600。协议专用电路710a，...，710e和710f，...，710j的内部时钟具有两个方案。一个 是使用自动测试设备系统时钟为协议专用电路710a，...，710e和710f，...，710j提供时 钟。另外，SOC DUT的时钟可以用于为协议专用电路710a，· · ·，710e和710f, · · ·，710j提
供时钟。通过时钟信号(CK)的上升沿处命令信号(CS#、RAS#、CAS#、TO#*CKE)的状态，定 义所有DDR3SDRAM标准命令。每一唯一命令出现在时钟信号(CK)边界800的任何一个上。 然而，有关可容许命令序列存在限制。例如，直到完成为止不能中断以突发长度4的读取或 写入，以致在连续的读取/写入命令间，存在至少一个NOP或DESELECT (取消选择)。这些 限制的完整表格可以在DDR3SDRAM标准中找到。可选地，标记这些限制的违犯，但存在将使 协议专用电路710a，. . .，710e和710f，...，710 j不能适当地操作(例如，紧接着另一读取 后的读取)的违犯子集。这些将设置错误标记并且在SOC DUT的控制器IP块600中记录 为故障。在任何指定周期，仅存在协议专用电路710a，. . .，710e和710f，...，710 j能执行
的有限多个动作1.将地址/命令/WR数据存储到采集存储器(或与预期响应比较)；2.从源存储器(读取FIFO)获得读取数据；或3.不做任何动作。查找表驻留在协议专用电路710a，. . ·，7 IOe和7 IOf，. . ·，7 IOj的DRAM中，以用于 将命令信号输入(CS#、RAS#、CAS#、TO#* CKE)转换成可能的动作。自动测试设备系统的各个实施例将支持用于不同SOC DUT的许多不同协议。当启 动SOC DUT的测试时，在三个协议专用电路710a，. . .，710e和710f，. . .，710j中配置正确 的协议。协议通常由随机存取存储器协议、通信接口协议、计算设备接口协议和诊断测试协 议组成，但其他协议是可能的。这些协议可能分成两种宽泛的种类。在第一例子中，SOC DUT 控制总线(总线主控器)。在第二例子中，自动测试设备系统控制总线。在上面的例子中， DDR3SDRAM协议是SOC DUT控制总线而自动测试设备系统响应的例子。特别要注意，在SOC DUT的智能协议块中可以实现多种协议引擎。因此，多个协议 引擎可以同时在自动测试设备上运行。例如，可能存在同时在自动测试设备中运行的DRAM 端口、JTAG端口和MDIO端口协议弓I擎。如上所述，在第一例子中，SOC被测器件控制自动测试设备系统和SOC被测器件间 的接口。在第二例子中，自动测试设备系统控制SOC被测器件和自动测试设备系统间的接 口。在第一例子中，SOC被测器件传送非确定性信号而自动测试设备系统响应。在第二例 子中，自动测试设备系统将具有适当协议结构和时序的测试激励信号发送到SOC被测器件
14而SOC被测器件通过解码的非确定性测试响应信号响应。在任一例子中，自动测试设备识 别来自SOC被测器件的非确定性响应信号并响应。应理解，上述方法和装置可以用在具有SOC的器件，诸如部件、板或消费电子商 品。因此，在制作SOC后，可以通过从片上系统接收非确定性响应信号，基于预定协议，由非 确定性响应信号，断定将传送到片上系统的预期激励信号，以及启动将预期激励信号传送 到片上系统，仿真测试器中的功能操作环境来测试，如上所述。可以在器件中安装SOC前或 后执行该测试。尽管已经参考其示例性，具体示出和描述了本发明，本领域的技术人员将理解到 在不背离本发明的精神和保护范围的情况下，可以实现形式和细节方面的各种改变。
1权利要求
一种协议专用电路，用于仿真其中放入被测器件以进行功能测试的功能操作环境，所述协议专用电路包括协议感知电路，所述协议感知电路构造成接收由被测器件通信的至少一个非确定性信号并且响应于所述至少一个非确定性信号，控制至少一个测试激励信号向所述被测器件的传送。
2.如权利要求1所述的协议专用电路，其中，所述协议感知电路构造成通过基于来自 所述被测器件的所述非确定性信号，选择测试激励信号响应，并且启动所选择的至少一个 测试激励信号的发送，来控制所述测试激励信号的传送。
3.如权利要求1所述的协议专用电路，其中，所述协议专用电路构造成经由管脚电子 器件，接收由协议专用被测器件通信的至少一个非确定性信号，并且控制所述至少一个测 试激励信号从测试信号生成器到所述被测器件的传送。
4.如权利要求3所述的协议专用电路，其中，所述协议专用电路构造成将来自所述测 试信号生成器的所述至少一个测试激励信号存储在激励信号存储器件中。
5.如权利要求4所述的协议专用电路，其中，所述激励信号存储器件包括下述至少一 个a) FIFO存储器；或b)随机存取存储器。
6.如权利要求1所述的协议专用电路，其中，所述协议专用电路构造成将所述至少一 个非确定性信号存储在响应信号存储器件中。
7.如权利要求6所述的协议专用电路，其中，所述响应信号存储器件包括下述至少一 个a) FIFO存储器；或b)随机存取存储器。
8.如权利要求6所述的协议专用电路，其中，所述协议专用电路构造成从所述响应信 号存储器件提取至少一个非确定性信号，以用于通过故障处理器与预期响应信号进行比 较，并且确定所述被测器件的操作条件。
9.如权利要求1所述的协议专用电路，其中，构造所述协议专用电路，以安装在自动测 试设备中，以便允许所述自动测试设备仿真其中放入所述被测器件以进行功能测试的功能 操作环境，并且所述协议感知电路解译所述至少一个非确定性信号，以确定用于所述至少 一个测试激励信号的发送的同步时间和延迟时间。
10.一种协议专用电路，包括可配置协议感知电路，所述可配置协议感知电路能够预配 置以响应于来自被测器件的非确定性信号，经由管脚电子器件，在测试信号生成器和专用 被测器件间通信至少一个测试激励信号。
11.如权利要求10所述的协议专用电路，其中，所述协议专用电路预配置以响应于包 括来自所述被测器件的异步发生信号的非确定性信号来响应专用被测器件。
12.如权利要求10所述的协议专用电路，其中，所述协议专用电路包括协议解码器。
13.如权利要求10所述的协议专用电路，其中，所述协议专用电路可编程。
14.如权利要求13所述的协议专用电路，其中，所述协议专用电路包括现场可编程门 阵列。
15.如权利要求14所述的协议专用电路，其中，所述现场可编程门阵列包括所述协议 感知电路和存储器件，所述协议感知电路耦合到所述存储器件。
16.如权利要求15所述的协议专用电路，其中，所述存储器件包括下述至少一个a) FIFO存储器；或b)随机存取存储器。
17.如权利要求10所述的协议专用电路，其中，所述协议专用电路包括存储缓冲器，所述存储缓冲器配置成存储由所述测试信号生成器生成的至少一个测试激励信号，并且响应 于来自所述被测器件的非确定性信号，经由所述管脚电子器件，将所存储的测试激励信号 提供给所述被测器件。
18.如权利要求17所述的协议专用电路，其中，所述存储缓冲器包括下述至少一个a) FIFO存储器；或b)随机存取存储器。
19.如权利要求10所述的协议专用电路，其中，所述协议专用电路进一步包括与所述 协议感知电路并联耦合的贯通电路，用于从所述被测器件接收确定性信号。
20.自动测试设备，包括用于测试被测器件的协议感知通道，所述协议感知通道包括耦 合在测试信号生成器和管脚电子电路间的协议专用电路，所述协议专用电路构造成能够预 配置以响应于来自所述被测器件的非确定性信号来响应所述协议专用被测器件。
21.如权利要求20所述的自动测试器，其中，所述协议专用电路包括协议解码器。
22.如权利要求20所述的自动测试器，其中，所述协议专用电路包括现场可编程门阵列。
23.如权利要求22所述的自动测试器，其中，所述现场可编程门阵列包括协议感知电 路和存储器件，所述协议感知电路耦合到所述存储器件。
24.如权利要求20所述的自动测试器，其中，所述协议专用电路包括存储缓冲器，所述 存储缓冲器配置成存储由所述测试信号生成器生成的至少一个测试激励信号，并且响应于 来自所述被测器件的非确定性信号，经由所述管脚电子器件，将所存储的测试激励信号提 供给所述被测器件。
25.如权利要求20所述的自动测试器，其中，所述协议专用电路进一步包括与所述协 议感知电路并联耦合的贯通电路，用于从所述被测器件接收确定性信号。
全文摘要
在一个实施例中，提供的是一种协议专用电路，用于仿真其中放入被测器件以进行功能测试的功能操作环境。协议专用电路包括协议感知电路，该协议感知电路被构造成接收由被测器件传送的非确定性信号，并且响应非确定性信号，将测试激励信号传送到被测器件。
文档编号G01R31/303GK101903783SQ200880121439
公开日2010年12月1日 申请日期2008年10月30日 优先权日2007年10月30日
发明者乔治·W·康纳 申请人:泰拉丁公司
协议感知数字通道装置相关申请的交叉引用本申请涉及转让给与本申请同一受让人的、与本申请同日提出的、George W. Conner 的、发明名称为"A METHOD FOR TESTING IN ARECONFIGURABLE TESTER，，的U. S.专 利申请序列号__，其被在此引入作为参考。
背景技术：
自动存储模式功能测试在集成电路(IC)器件的生产中承担关键步骤以便提供器 件的参数和操作特性。自动测试设备系统包括连接到控制计算机的测试电路。控制计算机 提供用户接口，该用户接口接受和存储功能测试模式数据用于启动测试电路以便向被测器 件提供激励信号并从被测器件接收响应信号。评价响应信号来确定集成电路器件的参数和 操作特性。被测器件(DUT)安装在器件接口板或DIB上，其从/向管脚电子器件提供物理接 口。管脚电子电路是经DIB向/从被测器件提供/接收电子测试激励/响应信号的电接口。 来自测试电路的测试激励信号经DIB通过管脚电子器件提供给被测器件。来自被测器件的 测试响应信号通过DIB传送到管脚电子器件和测试电路。由测试电路关联测试激励信号和 测试响应信号以便确定被测器件是否通过或不能通过该测试。由测试电路生成的激励信号包括数据信号和使激励输入同步的时钟信号。测试的 效率取决于这些信号相对于彼此的精确布置。例如，能在适当的时间协调和触发几个不同 的信号，诸如时钟、数据和使能信号以确保在测试过程期间获得有意义的数据。时钟和数据 信号边缘的不精确布置将导致错误的测试结果。当待测试的器件的操作速度增加时，对于 边缘布置精度的误差余量减小。片上系统(SOC)提供整合在同一半导体基板上的多个数字和模拟集成电路功能。 SOC的例子是不仅整合移动电话接收、处理和传送功能，而且还整合图片和视频处理功能、 音频数字信号处理和半导体存储器电路的移动电话。目前，在大多数SOC测试中，用多个测 试方法，诸如通过SCAN测试、内置自测试(BIST)和功能测试，单独地测试SOC的单个功能。 系统级测试通常采用定制电路并且通常仅用于高平均售价低合成的器件，诸如微处理器。 最终的系统级测试可以在专门为测试专用SOC器件，诸如微处理器而创建的定制测试装置 上实现。尽管期望对其他SOC器件执行系统级测试，但构建用于低平均售价SOC的定制功 能测试装置并不经济有效。通过自动测试电路测试SOC的难度在于通过自动测试电路的参数和单个功能测 试是确定性的测试操作。通过特定时序和结构施加测试激励信号，而且预期测试响应信号 具有特定时序和结构。如果测试响应信号与用于指定参数的预期的时序和结构不匹配，那 么确定SOC被测器件不合格。SOC器件的功能可以通过不同时序和时序规范操作并且可能 实际上不同步操作。当通信功能的异步性使测试响应信号出现不正确时，而响应测试信号 表示不同时，SOC器件可能处于操作中。已经试图在当前的自动测试设备系统内仿真SOC被测器件的操作条件。因为电路
4功能间的异步通信的不确定性功能，对SOC被测器件，不能精确地重复功能的正常操作环 境。当前的自动测试设备环境缺少方便和精确地提供SOC被测器件的正常操作环境的不确 定性电子和时序条件的能力。在可能在其正常操作环境中出现的可变操作条件，自动测试 设备系统内的不确定性电子和时序条件的缺乏进一步不能测定关于其容限的SOC被测器 件的误差余量。因此，所需要的是一种能提供确定性和非确定性测试激励信号的自动测试设备系 统。非确定性测试激励信号提供被测器件的正常操作环境的电子和时序协议，以便自动测 试设备系统响应被测器件的测试响应信号，就像被测器件正在其正常环境中操作一样。
发明内容
在一个实施例中，提供的是一种协议专用电路，用于仿真放入被测器件以进行功 能测试的功能操作环境。该协议专用电路包括协议感知电路，该协议感知电路构造成接收 由被测器件通信的非确定性信号，并且响应于非确定性信号，控制测试激励信号向被测器 件的传送。 在一些实施例中，协议专用电路构造成经由管脚电子器件，接收由协议专用被测 器件通信的非确定性信号，并且控制至少一个测试激励信号从测试信号生成器到被测器件 的传送。在一些实施例中，协议专用电路构造成将来自测试信号生成器的测试激励信号存 储在激励信号存储器件，诸如FIFO中。在一些实施例中，协议专用电路构造成将非确定性 信号存储在响应信号存储器件，诸如FIFO中。在不同实施例中，协议专用电路构造成从响应信号存储器件获取非确定性信号， 以用于通过故障处理器与预期响应信号进行比较，并且确定被测器件的操作条件。在一些实施例中，构造协议专用电路，以安装在自动测试设备中，以便允许自动测 试设备仿真放入被测器件以进行功能测试的功能操作环境，并且协议感知电路解译非确定 性信号，以便确定用于测试激励信号的同步时间和延迟时间。在另一个实施例中，提供的是一种协议专用电路，具有可配置协议感知电路，该可 配置协议感知电路能够预配置以响应于来自被测器件的非确定性信号，经由管脚电子器 件，在测试信号生成器和专用被测器件间通信测试激励信号。在一些实施例中，协议专用电路预配置以响应于具有来自被测器件的异步出现信 号的非确定性信号来响应专用被测器件。在一些实施例中，协议专用电路包括协议解码器， 并且是可以是可编程的，诸如现场可编程门阵列。在一些实施例中，现场可编程门阵列包括 耦合到诸如FIFO的存储器件的协议感知电路。在一些实施例中，协议专用电路包括存储缓冲器，该存储缓冲器配置成存储由测 试信号生成器生成的测试激励信号，并且响应于来自被测器件的非确定性信号，经由管脚 电子器件，将所存储的测试激励信号提供给被测器件。存储缓冲器可以是FIFO。在不同实施例中，协议专用电路包括与协议感知电路并联耦合的贯通电路，用于 从被测器件接收确定性信号。在另一实施例中，提供的是测试设备，包括用于测试被测器件的协议感知通道，协 议感知通道包括耦合在测试信号生成器和管脚电子电路间的协议专用电路，协议专用电路 构造成能够预配置以响应于来自被测器件的非确定性信号来响应协议专用被测器件。
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在一些实施例中，协议专用电路包括协议解码器。在一些实施例中，协议专用电路 包括现场可编程门阵列，其可以包括耦合到存储器件的协议感知电路。在一些实施例中， 协议专用电路包括存储缓冲器，配置成存储由测试信号生成器生成的至少一个测试激励信 号，并且响应于来自被测器件的非确定性信号，经由管脚电子器件，将所存储的测试激励信 号提供给被测器件。在一些实施例中，协议专用电路包括与协议感知电路并联耦合的贯通 电路，以从被测器件接收确定性信号。
图1是具有不确定性行为的集成电路器件结构的框图。图2是自动测试设备系统内的协议专用电路的实施例的框图。图3是包含协议专用电路的一个实施例的自动测试设备系统的另一实施例的框 图。图4是包含协议专用电路的一个实施例的多个实例的自动测试设备系统的框图。图5A和5B是用于在自动测试系统内仿真放入被测器件以进行功能测试的功能操 作环境的方法的流程图。图6是示例说明了双倍数据率随机存取存储器控制器协议的框图，可以仿真协议 专用电路的一些实施例。图7是在配置成仿真图6的双倍数据率随机存取存储器控制器协议的自动测试设 备系统内的协议专用电路的一个实施例的框图。图8和9分别是如由图5的自动测试设备系统内的协议专用电路的一个实施例生 成的双倍数据率随机存取存储器控制器协议的读取和写入时序的图示。
具体实施例方式如上所述，近年来，对于不确定性地运转的器件，存储模式功能测试已经陷入日益 增加的困难中。当前，半导体处理的集成度和复杂度允许集成电路芯片有效地成为完整的 “片上系统”。片上系统将计算机或其他电子系统的所有功能电路元件集成到单个集成电 路(芯片)中。这些集成电路元件可以是数字电路、模拟电路、随机存取存储器、混合模拟 和数字信号电路的任意组合，并且通常包括射频功能。参考图1，SOC器件具有多个知识产 权(IP)集成电路元件块105a和105b。在当前的示例中，为便于说明，仅示出了两个IP块 105a和105b，但对本领域的技术人员来说，大量复杂的IP块集成在一个SOC器件100上是 显而易见的。在该示例中，两个IP块通过异步接口 110通信。当测试SOC器件100以确定参数和功能操作时，SOC器件100被放在被测器件固 定装置125中并通过管脚电子器件连接到自动测试设备系统120。管脚电子器件提供被测 器件和自动测试设备系统120间的电接口。自动测试设备系统120生成、传送、接收和评价 测试模式集130和135以便确定SOC器件100的参数和功能操作。通常，IP块105a和105b的每一个具有通常不同步的其自己的时钟和时序域115a 和115b。测试激励信号132可以使IP块105a与IP块105b通信，这使IP块105b的测试 响应信号139不正确。类似地，测试激励信号137可以使IP块105b与IP块105a通信，这 将使IP块105a的测试响应信号134不正确。在不同的电压和温度，这种不确定性通信将
6在SOC器件100间和同一 SOC器件100内改变。当代的自动测试设备系统120能向IP块105a提供测试激励信号132和向IP块 105b提供测试激励信号137，以及从IP块105接收测试响应信号134和从IP块105b接收 测试响应信号139。在这种情况下，测试是确定性的，因为测试响应信号134和139匹配有 效的某些结构和时序。减少IP块105a和105b间的任何通信以及不校验该交互。当代的自动测试设备系统120，除了提供给某些延迟因子外，对处理不确定性SOC 器件100具有非常有限的能力。这给测试工程师带来相当大的问题，因为当测试激励信号 132和137是用在设计验证中的仿真向量时，第一原型器件很有可能将不工作。一系列试验 和错误循环接着发生，其中，测试工程师试图不断变动向量直到找到合格的配置为止。由于 涉及大量的数量和需要重新仿真每一试验，因此，每一循环可能花费数天，最终结果是新的 SOC器件的测试和评价阶段增加了数月。很有可能，测试工程师可能永远找不出对所有器件有用的一组测试激励信号132 和137，以及可能面临支持许多组测试激励信号132和137。在这种情形下，如果任何一个 合格，该器件被视为优良。由于不得不支持许多模式并且很有可能并非所有可能良好的模 式将被发现，这导致测试时间损失，由此产生不利的产量影响。在这种情形下，上市时间增加数月而且可能减少器件产量。一些机构已经选择通 过摒弃自动测试设备系统120上的功能测试，完全使用一些形式的结构测试，来解决不能 处理SOC器件100内的IP块105a和105b的不确定性机能。虽然结构测试是成功测试计 划的必要因素，但通过目前的几何结构，在半导体处理的当今时代中是不足够的。为解决器件不确定性的问题以便允许使用自动测试设备系统120，自动测试设备 系统120的实施例包括用于仿真其中放入待测SOC器件100以进行功能测试的功能操作环 境的协议专用电路。协议专用电路知道IP块105a和105b通信的协议。由不确定性引起 的基本问题是尽管SOC器件100可能每次以完成同样的工作结束，但每次不一定用同样的 方式来完成。可能需要数据在比最近一次运行更早或更晚的周期呈现。这一行为的显而易 见的解决方案是等待直到器件准备好为止，而不是简单地在SOC器件100发出数据。然而， 为等待直到SOC器件100准备好为止，自动测试设备系统120在某种意义上了解来自SOC 器件100的测试响应信号134和139的功能。为跟上日益增长的SOC器件100速度，目前的自动测试设备系统120已经增加了 模式生成器的流水线深度。这允许将低价CMOS技术用于自动测试设备系统120通道中的 除了最后的少数几个以外的几乎所有晶体管，还准许通过接近千兆位深度的模式来实现超 过6. 4Gbps的速度。这一趋势的副作用是如果自动测试设备系统120的模式流需要改变以 便响应于器件，那么可能存在几微秒的延迟来清空流水线。协议感知电路尽可能放在被测器件固定装置125附近，由此接近SOC器件100以 接收由SOC器件100通过被测器件固定装置125传送的不确定性测试响应信号134和139。 协议感知电路响应于不确定测试激励信号132和137控制向SOC器件100传送测试激励信 号 132 和 137。现在参考图2，以详细说明自动测试设备系统200的实施例内的协议专用电路 205。数据生成器225由在动态随机存取存储器(DRAM) 220中存储的测试模式命令，生成测 试激励信号。测试激励信号传送到协议专用电路205的源存储器230，其用来使测试激励信
7号与SOC被测器件215的规范速度匹配。理想地，源存储器230是随机存取存储器(RAM)，其允许随机存取测试激励信号。 在实际RAM模式(true RAM mode)中，可以不必提供用于操作的测试向量，当请求时，DUT 能写入数据和读取数据。在当前技术中，RAM通常在低于约IGhz的速度和端口管脚数上至 128个管脚下工作。然而，因为具有更快速度或更宽总线的SOC被测器件215的性能需求， 源存储器230可以是先入先出(FIFO)存储器，其中，排序测试激励信号并以所需的速度传 送。应注意到在不同实施例中，支持FIFO和实际RAM模式(除其他协议外)的任何一个/ 两者。源存储器230的输出被发送到发送缓冲电路235，其放大和调节测试激励信号以 在物理互连237和239上传送到管脚电子器件210a和210b。管脚电子器件210a和210b 提供SOC被测器件215和自动测试设备系统200间的电接口 202和204。在正常确定性操 作中，基于在DRAM 220中存储的测量向量，测试激励信号在确定的时间和通过确定的结构 而传送。测试激励信号施加到组装SOC被测器件215的IP块217a, 217b，... , 217i，· · ·和 217n中的预期IP块217i。在确定性操作模式中，IP块217i通过接口 204用测试响应信号响应管脚电子器件 210a和210b。然后，管脚电子器件210a和210b在接口 252上将测试响应信号传送到接收 器250。接收器250放大和调节测试响应信号并将它们传送到采集存储器255。采集存储 器用来缓冲测试响应信号，以从协议专用电路205传送到故障处理器260。采集存储器255 通常是FIFO存储器，其中，以所需的速度传送有序测试响应信号。故障处理器260从采集存储器255接收测试响应信号并且从数据生成器225接收 测试激励信号，以用于比较。任何不正确的测试响应信号被记录到DRAM 220，以用于进一步 分析。如所述的自动测试设备系统200的确定性操作模式提供如在现有技术的自动测 试设备系统中的确定性操作。协议专用电路205具有模式选择电路240和265，其基于协议 感知选择信号245的状态，从确定性操作模式切换到非确定性操作模式。对确定性操作模 式，如刚才所述，感知选择信号245被设置为使得模式选择电路240从数据生成器225控制 源存储器230并且模式选择电路265从故障处理器260控制采集存储器255。在非确定性 操作模式中，协议感知信号245被设置为使得源存储器230和采集存储器255的控制来自 协议感知引擎270。协议感知引擎270可以是可重新配置的集成电路，诸如重新配置成从SOC被测器 件215接受协议、将协议解码成命令、地址和/或数据的现场可编程门阵列(FPGA)。从所接 收的命令、地址、时序和/或数据，协议感知引擎270确定通过发送器235和管脚电子器件 210a和210b将从源存储器230传送到IP块217i的测试激励信号的结构和时序。例如， 如果自动测试设备系统200将要激励随机存取存储器(RAM)而且SOC被测器件215的IP 块217i是存储器控制器，那么存储器控制器217i发送测试响应信号，当被解码时，其是用 于RAM的地址、命令、控制、时序和数据。协议感知引擎270接收测试响应信号并且将测试 响应信号解码成地址、命令、控制、时序和数据。协议感知引擎270确定将提供给SOC被测 器件215的IP块217i的测试激励信号的结构和时序。在RAM的读命令的情况下，协议感 知引擎270确定将传送的数据的读取延迟时序和结构，并且命令源存储器230相应地传送
8测试激励信号。在写入的情况下，协议感知引擎270解码来自采集存储器255的地址和命 令以便存储该写入数据。协议感知引擎270还启动应答该写入的任何响应，作为IP块217i 的测试激励信号。在该动作中，测试中的IP块217a，217b，...，217η的任何一个将以功能 上正确的方式与IP块217i相互作用，就像SOC被测器件215处于其标准操作环境中一样。应注意到，源存储器230和采集存储器255能够是随机存取存储器，诸如静态RAM 或动态RAM。然而，在仿真高性能SOC被测器件215的操作环境过程中，源存储器230和采 集存储器255可以是先入先出(FIFO)存储器。FIFO存储器根据它们的性质允许比静态和 动态RAM更快传送和接收测试激励信号。为确保测试响应信号的传送的适当同步性，在操作的不确定性模式期间，协议感 知引擎270可以可选地由被测器件时钟280提供时钟，以及对确定性操作，由自动测试设备 系统200时钟285提供时钟。当自动测试设备系统200正在启动不确定性操作时，可以可 选地选择自动测试设备系统200时钟285为主要计时器，由此为时钟源。可选复用器由感 知选择信号245控制，以在确定性和非确定性模式间，控制协议感知引擎270的操作模式。自动测试设备系统200的各个实施例可以要求仿真的协议通常分成两个宽泛的 种类。在第一例子中，SOC被测器件215控制自动测试设备系统200和SOC被测器件215间 的接口。在第二例子中，自动测试设备系统200控制SOC被测器件215和自动测试设备系 统200间的接口。在第一例子中，SOC被测器件215传送非确定性信号而自动测试设备系 统200响应。在第二例子中，自动测试设备系统200通过适当的协议结构和时序，将测试激 励信号发送到SOC被测器件215，而SOC被测器件215通过被解码的非确定性测试响应信号 响应，如上所述。在任一例子中，自动测试装置识别来自SOC被测器件的非确定性响应信号 并响应。现在参考图3，以详细说明自动测试设备系统300内的协议专用电路305的另一实 施例。协议专用电路305具有通道功能生成器325，其由在动态随机存取存储器(DRAM) 320 中存储的测试模式命令，创建测试激励信号。通道功能生成器325与存储器控制器360通 信以从DRAM 320检索测试模式命令。存储器控制器360生成必要的地址、时序和命令信 号，以用于从DRAM 320存取测试模式命令。存储器控制器360接收测试模式命令并将它 们传送到通道功能生成器325。然后测试模式命令被解码以形成测试激励信号。然后测试 激励信号通过模式选择电路340和365传送到发送缓冲电路335。发送缓冲电路335放大 和调节激励信号，以在物理互连337和339上传送到管脚电子器件310a和310b。管脚电 子器件310a和310b提供SOC被测器件315和自动测试设备系统300间的电接口 302和 304。在正常的确定性操作中，基于在DRAM 320中存储的测试向量，在确定的时间和通过确 定的结构，传送测试激励信号。测试激励信号施加到组成SOC被测器件315的IP块317a， 317b, . . .，317i，...和 317η 中的预期 IP ±夬 317i。在确定性操作模式中，IP块317i通过接口 304用测试响应信号响应管脚电子器 件310a和310b。然后，管脚电子器件310a和310b在接口 352将测试响应信号传送到接 收器350。接收器350放大和调节测试响应信号并将它们传送到采集存储器355。采集存 储器用来缓冲测试响应信号，以传送到存储器控制器360和通道功能生成器。采集存储器 355通常是FIFO存储器，其中，以由IP块317i的规范规定的速度传送有序测试响应信号。通道功能生成器325接收并比较测试响应信号和测试激励信号。任何不正确的测
9试响应信号通过存储器控制器360被记录到DRAM320，以用于进一步分析。如所述的自动测试设备系统300的确定性操作模式提供如在现有技术的自动测 试设备系统中的确定性操作。模式选择电路340和365基于协议感知选择信号345的状态， 从确定性操作模式切换到非确定性操作模式。对确定性操作模式，如刚才所述，感知选择信 号345被设置为使得通道功能生成器325控制从通道功能生成器325传送测试激励信号。 在非确定性操作模式中，源存储器330和采集存储器355的控制来自协议解码电路370。测 试激励信号的发送是从通道功能生成器325传送到协议解码电路370。协议解码电路370可以是可重新配置集成电路，诸如配置成从SOC被测器件315 接受协议、将协议解码成命令、地址和/或数据的现场可编程门阵列(FPGA)。从所接收的 地址、命令、控制、时序和数据，协议解码电路370确定由IP块317i的规范定义的测试激励 信号的结构和时序。协议解码电路370与源存储器330通信，其通过存储器控制器360从 DRAM 320获取必要的测试激励信号。测试激励信号通过模式选择电路340从源存储器330 传送，而且通过模式选择电路365传送表示对IP块317i的命令响应的那些测试激励信号。 测试激励信号通过互连337和339传送到管脚电子器件310a和310b以及SOC被测器件315 的IP块317i。例如，如果自动测试设备系统300将要激励随机存取存储器(RAM)而且SOC 被测器件315的IP块317i是存储控制器，那么存储器控制器发送测试响应信号，当被解码 时，其是用于RAM的地址、命令、控制、时序和数据。协议解码电路370接收测试响应信号并 且将测试响应信号解码成地址、命令、控制、时序和数据。协议解码电路370确定将提供给 SOC被测器件315的IP块317i的测试激励信号的结构和时序。在RAM的读取命令的情况 下，协议解码电路370确定将传送的数据的读取延迟时序和结构，并且命令源存储器330通 过为IP块317i的存储器控制器提供专用命令和时序响应信号的任何一个的协议解码电路 370，相应地传送测试激励信号。在写入的情况下，协议解码电路370解码地址并命令采集存储器存储写入数据。 协议解码电路370还通过模式选择电路365、发送电路335和管脚电子器件3IOa和3IOb，启 动应答该写入的响应，作为IP块317i的测试激励信号。在该动作中，测试中的IP块317a， 317b，...，和317η的任何一个将以功能上正确的方式与IP块317i相互作用，就像SOC被 测器件315处于其标准操作环境中一样。应注意到，源存储器330和采集存储器355理想地是随机存取存储器，诸如静态 RAM或动态RAM。然而，在仿真高性能SOC被测器件315的操作环境过程中，源存储器330和 采集存储器355可以是先入先出(FIFO)存储器。FIFO存储器根据其性质允许比静态和动 态RAM更快传送和接收测试激励信号。另外，在该实施例中，源存储器330、采集存储器355 以及模式选择电路340和365也是FPGA内的可重新配置电路。尽管该实施例示出了用于协议专用电路305的单一 ATE时钟385，但在操作的非确 定性模式期间，协议专用电路305可以可选地由被测器件时钟提供时钟，以及在确定性模 式期间，由自动测试设备系统时钟385提供时钟，以确保测试响应信号的传送的适当同步。 可以提供与如图2所示的可选复用器275类似的可选复用器(未示出)以便在被测器件时 钟和自动测试设备系统时钟385间切换。可选复用器由协议感知选择信号345控制，以在 确定性和非确定性模式间，控制协议专用电路305的操作模式。自动测试设备系统的图2和3的实施例示出了包括协议专用电路的单一协议感知
10通道。在传统的自动测试设备系统中，存在多个通道，每一通道控制用于SOC被测器件的特 定个管脚(例如8个管脚)的激励和响应。一些实施例的自动测试设备系统的多个协议感 知通道与其他的协议感知通道通信以解码来自SOC被测器件的协议命令，然后生成和同步 由SOC被测器件预期的正确结构和定时响应的测试激励信号。现在参考图4，以描述该实施例的自动测试设备系统400。自动测试设备系统400 具有连接到多个管脚电子单元410a，. . .，410η的协议专用电路405a，. . .，405η的多个通 道。如上所述的多个管脚电子单元410a，. . .，410η的每一个通过负载适配器的物理互连， 提供SOC被测器件440和自动测试设备系统400间的电接口 402a，. . .，402η和404a，...， 404η。协议专用电路405a，...，405η的每一个连接到多个管脚电子单元410a，...，410η的 至少一个，以向SOC被测器件440提供测试激励信号并从其接收测试响应信号。协议专用电路405a，... , 405η的每一个具有协议感知控制器415，充当图2的协 议感知引擎270或图3的协议解码电路370，其与图2的协议专用电路205或图3的协议专 用电路305的其余电路相互配合。协议专用电路405a，. . .，405η的每一个协议感知控制器 415与其指定的DRAM 420a,.. .，420η通信，以提供必要的测试命令并且记录SOC被测器件 440的训练的测试结果。在具有多个管脚的协议中，协议专用电路405a，...，405η协调命令的解码并同步 地生成仿真预期响应的测试响应信号。为同步地仿真预期响应，协议专用电路405a，...， 405η通过可能协作的那些协议专用电路405a，. . .，405η间的同步通信接口 425通信。该 协作可能引起操作延迟，由此结构化该通信，以最小化协议专用电路405a，. . .，405η间的 交互通信的影响。例如，协议感知控制器415之一可以充当主控，并从相邻的协议专用电路 405a，...，405η直接接收测试激励信号，以用于解码。然后，主协议感知控制器415派发适 当的指令，以用于构成由协议指定的测试响应信号的结构和时序，同时最小化用于操作的 延迟的影响。由主控制感知控制器415使用延迟同步信号线(ISL)435，以在多个协议专用 电路405a，. . .，405η间派发特定协议动作的启动。自动测试设备系统400可以具有多个主振荡器430a和430b，以生成由协议专用电 路405a，...，405n确定的不同时序。这对自动测试设备系统400的确定性操作尤其有用。 在自动测试设备系统400的非确定性操作中，主振荡器430a和430b可以用于包含确定性 操作的测试的那些部分，而来自SOC被测器件440的外部时序可以用于非确定性操作中的 协议感知控制器415。现在参考图5A和5B，以描述用于在自动测试系统内，仿真放入被测器件以进行功 能测试的功能操作环境。被测器件是放在适配器(或负载)板，例如DIB，中的SOC集成电 路。管脚电子器件经DIB，提供被测器件和自动测试系统的测试电路间的电接口。该方法由 选择自动测试系统的模式开始(框500)。如果确定选择确定性的操作模式(框505)，执行 SOC DUT的正常操作测试(框510)。如果确定选择不确定性模式(框505)，那么从SOC被 测器件接收不确定性响应信号(框515)。基于预定协议，由不确定性响应信号，断定将传送 到SOC DUT的预期激励信号(框520)。启动将预期激励信号从自动测试系统传送到被测器 件(框525)。在响应采集存储设备内，存储非确定性响应信号(框530)。评价非确定性响 应信号以确定是否从SOC DUT正确地传送非确定性响应信号以便确定SOC DUT的操作条件 (框 540)。
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由编码的激励数据生成预期激励信号(框545)并存储在预期激励信号存储设备 中(框550)。选择预期激励信号的至少一个(框560)。根据解码的非确定性响应信号，使 预期激励信号的时序和延迟同步(框565)，以传送到SOC DUT0非确定性响应信号和预期激励信号的预定协议可以是随机存取存储器接口协议、 通信接口协议或计算设备接口协议。非确定性响应信号的解码允许自动测试系统通过具有在SOCDUT的正常操作环境 中预期的适当时序和延迟的预期激励信号，将预期响应传送到SOC DUT0“JEDEC Standard JESD79-3-DDR3 SDRAM Standard，，，JEDECSolid State Technology Association, Arlington, VA, June 2007 定义了双倍数据率(DDR3)同步动态 随机存取存储器(SDRAM)规范，包括特征、功能、AC和DC特性、封装和球/信号排列。如上 所述，SO⑶UT的IP块之一可以是用于包含DDR3SDRAM的存储器系统的控制器电路。在SOC DUT的IP块的功能评价中，其他IP块可以请求在控制器电路IP块和存储器系统间传送数 据。在测试环境中，这种存取不是确定性的，而是基于IP块间的相互作用的时序。控制器 IP块将激活时序、命令、控制和数据信号以在DDR3SDRAM和SOC DUT间传送数据。不同实施 例的自动测试设备系统以用于控制器IP块的特定时序和结构的适当信号响应，以便与SOC DUT的其余IP块正确地相互作用。如所提到的，该相互作用的时序是不确定性的，并且根据 协议的规范来实现。参考图6，如在DDR3SDRAM标准中定义的，控制器IP块600生成数据信 号605a和605b、命令信号(RAS#，CAS#和WE#) 610、选择和使能信号615和620、时钟信号 (CK和CK#)625、地址信号630以及选通和同步信号635a和635b。各个实施例的协议感知控制器接收信号、解码动作，执行命令以便实现所请求的 动作。然后，协议控制器定时和同步仿真DDR3SDRAM响应的测试激励信号，以便它们以一致 的时钟延迟(CL)到达SOC DUT0需要采集和比较非操作(NOP)周期。去除NOP周期减少由 各个实施例的自动测试设备系统使用的数据集大小，以及是各个实施例的自动测试设备系 统内的协议感知控制器的直接好处之一。如从该例子可以看出的，DDR SDRAM协议包括总共26个地址/命令/时钟管脚 (610，615，620，625和630)以及待观察的另外22个数据/屏蔽/选通管脚(605a,605b, 635a, 635b)。在该实施例的自动测试设备系统中采用总共48个通道来仿真DDR3SDRAM功 能。如果协议感知控制器的每一个控制总共8个通道，通过共同链接的至少6个协议感知 控制器来仿真DDR3SDRAM以测试控制器IP块600的功能操作。现在参考图7，以描述自动测试设备系统700的通道结构。自动测试设备系统700 具有多个通道板705a和705b (在本例子中为2个)。通道板705a和705b的每一个具有多 个协议专用电路710a，. . .，710e和710f，. . .，710j (在本例子中为5个)。协议专用电路 710a，...，710e和710f，...，710j的每一个能解码、控制和同步多个输入和输出信号，在本 例子中为八⑶个。用于自动测试设备系统700的通道布局被设计成适应来自DDR3SDRAM 控制器IP块600的DDR3SDRAM的协议。对涉及跟踪的协议专用电路710a，... , 710e和 710f，...，710j的这些通道，观察到对于协议的某些限制。相对于定时时钟(CK)或数据选 通(DQS)，指定DDR3SDRAM时序，采用协议专用电路710a, · · ·，710e和710f，...，710 j的跟 踪功能来确保满足适当的时序和同步标准。地址/命令通道740、745、750和755在计时通 道740后，而且数据和屏蔽通道725、730和735将在它们各自的数据选通管脚725和730
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由于在协议专用电路710a，... , 710e和710f，... , 710j间传送协议的解码地址、 命令、控制、时序和数据信号的结果，连接跟踪信号720和命令信号715以在协议专用电路 710a，· · ·，710e和710f, · · ·，710j间传送必要的跟踪信号。在DDR3SDRAM协议的情况下， 时钟时序和命令信号740以及数据选通(DQS) 725和730被跟踪并传送到其他协议专用电 路 710a,··· ，710e 和 710f,··· ，710j。应注意到，在大多数情况下，使用协议专用电路710a，. . .，710e和710f，...，710 j 的所有或大部分通道(8)，但在两种情况下，仅使用部分通道(7)。这是因为对于跟踪差分 信号的情形，诸如为均不相同的信号的时钟定时(CK)和数据选通(DQS)信号，跟踪功能在 偶数通道边界上拆分。在每一情形下，通道板705a和705b被设计成使得在相关信号后的 跟踪链中，跟踪信号是第一。应进一步注意，DDR3SDRAM协议横跨超出组成通道板705a和705b的协议专用电 路710a, · · ·，710e和710f，...，710 j的数量。跟踪和命令信号从一个通道板705a和705b 传播到另一个通道板705a和705b。虑及该传播，底板接口板信号存在于自动测试设备系统 700 中。协议专用电路710a，. . .，710e和710f，...，710 j之一指定为控制协议专用电路 710d。控制协议专用电路710d接收用于DDR3SDRAM协议的各个时序和命令信号(CK、CS、 CAS、RAS、TO) 740。因为用于适当地和迅速地解码时序和命令信号(CK、CS、CAS、RAS、TO) 740 的必要，在协议专用电路710a，. . ·，710e和710f，. . ·，710j间，不拆分用于任何协议的时序 和命令信号(CK、CS、CAS、RAS、WE) 740。三个协议专用电路710f、710g和710h不用于DDR3SDRAM协议的实现。这三个协 议专用电路710f、710g和710h可选地用来使DDR3SDRAM的数据总线扩展到32位，与例子 的16位相对。该三个协议专用电路710f、710g和710h另外用作常规通道或用于SOC DUT 的IP块的另一个的完全不同的协议。现在参考图8和9，以检验DDR3SDRAM协议的时序特性。在图8中，时钟信号(CK) 的上升沿800出现在命令/地址信号的信号稳定且有效时的中间。另外，在数据信号(DQ) 过渡时间开始时，发出数据选通信号(DQS)的上升沿805。监视时钟信号(CK/CK#)的跟踪 器或跳变检测器(未示出)允许数据选通(DQS)从跟踪器偏移90度以便当时钟信号未跳变 时，使数据选通(DQS)的电平跳变位于时钟信号(CK)的中间。另外，在地址/命令控制协议 专用电路上，数据选通在跟踪器时间被激活或者稍后偏移一个完整的时钟信号(CK)周期， 以便使数据选通(DQS)以数据信号(DQ)的眼(eye)的中心为中心。这将允许“平滑”或改 变数据选通(DQS)时序的条件和输入以便确定眼宽(eye width)来找出通过区。在图9的写入周期中，当控制器IP块是源数据(sourcing data)时，数据选通 (DQS)的位置移向数据有效时间810的中心。跟踪数据选通(DQS)允许使数据选通(DQS) 的位置位于数据信号(DQ)的适当时间810。协议专用电路710a，...，7 IOe和7 IOf，...，7 IOj将控制器IP块600时钟相位转换 成测试器时钟相位(通过跟踪器)。协议专用电路710a，. . .，710e和710f，...，710 j时钟 和控制器IP块600的时钟和数据选通信号(CK和DQS)间存在一些程度的偏差。这允许在 通道板705a和705b上生成时钟，而不尝试直接使用DDR3SDRAM控制器IP块600时钟。协
13议专用电路710a, · · ·，710e和710f，...，710 j将以较慢速率(DDR3SDRAM控制器IP块600 时钟率的1/4)为协议专用电路710a，. . .，710e和710f，...，710 j的数据输入/输出提供 时钟，因此,至少对DDR3SDRAM接口，协议专用电路710a，. . .，710e和710f，...，710 j时钟 是时钟信号(CK)的速率(最大200MHz)的1/4。为匹配DDR3SDRAM标准的数据率，协议专 用电路710a，...，710e和710f，. . .，710 j的采集存储器和源存储器可以是并行FIFO存储 器，以自动测试设备系统的较慢速率读取或写入，同时允许以其操作速率将数据传送到SOC DUT的控制器IP块600。协议专用电路710a，...，710e和710f，...，710j的内部时钟具有两个方案。一个 是使用自动测试设备系统时钟为协议专用电路710a，...，710e和710f，...，710j提供时 钟。另外，SOC DUT的时钟可以用于为协议专用电路710a，· · ·，710e和710f, · · ·，710j提
供时钟。通过时钟信号(CK)的上升沿处命令信号(CS#、RAS#、CAS#、TO#*CKE)的状态，定 义所有DDR3SDRAM标准命令。每一唯一命令出现在时钟信号(CK)边界800的任何一个上。 然而，有关可容许命令序列存在限制。例如，直到完成为止不能中断以突发长度4的读取或 写入，以致在连续的读取/写入命令间，存在至少一个NOP或DESELECT (取消选择)。这些 限制的完整表格可以在DDR3SDRAM标准中找到。可选地，标记这些限制的违犯，但存在将使 协议专用电路710a，. . .，710e和710f，...，710 j不能适当地操作(例如，紧接着另一读取 后的读取)的违犯子集。这些将设置错误标记并且在SOC DUT的控制器IP块600中记录 为故障。在任何指定周期，仅存在协议专用电路710a，. . .，710e和710f，...，710 j能执行
的有限多个动作1.将地址/命令/WR数据存储到采集存储器(或与预期响应比较)；2.从源存储器(读取FIFO)获得读取数据；或3.不做任何动作。查找表驻留在协议专用电路710a，. . ·，7 IOe和7 IOf，. . ·，7 IOj的DRAM中，以用于 将命令信号输入(CS#、RAS#、CAS#、TO#* CKE)转换成可能的动作。自动测试设备系统的各个实施例将支持用于不同SOC DUT的许多不同协议。当启 动SOC DUT的测试时，在三个协议专用电路710a，. . .，710e和710f，. . .，710j中配置正确 的协议。协议通常由随机存取存储器协议、通信接口协议、计算设备接口协议和诊断测试协 议组成，但其他协议是可能的。这些协议可能分成两种宽泛的种类。在第一例子中，SOC DUT 控制总线(总线主控器)。在第二例子中，自动测试设备系统控制总线。在上面的例子中， DDR3SDRAM协议是SOC DUT控制总线而自动测试设备系统响应的例子。特别要注意，在SOC DUT的智能协议块中可以实现多种协议引擎。因此，多个协议 引擎可以同时在自动测试设备上运行。例如，可能存在同时在自动测试设备中运行的DRAM 端口、JTAG端口和MDIO端口协议弓I擎。如上所述，在第一例子中，SOC被测器件控制自动测试设备系统和SOC被测器件间 的接口。在第二例子中，自动测试设备系统控制SOC被测器件和自动测试设备系统间的接 口。在第一例子中，SOC被测器件传送非确定性信号而自动测试设备系统响应。在第二例 子中，自动测试设备系统将具有适当协议结构和时序的测试激励信号发送到SOC被测器件
14而SOC被测器件通过解码的非确定性测试响应信号响应。在任一例子中，自动测试设备识 别来自SOC被测器件的非确定性响应信号并响应。应理解，上述方法和装置可以用在具有SOC的器件，诸如部件、板或消费电子商 品。因此，在制作SOC后，可以通过从片上系统接收非确定性响应信号，基于预定协议，由非 确定性响应信号，断定将传送到片上系统的预期激励信号，以及启动将预期激励信号传送 到片上系统，仿真测试器中的功能操作环境来测试，如上所述。可以在器件中安装SOC前或 后执行该测试。尽管已经参考其示例性，具体示出和描述了本发明，本领域的技术人员将理解到 在不背离本发明的精神和保护范围的情况下，可以实现形式和细节方面的各种改变。
1权利要求
一种协议专用电路，用于仿真其中放入被测器件以进行功能测试的功能操作环境，所述协议专用电路包括协议感知电路，所述协议感知电路构造成接收由被测器件通信的至少一个非确定性信号并且响应于所述至少一个非确定性信号，控制至少一个测试激励信号向所述被测器件的传送。
2.如权利要求1所述的协议专用电路，其中，所述协议感知电路构造成通过基于来自 所述被测器件的所述非确定性信号，选择测试激励信号响应，并且启动所选择的至少一个 测试激励信号的发送，来控制所述测试激励信号的传送。
3.如权利要求1所述的协议专用电路，其中，所述协议专用电路构造成经由管脚电子 器件，接收由协议专用被测器件通信的至少一个非确定性信号，并且控制所述至少一个测 试激励信号从测试信号生成器到所述被测器件的传送。
4.如权利要求3所述的协议专用电路，其中，所述协议专用电路构造成将来自所述测 试信号生成器的所述至少一个测试激励信号存储在激励信号存储器件中。
5.如权利要求4所述的协议专用电路，其中，所述激励信号存储器件包括下述至少一 个a) FIFO存储器；或b)随机存取存储器。
6.如权利要求1所述的协议专用电路，其中，所述协议专用电路构造成将所述至少一 个非确定性信号存储在响应信号存储器件中。
7.如权利要求6所述的协议专用电路，其中，所述响应信号存储器件包括下述至少一 个a) FIFO存储器；或b)随机存取存储器。
8.如权利要求6所述的协议专用电路，其中，所述协议专用电路构造成从所述响应信 号存储器件提取至少一个非确定性信号，以用于通过故障处理器与预期响应信号进行比 较，并且确定所述被测器件的操作条件。
9.如权利要求1所述的协议专用电路，其中，构造所述协议专用电路，以安装在自动测 试设备中，以便允许所述自动测试设备仿真其中放入所述被测器件以进行功能测试的功能 操作环境，并且所述协议感知电路解译所述至少一个非确定性信号，以确定用于所述至少 一个测试激励信号的发送的同步时间和延迟时间。
10.一种协议专用电路，包括可配置协议感知电路，所述可配置协议感知电路能够预配 置以响应于来自被测器件的非确定性信号，经由管脚电子器件，在测试信号生成器和专用 被测器件间通信至少一个测试激励信号。
11.如权利要求10所述的协议专用电路，其中，所述协议专用电路预配置以响应于包 括来自所述被测器件的异步发生信号的非确定性信号来响应专用被测器件。
12.如权利要求10所述的协议专用电路，其中，所述协议专用电路包括协议解码器。
13.如权利要求10所述的协议专用电路，其中，所述协议专用电路可编程。
14.如权利要求13所述的协议专用电路，其中，所述协议专用电路包括现场可编程门 阵列。
15.如权利要求14所述的协议专用电路，其中，所述现场可编程门阵列包括所述协议 感知电路和存储器件，所述协议感知电路耦合到所述存储器件。
16.如权利要求15所述的协议专用电路，其中，所述存储器件包括下述至少一个a) FIFO存储器；或b)随机存取存储器。
17.如权利要求10所述的协议专用电路，其中，所述协议专用电路包括存储缓冲器，所述存储缓冲器配置成存储由所述测试信号生成器生成的至少一个测试激励信号，并且响应 于来自所述被测器件的非确定性信号，经由所述管脚电子器件，将所存储的测试激励信号 提供给所述被测器件。
18.如权利要求17所述的协议专用电路，其中，所述存储缓冲器包括下述至少一个a) FIFO存储器；或b)随机存取存储器。
19.如权利要求10所述的协议专用电路，其中，所述协议专用电路进一步包括与所述 协议感知电路并联耦合的贯通电路，用于从所述被测器件接收确定性信号。
20.自动测试设备，包括用于测试被测器件的协议感知通道，所述协议感知通道包括耦 合在测试信号生成器和管脚电子电路间的协议专用电路，所述协议专用电路构造成能够预 配置以响应于来自所述被测器件的非确定性信号来响应所述协议专用被测器件。
21.如权利要求20所述的自动测试器，其中，所述协议专用电路包括协议解码器。
22.如权利要求20所述的自动测试器，其中，所述协议专用电路包括现场可编程门阵列。
23.如权利要求22所述的自动测试器，其中，所述现场可编程门阵列包括协议感知电 路和存储器件，所述协议感知电路耦合到所述存储器件。
24.如权利要求20所述的自动测试器，其中，所述协议专用电路包括存储缓冲器，所述 存储缓冲器配置成存储由所述测试信号生成器生成的至少一个测试激励信号，并且响应于 来自所述被测器件的非确定性信号，经由所述管脚电子器件，将所存储的测试激励信号提 供给所述被测器件。
25.如权利要求20所述的自动测试器，其中，所述协议专用电路进一步包括与所述协 议感知电路并联耦合的贯通电路，用于从所述被测器件接收确定性信号。
全文摘要
在一个实施例中，提供的是一种协议专用电路，用于仿真其中放入被测器件以进行功能测试的功能操作环境。协议专用电路包括协议感知电路，该协议感知电路被构造成接收由被测器件传送的非确定性信号，并且响应非确定性信号，将测试激励信号传送到被测器件。
文档编号G01R31/303GK101903783SQ200880121439
公开日2010年12月1日 申请日期2008年10月30日 优先权日2007年10月30日
发明者乔治·W·康纳 申请人:泰拉丁公司
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