具有电压生成电路的半导体器件的制作方法
具有电压生成电路的半导体器件的制作方法【专利摘要】本发明各实施方式总体上涉及具有电压生成电路的半导体器件。具体地，本发明提供了在广泛温度范围内输出高精度输出电压的电压生成电路。半导体器件具有电压生成电路。该电压生成电路具有输出参考电压的参考电压生成电路，以及用于生成校正电流并且将校正电流反馈至参考电压生成电路的多个校正电路。该校正电路生成从在校正电路之间变化的预先确定的温度向低温度侧或高温度侧单调增加的子校正电流。该校正电流是多个子校正电流的总和。【专利说明】具有电压生成电路的半导体器件[0001]相关申请的交叉引用[0002]2012年6月7日提交的日本专利申请N0.2012-129683的包括说明书、附图和摘要的公开内容通过整体引用并入于此。【
背景技术：
】[0003]本发明涉及半导体器件，并且更具体地涉及适用于其中具有电压生成电路的半导体器件的技术。[0004]在诸如LSI(大规模集成)等之类的半导体器件中，已知用于生成参考电压的参考电压生成电路。从精度的视角，要求参考电压生成电路具有对半导体制造工艺的低依赖性以及低温度依赖性。从节能的视角，还要求电路以低电源电压运行。作为满足此要求的参考电压生成电路，已知带隙参考(以下称为“BGR’)电路。[0005]专利文献I和非专利文献I公开了BGR电路的示例。专利文献2公开了适配于低电源电压的BGR电路。[0006]另一方面，BGR电路包括双极型晶体管作为基本兀件。已知双极型晶体管的基射极间电压的温度依赖性是非线性的(例如，参考非专利文献2)。非专利文献3公开了具有输出电压的改进非线性温度依赖性的BGR电路。非专利文献4至6公开了用于校正如专利文献I的BGR电路等中非线性温度依赖性的校正电路。此外，非专利文献7公开了用于通过与绝对温度的平方成比例的电流(Iptat2)校正温度特性的方法。[0007]现有技术文献[0008]专利文献[0009]专利文献1:美国专利N0.3，887，863[0010]专利文献2:日本待审专利申请公开N0.H11-45125(对应于美国专利N0.6，160，391)[0011]非专利文献[0012]非专利文献1:Kuijk,K.E,“APrecisionReferenceVoltageSource，，，IEEEJournalofSolid-StateCircuits,Vol.sc_8，N0.3，1973年6月[0013]非专利文献2:Tsividis,Y.P.,“AccurateAnalysisofTemperatureEffectsinIc-VBECharacteristicswithApplicationtoBandgapReferenceSources”，IEEEJournalofSolid-StateCircuits,Vol.sc_15，N0.6，1980年12月[0014]非专利文献3:P.MalcoVati,“CurVature-CompensatedBiCMOSBandgapwith1-VSupplyVoltage，，，IEEEJournalofSolid-StateCircuits,Vol.sc~36,N0.7,2001年7月[0015]非专利文献4:Pease,R.A.,“ANewFahrenheitTemperaturesensor，，，IEEEJournalofSolid-StateCircuits,Vol.sc_19，N0.6，1984年12月[0016]非专利文献5:Paul,R.Patra,A.,“ATemperature-CompensatedBandgapVoltageReferenceCircuitforHighPrecisionApplications，，，IndiaAnnualConference,2004,ProceedingsoftheIEEEINDICON2004，第一版，日期:2004年12月20-22[0017]非专利文献6:Paul,R.Patra,A.Baranwal,S.Dash,K.,“DesignofSecond-OrderSub-BandgapMixed-ModeVoltageReferenceCircuitForLowVoltageApplications”，VLSIDesign,2005,18thInternationalConferenceonIssue,日期:2005年I月3-7日[0018]非专利文献7:Sundar,SiddharthZiALowPowerHighPowerSupplyRejectionRatioBandgapReferenceForPortableApplications，，，MassachusettsInstituteofTechnology,2008年【
发明内容】[0019]近年来，BGR电路被要求以IV或更少的电源电压运行并且在广泛温度范围(例如，从-50°C到150°C)中具有输出电压的高精度(例如，变化为1%或更少)。在典型的相关领域技术中，此BGR电路通过将具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压Vptat(与绝对温度成比例)与双极型晶体管的基射极间电压Vbe(其随温度单调减少)相加生成参考电压VBCK。[0020]参考电SVbck的曲线图具有山形，其关于温度向上凸起。对应于山的顶峰部分的温度T1被设置为具有BGR电路的半导体器件的中央使用温度。在此情况下，在使用山的顶峰周围的温度T1作为中心的温度范围内，参考电压Vbot的温度系数几乎变为零。因此，相关领域技术的BGR电路可以生成在温度范围内具有较小温度依赖性的参考电压VB(；K。[0021]然而，在相关领域技术的BGR电路中，当温度朝高温度侧或低温度侧很大程度远离温度T1时，参考电压Vbot的曲线图的倾斜变大。具体地，当温度在使用温度T1作为中心的温度范围之外时，温度系数变大，使得参考电压Vbm的精度大大下降。此外，通过上述温度范围，覆盖近年来对其需求日益增加的温度范围被认为是困难的。其输出电压在广泛温度范围内具有高精度的BGR电路被日益需求。[0022]通过说明书的描述以及所附附图，其它目的和新的特征将变得容易理解。[0023]根据实施方式，半导体器件通过输出自多个校正电路的多个校正电流(Icompl、Icomp2...)校正参考电压生成电路生成的参考电压(Vrai)。多个校正电路生成的多个校正电流(Icompl、Icomp2...)中的每个校正电流是从在校正电路之间变化的预先确定的温度向低温度侧或高温度侧单调增加的电流。[0024]根据该实施方式，在半导体器件中，参考电压(VBeK)的精度可以在期望的温度范围内被进一步增加。【专利附图】【附图说明】[0025]图1是图示了根据实施方式在半导体器件中提供的电压生成电路的示例的框图。[0026]图2A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0027]图2B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0028]图2C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0029]图2D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0030]图2E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0031]图2F是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0032]图3是图示了根据实施方式在半导体器件中提供的电压生成电路的另一示例的框图。[0033]图4A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0034]图4B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0035]图4C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0036]图4D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0037]图4E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0038]图5A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0039]图5B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0040]图5C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0041]图是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0042]图5E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0043]图6A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0044]图6B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0045]图6C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0046]图6D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0047]图7是图示了根据第一实施方式电压生成电路的详细电路配置的示例的电路图。[0048]图8是图示了根据第一实施方式电压生成电路的详细电路配置的修改的电路图。[0049]图9是图示了根据第二实施方式电压生成电路的详细电路配置的示例的电路图。[0050]图10是图示了根据第二实施方式电压生成电路的详细电路配置的修改的电路图。[0051]图11是图示了根据第二实施方式电压生成电路的详细电路配置的修改的电路图。[0052]图12是图示了根据第三实施方式电压生成电路的详细电路配置的示例的电路图。[0053]图13是图示了根据第三实施方式电压生成电路的详细电路配置的修改的电路图。[0054]图14是图示了根据第四实施方式电压生成电路的详细电路配置的示例的电路图。[0055]图15A是图示了用于校正图14的实例中的电压生成电路中温度特性的方法的原理的曲线图。[0056]图15B是图示了用于校正图14的实例中的电压生成电路中温度特性的方法的原理的曲线图。[0057]图15C是图示了用于校正图14的实例中的电压生成电路中温度特性的方法的原理的曲线图。[0058]图16是图示了BGR核心电路的详细电路配置的示例的电路图。[0059]图17A是图示了BGR核心电路的第二电流生成电路的详细电路配置的示例的电路图。[0060]图17B是图示了BGR核心电路的第二电流生成电路的详细电路配置的另一示例的电路图。[0061]图18是图示了根据第四实施方式电压生成电路的详细电路配置的示例的局部电路图。[0062]图19是图示了根据第四实施方式电压生成电路的详细电路配置的修改的电路图。[0063]图20A是图示了用于校正图19的实例中的电压生成电路中非线性温度特性的方法的原理的曲线图。[0064]图20B是图示了用于校正图19的实例中的电压生成电路中非线性温度特性的方法的原理的曲线图。[0065]图20C是图示了用于校正图19的实例中的电压生成电路中非线性温度特性的方法的原理的曲线图。[0066]图21是图示了根据第五实施方式电压生成电路的详细电路配置的示例的电路图。[0067]图22是图示了根据第五实施方式电压生成电路的详细电路配置的修改的电路图。[0068]图23是图示了根据第六实施方式电压生成电路的详细电路配置的示例的电路图。[0069]图24是图示了根据第六实施方式电压生成电路的详细电路配置的修改的电路图。[0070]图25是图示了根据第七实施方式电压生成电路的详细电路配置的示例的电路图。[0071]图26是图示了根据第七实施方式电压生成电路的详细电路配置的修改的电路图。[0072]图27是图示了根据第八实施方式电压生成电路的详细电路配置的示例的电路图。[0073]图28是图示了根据第八实施方式电压生成电路的详细电路配置的修改的电路图。[0074]图29是图示了根据第九实施方式电压生成电路的详细电路配置的示例的电路图。[0075]图30是图示了根据第九实施方式电压生成电路的详细电路配置的修改的电路图。[0076]图31是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0077]图32是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0078]图33是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0079]图34是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0080]图35A是图示了电压生成电路中差分放大器的示例的电路图。[0081]图35B是图示了电压生成电路中差分放大器的示例的电路图。[0082]图36是图示了具有启动电路的电压生成电路的示例的电路图。[0083]图37是图示了其中低通滤波器被插入电源线中的电压生成电路的电路配置的示例的框图。[0084]图38A是图示了应用电压生成电路的系统的示例的示图。[0085]图38B是图示了应用电压生成电路的系统的示例的示图。[0086]图38C是图示了应用电压生成电路的系统的示例的示图。[0087]图38D是图示了应用电压生成电路的系统的示例的示图。[0088]图39是图示了应用电压生成电路的系统的示例的示图。[0089]图40是图示了应用电压生成电路的系统的示例的示图。[0090]图41是图示了应用电压生成电路的半导体集成电路器件的芯片布局的示例的框图。[0091]图42是图示了在半导体衬底上制造电压生成电路的实例中的一部分的截面。【具体实施方式】[0092]在下文中，具有电压生成电路的半导体器件的实施方式将参考所附附图进行描述。[0093]1.实施方式的概述[0094]在下文中，将描述作为实施方式的半导体器件的概述。[0095]图1是图示了根据实施方式在半导体器件中提供的电压生成电路的示例的框图。电压生成电路I具有参考电压生成电路10和校正电路20。在该示图中，校正电路20的数目为一。参考电压生成电路10生成并输出参考电压VBeK(以下还称为“BGR核心电路校正电路20根据参考电压Vb.生成校正电流Icomp并且使其反馈回到BGR核心电路10。校正电流Icomp是用于校正参考电压Vbm的温度特性的电流。[0096]图2A至图2F是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。那些曲线图图示了用于校正图1的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，横轴指示温度。曲线图用于图示概念并不总是数值上精确。[0097]图2A和图2B图示了常规已知的用于生成参考电压Vrai的方法的原理。参考电压Vbot通过将具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压Vptat(与绝对温度成比例)与双极型晶体管的基极和发射极之间PN结的正向电压Vbe(其与温度一起单调减少)相加生成。参考电压Vrai的曲线具有向上凸起的山形。对应于山的顶峰部分的温度T1被设置为电压生成电路I的中央使用温度。因此，在使用温度T1作为中心的温度范围内，温度系数变为几乎为零，并且生成具有小温度依赖性的参考电压VB(；K。当温度朝高温度侧或低温度侧很大程度远离温度T1时，参考电压Vrai的曲线图的倾斜变大，即，温度系数变大，使得参考电压Vbm的精度大大下降。[0098]在图1所示实施方式的电压生成电路I中提供了校正电路20，用于防止参考电压Vbge的精度的大大下降，甚至在向高温度侧或低温度侧远离中央使用温度的温度下。图2C至图2F图示了实施方式用于生成参考电压Vbm的方法的原理。首先，如图2C所示，BGR核心电路10生成参考电压VBeK，以便将对应于参考电压Vrai的曲线图的山的顶峰部分的温度向低温度侧移动。在示图中，温度T1被移动至低温度侧的温度T/。将温度向低温度侧移动的原因是校正高温度侧。通过将温度T1向低温度侧移动，低温度侧的精度得到改进。通过校正高温度侧，高温度侧的精度得到改进。因此，精度可以在广泛温度范围内得到改进。相反，在校正低温度侧的实例中温度T1被移动至高温度侧。[0099]如图2D和图2E所示，校正电路20执行参考电压VBeK或与参考电压VBeK成比例的电压VB(；KC和双极型晶体管的基极和发射极之间P-N结的正向电压Vbe之间的减法，用于生成其中减法结果为正的范围内的校正电流Icomp。电压Vb或电压Vbe被生成使得处于电压Vb.和电压Vbe交叉点处的温度T2大于温度T/(T2>T/)。因此，校正电路20生成从预先确定的温度T2向高温度侧单调增加的电流，如校正电流Icomp(图2E)。预先确定的温度T2还被称作阈值温度。[0100]如图2F所示，校正电路20的校正电流Icomp(图2E)被反馈至BGR核心电路10并且被添加至参考电SVB(；K(图2C)，由此生成最终参考电压、“图2F)。最终参考电压Vbge(图2F)的曲线图在温度T1’和温度T3(>T2)两点中具有山的顶峰，并且其形状具有在温度T2周围的山谷。满足关系T/<T2<T30在从略低于温度T/的温度到略高于温度T3的温度范围内，参考电压Vrai关于温度的波动宽度较小。即，在温度范围内，温度系数被抑制成较小。换言之，与图2B的参考电压Vrai相比，可以在更宽的范围内降低图2F的参考电压^胃的改变。即，参考电压Vbm的精度可以被进一步提高。稍后将描述图1的电压生成电路I的详细电路配置。[0101]虽然校正电路20的数目在图1中为一，但是通过提供多个校正电路，参考电压Vrai的精度可以被进一步提高。在下文中，将描述提供多个校正电路的实例。[0102]图3是图示了根据实施方式在半导体器件中提供的电压生成电路的另一示例的框图。电压生成电路I具有BGR核心电路10和多个校正电路20-1至20-n(其中“n”为自然数；校正电路的数目)。BGR核心电路10生成并输出参考电压VB(；K。多个校正电路20-1至20-n生成校正电流Icomp并且使其反馈至BGR核心电路10。校正电路20_i(i=I至n;自然数)中的每个校正电路生成校正电流Icompi(还被称作“子校正电流’’)，校正电流Icompi从在校正电路20-1之间变化的预先确定的温度(阈值温度)向低温度侧或高温度侧单调增加。校正电流Icomp是用于校正参考电压Vrai的温度特性的电流，并且是由多个校正电路20-1至20-n生成的多个校正电流Icompl至Icompn的总和。校正电路20_i基于参考电压Vbot或与参考电压Vbot对应的电压Vb.生成校正电流Icompi。[0103]校正电路20-1可以基于电压Vptat或与电压Vptat对应的电流Iptat以及电压Vbe或与电压Vbe对应的电流Ivbe生成校正电流Icompi。电压Vptat是具有不同发射极面积的两个双极性型晶体管基射极间电压的差电压。电压Vbe是双极型晶体管的基极和发射极之间PN结的正向电压VBE。[0104]在图3所示实施方式中，为了防止参考电压Vrai的精度的大大下降，甚至在向高温度侧或低温度侧远离中央使用温度的温度下，提供了多个校正电路20-1至20-n。校正电路20-1的每个校正电路生成校正电流Icompi。校正电流Icompi从阈值温度T2向高温度侧或低温度侧单调增加。阈值温度T2不同于另一校正电路20-1’(i’^i)的校正电流Icompi’的预先确定的温度T2。没有必要使用多个校正电路20-1至20-n中的所有校正电路，并且多个校正电路20-1至20-n中的任意一个或多个校正电路可以通过例如控制至校正电路20-1的电源的方法进行操作。[0105]换言之，多个校正电路20-1至20-n可以是与BGR核心电路10级联的电路，检测不同的阈值温度，以及生成不同的校正电流Icompl至Icompn。校正电流Icomp(=EIcompi)可以通过任意改变级联的级数而任意改变。在下文中，将具体描述。[0106]首先，将描述用于校正参考电压VBeK的高温度侧上温度特性的方法。[0107]图4A至图4E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图图示了其中校正电路20的数目为三(n=3，校正电路20-1至20-3)的实例。校正电路20-1的每个校正电路的基本功能与图1中的校正电路20的基本功能类似。即，校正电路20-1的每个校正电路生成如图2D和图2E所示的校正电流Icompi。校正电流Icompi中的每个校正电流从阈值温度T2向高温度侧单调增加。至少，阈值温度1~2不同于另一校正电路20-1，(i，古i)的校正电流Icompi，的温度。此外，对校正电流Icompi的温度的增加/减少的比率可以不同。[0108]图4A是对应于图2E、关于校正电路20-1的曲线图，并且图示了校正电流IcompI。校正电流Icompl从阈值温度T2a向高温度侧单调增加。图4B是对应于图2E、关于校正电路20-2的曲线图，并且图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向高温度侧单调增加。图4C是对应于图2E、关于校正电路20-3的曲线图，并且图示了校正电流Icomp3。校正电流Icomp3从阈值温度T2e向高温度侧单调增加。在该实例中，满足关系T2a<T2b<T2c0阈值温度T2的改变可以例如通过改变校正电路20-1中的电压Vbck实现。在图4A至图4C的示例中，可以通过以校正电路20-1、20-2和20_3的顺序降低电压Vk^来实现。用于生成校正电流Icompi的方法不限于图2D的示例(VBeK；+VBE)。[0109]如图4D所示，最终校正电流Icomp是校正电流Icompl、Icomp2和Icomp3的总和。校正电流Icomp是阈值温度T2a与T2b之间的Icompl，阈值温度T2b与T2。之间的Icompl+Icomp2,以及在阈值温度T2c或更高温度下的Icompl+Icomp2+Icomp3。即，校正电流Icomp随温度升高逐渐增加。其对应于在校正电流Icomp被添加之前的参考电压VB(；K(图2C)逐渐向高温度侧减少的实例。通过向图2C的电压VBeK添加校正电流Icomp，生成图4E的参考电压VBeK。相比于图2F的参考电压VBeK,图4E的参考电压VBeK关于温度的改变可以在更广泛的范围内在高温度侧上降低。即，参考电压VBeK的精度可以被进一步提高。稍后将描述该实例中图3的电压生成电路I的详细电路配置。[0110]接下来，将描述用于校正参考电压Vbm在低温度侧上温度特性的方法。[0111]图5A至图5E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图还图示了其中校正电路20的数目为三(n=3，校正电路20-1至20-3)的实例。校正电路20-1的每个校正电路的基本功能与图1中的校正电路20的基本功能相反。即，校正电路20-1的每个校正电路执行与参考电压Vrai成比例的电压Vbhk(或参考电压VBeK)和基极和发射极之间P-N结的正向电压Vbe之间的减法，用于生成减法结果为正的范围内的校正电流Icompi。也即，图2D中的正电压是相反的。校正电流Icompi中的每个校正电流从阈值温度T2向低温度侧单调增加。至少，阈值温度T2不同于另一校正电路20-1’(i’古i)的校正电流Icompi’的温度。此外，对校正电流Icompi的温度的增加/减少的比率可以不同。[0112]图5A是对应于图2E、关于校正电路20-1的曲线图，并且图示了校正电流Icompl。校正电流Icompl从阈值温度T2e向低温度侧单调增加。图5B是对应于图2E、关于校正电路20-2的曲线图，并且图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向低温度侧单调增加。图5C是对应于图2E、关于校正电路20-3的曲线图，并且图示了校正电流Icomp3。校正电流Icomp3从阈值温度T2a向低温度侧单调增加。在该实例中，满足关系T2a<T2b<T2c0阈值温度T2的改变可以例如通过改变校正电路20-1中的电压Vbck实现。在图5A至图5C的示例中，可以通过以校正电路20-1、20-2和20_3的顺序增加电压Vb来实现。用于生成校正电流Icompi的方法不限于图2D的示例(VBeK；+VBE),其中正电压是相反的。[0113]如图所示，最终校正电流Icomp是校正电流Icompl、Icomp2和Icomp3的总和。校正电流Icomp是阈值温度T2。与T2b之间的Icomp3，阈值温度T2b与T2a之间的Icomp2+Icomp3,以及在阈值温度T2a或更低温度下的Icompl+Icomp2+Icomp3。即，校正电流Icomp随温度降低逐渐增加。其对应于在校正电流Icomp被添加之前的参考电压VB(；K(图2C)逐渐向低温度侧减少的实例。通过向图2C的电压VBeK添加校正电流Icomp，生成图5E的参考电压V-。在该实例中，优选在通过将山形顶峰的温度T1移至高温度侧(而非低温度侧)获得的温度T/使用图2C的电压Vrai的弧线。相比于图2F的参考电压Vbm,图5E的参考电压VBeK关于温度的改变可以在更广泛的范围内在低温度侧上降低。即，参考电压Vrai的精度可以被进一步提高。稍后将描述该实例中图3的电压生成电路I的详细电路配置。根据待获得的精度，校正电路20-1的数目可以如在图1的买例中为一。[0114]接下来，将描述用于校正参考电压Vbm的高温度侧和低温度侧两者上温度特性的方法。[0115]图6A至图6D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图图示了其中校正电路20的数目为二(n=2，校正电路20-1和20-2)的实例。校正电路20-1(低温度侧)的基本功能如在图5A的实例中与图1中的校正电路20的基本功能相反。校正电路20-2(高温度侧)的基本功能如在图4A至图4E的实例中与图1中的校正电路20的基本功能类似。校正电流Icompl从阈值温度T2a向低温度侧单调增加。校正电流Icomp2从阈值温度T2b向高温度侧单调增加。预先确定的温度T2a不同于另一预先确定的温度T2b。下面，将具体进行描述。此外，关于校正电流Icompi的温度的增加/减少的比率可以不同。[0116]图6A是对应于图5C、关于校正电路20-1的曲线图，并且图示了校正电流IcompI。校正电流Icompl从阈值温度T2a向低温度侧单调增加。图6B是对应于图4C、关于校正电路20-2的曲线图，并且图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向高温度侧单调增加。在该实例中，满足关系T2a<T2bo阈值温度T2的改变可以例如通过改变校正电路20-1中的电压Vbckc实现。用于生成校正电流Icompi的方法不限于图2D的示例(VBeKC+VBE)。[0117]如图6C所示,最终校正电流Icomp是校正电流Icompl和Icomp2的总和。校正电流Icomp是在阈值温度T2a或更低温度下的Icompl，以及在阈值温度T2b或更高温度下的Icomp2。即，校正电流Icomp随温度在低温度侧降低而增加，并且随温度在高温度侧升高而增加。其对应于在校正电流Icomp被添加之前的参考电SVbm(图2C)向低温度侧减少并且向高温度侧减少的实例。通过向图2B的电压VBeK添加校正电流Icomp，生成图6D的参考电压V-。在该实例中，如2B的电压Vrai,并非总是需要将在山形顶峰的温度T1移至低温度侧或高温度侧。相比于图2B的参考电压VB(；K，图6D的参考电压Vbsk关于温度的改变可以在更广泛的范围内在低温度侧和高温度侧两者上降低。即，参考电压Vbm的精度可以被进一步提高。稍后将描述该实例中图3的电压生成电路I的详细电路配置。根据待获得的精度，可以在高温度侧和低温度侧中的每一侧上提供多个校正电路20-1。校正电路20-1在低温度侧上的数目与在高温度侧上的数目可以彼此不同。[0118]2.实施方式的细节[0119]下文，将描述用于实现实施方式概述中描述的配置和效果的具体示例的细节。[0120]第一实施方式[0121]将描述根据第一实施方式的半导体器件。在第一实施方式中，将描述如下实例，其中校正电路20基于参考电压VB(；K(或电压Vmk)以及双极型晶体管的基极和发射极之间的电压Vbe生成校正电流Icomp并且通过该校正电流Icomp校正参考电压Vrai的高温度侧。在该实施方式中，校正电路20的数目为一。[0122]该实施方式中的电压生成电路为图1中所示的电压生成电路，并且如图2C至图2F所示在高温度侧上执行校正。[0123]图7是图示了根据第一实施方式电压生成电路的详细电路配置的示例的电路图。虽然不受限制，但是电压生成电路I通过已知CMOS集成电路制造技术被形成在半导体衬底(诸如单个硅衬底)上。该配置在以下实施方式中是相同的。[0124]BGR核心电路10具有电流生成单元101和电压输出单元102。电流生成单元101生成通过将根据具有不同发射极面积的两个双极型晶体管Q1和Q2的基极和发射极之间的电压的差电压(AVbe)的电流、根据双极型晶体管Q2的基射极间电压Vbe2的电流和校正电路20生成的校正电流Icomp相加获得的电流I。电压输出单元102将生成的电流转换成参考电压VBeK并将其输出。[0125]电流生成单元101例如具有NPN型双极型晶体管Q1和Q2,电阻器HHRpR8和Rz、电容器Cc、差分放大器A1和P沟道类型MOS晶体管MPl和MP2。输出单元102例如具有电阻器R4。[0126]双极型晶体管Q1和Q2的发射极端子通常被耦合。双极型晶体管Q1的基极端子被耦合至双极型晶体管Q2的集电极端子。双极型晶体管Q1的发射极面积是双极型晶体管Q2的发射极面积的“n”倍(n为二或更大的整数)。即，被设置使得当相同电流通过双极型晶体管Q1和Q2时，双极型晶体管Q2的发射极电流密度是双极型晶体管Q1的发射极电流密度的“n”倍。在该示图的示例中，“n”等于20。电阻器R1的一端被耦合至双极型晶体管Q2的基极端子，并且另一端被耦合至双极型晶体管Q1的集电极端子。电阻器R2的一端被耦合至电阻器R1的一端，并且另一端被耦合至双极型晶体管Q1的集电极端子。电阻器R5被提供在通常耦合至双极型晶体管Q1和Q2的发射极端子与接地节点之间。电阻器R3被提供在双极型晶体管Q2的基极端子与接地节点之间。向差分放大器A1供应在双极型晶体管Q1和Q2的每一个的集电极侧上的电势。PMOS晶体管MPl和MP2的每一个具有差分放大器A1的输出电压被向其供应的栅极端子，并且具有电源节点Vcc经由电阻器R7或R8与其耦合的源极端子。PMOS晶体管MPl的漏极端子被耦合至电阻器R1和R2的连接节点。通过这种方式，形成反馈环路。电阻器R4的一端被耦合至PMOS晶体管MP2的漏极端子，并且另一端被耦合至接地节点。因此，电流I从PMOS晶体管MP2的漏极端子被供应至电阻器R4。PMOS晶体管MP2的漏极端子与电阻器R4之间连接节点处的电压为参考电压VB(；K。稍后将描述BGR核心电路10的操作原理。[0127]电阻器艮和电容器C。以此顺序串联耦合并且耦合至差分放大器A1的输出侧以及PMOS晶体管MPl的漏极端子。这些元件是用于相位补偿的元件以防止电路振荡，并且与电流和电压生成不具有直接关系。电阻器R7和R8是源电阻器用于降低PMOS晶体管MPl和MP2中不匹配的影响，并且可以在可以忽略不匹配的影响的情况下省略。[0128]校正电路20根据如下电压生成校正电流Icomp，该电压通过将双极型晶体管Q3的基射极间电压Vbe3从输出电压Vbck或对应于输出电压Vbck的电压Vbckc减去而获得，并且将生成的校正电流Icomp反馈至电流生成单元101。[0129]校正电路20例如具有差分放大器A2、双极型晶体管Q3、电阻器R6、P沟道类型MOS晶体管MP3和MP4。优选地，校正电路20具有P沟道类型MOS晶体管MP6。[0130]差分放大器A2接收BGR核心电路10的输出电压Vbck以及对应于输出电压Vrai的Vbgec并且用作电压跟随器。双极型晶体管Q3具有差分放大器A2的输出端子与其耦合的基极端子。电阻器R6被提供在双极型晶体管Q3的发射极端子与接地节点之间。PMOS晶体管MP3具有电源节点Vcc与其耦合的源极端子以及具有耦合的栅极端子与漏极端子并且与双极型晶体管Q3的集电极端子耦合。PMOS晶体管MP4的源极端子被耦合至电源节点Vcc，并且栅极端子被耦合至PMOS晶体管MP3的栅极端子。PMOS晶体管MP3和MP4配置如下电流镜电路，该电流镜电路根据双极型晶体管Q3的集电极侧上流动的电流从PMOS晶体管MP4输出校正电流Icomp。虽然不受限制,但是该校正电流Icomp被反馈至电流生成单元101的电阻器R5与双极型晶体管Q1和Q2的通常耦合的发射极端子之间的节点。通过采用反馈方法，精度可以被提高而不需要元件电路(诸如差分放大器和用于校正电路20的电流镜)的高精度，以及不需要添加大面积和电流。[0131]差分放大器A2被提供以供应双极型晶体管Q3的基极电流。然而，在可以通过直接从PMOS晶体管MP2供应基极电流而忽略参考电压Vbot的影响的情况下可以省略差分放大器A2。稍后将描述校正电路20的详细操作原理。[0132]电压生成电路I的操作原理将关于BGR核心电路10和校正电路20中的每一个进行描述。[0133](I)BGR核心电路10[0134]在图7中，电阻器R1中流动的电流被表示为I1,电阻器R2中流动的电流被表示为I2，PMOS晶体管MPl和MP2中流动的电流被表示为I，以及电阻器R1和R2的连接点处的电压被表示为V3,并且假设满足关系R1=R2=R1215在如下描述中，电流镜电路与类似物的镜像比为1:1。然而，本发明并不限于该比率，并且该镜像比可以被改变。在如下描述中，为了更容易理解，执行计算而不需要考虑双极型晶体管的基极电流。然而，在仿真或实际设计中，执行包括基极电流的计算。[0135]双极型晶体管的饱和电流密度被表示为Js，单位面积被表示为A，热电压被表示为VT=kT/q,玻耳兹曼常量(Boltzmannconstant)被表示为k,绝对温度被表示为T,以及电荷基本量子被表不为q。关于双极型晶体管Q1的基射极间电压Vbei和双极型晶体管Q2的基射极间电压Vbe2满足方程式I。当差分放大器A1的反馈操作正常时，满足如下方程式2。【权利要求】1.一种具有电压生成电路的半导体器件，其中所述电压生成电路包括:参考电压生成电路，其输出参考电压；以及多个校正电路，其生成校正电流并将其反馈至所述参考电压生成电路，其中所述校正电路中的每个校正电路生成子校正电流，所述子校正电流从在所述校正电路之间变化的预先确定的温度向低温度侧或高温度侧单调增加，以及其中所述校正电流是由所述校正电路生成的多个所述子校正电流的总和。2.根据权利要求1所述的半导体器件，其中所述校正电路中的每个校正电路基于所述参考电压或与所述参考电压成比例的电压或与所述参考电压对应的电流以及P-N结的正向电压或与所述正向电压对应的电流生成所述子校正电流。3.根据权利要求2所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向高温度侧单调增加。4.根据权利要求3所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至第一电源并且其漏极被耦合至其栅极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；双极型晶体管，其集电极被耦合至所述PMOS晶体管的所述漏极并且具有与生成自所述参考电压的电压耦合的基极；以及电阻器，其一端被耦合至所述双极型晶体管的发射极并且其另一端被耦合至第二电源，其中与所述参考电压对应的电压是通过由电阻器划分所述参考电压获得的电压并且在所述校正电路之间变化，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。5.根据权利要求4所述的半导体器件，其中所述校正电路中的每个校正电路进一步包括:放大器，具有与所述参考电压对应的所述电压与其耦合的输入端子以及具有耦合至所述双极型晶体管的所述基极的输出端子和另一输入端子。6.根据权利要求2所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向低温度侧单调增加。7.根据权利要求6所述的半导体器件，其中所述校正电路中的每个校正电路包括:第三PMOS晶体管，其源极被耦合至第一电源并且其栅极被耦合至所述参考电压生成电路中的参考电流在其中流动的晶体管的栅极；第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；双极型晶体管，其集电极被耦合至所述PMOS晶体管的所述漏极并且其基极被耦合至所述第三PMOS晶体管的所述漏极；二极管，其一端被耦合至所述双极型晶体管的所述基极并且其另一端被耦合至第二电源；以及电阻器，其一端被耦合至所述双极型晶体管的发射极并且其另一端被耦合至所述第二电源，其中电流镜电路包括用于在所述参考电压生成电路中传送所述参考电流的晶体管和所述第三PMOS晶体管，以及其中所述电流镜电路的电流镜像比在所述校正电流之间变化，并且所述第二PMOS晶体管从所述漏极输出所述子校正电流。8.根据权利要求1所述的半导体器件，其中所述校正电路中的每个校正电路基于具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压、与所述差电压对应的电流、P-N结的正向电压和与所述正向电压对应的电流中的至少一个生成所述子校正电流。9.根据权利要求8所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向高温度侧单调增加。10.根据权利要求9所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，并且在所述校正电路之间变化，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。11.根据权利要求9所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，并且在所述校正电路之间变化，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。12.根据权利要求8所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向低温度侧单调增加。13.根据权利要求12所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。14.根据权利要求12所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，并且在所述校正电路之间变化，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。15.根据权利要求8所述的半导体器件，其中所述校正电路中的第一校正电路的所述子校正电流从第一预先确定的温度向高温度侧单调增加，以及其中所述校正电路中的第二校正电路的所述子校正电流从低于所述第一预先确定的温度的第二预先确定的温度向低温度侧单调增加。16.根据权利要求15所述的半导体器件，其中所述第一校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的第一电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第二电流，其中所述第二PMOS晶体管从所述漏极输出所述子校正电流，其中所述第二校正电路包括:第三PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第四PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第三PMOS晶体管的所述栅极；第三恒流源，耦合在所述第一电源与所述第三PMOS晶体管的所述漏极之间；以及第四恒流源，耦合在所述第一PMOS晶体管的所述漏极与所述第二电源之间，其中所述第三恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第三电流，所述第三电流不同于所述第二电流，其中所述第四恒流源生成根据P-N结的正向电压的第四电流，所述第四电流与所述第二电流相同，以及其中所述第四PMOS晶体管从所述漏极输出所述子校正电流。17.根据权利要求15所述的半导体器件，其中所述第一校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的第一电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第二电流，以及其中所述第二PMOS晶体管从所述`漏极输出所述子校正电流，其中所述第二校正电路包括:第三PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第四PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第三PMOS晶体管的所述栅极；第三恒流源，耦合在所述第一电源与所述第三PMOS晶体管的所述漏极之间；以及第四恒流源，耦合在所述第一PMOS晶体管的所述漏极与所述第二电源之间，其中所述第三恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第三电流，所述第三电流与所述第二电流相同，其中所述第四恒流源生成根据P-N结的正向电压的第四电流，所述第四电流不同于所述第二电流，以及其中所述第四PMOS晶体管从所述漏极输出所述子校正电流。18.根据权利要求15所述的半导体器件，其中所述第一校正电路包括:第一电阻器，具有与第一电源稱合的一端；第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一电阻器的另一端；以及第一恒流源，耦合在所述第一电阻器的所述另一端与第二电源之间，其中所述第一恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压的第一电流，其中所述第一PMOS晶体管从所述漏极输出所述子校正电流，其中所述第二校正电路包括:第二恒流源，具有与所述第一电源耦合的一端；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第二恒流源的另一端；以及第二电阻器，耦合在所述第二恒流源的所述另一端与第二电源之间，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第二电流，所述第二电流不同于所述第一电流，其中所述第二电阻器与所述第一电阻器相同，以及其中所述PMOS晶体管从所述漏极输出所述子校正电流。19.根据权利要求1所述的半导体器件，其中所述校正电路中的每个校正电路由控制信号选择性地开启/关断。20.根据权利要求1所述的半导体器件，其中所述参考电压生成电路通过将根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流、根据P-N结的正向电压的电流和所述校正电流相加生成参考电流，将所述参考电流转换成电压，并且输出所述电压作为所述参考电压。`【文档编号】G05F1/567GK103488234SQ201310232130【公开日】2014年1月1日申请日期:2013年6月7日优先权日:2012年6月7日【发明者】佐野真也,高桥保彦,掘口真志申请人:瑞萨电子株式会社
背景技术：
】[0003]本发明涉及半导体器件，并且更具体地涉及适用于其中具有电压生成电路的半导体器件的技术。[0004]在诸如LSI(大规模集成)等之类的半导体器件中，已知用于生成参考电压的参考电压生成电路。从精度的视角，要求参考电压生成电路具有对半导体制造工艺的低依赖性以及低温度依赖性。从节能的视角，还要求电路以低电源电压运行。作为满足此要求的参考电压生成电路，已知带隙参考(以下称为“BGR’)电路。[0005]专利文献I和非专利文献I公开了BGR电路的示例。专利文献2公开了适配于低电源电压的BGR电路。[0006]另一方面，BGR电路包括双极型晶体管作为基本兀件。已知双极型晶体管的基射极间电压的温度依赖性是非线性的(例如，参考非专利文献2)。非专利文献3公开了具有输出电压的改进非线性温度依赖性的BGR电路。非专利文献4至6公开了用于校正如专利文献I的BGR电路等中非线性温度依赖性的校正电路。此外，非专利文献7公开了用于通过与绝对温度的平方成比例的电流(Iptat2)校正温度特性的方法。[0007]现有技术文献[0008]专利文献[0009]专利文献1:美国专利N0.3，887，863[0010]专利文献2:日本待审专利申请公开N0.H11-45125(对应于美国专利N0.6，160，391)[0011]非专利文献[0012]非专利文献1:Kuijk,K.E,“APrecisionReferenceVoltageSource，，，IEEEJournalofSolid-StateCircuits,Vol.sc_8，N0.3，1973年6月[0013]非专利文献2:Tsividis,Y.P.,“AccurateAnalysisofTemperatureEffectsinIc-VBECharacteristicswithApplicationtoBandgapReferenceSources”，IEEEJournalofSolid-StateCircuits,Vol.sc_15，N0.6，1980年12月[0014]非专利文献3:P.MalcoVati,“CurVature-CompensatedBiCMOSBandgapwith1-VSupplyVoltage，，，IEEEJournalofSolid-StateCircuits,Vol.sc~36,N0.7,2001年7月[0015]非专利文献4:Pease,R.A.,“ANewFahrenheitTemperaturesensor，，，IEEEJournalofSolid-StateCircuits,Vol.sc_19，N0.6，1984年12月[0016]非专利文献5:Paul,R.Patra,A.,“ATemperature-CompensatedBandgapVoltageReferenceCircuitforHighPrecisionApplications，，，IndiaAnnualConference,2004,ProceedingsoftheIEEEINDICON2004，第一版，日期:2004年12月20-22[0017]非专利文献6:Paul,R.Patra,A.Baranwal,S.Dash,K.,“DesignofSecond-OrderSub-BandgapMixed-ModeVoltageReferenceCircuitForLowVoltageApplications”，VLSIDesign,2005,18thInternationalConferenceonIssue,日期:2005年I月3-7日[0018]非专利文献7:Sundar,SiddharthZiALowPowerHighPowerSupplyRejectionRatioBandgapReferenceForPortableApplications，，，MassachusettsInstituteofTechnology,2008年【
发明内容】[0019]近年来，BGR电路被要求以IV或更少的电源电压运行并且在广泛温度范围(例如，从-50°C到150°C)中具有输出电压的高精度(例如，变化为1%或更少)。在典型的相关领域技术中，此BGR电路通过将具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压Vptat(与绝对温度成比例)与双极型晶体管的基射极间电压Vbe(其随温度单调减少)相加生成参考电压VBCK。[0020]参考电SVbck的曲线图具有山形，其关于温度向上凸起。对应于山的顶峰部分的温度T1被设置为具有BGR电路的半导体器件的中央使用温度。在此情况下，在使用山的顶峰周围的温度T1作为中心的温度范围内，参考电压Vbot的温度系数几乎变为零。因此，相关领域技术的BGR电路可以生成在温度范围内具有较小温度依赖性的参考电压VB(；K。[0021]然而，在相关领域技术的BGR电路中，当温度朝高温度侧或低温度侧很大程度远离温度T1时，参考电压Vbot的曲线图的倾斜变大。具体地，当温度在使用温度T1作为中心的温度范围之外时，温度系数变大，使得参考电压Vbm的精度大大下降。此外，通过上述温度范围，覆盖近年来对其需求日益增加的温度范围被认为是困难的。其输出电压在广泛温度范围内具有高精度的BGR电路被日益需求。[0022]通过说明书的描述以及所附附图，其它目的和新的特征将变得容易理解。[0023]根据实施方式，半导体器件通过输出自多个校正电路的多个校正电流(Icompl、Icomp2...)校正参考电压生成电路生成的参考电压(Vrai)。多个校正电路生成的多个校正电流(Icompl、Icomp2...)中的每个校正电流是从在校正电路之间变化的预先确定的温度向低温度侧或高温度侧单调增加的电流。[0024]根据该实施方式，在半导体器件中，参考电压(VBeK)的精度可以在期望的温度范围内被进一步增加。【专利附图】【附图说明】[0025]图1是图示了根据实施方式在半导体器件中提供的电压生成电路的示例的框图。[0026]图2A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0027]图2B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0028]图2C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0029]图2D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0030]图2E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0031]图2F是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0032]图3是图示了根据实施方式在半导体器件中提供的电压生成电路的另一示例的框图。[0033]图4A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0034]图4B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0035]图4C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0036]图4D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0037]图4E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0038]图5A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0039]图5B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0040]图5C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0041]图是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0042]图5E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0043]图6A是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0044]图6B是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0045]图6C是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0046]图6D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。[0047]图7是图示了根据第一实施方式电压生成电路的详细电路配置的示例的电路图。[0048]图8是图示了根据第一实施方式电压生成电路的详细电路配置的修改的电路图。[0049]图9是图示了根据第二实施方式电压生成电路的详细电路配置的示例的电路图。[0050]图10是图示了根据第二实施方式电压生成电路的详细电路配置的修改的电路图。[0051]图11是图示了根据第二实施方式电压生成电路的详细电路配置的修改的电路图。[0052]图12是图示了根据第三实施方式电压生成电路的详细电路配置的示例的电路图。[0053]图13是图示了根据第三实施方式电压生成电路的详细电路配置的修改的电路图。[0054]图14是图示了根据第四实施方式电压生成电路的详细电路配置的示例的电路图。[0055]图15A是图示了用于校正图14的实例中的电压生成电路中温度特性的方法的原理的曲线图。[0056]图15B是图示了用于校正图14的实例中的电压生成电路中温度特性的方法的原理的曲线图。[0057]图15C是图示了用于校正图14的实例中的电压生成电路中温度特性的方法的原理的曲线图。[0058]图16是图示了BGR核心电路的详细电路配置的示例的电路图。[0059]图17A是图示了BGR核心电路的第二电流生成电路的详细电路配置的示例的电路图。[0060]图17B是图示了BGR核心电路的第二电流生成电路的详细电路配置的另一示例的电路图。[0061]图18是图示了根据第四实施方式电压生成电路的详细电路配置的示例的局部电路图。[0062]图19是图示了根据第四实施方式电压生成电路的详细电路配置的修改的电路图。[0063]图20A是图示了用于校正图19的实例中的电压生成电路中非线性温度特性的方法的原理的曲线图。[0064]图20B是图示了用于校正图19的实例中的电压生成电路中非线性温度特性的方法的原理的曲线图。[0065]图20C是图示了用于校正图19的实例中的电压生成电路中非线性温度特性的方法的原理的曲线图。[0066]图21是图示了根据第五实施方式电压生成电路的详细电路配置的示例的电路图。[0067]图22是图示了根据第五实施方式电压生成电路的详细电路配置的修改的电路图。[0068]图23是图示了根据第六实施方式电压生成电路的详细电路配置的示例的电路图。[0069]图24是图示了根据第六实施方式电压生成电路的详细电路配置的修改的电路图。[0070]图25是图示了根据第七实施方式电压生成电路的详细电路配置的示例的电路图。[0071]图26是图示了根据第七实施方式电压生成电路的详细电路配置的修改的电路图。[0072]图27是图示了根据第八实施方式电压生成电路的详细电路配置的示例的电路图。[0073]图28是图示了根据第八实施方式电压生成电路的详细电路配置的修改的电路图。[0074]图29是图示了根据第九实施方式电压生成电路的详细电路配置的示例的电路图。[0075]图30是图示了根据第九实施方式电压生成电路的详细电路配置的修改的电路图。[0076]图31是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0077]图32是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0078]图33是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0079]图34是图示了BGR核心电路的详细电路配置的另一示例的电路图。[0080]图35A是图示了电压生成电路中差分放大器的示例的电路图。[0081]图35B是图示了电压生成电路中差分放大器的示例的电路图。[0082]图36是图示了具有启动电路的电压生成电路的示例的电路图。[0083]图37是图示了其中低通滤波器被插入电源线中的电压生成电路的电路配置的示例的框图。[0084]图38A是图示了应用电压生成电路的系统的示例的示图。[0085]图38B是图示了应用电压生成电路的系统的示例的示图。[0086]图38C是图示了应用电压生成电路的系统的示例的示图。[0087]图38D是图示了应用电压生成电路的系统的示例的示图。[0088]图39是图示了应用电压生成电路的系统的示例的示图。[0089]图40是图示了应用电压生成电路的系统的示例的示图。[0090]图41是图示了应用电压生成电路的半导体集成电路器件的芯片布局的示例的框图。[0091]图42是图示了在半导体衬底上制造电压生成电路的实例中的一部分的截面。【具体实施方式】[0092]在下文中，具有电压生成电路的半导体器件的实施方式将参考所附附图进行描述。[0093]1.实施方式的概述[0094]在下文中，将描述作为实施方式的半导体器件的概述。[0095]图1是图示了根据实施方式在半导体器件中提供的电压生成电路的示例的框图。电压生成电路I具有参考电压生成电路10和校正电路20。在该示图中，校正电路20的数目为一。参考电压生成电路10生成并输出参考电压VBeK(以下还称为“BGR核心电路校正电路20根据参考电压Vb.生成校正电流Icomp并且使其反馈回到BGR核心电路10。校正电流Icomp是用于校正参考电压Vbm的温度特性的电流。[0096]图2A至图2F是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。那些曲线图图示了用于校正图1的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，横轴指示温度。曲线图用于图示概念并不总是数值上精确。[0097]图2A和图2B图示了常规已知的用于生成参考电压Vrai的方法的原理。参考电压Vbot通过将具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压Vptat(与绝对温度成比例)与双极型晶体管的基极和发射极之间PN结的正向电压Vbe(其与温度一起单调减少)相加生成。参考电压Vrai的曲线具有向上凸起的山形。对应于山的顶峰部分的温度T1被设置为电压生成电路I的中央使用温度。因此，在使用温度T1作为中心的温度范围内，温度系数变为几乎为零，并且生成具有小温度依赖性的参考电压VB(；K。当温度朝高温度侧或低温度侧很大程度远离温度T1时，参考电压Vrai的曲线图的倾斜变大，即，温度系数变大，使得参考电压Vbm的精度大大下降。[0098]在图1所示实施方式的电压生成电路I中提供了校正电路20，用于防止参考电压Vbge的精度的大大下降，甚至在向高温度侧或低温度侧远离中央使用温度的温度下。图2C至图2F图示了实施方式用于生成参考电压Vbm的方法的原理。首先，如图2C所示，BGR核心电路10生成参考电压VBeK，以便将对应于参考电压Vrai的曲线图的山的顶峰部分的温度向低温度侧移动。在示图中，温度T1被移动至低温度侧的温度T/。将温度向低温度侧移动的原因是校正高温度侧。通过将温度T1向低温度侧移动，低温度侧的精度得到改进。通过校正高温度侧，高温度侧的精度得到改进。因此，精度可以在广泛温度范围内得到改进。相反，在校正低温度侧的实例中温度T1被移动至高温度侧。[0099]如图2D和图2E所示，校正电路20执行参考电压VBeK或与参考电压VBeK成比例的电压VB(；KC和双极型晶体管的基极和发射极之间P-N结的正向电压Vbe之间的减法，用于生成其中减法结果为正的范围内的校正电流Icomp。电压Vb或电压Vbe被生成使得处于电压Vb.和电压Vbe交叉点处的温度T2大于温度T/(T2>T/)。因此，校正电路20生成从预先确定的温度T2向高温度侧单调增加的电流，如校正电流Icomp(图2E)。预先确定的温度T2还被称作阈值温度。[0100]如图2F所示，校正电路20的校正电流Icomp(图2E)被反馈至BGR核心电路10并且被添加至参考电SVB(；K(图2C)，由此生成最终参考电压、“图2F)。最终参考电压Vbge(图2F)的曲线图在温度T1’和温度T3(>T2)两点中具有山的顶峰，并且其形状具有在温度T2周围的山谷。满足关系T/<T2<T30在从略低于温度T/的温度到略高于温度T3的温度范围内，参考电压Vrai关于温度的波动宽度较小。即，在温度范围内，温度系数被抑制成较小。换言之，与图2B的参考电压Vrai相比，可以在更宽的范围内降低图2F的参考电压^胃的改变。即，参考电压Vbm的精度可以被进一步提高。稍后将描述图1的电压生成电路I的详细电路配置。[0101]虽然校正电路20的数目在图1中为一，但是通过提供多个校正电路，参考电压Vrai的精度可以被进一步提高。在下文中，将描述提供多个校正电路的实例。[0102]图3是图示了根据实施方式在半导体器件中提供的电压生成电路的另一示例的框图。电压生成电路I具有BGR核心电路10和多个校正电路20-1至20-n(其中“n”为自然数；校正电路的数目)。BGR核心电路10生成并输出参考电压VB(；K。多个校正电路20-1至20-n生成校正电流Icomp并且使其反馈至BGR核心电路10。校正电路20_i(i=I至n;自然数)中的每个校正电路生成校正电流Icompi(还被称作“子校正电流’’)，校正电流Icompi从在校正电路20-1之间变化的预先确定的温度(阈值温度)向低温度侧或高温度侧单调增加。校正电流Icomp是用于校正参考电压Vrai的温度特性的电流，并且是由多个校正电路20-1至20-n生成的多个校正电流Icompl至Icompn的总和。校正电路20_i基于参考电压Vbot或与参考电压Vbot对应的电压Vb.生成校正电流Icompi。[0103]校正电路20-1可以基于电压Vptat或与电压Vptat对应的电流Iptat以及电压Vbe或与电压Vbe对应的电流Ivbe生成校正电流Icompi。电压Vptat是具有不同发射极面积的两个双极性型晶体管基射极间电压的差电压。电压Vbe是双极型晶体管的基极和发射极之间PN结的正向电压VBE。[0104]在图3所示实施方式中，为了防止参考电压Vrai的精度的大大下降，甚至在向高温度侧或低温度侧远离中央使用温度的温度下，提供了多个校正电路20-1至20-n。校正电路20-1的每个校正电路生成校正电流Icompi。校正电流Icompi从阈值温度T2向高温度侧或低温度侧单调增加。阈值温度T2不同于另一校正电路20-1’(i’^i)的校正电流Icompi’的预先确定的温度T2。没有必要使用多个校正电路20-1至20-n中的所有校正电路，并且多个校正电路20-1至20-n中的任意一个或多个校正电路可以通过例如控制至校正电路20-1的电源的方法进行操作。[0105]换言之，多个校正电路20-1至20-n可以是与BGR核心电路10级联的电路，检测不同的阈值温度，以及生成不同的校正电流Icompl至Icompn。校正电流Icomp(=EIcompi)可以通过任意改变级联的级数而任意改变。在下文中，将具体描述。[0106]首先，将描述用于校正参考电压VBeK的高温度侧上温度特性的方法。[0107]图4A至图4E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图图示了其中校正电路20的数目为三(n=3，校正电路20-1至20-3)的实例。校正电路20-1的每个校正电路的基本功能与图1中的校正电路20的基本功能类似。即，校正电路20-1的每个校正电路生成如图2D和图2E所示的校正电流Icompi。校正电流Icompi中的每个校正电流从阈值温度T2向高温度侧单调增加。至少，阈值温度1~2不同于另一校正电路20-1，(i，古i)的校正电流Icompi，的温度。此外，对校正电流Icompi的温度的增加/减少的比率可以不同。[0108]图4A是对应于图2E、关于校正电路20-1的曲线图，并且图示了校正电流IcompI。校正电流Icompl从阈值温度T2a向高温度侧单调增加。图4B是对应于图2E、关于校正电路20-2的曲线图，并且图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向高温度侧单调增加。图4C是对应于图2E、关于校正电路20-3的曲线图，并且图示了校正电流Icomp3。校正电流Icomp3从阈值温度T2e向高温度侧单调增加。在该实例中，满足关系T2a<T2b<T2c0阈值温度T2的改变可以例如通过改变校正电路20-1中的电压Vbck实现。在图4A至图4C的示例中，可以通过以校正电路20-1、20-2和20_3的顺序降低电压Vk^来实现。用于生成校正电流Icompi的方法不限于图2D的示例(VBeK；+VBE)。[0109]如图4D所示，最终校正电流Icomp是校正电流Icompl、Icomp2和Icomp3的总和。校正电流Icomp是阈值温度T2a与T2b之间的Icompl，阈值温度T2b与T2。之间的Icompl+Icomp2,以及在阈值温度T2c或更高温度下的Icompl+Icomp2+Icomp3。即，校正电流Icomp随温度升高逐渐增加。其对应于在校正电流Icomp被添加之前的参考电压VB(；K(图2C)逐渐向高温度侧减少的实例。通过向图2C的电压VBeK添加校正电流Icomp，生成图4E的参考电压VBeK。相比于图2F的参考电压VBeK,图4E的参考电压VBeK关于温度的改变可以在更广泛的范围内在高温度侧上降低。即，参考电压VBeK的精度可以被进一步提高。稍后将描述该实例中图3的电压生成电路I的详细电路配置。[0110]接下来，将描述用于校正参考电压Vbm在低温度侧上温度特性的方法。[0111]图5A至图5E是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图还图示了其中校正电路20的数目为三(n=3，校正电路20-1至20-3)的实例。校正电路20-1的每个校正电路的基本功能与图1中的校正电路20的基本功能相反。即，校正电路20-1的每个校正电路执行与参考电压Vrai成比例的电压Vbhk(或参考电压VBeK)和基极和发射极之间P-N结的正向电压Vbe之间的减法，用于生成减法结果为正的范围内的校正电流Icompi。也即，图2D中的正电压是相反的。校正电流Icompi中的每个校正电流从阈值温度T2向低温度侧单调增加。至少，阈值温度T2不同于另一校正电路20-1’(i’古i)的校正电流Icompi’的温度。此外，对校正电流Icompi的温度的增加/减少的比率可以不同。[0112]图5A是对应于图2E、关于校正电路20-1的曲线图，并且图示了校正电流Icompl。校正电流Icompl从阈值温度T2e向低温度侧单调增加。图5B是对应于图2E、关于校正电路20-2的曲线图，并且图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向低温度侧单调增加。图5C是对应于图2E、关于校正电路20-3的曲线图，并且图示了校正电流Icomp3。校正电流Icomp3从阈值温度T2a向低温度侧单调增加。在该实例中，满足关系T2a<T2b<T2c0阈值温度T2的改变可以例如通过改变校正电路20-1中的电压Vbck实现。在图5A至图5C的示例中，可以通过以校正电路20-1、20-2和20_3的顺序增加电压Vb来实现。用于生成校正电流Icompi的方法不限于图2D的示例(VBeK；+VBE),其中正电压是相反的。[0113]如图所示，最终校正电流Icomp是校正电流Icompl、Icomp2和Icomp3的总和。校正电流Icomp是阈值温度T2。与T2b之间的Icomp3，阈值温度T2b与T2a之间的Icomp2+Icomp3,以及在阈值温度T2a或更低温度下的Icompl+Icomp2+Icomp3。即，校正电流Icomp随温度降低逐渐增加。其对应于在校正电流Icomp被添加之前的参考电压VB(；K(图2C)逐渐向低温度侧减少的实例。通过向图2C的电压VBeK添加校正电流Icomp，生成图5E的参考电压V-。在该实例中，优选在通过将山形顶峰的温度T1移至高温度侧(而非低温度侧)获得的温度T/使用图2C的电压Vrai的弧线。相比于图2F的参考电压Vbm,图5E的参考电压VBeK关于温度的改变可以在更广泛的范围内在低温度侧上降低。即，参考电压Vrai的精度可以被进一步提高。稍后将描述该实例中图3的电压生成电路I的详细电路配置。根据待获得的精度，校正电路20-1的数目可以如在图1的买例中为一。[0114]接下来，将描述用于校正参考电压Vbm的高温度侧和低温度侧两者上温度特性的方法。[0115]图6A至图6D是图示了根据实施方式用于校正电压生成电路中温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压生成电路I中温度特性的方法的原理。在每个曲线图中，纵轴指示电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图图示了其中校正电路20的数目为二(n=2，校正电路20-1和20-2)的实例。校正电路20-1(低温度侧)的基本功能如在图5A的实例中与图1中的校正电路20的基本功能相反。校正电路20-2(高温度侧)的基本功能如在图4A至图4E的实例中与图1中的校正电路20的基本功能类似。校正电流Icompl从阈值温度T2a向低温度侧单调增加。校正电流Icomp2从阈值温度T2b向高温度侧单调增加。预先确定的温度T2a不同于另一预先确定的温度T2b。下面，将具体进行描述。此外，关于校正电流Icompi的温度的增加/减少的比率可以不同。[0116]图6A是对应于图5C、关于校正电路20-1的曲线图，并且图示了校正电流IcompI。校正电流Icompl从阈值温度T2a向低温度侧单调增加。图6B是对应于图4C、关于校正电路20-2的曲线图，并且图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向高温度侧单调增加。在该实例中，满足关系T2a<T2bo阈值温度T2的改变可以例如通过改变校正电路20-1中的电压Vbckc实现。用于生成校正电流Icompi的方法不限于图2D的示例(VBeKC+VBE)。[0117]如图6C所示,最终校正电流Icomp是校正电流Icompl和Icomp2的总和。校正电流Icomp是在阈值温度T2a或更低温度下的Icompl，以及在阈值温度T2b或更高温度下的Icomp2。即，校正电流Icomp随温度在低温度侧降低而增加，并且随温度在高温度侧升高而增加。其对应于在校正电流Icomp被添加之前的参考电SVbm(图2C)向低温度侧减少并且向高温度侧减少的实例。通过向图2B的电压VBeK添加校正电流Icomp，生成图6D的参考电压V-。在该实例中，如2B的电压Vrai,并非总是需要将在山形顶峰的温度T1移至低温度侧或高温度侧。相比于图2B的参考电压VB(；K，图6D的参考电压Vbsk关于温度的改变可以在更广泛的范围内在低温度侧和高温度侧两者上降低。即，参考电压Vbm的精度可以被进一步提高。稍后将描述该实例中图3的电压生成电路I的详细电路配置。根据待获得的精度，可以在高温度侧和低温度侧中的每一侧上提供多个校正电路20-1。校正电路20-1在低温度侧上的数目与在高温度侧上的数目可以彼此不同。[0118]2.实施方式的细节[0119]下文，将描述用于实现实施方式概述中描述的配置和效果的具体示例的细节。[0120]第一实施方式[0121]将描述根据第一实施方式的半导体器件。在第一实施方式中，将描述如下实例，其中校正电路20基于参考电压VB(；K(或电压Vmk)以及双极型晶体管的基极和发射极之间的电压Vbe生成校正电流Icomp并且通过该校正电流Icomp校正参考电压Vrai的高温度侧。在该实施方式中，校正电路20的数目为一。[0122]该实施方式中的电压生成电路为图1中所示的电压生成电路，并且如图2C至图2F所示在高温度侧上执行校正。[0123]图7是图示了根据第一实施方式电压生成电路的详细电路配置的示例的电路图。虽然不受限制，但是电压生成电路I通过已知CMOS集成电路制造技术被形成在半导体衬底(诸如单个硅衬底)上。该配置在以下实施方式中是相同的。[0124]BGR核心电路10具有电流生成单元101和电压输出单元102。电流生成单元101生成通过将根据具有不同发射极面积的两个双极型晶体管Q1和Q2的基极和发射极之间的电压的差电压(AVbe)的电流、根据双极型晶体管Q2的基射极间电压Vbe2的电流和校正电路20生成的校正电流Icomp相加获得的电流I。电压输出单元102将生成的电流转换成参考电压VBeK并将其输出。[0125]电流生成单元101例如具有NPN型双极型晶体管Q1和Q2,电阻器HHRpR8和Rz、电容器Cc、差分放大器A1和P沟道类型MOS晶体管MPl和MP2。输出单元102例如具有电阻器R4。[0126]双极型晶体管Q1和Q2的发射极端子通常被耦合。双极型晶体管Q1的基极端子被耦合至双极型晶体管Q2的集电极端子。双极型晶体管Q1的发射极面积是双极型晶体管Q2的发射极面积的“n”倍(n为二或更大的整数)。即，被设置使得当相同电流通过双极型晶体管Q1和Q2时，双极型晶体管Q2的发射极电流密度是双极型晶体管Q1的发射极电流密度的“n”倍。在该示图的示例中，“n”等于20。电阻器R1的一端被耦合至双极型晶体管Q2的基极端子，并且另一端被耦合至双极型晶体管Q1的集电极端子。电阻器R2的一端被耦合至电阻器R1的一端，并且另一端被耦合至双极型晶体管Q1的集电极端子。电阻器R5被提供在通常耦合至双极型晶体管Q1和Q2的发射极端子与接地节点之间。电阻器R3被提供在双极型晶体管Q2的基极端子与接地节点之间。向差分放大器A1供应在双极型晶体管Q1和Q2的每一个的集电极侧上的电势。PMOS晶体管MPl和MP2的每一个具有差分放大器A1的输出电压被向其供应的栅极端子，并且具有电源节点Vcc经由电阻器R7或R8与其耦合的源极端子。PMOS晶体管MPl的漏极端子被耦合至电阻器R1和R2的连接节点。通过这种方式，形成反馈环路。电阻器R4的一端被耦合至PMOS晶体管MP2的漏极端子，并且另一端被耦合至接地节点。因此，电流I从PMOS晶体管MP2的漏极端子被供应至电阻器R4。PMOS晶体管MP2的漏极端子与电阻器R4之间连接节点处的电压为参考电压VB(；K。稍后将描述BGR核心电路10的操作原理。[0127]电阻器艮和电容器C。以此顺序串联耦合并且耦合至差分放大器A1的输出侧以及PMOS晶体管MPl的漏极端子。这些元件是用于相位补偿的元件以防止电路振荡，并且与电流和电压生成不具有直接关系。电阻器R7和R8是源电阻器用于降低PMOS晶体管MPl和MP2中不匹配的影响，并且可以在可以忽略不匹配的影响的情况下省略。[0128]校正电路20根据如下电压生成校正电流Icomp，该电压通过将双极型晶体管Q3的基射极间电压Vbe3从输出电压Vbck或对应于输出电压Vbck的电压Vbckc减去而获得，并且将生成的校正电流Icomp反馈至电流生成单元101。[0129]校正电路20例如具有差分放大器A2、双极型晶体管Q3、电阻器R6、P沟道类型MOS晶体管MP3和MP4。优选地，校正电路20具有P沟道类型MOS晶体管MP6。[0130]差分放大器A2接收BGR核心电路10的输出电压Vbck以及对应于输出电压Vrai的Vbgec并且用作电压跟随器。双极型晶体管Q3具有差分放大器A2的输出端子与其耦合的基极端子。电阻器R6被提供在双极型晶体管Q3的发射极端子与接地节点之间。PMOS晶体管MP3具有电源节点Vcc与其耦合的源极端子以及具有耦合的栅极端子与漏极端子并且与双极型晶体管Q3的集电极端子耦合。PMOS晶体管MP4的源极端子被耦合至电源节点Vcc，并且栅极端子被耦合至PMOS晶体管MP3的栅极端子。PMOS晶体管MP3和MP4配置如下电流镜电路，该电流镜电路根据双极型晶体管Q3的集电极侧上流动的电流从PMOS晶体管MP4输出校正电流Icomp。虽然不受限制,但是该校正电流Icomp被反馈至电流生成单元101的电阻器R5与双极型晶体管Q1和Q2的通常耦合的发射极端子之间的节点。通过采用反馈方法，精度可以被提高而不需要元件电路(诸如差分放大器和用于校正电路20的电流镜)的高精度，以及不需要添加大面积和电流。[0131]差分放大器A2被提供以供应双极型晶体管Q3的基极电流。然而，在可以通过直接从PMOS晶体管MP2供应基极电流而忽略参考电压Vbot的影响的情况下可以省略差分放大器A2。稍后将描述校正电路20的详细操作原理。[0132]电压生成电路I的操作原理将关于BGR核心电路10和校正电路20中的每一个进行描述。[0133](I)BGR核心电路10[0134]在图7中，电阻器R1中流动的电流被表示为I1,电阻器R2中流动的电流被表示为I2，PMOS晶体管MPl和MP2中流动的电流被表示为I，以及电阻器R1和R2的连接点处的电压被表示为V3,并且假设满足关系R1=R2=R1215在如下描述中，电流镜电路与类似物的镜像比为1:1。然而，本发明并不限于该比率，并且该镜像比可以被改变。在如下描述中，为了更容易理解，执行计算而不需要考虑双极型晶体管的基极电流。然而，在仿真或实际设计中，执行包括基极电流的计算。[0135]双极型晶体管的饱和电流密度被表示为Js，单位面积被表示为A，热电压被表示为VT=kT/q,玻耳兹曼常量(Boltzmannconstant)被表示为k,绝对温度被表示为T,以及电荷基本量子被表不为q。关于双极型晶体管Q1的基射极间电压Vbei和双极型晶体管Q2的基射极间电压Vbe2满足方程式I。当差分放大器A1的反馈操作正常时，满足如下方程式2。【权利要求】1.一种具有电压生成电路的半导体器件，其中所述电压生成电路包括:参考电压生成电路，其输出参考电压；以及多个校正电路，其生成校正电流并将其反馈至所述参考电压生成电路，其中所述校正电路中的每个校正电路生成子校正电流，所述子校正电流从在所述校正电路之间变化的预先确定的温度向低温度侧或高温度侧单调增加，以及其中所述校正电流是由所述校正电路生成的多个所述子校正电流的总和。2.根据权利要求1所述的半导体器件，其中所述校正电路中的每个校正电路基于所述参考电压或与所述参考电压成比例的电压或与所述参考电压对应的电流以及P-N结的正向电压或与所述正向电压对应的电流生成所述子校正电流。3.根据权利要求2所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向高温度侧单调增加。4.根据权利要求3所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至第一电源并且其漏极被耦合至其栅极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；双极型晶体管，其集电极被耦合至所述PMOS晶体管的所述漏极并且具有与生成自所述参考电压的电压耦合的基极；以及电阻器，其一端被耦合至所述双极型晶体管的发射极并且其另一端被耦合至第二电源，其中与所述参考电压对应的电压是通过由电阻器划分所述参考电压获得的电压并且在所述校正电路之间变化，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。5.根据权利要求4所述的半导体器件，其中所述校正电路中的每个校正电路进一步包括:放大器，具有与所述参考电压对应的所述电压与其耦合的输入端子以及具有耦合至所述双极型晶体管的所述基极的输出端子和另一输入端子。6.根据权利要求2所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向低温度侧单调增加。7.根据权利要求6所述的半导体器件，其中所述校正电路中的每个校正电路包括:第三PMOS晶体管，其源极被耦合至第一电源并且其栅极被耦合至所述参考电压生成电路中的参考电流在其中流动的晶体管的栅极；第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；双极型晶体管，其集电极被耦合至所述PMOS晶体管的所述漏极并且其基极被耦合至所述第三PMOS晶体管的所述漏极；二极管，其一端被耦合至所述双极型晶体管的所述基极并且其另一端被耦合至第二电源；以及电阻器，其一端被耦合至所述双极型晶体管的发射极并且其另一端被耦合至所述第二电源，其中电流镜电路包括用于在所述参考电压生成电路中传送所述参考电流的晶体管和所述第三PMOS晶体管，以及其中所述电流镜电路的电流镜像比在所述校正电流之间变化，并且所述第二PMOS晶体管从所述漏极输出所述子校正电流。8.根据权利要求1所述的半导体器件，其中所述校正电路中的每个校正电路基于具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压、与所述差电压对应的电流、P-N结的正向电压和与所述正向电压对应的电流中的至少一个生成所述子校正电流。9.根据权利要求8所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向高温度侧单调增加。10.根据权利要求9所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，并且在所述校正电路之间变化，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。11.根据权利要求9所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，并且在所述校正电路之间变化，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。12.根据权利要求8所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向低温度侧单调增加。13.根据权利要求12所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。14.根据权利要求12所述的半导体器件，其中所述校正电路中的每个校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的电流，并且在所述校正电路之间变化，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流，以及其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。15.根据权利要求8所述的半导体器件，其中所述校正电路中的第一校正电路的所述子校正电流从第一预先确定的温度向高温度侧单调增加，以及其中所述校正电路中的第二校正电路的所述子校正电流从低于所述第一预先确定的温度的第二预先确定的温度向低温度侧单调增加。16.根据权利要求15所述的半导体器件，其中所述第一校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的第一电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第二电流，其中所述第二PMOS晶体管从所述漏极输出所述子校正电流，其中所述第二校正电路包括:第三PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第四PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第三PMOS晶体管的所述栅极；第三恒流源，耦合在所述第一电源与所述第三PMOS晶体管的所述漏极之间；以及第四恒流源，耦合在所述第一PMOS晶体管的所述漏极与所述第二电源之间，其中所述第三恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第三电流，所述第三电流不同于所述第二电流，其中所述第四恒流源生成根据P-N结的正向电压的第四电流，所述第四电流与所述第二电流相同，以及其中所述第四PMOS晶体管从所述漏极输出所述子校正电流。17.根据权利要求15所述的半导体器件，其中所述第一校正电路包括:第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极与第二电源之间，其中所述第一恒流源生成根据P-N结的正向电压的第一电流，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第二电流，以及其中所述第二PMOS晶体管从所述`漏极输出所述子校正电流，其中所述第二校正电路包括:第三PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第四PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第三PMOS晶体管的所述栅极；第三恒流源，耦合在所述第一电源与所述第三PMOS晶体管的所述漏极之间；以及第四恒流源，耦合在所述第一PMOS晶体管的所述漏极与所述第二电源之间，其中所述第三恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第三电流，所述第三电流与所述第二电流相同，其中所述第四恒流源生成根据P-N结的正向电压的第四电流，所述第四电流不同于所述第二电流，以及其中所述第四PMOS晶体管从所述漏极输出所述子校正电流。18.根据权利要求15所述的半导体器件，其中所述第一校正电路包括:第一电阻器，具有与第一电源稱合的一端；第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一电阻器的另一端；以及第一恒流源，耦合在所述第一电阻器的所述另一端与第二电源之间，其中所述第一恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压的第一电流，其中所述第一PMOS晶体管从所述漏极输出所述子校正电流，其中所述第二校正电路包括:第二恒流源，具有与所述第一电源耦合的一端；第二PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第二恒流源的另一端；以及第二电阻器，耦合在所述第二恒流源的所述另一端与第二电源之间，其中所述第二恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的第二电流，所述第二电流不同于所述第一电流，其中所述第二电阻器与所述第一电阻器相同，以及其中所述PMOS晶体管从所述漏极输出所述子校正电流。19.根据权利要求1所述的半导体器件，其中所述校正电路中的每个校正电路由控制信号选择性地开启/关断。20.根据权利要求1所述的半导体器件，其中所述参考电压生成电路通过将根据具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压的电流、根据P-N结的正向电压的电流和所述校正电流相加生成参考电流，将所述参考电流转换成电压，并且输出所述电压作为所述参考电压。`【文档编号】G05F1/567GK103488234SQ201310232130【公开日】2014年1月1日申请日期:2013年6月7日优先权日:2012年6月7日【发明者】佐野真也,高桥保彦,掘口真志申请人:瑞萨电子株式会社
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