调压电路的制作方法
调压电路的制作方法
【专利摘要】本发明公开了一种调压电路。该电路包括：配置为接收电源电压的电源端子；控制晶体管，可具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，第一源/漏区可以与电源端子耦接且栅极绝缘区可以具有第一层厚度；具有内部电源端子和多个晶体管的逻辑电路，每个晶体管具有第二层厚度的栅极绝缘区，内部电源端子可以与控制晶体管的第二源/漏区耦接；具有逆变器输入端和逆变器输出端的逆变器，逆变器输入端可与逻辑电路的内部电源端子耦接并且逆变器输出端可与控制晶体管的栅极区耦接，逆变器可包括具有第三层厚度的栅极绝缘区的至少一个晶体管；第一层厚度、第二层厚度和第三层厚度基本上可以相同。
【专利说明】调压电路【技术领域】
[0001 ] 各个实施方式涉及调压电路。
【背景技术】
[0002]具有数字为主的功能的IC (集成电路)大多包括针对各个电压域的单独的电源端子。例如，如果IC包括以1.5V电压工作的数字控制器，并且还包括被配置为接收及输出3.3V信号的输入端子和输出端子，则IC包括至少一个用于施加1.5V电压的电源端子(或者可以设置多个内部互连的电源端子)以及至少一个用于施加3.3V电压的另一电源端子。电源电压由外部调压器提供。此外，电源电压可能需要由电容器(该电容器与电源端子并联耦接)进行缓冲。需要进行缓冲，原因是数字为主的IC的功耗改变的时间标度是比外部调压器能够对突然发生的阶梯状负载变化作出反应并且调整提供给负载(例如，用IC表示的负载)的电源电压的时间标度短的数量级。数字为主的IC的功耗的特征在于脉冲，该脉冲的宽度对于5V的技术(即，在以5V电压工作的数字为主的IC中)约为10纳秒，对于1.5V的技术(即，在以1.5V电压工作的数字为主的IC中)下降到100皮秒。(主要)数字IC中的脉冲状功耗是由其同步操作造成的。然而，典型调压器的控制稳定时间约为I微秒，因此显然无法对(主要)数字IC所导致的负载条件的突跳作出反应。
[0003]在常规调压器中，通常，电压域的单个晶体管被用作控制器件，其被选择足够高以便被设计为至少处理调压器的最高输入电压。另外，运算放大器可以被用作稳定放大器或者实现等效功能的电路中，其以由于使用多个放大级而造成相对高的信号延迟时间为代价，提供了高静态控制精度 。这两个原因可以被视为造成常规调压器的相当长的控制稳定时间(control settling time)的主要原因。
[0004]功耗较低的数字电路(例如用于移动应用的数字电路)通常包括内部调压器，该内部调压器提供较小的电源电压，因此可能需要从外部提供其他(较大的)电源电压。然而，这些类型的电路要求利用外部电容器对该内部较低的电源电压进行缓冲。因此，不得不经由额外的引脚将内部馈线引至IC的外部，从而造成(例如)需要ESD (静电放电)保护以及必须在集成电路中设置额外引脚等所有缺点。
[0005]在功耗甚至更低的数字电路中，内部可包括有缓冲电容器。这种架构的实例可见于芯片卡或RFID (射频识别)应用中。另外，这些应用领域中的电路通常不以同步操作模式操作，以便减小其功耗谱中的尖峰幅度。
[0006]由于进一步数字化的趋势，越来越多的应用利用复杂的数字电路从原先以模拟操作模式为主转换为数字操作。与数字电路不同，模拟电路中的功耗基本上是连续的。内部低电压域和外部提供的较高的电源电压在模拟电路中可借助内部调压器进行轻松调节，因此不必引至IC的外部进行缓冲(如就数字IC而言描述的)。这种模拟电路的用户仍然未察觉内部电源域并且不参与操作。这种产品/应用中的电路的数字部分主要以异步模式进行操作，因此功耗相当小，以便可通过内部调压器轻松供电。
[0007]这种应用的一个突出实例是用于SMPS (开关模式电源)的集成控制电路领域，其由于栅极驱动器的输出电压较高而可能需要范围在15V至20V的相对较高的外部电源电压。用于SMPS的这种集成控制电路通常保持5V的内部电压域以便为模拟电路组件/部件(在一定程度上为数字电路组件/部件)供电。对这些应用进行相当复杂的全数字化到目前为止是不成功的，主要是由于对复杂数字(同步)逻辑的内部电压域有缓冲的需求。如上所述，这需要通过将相应馈线引出至IC的外部来从外面完成。除了 IC的至少一个端子被占用因此不能用于其他目的/功能的明显缺点以外，可能不得不使用更大的外壳并且用户很不愿意付出额外的努力来提供缓冲功能，使得电路很容易受到EMI (电磁干扰)的影响，例如尤其是在1.5V的较低的内部电源电压。易受EMI导致的干扰是由承载相当高的电压的其他周围的外部电气线路和/或引脚导致的，该电压例如是SMPS开关晶体管的通常约为600V的漏极电压或在EMC (电磁兼容性)测试期间施加大约4kV大小的电脉冲的SMPS的输电线。因此应避免不得不将内部电源电线引出至IC (或其外壳)的外部的必要性。
[0008]到目前为止，用于电力电子设备的控制电路的复杂度一直局限于可以在5V或3.3V电压域中实现的几百个逻辑元件。这些控制电路主要利用BiCMOS(双极互补金属氧化物半导体)技术来实现，其可以用于提供BJT (双极面结型晶体管)，BJT具有增益带宽积，该增益带宽积远远大于数字IC中的其他组件的增益带宽积，以便对于提供IC中内部逻辑的内部电源线的负载调节可以局限于几百毫伏。然而，由于数字IC的密度等级不断的增加，内部逻辑的电源电压与其针对波动接受的绝对容差一起下降。同时，在使用如上描述的这些技术用于IC制造时，快速BJT的实现可能太昂贵。
[0009]更复杂的数字控制电路(或驱动电路)，例如DC-DC转换器中使用的电路，通常被细分为利用低电源电压进行操作的数字控制器和利用较高的电源电压进行操作、仅包含复杂度较低的逻辑配置的一个或多个独立驱动电路。用于DC-DC转换器的控制电路通常包括大量端子，因此设置用于对内部逻辑电源电压进行外部缓冲的又一端子是不成太大问题的。
【发明内容】
[0010]在各个实施方式中，提供了一种电路:电源端子，被配置为接收电源电压；控制晶体管，其可具有体区、第一源/漏区、第二源/漏区、布置在体区上方的栅极绝缘区以及布置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以耦接至电源端子，并且其中，栅极绝缘区可以具有第一层厚度；具有内部电源端子和多个晶体管的逻辑电路，各个晶体管都具有第二层厚度的栅极绝缘区，其中，内部电源端子可以耦接至控制晶体管的第二源/漏区；包括逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以耦接至逻辑电路的内部电源端子并且逆变器输出端可以耦接至控制晶体管的栅极区，其中，逆变器可包括具有第三层厚度的栅极绝缘区的至少一个晶体管；其中，第一层厚度、第二层厚度和第三层厚度可以基本上相等。
【专利附图】
【附图说明】
[0011]在附图中，类似参考标号在通篇不同示图中通常是指相同部件。附图不一定按比例绘出，而是通常将重点放在示出本发明的原理。在以下描述中，参照以下附图对本发明的各个实施方式进行描述，其中:
[0012]图1示出了电路的实施方式；[0013]图2示出了具有单个控制晶体管的电路的另一个实施方式；
[0014]图3示出了具有级联晶体管的电路的又一个实施方式；
[0015]图4示出了根据包括数个级的各个实施方式的电路；
[0016]图5示出了根据图2的各个实施方式的电路的更详细的示图；
[0017]图6示出了根据图5中所示的各个实施方式的电路的详细的可能实现方式；
[0018]图7示出了根据各个实施方式的电路的另一个实施方式。
【具体实施方式】
[0019]以下详细描述是指通过图解方式示出可以实践本发明的具体细节以及实施方式的附图。
[0020]本文中使用术语“示例性的”来表示“用作实例，示例或图解”。不必将本文中描述成“示例性的”的任何实施方式或设计解释为优选于或优于其他实施方式或设计。
[0021 ] 根据各个实施方式，可以设置用于调节电压的电路，该电路可用于提供相对较低(与提供给根据各个实施方式的电路的电源电压相比)的电源电压，例如大约5V或更低的电压、大约3V或更低的电压、1.5V或更低的电压。例如，可以将这些(内部)电源电压提供给以同步模式操作的复杂数字电路，而不必使用外部去耦电容器。
[0022]术语去耦电容器指的是与IC的电源端子并联耦接的电容器(即，电容器的一端可以与IC的电源端子耦接，缓冲电容器的另一端可以与参考电位(例如接地电位)耦接)。可以设置去耦电容器以便充当电荷缓冲器(charge buffer)和/或稳压组件/器件，因此可以防止提供给其耦接的IC的相应端子的电压由于在同步模式下操作的数字IC的脉冲状功耗而导致下降。例如，去耦电容器可以用于通过将去耦电容器尽可能近地设置在数字为主的IC的相应电源端子(该电源端子被配置为接收电源电压)附近来稳定提供给IC的电源电压。换句话说，去耦电容器可以被配置作为局部储能器以免由于IC (例如，数字为主的IC)的功率需求改变而导致电源电压波动，这种情况可能发生于对提供电源电压的电源来说太短而无法作出反应的时间标度。
[0023]根据各个实施方式，缓冲电容器可以被理解为起到去耦电容器的作用。然而，由于稍后描述的原因，缓冲电容器的电容可以小于去耦电容器的常见电容，因此缓冲电容器可以在集成电路中实现，但提供与放置在IC外部(例如IC端子或相应引脚与参考电位之间的IC的外部)的去耦电容器相同的功能。
[0024]在图1中，示出了根据各个实施方式的电路100。根据各个实施方式的电路100可包括被配置为接收电源电压的电源端子102。根据各个实施方式的电路100可进一步包括控制晶体管104，该控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以耦接至电源端子102，并且其中，栅极绝缘区可以具有第一层厚度。控制晶体管104例如可以被配置作为MOSFET (金属氧化物半导体场效应晶体管)。根据各个实施方式的电路100可进一步包括具有内部电源端子106和多个晶体管108的逻辑电路110，每个晶体管108具有第二层厚度的栅极绝缘区，其中，内部电源端子106可以耦接至控制晶体管104的第二源/漏区。在图1中所示的电路100的实施方式中，仅示出了逻辑电路100内的两个晶体管108。然而，设置在逻辑电路110中的晶体管的数量可以等于如存在于现今CPU (中央处理单元)中的数千或甚至更多(例如数以千万)晶体管，并且一般情况下可以根据需要进行选择。逻辑电路110可以是纯数字电路或者可以是包括至少一个模拟子电路和至少一个数字子电路的电路。一般情况下，逻辑电路110可以是集成整体系统的数字子电路。根据各个实施方式的电路100可进一步包括具有逆变器输入端和逆变器输出端的逆变器112，其中，逆变器输入端与逻辑电路110的内部电源端子106耦接并且逆变器输出端与控制晶体管104的栅极区耦接，其中，逆变器包括具有第三层厚度的栅极绝缘区的至少一个晶体管114。控制晶体管104、逻辑电路110的多个晶体管108中的至少一个以及逆变器112的至少一个晶体管114可以经配置使得第一层厚度、第二层厚度和第三层厚度基本上相等。根据电路100的各个实施方式，假设所有层的材料相同，当一个层厚度与另一个层厚度之差不大于15% (例如，基于较大的层厚度)进而例如等于10%以下，例如等于5%以下时，层厚度可以被视为基本上等于另一层厚度。
[0025]根据逻辑设计规则设计的控制晶体管104可以具有较低的电强度。根据各个实施方式，电强度可以与在晶体管的可靠性不会降低的情况下晶体管的第一漏/源端子与第二漏/源端子之间可施加的最大电压相关。根据此晶体管相对于热载流子效应所期望的稳定性，在传导的同时最大额定源漏电压可以低于数字电路的容许电源电压。例如，就用于1.5V电压域的数字晶体管的技术而言(即，为高达1.5V振幅的信号所设计的数字电路布局)，与逻辑电路110的内部电源端子106耦接的控制晶体管104的第二漏/源端子上的输出电压应在大约2V至2.5V的范围内，在此情况下导致跨控制晶体管104的电压下降大约0.5V至IV0
[0026]电源电压可以是外部电源生成的电源电压并且可能大于数字电路(例如逻辑电路110)操作所需的电源电压。因此，控制晶体管104可以被配置为在其第二源/漏端子提供的内部电源电压可以小于可施加给根据各个实施方式的电路100的电源端子102的(外部)电源电压。控制晶体管104提供的内部电源电压然后可以提供给逻辑电路110，其中，内部电源电压的值可以与逻辑电路110适当操作所需的电源电压的所需值匹配。在很多可能的配置场景中的一个场景中，20V的电源电压可以施加给根据各个实施方式的电路100的电源端子102。由控制晶体管104输出(B卩，控制晶体管104的第二漏/源端子上提供的)内部电源电压可以为(列举几个非限制实例)5V或3.3V或2V或1.5V或1.2V。与控制晶体管104的受控输出电压相对应的内部电源电压还可以施加给逆变器112的输入端。逆变器112的输出端可以与控制晶体管104的栅极区耦接。根据各个实施方式的电路100可进一步包括电压跟随器，也称之为单位增益缓冲器(图1中未示出)，该电压跟随器可以耦接在逆变器112的输出端与控制晶体管104的栅极区之间。
[0027]逆变器112的正和负(或者，高和低)电源电压可以经选择使得逆变器112的阈值电压与要提供给逻辑电路110的内部电源电压相对应。提供给逆变器112的电源电压例如可以由可被提供了恒定电流的参考逆变器产生。稍后将更详细地描述这方面。
[0028]根据各个实施方式的电路100可以使用晶体管作为控制元件，其中，可以对限定其操作特性的基本特性/参数(列举几个非限制性示例，例如沟道长度、栅极氧化物的厚度、掺杂浓度)进行配置，以便这些基本特性/参数至少是相当的，例如这些基本特性/参数可以在15%的偏差容限或10%的偏差容限或5%的偏差容限内，或者基本上可以等于要被提供内部电源电压的设备和/或电路组件中的晶体管(例如，设置在逻辑电路110中的多个晶体管108)的相应特性/参数。
[0029]此外，根据各个实施方式的电路100可以经配置使得对限定其操作特性的基本特性/参数(列举几个非限制性示例，例如沟道长度、栅极氧化物的厚度、掺杂浓度)至少是相当的，例如这些基本特性/参数可以在15%的偏差容限或10%的偏差容限或5%的偏差容限内，或者基本上可以等于逆变器112内至少一个晶体管114的相应特性/参数。逆变器112可以被用作电压放大器并且可包括互补晶体管，例如利用CMOS (互补金属氧化物半导体)技术制造的 NM0SFET (η 沟道 MOSFET)及 PMOSFET (ρ 沟道 M0SFET)。
[0030]根据各个实施方式的电路100可进一步包括电压跟随器(图1中未示出)，该电压跟随器可以耦接在逆变器112的输出端与控制晶体管104的栅极区之间。电压跟随器还可包括互补晶体管，其中，根据各个实施方式的电路100可以经配置使得限定其操作特性的电压跟随器的至少一个互补晶体管的基本特性/参数(列举几个非限制性示例，例如沟道长度、栅极氧化物的厚度、掺杂)至少是相当的，例如可以在15%的偏差容限或10%的偏差容限或5%的偏差容限内，或者基本上可以等于控制晶体管104的相应特性/参数。因此，根据各个实施方式的电路100可以经配置使得限定控制晶体管104、设置在逻辑电路110中的多个晶体管108、逆变器112内的至少一个晶体管114以及电压跟随器的至少一个晶体管的操作特性至少是相当的或基本上彼此相等。换句话说，控制晶体管104、设置在逻辑电路110中的多个晶体管108、逆变器112内的至少一个晶体管114以及电压跟随器的至少一个晶体管的操作特性(例如开关定时、响应时间及电强度等)至少是相当的或基本上彼此相
坐寸ο
[0031]由于可以限定目前为止所提到的可以设置在根据各个实施方式的电路100中的晶体管的操作特征的特性/参数至少可以彼此相当或基本上相同，因此根据各个实施方式的电路100中使用的所有晶体管的最短响应时间或最大操作频率也可以彼此相当或基本上相同。另外，使用类似的电路拓扑结构(例如，CMOS逆变器112)。出于这两个原因，可以看作是由控制晶体管104和驱动控制晶体管104的逆变器112体现的调压器的响应时间可以与逻辑电路110的开关速度处于相同数量级并且调压器的稳定时间可以小于限定逻辑电路110的操作速度的时钟的一个时钟周期。例如可以耦接在控制晶体管104的第二源/漏端子与参考电位之间的集成缓冲电容器(图1中未示出)可以经配置(例如，通过选择合适的电容值)使得只需要缓冲由逻辑电路110从时钟周期的上升边缘的点所汲取的电荷直至在调压器中引起响应为止。
[0032]在图2中，示出了根据各个实施方式的电路100的更详细示图。图2中所示的根据各个实施方式的电路200可包括被配置为接收(外部)电源电压)的电源端子202。根据各个实施方式的电路200可进一步包括控制晶体管204，该控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子202耦接，并且其中，栅极绝缘区可以具有第一层厚度。控制晶体管204例如可以被配置为M0SFET。控制晶体管204的第二源/漏区可以被配置为提供可以在内部电源端子216上提供的受控输出电压。负载，例如已经提及的逻辑电路(图2中未示出)，可以与内部电源端子216耦接。从与内部电源端子216连接的负载角度来说，控制晶体管204的受控输出电压可以是内部电源电压VDD。逆变器208的输入端可以与内部电源端子216耦接以便也可以将内部电源电压VDD施加给逆变器208的输入端。施加给逆变器208的输入端的内部电源电压VDD可以被视为逆变器208用来生成随后可施加给控制晶体管204的栅极区的相应控制信号的反馈信号。逆变器208的输出端可以与电压跟随器206的输入端耦接，该电压跟随器可以被配置为单位增益放大器。电压跟随器206的输出端然后可以与控制晶体管204的栅极区耦接。按照最简单的形式，电压跟随器206可以由电容器体现。
[0033]逆变器208可进一步包括第一供给输入端和第二供给输入端，其中，第一电压源210可以与逆变器208的第一供给输入端耦接，第二电压源212可以与逆变器208的第二供给输入端耦接。第一电压源210和第二电压源212都进一步与参考电位214 (例如接地电位)耦接。第一电压源210和第二电压源212被配置为将电源电压提供给逆变器208，即，第一电源电压(提供给第一供给输入端)和第二电源电压(提供给第二供给输入端)。电源电压可以经配置使得逆变器208的阈值电压基本上等于内部电源电压VDD (B卩，控制晶体管204输出的受控输出电压)的期望值。就CMOS逆变器而言，逆变器208可以在这两个晶体管都导通，位于一个或另一个晶体管处于导通状态(同时另一个晶体管处于非导通状态)的两个稳定状态条件之间的区域中，即，传输特性以陡坡为特征的区域中，进行操作。换句话说，逆变器208可以被配置为在AB类工作点进行操作。例如，如果与内部电源端子216连接的逻辑电路进行正确操作需要3.3V的电源电压，则第一电压源可以将1.8V的第一电源电压提供给逆变器208的第一供给输入端，第二电压源可以将4.8V的第二电源电压提供给逆变器208的第二供给输入端。根据进一步实例，如果与内部电源端子216连接的逻辑电路进行正确操作需要1.5V的电源电压，则第一电压源可以将0.75V的第一电源电压提供给逆变器208的第一供给输入端，第二电压源可以将2.25V的第二电源电压提供给逆变器208的第二供给输入端。来自内部电源电压VDD的第一电源电压和第二电源电压的相对偏移量可根据控制晶体管204对施加给其栅极区的电压的灵敏度来进行调节。
[0034]根据各个实施方式，代替仅一个控制晶体管，多个晶体管可以串联设置，或者换句话说级联设置，其中，与连接至距根据各个实施方式的电路的输入端更远的一个位置的晶体管相比，更靠近向其施加(外部)电源电压的根据各个实施方式的电路200的输入端202放置的每个额外晶体管可以属于更高电压域类。
[0035]术语电压域类可以被理解为是指针对其所设计的晶体管的电压范围。例如，属于
3.3V电压域类的晶体管可以被设计为以高达3.3V的源漏电压进行操作。相应晶体管的电压域类可以由其某些特征限定，例如列出几个非限制实例，由其沟道长度、栅极氧化层的厚度、掺杂浓度等限定。可以对示例性列出的参数或其任意组合中的至少一个进行调整以便生产被设计为在某个电压域中操作的晶体管。例如，增加栅极氧化物的厚度和/或增加沟道长度通常会产生属于更高电压域类的晶体管，因为可以接受更高的源漏电压而没受到任何损坏。
[0036]串联设置的晶体管(或级联晶体管)中的晶体管之间的端子可以与缓冲电容器耦接。设置在两个晶体管(其中，一个晶体管属于更高电压域类，而另一个晶体管属于较低电压域类)之间的缓冲电容器的电容值可以经选择使得缓冲电容器只需要提供由较快速晶体管(即，通常是来自较低电压域类的晶体管)汲取的电荷直至较慢晶体管(即，通常是来自较低电压域类的晶体管)被驱动到更导通的状态，由此能够提供所需的增大电流为止。由于施加给缓冲电容器的较大电压偏移，其电容值基本上可以小于直接与逻辑电路(例如，数字IC)的输入端子耦接的缓冲电容器的电容值，并且必须提供相同数量的电荷，但处于较低电压(注意，电容器的电容随施加给它的电压偏移增加而减小)。控制晶体管204可以经配置使得其可以容许并调节比数字电路生成/容许的最大额定电压偏移更大的电压偏移。此外，级联设置的晶体管所需的栅极电荷可以由进一步电容器提供。只有级联的最后一个晶体管(即，控制晶体管)的栅极电荷才可能需要借助电压跟随器提供，该晶体管与另一个晶体管相比需要的栅极电荷更低，并将其输出电压施加给逻辑电路的输入端。
[0037]图3中示出了根据具有级联晶体管的各个实施方式的示例性电路300。因为根据各个实施方式的电路300以图2中所示的电路200为基础，所以实现相同功能的相同组件具有相同参考标号，因此在图3中所示的根据各个实施方式的电路300的上下文中不再进行描述。只对图2中未示出的新组件进行描述。
[0038]在根据各个实施方式的电路300中，设置有另外的晶体管302，该晶体管的第一源/漏端子与电路300的输入端202耦接，第二源/漏端子与控制晶体管204的第一源/漏端子耦接。该另外的晶体管302可以经设计使得其可以在比耦接至此的控制晶体管204高的电压域中操作。例如，施加给根据各个实施方式的电路300的输入端202并由此施加给该另外的晶体管302的第一源/漏端子的输入电压可以在大约20V的范围内，而施加给控制晶体管204的第一源/漏端子、与在该另外的晶体管302的第二源/漏端子上输出的电压相对应的电压可以在大约5V的范围内。实际电压值取决于单独的应用配置，根据各个实施方式的电路300可以经配置使得将电路300的输入端202上提供的(外部)电源电压转化为可以提供给与电路300的内部电源端子216耦接的电路(例如逻辑电路)的受控的较低内部电源电压VDD。该另外的晶体管302的栅极区可以与第三电压源306的一个端子耦接，第三电压源306进一步包括可以与参考电位214 (例如，接地电位)耦接的端子。
[0039]在根据各个实施方式的电路300中，可以设置缓冲电容器304，其中，其一端可以与该另外的晶体管302的第二源/漏端子与控制晶体管204的第一源/漏端子之间的节点耦接。缓冲电容器304的尺寸可以设计为使得其能够在另外的晶体管302的导通率增加的延迟期间响应于与电路300的内部电源端子216耦接的逻辑电路的增加功耗来提供逻辑电路汲取的电荷。换句话说，缓冲电容器可能仅需要存储逻辑电路在采用另外的晶体管302来增加其导通率的时间内汲取的一定量的电荷，以便将更大的电流提供给负载(例如与内部电源端子216耦接的逻辑电路)。因为缓冲电容器304的一端耦接的节点处的电压大于根据各个实施方式的电路300的内部电源端子216上提供的内部电源电压，所以与缓冲电容器304更靠近逻辑电路耦接的情况(例如其中一端与内部电源端子216耦接，另一端与例如接地电位的参考电位耦接)相比，缓冲电容器304的电容可以更低以便存储逻辑电路汲取的过多电荷。这是因为当电容器进行充电的电压增加时可以将相同量的电荷存储在电容较小的电容器中，C=Q/U。
[0040]实际上，多于两个的晶体管可以级联设置。即，除了该另外的晶体管302之外，额外的晶体管可以呈串联布置(或者换句话说级联)耦接在另外的晶体管302的第一源/漏端子和根据各个实施方式的电路300的输入端202之间。每个之后的更靠近输入端202设置的额外晶体管与此之前的额外晶体管相比可以属于较高电压域类。因此，可以形成级联的晶体管，其中，级联的晶体管中的最上面的晶体管(即与根据各个实施方式的电路300的输入端202耦接的晶体管)可以属于最高电压域类，级联的晶体管中的最下面的晶体管，SP与根据各个实施方式的电路300的内部电源端子216耦接且由此与负载(例如，逻辑电路)(图3中未示出)的输入端耦接的晶体管，可以属于最低电压域类。级联设置在最高的晶体管与最低的晶体管之间的晶体管可以属于随着其更靠近电路300的输入端202设置而电压逐渐增大的电压域类。最下面的晶体管(即，控制晶体管204)的电压域类可以与设置在逻辑电路中的晶体管的电压域类相对应。该另外的晶体管302的电压域类可以与同一集成电路(即电路300本身或根据各个实施方式的电路300可以嵌入的或者根据各个实施方式的电路300可以互连的电路)中的模拟电路中使用的器件的电压域类相对应。通过选择该另外的晶体管302的几何形状与模拟电路中的晶体管相同，例如通过选择栅极绝缘区的相同沟道长度或相同层厚，可以将该另外的晶体管302的电压域类调整为模拟电路的电压域类。可以设置一个晶体管作为额外的第三晶体管(耦接在输入端202与该另外的晶体管302之间)，该晶体管的电压域类可以与同一集成电路(即根据各个实施方式的电路300或根据各个实施方式的电路300可以嵌入的或者根据各个实施方式的电路300可以互连的电路)中的栅极驱动器中使用的晶体管的电压域类相对应。额外的第三晶体管(图3中未示出)可以被配置为DMOS (双扩散金属氧化物半导体)晶体管。DMOS晶体管可以在符合电路300的输入端202上提供的(外部)电源电压或甚至允许电压大于外部电源电压的电压域中操作。因此，可能不需要级联设置在被配置为DMOS晶体管的额外第三晶体管与输入端202之间的进一步额外的晶体管。然而，该另外的晶体管302先前可以被配置为DMOS晶体管并且级联的晶体管可以只包括两个晶体管，即，控制晶体管204和该另外的晶体管302。与级联设置的晶体管的数量无关，施加给级联的晶体管中的任何一个晶体管的栅极区的栅极电压可以经选择使得没有任何一个晶体管在其额定操作电压范围之外操作。此外，级联的晶体管可以经配置使得在每个晶体管上，源漏电压都足够高以使级联的每个晶体管传导负载(例如逻辑电路(图3中未示出))汲取的峰值电流。
[0041 ] 在级联的晶体管中，例如在包括控制晶体管204和如图3所示的另外的晶体管302的串联布置中，缓冲电容器304可以设置在级联的任意两个晶体管之间的每个连接节点上。根据电路300的各个实施方式，缓冲电容器304的尺寸可以设计(即以特定方式选择其电容)使得负载(例如与内部电源端子216耦接的逻辑电路)汲取的电流可以在提供给负载之前进行过滤。换句话说，(外部)供电电压可以由与级联的晶体管耦接的至少一个缓冲电容器进行过滤。这可能会导致就其行为作为EMI (电磁干扰)的源而言，根据各个实施方式的电路300的EMC (电磁兼容性)得到改善。
[0042]图4中示出了根据各个实施方式的电路的进一步实现方式。根据各个实施方式的电路400可以被视为包括三个级联级(cascaded stage):第一级402、第二级404和第三级406。然而，电路400可包括不同数量的级联级，该级联级可以被调整为满足利用电路400的相应应用的要求。在电路400的示例性实施方式中，三个级中的每个级可以与图3中所示的电路300相对应。然而，每个级可以进行不同设计。例如，每个级可以具有不同数量的级联晶体管。为了清楚起见，图3中根据各个实施方式的电路300的一部分组件/设备已经在图4中对级进行表示时省略。
[0043]第一级402的另外晶体管302的第一源/漏端子可以与各个实施方式的可以向其施加(外部)电源电压的电路400的输入端202耦接。在第一级402的输出端216可以提供第一内部电源电压VDD1。第一级402的输出端216可以耦接第二级404的另外晶体管302的第一源/漏端子。在第二级404的输出端216可以提供第二内部电源电压VDD2。第三级404的输出端216可以耦接第三级406的另外晶体管302的第一源/漏端子。在第三级406的输出端216可以提供第三内部电源电压VDD3。整体级联(开始于第一级402的另外晶体管302并且结束于在第三级406的控制晶体管204)的晶体管，可以被设计为按照逐渐减小的电压域类进行操作。第一级402中的另外晶体管302可以属于级联中的所有示例性示出的六个晶体管的最高电压域类，并且第三级406中的控制晶体管204可以属于级联的所有示例性示出的六个晶体管的最低电压域类。
[0044]根据各个实施方式的电路400可以被配置为提供三个内部电源电压VDD1、VDD2、VDD3。输入端202上提供的(外部)电源电压例如可以为20V。在示例性的场景中，第一内部电源电压可以大致为5V，第二内部电源电压可以大致为3.3V，第三内部电源电压可以大致为1.5V。从该实例可以看出更靠近电路400的输入端202设置的每个级可以被配置为提供比下一级提供的内部电源电压(例如VDD3)大的内部电源电压(例如VDD2)，该下一级设置为距电路400的输入端202更远。然而，内部电源电压的各个值可以不同，这根据要被提供电源电压的周围器件/组件的需求限定。
[0045]在图5中，更详细地示出了图2中所示的根据各个实施方式的电路200。根据各个实施方式的电路500示出了如何可以生成提供给逆变器208的第一供给输入端的第一电源电压以及提供给逆变器208的第二供给输入端的第二电源电压。由于根据各个实施方式的电路500的剩余部分与图2的电路200的相似性，因此只对负责生成针对逆变器208的电源电压的组件/器件进行描述。在下文中，逆变器208将被称之为控制逆变器208。
[0046]在根据各个实施方式的电路500中，设置有参考逆变器508，其中，参考逆变器508的输出端与参考逆变器508的输入端耦接并且参考逆变器508的输入端与可以被配置为提供参考电压的参考电压源514耦接。参考电压源514进一步与参考电位214 (例如接地电位)耦接。参考逆变器508的电源端子可以与恒流源耦接，即，参考逆变器508的第一供给端子可以与第一恒流源504耦接，该第一恒流源进一步与可提供电源电压的输入端502耦接，参考逆变器508的第二供给端子可以与进一步与参考电位214 (例如接地电位)耦接的第二恒流源512耦接。可以通过第一恒流源504和第二恒流源512分别将恒定电流提供给参考逆变器508的第一供给输入端子和第二供给输入端子。可以经由电压跟随器506、510(例如配置为单位增益放大器)将参考逆变器508的输入端子上产生电压提供给控制逆变器208的供给输入端子。电压跟随器506、510可以被视为充当电压缓冲器。为了避免参考电压源514的载荷,参考逆变器508的输出端可以与根据各个实施方式的电路500的输出端216耦接，而不与参考逆变器508的输入端耦接(由此不与参考电压源514的输出端耦接)。一旦稳定了根据各个实施方式的电路500的调压部分，即，当控制逆变器208、电压跟随器206和控制晶体管204处于稳定状态时，内部电源电压VDD与提供给参考逆变器508的输入端的参考电压相对应。
[0047]在图6中，显示了图5中所示的电路500的更详细的示图。电路600可包括可以被施加第一输入电压(例如电源电压)的第一输入端子502。第一输入端子502可以与第一恒流源504耦接，该第一恒流源可以与第一晶体管630的第一源/漏端子和第一晶体管630的栅极区耦接。第一晶体管的栅极区与第五晶体管620的栅极区和第一电容632的一端耦接，第一电容632的另一端与参考电位(例如，接地电位)耦接。第一晶体管630的第二源/漏端子可以与第二晶体管634的第一源/漏端子耦接。第二晶体管634的第二源/漏端子可以与第三晶体管638的第一源/漏端子、第八晶体管622的栅极区、第七晶体管624的栅极区和电路600的输出端216耦接。第二晶体管634的栅极区和第三晶体管638的栅极区可以与参考信号输入端636耦接。第三晶体管638的第二源/漏端子可以与第四晶体管640的第一源/漏端子耦接。第四晶体管640的第二源/漏端子可以经由第二恒流源512与第四晶体管640的栅极区和参考电位214耦接。第四晶体管640的栅极区可以与第六晶体管626的栅极区和第二电容器628的一端稱接，电容器628的另一端与参考电位214(例如接地电位)耦接。可以被施加第二输入电压(例如电源电压)的第二输入端子602可以与第五晶体管620的第一源/漏端子耦接。第五晶体管620的第二源/漏端子可以与第八晶体管622的第一源/漏端子耦接。第八晶体管622的第一源/漏端子可以与第三电容218的一端、第十晶体管616的栅极区、第十二晶体管612的栅极区和第七晶体管624的第一源/漏端子耦接。第七晶体管624的第二源/漏端子可以与第六晶体管626的第一源/漏端子耦接，第六晶体管626的第二源/漏端子与参考电位214 (例如接地电位)耦接。第三电容器218的另一端可以与第九晶体管614的栅极区和第十一晶体管610的栅极区耦接。可以被施加第三输入电压(例如电源电压)的第三输入端子604可以经由第三恒流源608与第九晶体管614的第一源/漏端子耦接。第九晶体管614的第二源/漏端子可以与第十晶体管616的第一源/漏端子耦接。第十晶体管616的第二源/漏端子可以与参考电位214(例如接地电位)耦接。可以被施加第四输入电压(例如电源电压)的第四输入端子606可以与第十一晶体管610的第一源/漏端子耦接。第十一晶体管610的第二源/漏端子可以与第十二晶体管612的第一源/漏端子和控制晶体管204的栅极区耦接。第十二晶体管612的第二源/漏端子可以与参考电位214 (例如接地电位)耦接。
[0048]在计数过程中用偶数标出的根据各个实施方式的电路600中的晶体管(例如，第二晶体管634、第十二晶体管612)可以被配置作为PMOS晶体管。在计数过程中用奇数标出的根据各个实施方式的电路600中的晶体管(例如,第一晶体管630、第^ 晶体管610)可以被配置作为NMOS晶体管。`
[0049]在根据各个实施方式的电路600中，电压跟随器(图5中的元件206)包括互补CMOS晶体管(第九晶体管614、第十晶体管616、第十一晶体管610和第十二晶体管612)，并且可以被配置为在AB类工作点操作。第十晶体管616和第十二晶体管612的栅极区直接与控制逆变器208 (用第八晶体管622和第七晶体管624体现)的输出端耦接。与此相反，第九晶体管614和第十一晶体管610的栅极区经由第三电容器218与控制逆变器208的输出端耦接。经由第三电容器218耦接会引起施加给第十晶体管616和第十二晶体管612的栅极区的电压和施加给第九晶体管614和第十一晶体管610的栅极区的电压之间出现DC偏移。DC偏移补偿控制逆变器208的输出端上提供的电位(即，第八晶体管622的第二源/漏端子与第七晶体管624的第一源/漏端子之间的电位)和施加给控制晶体管204的栅极区的电位。控制逆变器208的输出端上提供的电位可以与输出端216上提供的内部供给电位VDD相对应。施加给控制晶体管204的栅极区的电位增加了控制晶体管204的阈值电压的值。控制逆变器还可以在AB类工作点操作。因此，由于控制逆变器和电压跟随器可以在AB类工作点操作，根据各个实施方式的电路600可以将低静态电流消耗与负载的突然阶梯状变化的快速响应组合在一起。由于以下原因，控制逆变器208在AB类工作点操作可能是有好处的。第一恒流源504和第二恒流源512 (参见图5)的电流选择如此低并且第二晶体管634的沟道宽度和第三晶体管638的沟道宽度选择如此大以便提供给控制逆变器208的正(或较大)电源电压可以仅仅比参考电压大了等于阈值电压的值，并且提供给控制逆变器208的负(或较小)电源电压可以仅仅比参考电压小了等于阈值电压的值。这里，阈值电压指的是控制逆变器208中使用的晶体管的阈值电压，其中，这些阈值电压可以与图6中所示的其他晶体管的阈值电压相同。提供给控制逆变器208的正(或较大)电源电压可以是经由第二电压跟随器506施加给控制逆变器208的第二供给输入端的第二电源电压。提供给控制逆变器208的负(或较小)电源电压可以是经由第一电压跟随器510施加给控制逆变器208的第一供给输入端的第一电源电压。就400mV的阈值电压而言,正电源电压可以大约为
1.9V，负电源电压可以大约为1.1V。因此，在控制逆变器208的稳定状态下，极低的电流可以流过该控制逆变器。
[0050]在图7中示出了根据各个实施方式的电路的进一步实现方式。图7的电路700示出了可能的设置，用于提供可以施加给级联的晶体管中的晶体管(例如进一步晶体管302)的栅极区的栅极电压。因为图7中所示的电路700以根据图3中所示的各个实施方式的电路300为基础，为实现相同功能的相同器件/组件选择了相同参考标号，因此在图7中所示的电路700的上下文中不再详细描述。
[0051]根据各个实施方式的电路700包括可以与进一步晶体管302的第一源/漏端子耦接的电源端子202。进一步晶体管302的第二源/漏端子可以与控制晶体管204的第一源/漏端子和缓冲电容器304的一端耦接。缓冲电容器304的另一端可以与参考电位214(例如接地电位)耦接。控制晶体管204的第二源/漏端子可以与负载(图7中未示出的、例如逻辑电路)耦接的内部电压电源端子216耦接。施加给控制晶体管204的栅极区的电压可以例如通过图3中所示的方式设置。因此，为了清楚起见，图7中省略了提供此电压的电子组件。进一步晶体管302的栅极区可以经由电容712与恒流源704、晶体管706的第一源/漏端子和参考电位214 (例如接地电位)耦接。恒流源704可进一步与根据各个实施方式的电路700的输入端702耦接。晶体管706的第二源/漏端子可以与对应于根据各个实施方式的电路700的输出端216的控制晶体管204的第二源/漏端子耦接。晶体管706的栅极区可以与经由第一电阻器708的进一步晶体管302的第二源/漏端子与经由第二电阻器710的参考电位214 (例如接地电位)之间的电气路径耦接。
[0052]类似于图4中所示的根据各个实施方式的电路400，图7中所示的电路700还可以设置在堆栈结构中，即，可以形成包括多个级的根据各个实施方式的电路的单一状态的基础。
[0053]控制晶体管204上的源漏电压的值可通过适当选择充当用于施加给转而驱动进一步晶体管302的晶体管706的栅极区的电压的分压器的第一电阻器708和第二电阻器710的值来进行调整。另外，控制晶体管204上的源漏电压的值可以取决于控制晶体管204的阈值电压。耦接在进一步电容302的栅极区与参考电位214之间的电容器712可以充当缓冲器，在负载(例如汲取较高电流的逻辑电路)突然阶梯状增加的情况下为进一步晶体管302的栅极区提供电荷。
[0054]提供受控电压作为针对负载(例如(主要)数字电路)的内部电源电压的电路的各个实施方式可以取决于为控制晶体管提供可以规定控制晶体管的电压域类被选择使得与逻辑电路中使用的晶体管的相应特征参数相匹配的特征参数，例如沟道长度、栅极氧化层的厚度、掺杂浓度。换句话说，控制晶体管的电压域类和设置在逻辑电路中的晶体管的电压域类基本上可以相同。根据各个实施方式的电路可进一步包括逆变器以及可选的电压跟随器，这两者都包括CMOS晶体管，该CMOS晶体管经设计使得可以规定其电压域类的特征参数基本上也可以等于逻辑电路中使用的晶体管的相应特征参数。另外，根据各个实施方式的电路可进一步包括与控制晶体管串联耦接的至少一个进一步晶体管，其中，进一步晶体管的电压域类可以高于控制晶体管的电压域类。因此，进一步晶体管的某些特征参数例如沟道长度、栅极氧化物的厚度，掺杂浓度等与其他晶体管(即，控制晶体管、逆变器和电压跟随器的CMOS晶体管以及设置在逻辑电路中的晶体管)不同，例如具有较厚的栅极氧化层或具有较长的沟道。进一步晶体管可以具有栅极氧化层，例如是控制晶体管的栅极氧化层的2至5倍厚，条件是使用相同的栅极氧化材料。例如，进一步的晶体管可以被配置为DMOS晶体管。一般情况下，晶体管的电压域类越高，晶体管相对于其对操作参数(例如源漏电流/电压和/或栅极电压)的突变作出的响应可能就越慢。
[0055]根据各个实施方式，提供了一种电路，该电路包括:被配置为接收电源电压的电源端子；控制晶体管，所述控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子耦接，并且其中，栅极绝缘区可以具有第一层厚度；具有内部电源端子和多个晶体管的逻辑电路，每个晶体管具有第二层厚度的栅极绝缘区，其中，内部电源端子可以与控制晶体管的第二源/漏区耦接；具有逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以与逻辑电路的内部电源端子耦接并且逆变器输出端可以与控制晶体管的栅极区耦接，其中，逆变器可包括具有第三层厚度的栅极绝缘区的至少一个晶体管；其中第一层厚度、第二层厚度和第三层厚度基本上可以相同。
[0056]根据电路的各个进一步实施方式，控制晶体管可以被配置为将内部电源电压提供给逻辑电路的内部电源端子。
[0057]根据电路的各个进一步实施方式，设置在其体区上方的控制晶体管的栅极绝缘区可以具有第一长度，设置在其体区上方的由逻辑电路组成的多个晶体管中的至少一个的栅极绝缘区可以具有第二长度，设置在其体区上方的逆变器的至少一个晶体管的栅极绝缘区可以具有第三长度，其中第一长度、第二长度和第三长度基本上可以相同。
[0058]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下进行操作的电路。
[0059]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下进行操作的数字电路。
[0060]根据电路的各个进一步实施方式，逆变器可以被配置为作为AB类放大器进行操作。
[0061]根据电路的各个进一步实施方式，第一晶体管、由逻辑电路组成的多个晶体管中的至少一个以及逆变器的至少一个晶体管可以经配置使得其开关特性基本上相同。
[0062]根据电路的各个进一步实施方式，逆变器可以经配置使得其阈值电压可以基本上等于在逻辑电路的内部电源端子上提供的电压的期望值。
[0063]根据电路的各个进一步实施方式，逆变器可以包括串联耦接的第一晶体管和第二晶体管，并且其中，逆变器可以被配置为在两个晶体管导通的模式下操作。
[0064]根据各个进一步实施方式，该电路可进一步包括:另一晶体管，其可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子耦接，第二源/漏区可以与控制晶体管的第一源/漏区耦接，并且其中，栅极绝缘区可以具有第四层厚度。
[0065]根据电路的各个进一步实施方式，第四层厚度可以不同于第一层厚度、第二层厚度和第三层厚度中的任何一个。
[0066]根据各个实施方式，提供了一种电路，该电路包括:被配置为接收电源电压的电源端子；第一晶体管，所述第一晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子耦接，并且其中，栅极绝缘区可以具有第一层厚度；第二晶体管，所述第二晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第二晶体管的第一源/漏区可以与第一晶体管的第二源/漏区耦接，并且其中，栅极绝缘区可以具有第二层厚度；具有电源端子和多个晶体管的逻辑电路，每个晶体管都具有第三层厚度的栅极绝缘区，其中，电源端子可以与第二晶体管的第二源/漏区耦接，其中，第二厚度和第三厚度基本上可以相同并且第一厚度与此不同。
[0067]根据电路的各个进一步实施方式，第一厚度可以大于第二厚度和第三厚度中的每一个。
[0068]根据电路的各个进一步实施方式，第二晶体管可以被配置为将内部电源电压提供给逻辑电路的内部电源端子。
[0069]根据电路的各个进一步实施方式，设置在其体区上方的第一晶体管的栅极绝缘区可以具有第一长度，其中，设置在其体区上方的第二晶体管的栅极绝缘区可以具有第二长度，其中，设置在其体区上方的由逻辑电路组成的多个晶体管中的至少一个的栅极绝缘区可以具有第三长度，并且其中，第二长度和第三长度基本上可以相同并且第一长度与此不同。
[0070]根据电路的各个进一步实施方式，第一长度可以大于第二长度和第三长度中的每一个。
[0071]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下操作的电路。
[0072]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下操作的数字电路。
[0073]根据电路的各个进一步实施方式，第二晶体管以及由逻辑电路组成的多个晶体管中的至少一个可以经配置使得其开关特性基本上相同。
[0074]根据电路的各个进一步实施方式，第一晶体管可以经配置使得其开关特性比第二晶体管以及由逻辑组成的多个晶体管中的至少一个的开关特性慢。
[0075]根据电路的各个进一步实施方式，第一晶体管可以被配置成双扩散MOS晶体管。
[0076]根据各个进一步实施方式，该电路可进一步包括:具有第一端子和第二端子的电容器，其中，第一端子可以耦接在第一晶体管与第二晶体管之间并且第二端子可以与参考电位耦接。[0077]根据各个进一步实施方式，该电路可进一步包括:具有逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以与逻辑电路的供给输入端耦接并且逆变器输出端可以与第二晶体管的栅极区耦接，其中，逆变器可以包括具有第四层厚度的栅极绝缘区的至少一个晶体管。
[0078]根据电路的各个进一步实施方式，第四厚度基本上可以等于第二厚度和第三厚度。
[0079]根据电路的各个进一步实施方式，第二晶体管和逆变器可以被配置为以AB类特征进行操作。
[0080]根据电路的各个进一步实施方式，逆变器可以经配置使得其阈值电压基本上可以等于在逻辑电路的内部电源端子上提供的电压的期望值。
[0081]根据电路的各个进一步实施方式，逆变器可以包括串联耦接的第一晶体管和第二晶体管；并且其中，逆变器可以被配置为在两个晶体管导通的模式下操作。
[0082]根据各个实施方式，提供了一种电路，该电路包括:被配置为接收电源电压的电源端子；被配置为提供输出电压的输出端子；控制晶体管，所述控制晶体管可具有第一源/漏区、第二源/漏区以及栅极区，其中，第一源/漏区可以与电源端子耦接，并且其中，第二源/漏区可以与输出端子耦接；具有输入端和输出端的逆变器，其中，输入端可以与控制晶体管的第二源/漏区耦接并且输出端可以与控制晶体管的栅极区耦接，其中，逆变器可进一步包括可耦接在第一电压电位与逆变器的输出端之间的第一晶体管以及可以耦接在第二电压电位与逆变器的输出端之间的第二晶体管。
[0083]根据电路的各个进一步实施方式，逆变器可以被配置为接收第一电压电位，其中，第一电压电位可以大于电路的输出端子上提供的电压。
[0084]根据电路的各个进一步实施方式，逆变器可以被配置为接收第二电压电位，其中，第二电压电位可以小于电路的输出端子上提供的电压。
[0085]根据电路的各个进一步实施方式，逆变器可以经配置使得其阈值电压基本上等于期望输出电压。
[0086]根据各个进一步实施方式，该电路可进一步包括:被配置为提供参考电压的参考电压源；具有输入端的参考逆变器，其中，参考逆变器的输入端可以与参考电压源耦接并且参考逆变器可以被配置为提供第三电压电位和第四电压电位；与参考逆变器耦接且被配置为根据第三电压电位提供第一电压电位的第一电压缓冲器；以及与参考逆变器耦接且被配置为根据第四电压电位提供第二电压电位的第二电压缓冲器。
[0087]根据电路的各个进一步实施方式，逆变器可以被配置为作为AB类放大器进行操作。
[0088]根据电路的各个进一步实施方式，该电路可进一步包括具有输入端和输出端的电压跟随器，其中，输入端可以与逆变器输出端耦接并且输出端可以与控制晶体管的栅极区耦接，其中，电压跟随器可以被配置为在其输出端提供可以与其输入电压偏移的电压，偏移量基本上等于控制晶体管的阈值电压。
[0089]根据各个实施方式，提供了一种设置电路的方法，所述电路包括:被配置为接收电源电压的电源端子；控制晶体管，所述控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与供给输入端耦接，并且其中，栅极绝缘区可以具有第一层厚度；具有供给输入端和多个晶体管的逻辑电路，每个晶体管具有第二层厚度的栅极绝缘区，其中，供给输入端可以与控制晶体管的第二源/漏区耦接；具有逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以与逻辑电路的供给输入端耦接并且逆变器输出端可以与控制晶体管的栅极区耦接，其中，逆变器可以包括具有第三层厚度的栅极绝缘区的至少一个晶体管；其中，第一层厚度、第二层厚度和第三层厚度基本上可以相同；其中，控制晶体管的栅极绝缘区、由逻辑电路组成的多个晶体管中的至少一个的栅极绝缘区以及逆变器的至少一个晶体管的栅极绝缘区在同一制造步骤中进行设置。
[0090]根据方法的各个进一步实施方式，控制晶体管的栅极绝缘区、逻辑电路中包括的多个晶体管中的至少一个的栅极绝缘区以及逆变器的至少一个晶体管的栅极绝缘区可以包括相同材料。
[0091]根据方法的各个进一步实施方式，可以设置与控制晶体管串联耦接的另外的晶体管，该另外的晶体管包括体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，该另外的晶体管的源/漏区和/或栅极区可以在单独的制造步骤中进行制造。
[0092]尽管已经参照【具体实施方式】具体示出并描述了本发明，但是本领域技术人员应理解的是，在不背离所附权利要求所限定的本发明的精神和范围的情况下，可以对形式和细节进行各种改变。因此，由所附权利要求来指出本发明的范围且因此任何改变，只要其属于权利要求等效物的含义和范围中，就应视作属于本发明。
【权利要求】
1.一种电路,包括: 电源端子，被配置为接收电源电压； 控制晶体管，所述控制晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述栅极绝缘区具有第一层厚度； 逻辑电路，包括内部电源端子和多个晶体管，各个所述晶体管都具有第二层厚度的栅极绝缘区，其中，所述内部电源端子耦接至所述控制晶体管的所述第二源/漏区； 逆变器，包括逆变器输入端和逆变器输出端，其中，所述逆变器输入端耦接至所述逻辑电路的所述内部电源端子，并且所述逆变器输出端耦接至所述控制晶体管的所述栅极区，其中，所述逆变器包括具有第三层厚度的栅极绝缘区的至少一个晶体管； 其中，所述第一层厚度、所述第二层厚度和所述第三层厚度基本上相等。
2.根据权利要求1所述的电路， 其中，所述控制晶体管被配置为将内部电源电压提供给所述逻辑电路的所述内部电源端子。
3.根据权利要求1所述的电路， 其中，控制晶体管的、布置在该晶体管的所述体区上方的所述栅极绝缘区具有第一长度， 其中，包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的、布置在该晶体管的体区上方的所述栅极绝缘区具有第二长度， 其中，所述逆变器的所述至少一个晶体管的、布置在该晶体管的体区上方的所述栅极绝缘区具有第三长度，以及 其中，所述第一长度、所述第二长度和所述第三长度基本上相等。
4.根据权利要求1所述的电路， 其中，所述第一晶体管、包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管以及所述逆变器的所述至少一个晶体管经配置使得它们的开关特性基本上相同。
5.根据权利要求1所述的电路，进一步包括: 另外的晶体管，所述另外的晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，所述第二源/漏区耦接至所述控制晶体管的所述第一源/漏区，并且其中，该栅极绝缘区具有第四层厚度。
6.根据权利要求1所述的电路， 其中，所述逆变器经配置使得该逆变器的阈值电压基本上等于在所述逻辑电路的所述内部电源端子上提供的电压的期望值。
7.根据权利要求1所述的电路， 其中，所述逆变器包括串联耦接的第一晶体管和第二晶体管；以及 其中，所述逆变器被配置为在这两个晶体管导通的模式下操作。
8.—种电路,包括: 电源端子，被配置为接收电源电压； 第一晶体管，所述第一晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述栅极绝缘区具有第一层厚度； 第二晶体管，所述第二晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第二晶体管的所述第一源/漏区耦接至所述第一晶体管的所述第二源/漏区，并且其中，所述栅极绝缘区具有第二层厚度； 逻辑电路，包括供给输入端和多个晶体管，各个所述晶体管都具有第三层厚度的栅极绝缘区，其中，所述供给输入端耦接至所述第二晶体管的所述第二源/漏区； 其中，所述第二厚度和所述第三厚度基本上相等而与所述第一厚度不同。
9.根据权利要求8所述的电路， 其中，所述第一厚度大于所述第二厚度和所述第三厚度中的每一个。
10.根据权利要求8所述的电路， 其中，所述第二晶体管被配置为将内部电源电压提供给所述逻辑电路的所述内部电源端子。
11.根据权利要求8所述的电路， 其中，所述第一晶体管的、布置在该晶体管的所述体区上方的所述栅极绝缘区具有第一长度， 其中，所述第二晶体管的、布置在该晶体管的所述体区上方的所述栅极绝缘区具有第二长度， 其中，包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的、布置在该晶体管的体区上方的所述栅极绝缘区具有第三长度，以及 其中，所述第二长度和所述第三长度基本上相等而与所述第一长度不同。
12.根据权利要求8所述的电路， 其中，所述第一长度大于所述第二长度和所述第三长度中的每一个。
13.根据权利要求8所述的电路， 其中，包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管以及所述第二晶体管经配置使得它们的开关特性基本上相同。
14.根据权利要求8所述的电路， 其中，所述第一晶体管经配置使得其开关行为比包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的以及所述第二晶体管的开关行为慢。
15.根据权利要求8所述的电路，进一步包括: 具有第一端子和第二端子的电容器，其中，所述第一端子耦接在所述第一晶体管与所述第二晶体管之间，并且，所述第二端子耦接至参考电位。
16.根据权利要求8所述的电路，进一步包括: 包括逆变器输入端和逆变器输出端的逆变器，其中，所述逆变器输入端耦接至所述逻辑电路的所述供给输入端，并且，所述逆变器输出端耦接至所述第二晶体管的所述栅极区，其中，所述逆变器包括具有第四层厚度的栅极绝缘区的至少一个晶体管。
17.根据权利要求16所述的电路， 其中，所述逆变器经配置使得该逆变器的阈值电压基本上等于在所述逻辑电路的内部电源端子上提供的电压的期望值。
18.根据权利要求16所述的电路， 其中，所述逆变器包括串联耦接的第一晶体管和第二晶体管；以及 其中，所述逆变器被配置为在这两个晶体管导通的模式下操作。
19.一种电路,包括: 电源端子，被配置为接收电源电压； 输出端子，被配置为提供输出电压； 控制晶体管，所述控制晶体管具有第一源/漏区、第二源/漏区以及栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述第二源/漏区耦接至所述输出端子；逆变器，包括输入端和输出端，其中，所述输入端耦接至所述控制晶体管的所述第二源/漏区，并且所述输出端耦接至所述控制晶体管的所述栅极区； 其中，所述逆变器进一步包括耦接在第一电压电位与所述逆变器的所述输出端之间的第一晶体管以及耦接在第二电压电位与所述逆变器的所述输出端之间的第二晶体管。
20.根据权利要求19所述的电路， 其中，所述逆变器经配置使得该逆变器的阈值电压基本上等于期望的输出电压。
21.根据权利要求19所述的电路，进一步包括: 参考电压源，被配置为提供参考电压；` 包括输入端的参考逆变器，其中，所述参考逆变器的所述输入端耦接至所述参考电压源，并且其中，所述参考逆变器被配置为提供第三电压电位和第四电压电位； 第一电压缓冲器，耦接至所述参考逆变器，并且被配置为根据所述第三电压电位提供所述第一电压电位；以及 第二电压缓冲器，耦接至所述参考逆变器，并且被配置为根据所述第四电压电位提供所述第二电压电位。
22.根据权利要求19所述的电路， 其中，所述逆变器被配置为作为AB类放大器进行操作。
23.根据权利要求19所述的电路，进一步包括: 包括输入端和输出端的电压跟随器，其中，所述输入端耦接至所述逆变器输出端，并且其中，所述输出端耦接至所述控制晶体管的所述栅极区， 其中，所述电压跟随器被配置为在其输出端提供从其输入电压偏移的电压，所述偏移基本上等于控制晶体管的阈值电压。
24.一种设置电路的方法，所述电路包括: 电源端子，被配置为接收电源电压； 控制晶体管，所述控制晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述栅极绝缘区具有第一层厚度； 逻辑电路，包括供给输入端和多个晶体管，各个所述晶体管都具有第二层厚度的栅极绝缘区，其中，所述输入端耦接至所述控制晶体管的所述第二源/漏区； 逆变器，包括逆变器输入端和逆变器输出端，其中，所述逆变器输入端耦接至所述逻辑电路的所述供给输入端，并且所述逆变器输出端耦接至所述控制晶体管的所述栅极区，其中，所述逆变器包括具有第三层厚度的栅极绝缘区的至少一个晶体管； 其中，所述第一层厚度、所述第二层厚度和所述第三层厚度基本上相等； 其中，所述控制晶体管的所述栅极绝缘区、包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的所述栅极绝缘区以及所述逆变器的所述至少一个晶体管的所述栅极绝缘区在同一制造步骤中进行设置。
25.根据权利要求24所述的方法， 其中，所述控制晶体管的所述栅极绝缘区、包含在所述逻辑电路中的所述多个晶体管中的所述至少一个晶体管的所述栅极绝缘区以及所述逆变器的所述至少一个晶体管的所述栅极绝缘区包括相同材料。
26.根据权利要求24所述的方法， 设置与所述控制晶体管串联耦接的另外的晶体管，所述另外的晶体管包括体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述另外的晶体管的所述源/漏区之一和/或栅极区在单独的制造步骤中进行制造。
【文档编号】G05F1/46GK103529886SQ201310264435
【公开日】2014年1月22日 申请日期:2013年6月28日 优先权日:2012年6月28日
【发明者】马丁·费尔德特克勒 申请人:英飞凌科技股份有限公司
【专利摘要】本发明公开了一种调压电路。该电路包括：配置为接收电源电压的电源端子；控制晶体管，可具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，第一源/漏区可以与电源端子耦接且栅极绝缘区可以具有第一层厚度；具有内部电源端子和多个晶体管的逻辑电路，每个晶体管具有第二层厚度的栅极绝缘区，内部电源端子可以与控制晶体管的第二源/漏区耦接；具有逆变器输入端和逆变器输出端的逆变器，逆变器输入端可与逻辑电路的内部电源端子耦接并且逆变器输出端可与控制晶体管的栅极区耦接，逆变器可包括具有第三层厚度的栅极绝缘区的至少一个晶体管；第一层厚度、第二层厚度和第三层厚度基本上可以相同。
【专利说明】调压电路【技术领域】
[0001 ] 各个实施方式涉及调压电路。
【背景技术】
[0002]具有数字为主的功能的IC (集成电路)大多包括针对各个电压域的单独的电源端子。例如，如果IC包括以1.5V电压工作的数字控制器，并且还包括被配置为接收及输出3.3V信号的输入端子和输出端子，则IC包括至少一个用于施加1.5V电压的电源端子(或者可以设置多个内部互连的电源端子)以及至少一个用于施加3.3V电压的另一电源端子。电源电压由外部调压器提供。此外，电源电压可能需要由电容器(该电容器与电源端子并联耦接)进行缓冲。需要进行缓冲，原因是数字为主的IC的功耗改变的时间标度是比外部调压器能够对突然发生的阶梯状负载变化作出反应并且调整提供给负载(例如，用IC表示的负载)的电源电压的时间标度短的数量级。数字为主的IC的功耗的特征在于脉冲，该脉冲的宽度对于5V的技术(即，在以5V电压工作的数字为主的IC中)约为10纳秒，对于1.5V的技术(即，在以1.5V电压工作的数字为主的IC中)下降到100皮秒。(主要)数字IC中的脉冲状功耗是由其同步操作造成的。然而，典型调压器的控制稳定时间约为I微秒，因此显然无法对(主要)数字IC所导致的负载条件的突跳作出反应。
[0003]在常规调压器中，通常，电压域的单个晶体管被用作控制器件，其被选择足够高以便被设计为至少处理调压器的最高输入电压。另外，运算放大器可以被用作稳定放大器或者实现等效功能的电路中，其以由于使用多个放大级而造成相对高的信号延迟时间为代价，提供了高静态控制精度 。这两个原因可以被视为造成常规调压器的相当长的控制稳定时间(control settling time)的主要原因。
[0004]功耗较低的数字电路(例如用于移动应用的数字电路)通常包括内部调压器，该内部调压器提供较小的电源电压，因此可能需要从外部提供其他(较大的)电源电压。然而，这些类型的电路要求利用外部电容器对该内部较低的电源电压进行缓冲。因此，不得不经由额外的引脚将内部馈线引至IC的外部，从而造成(例如)需要ESD (静电放电)保护以及必须在集成电路中设置额外引脚等所有缺点。
[0005]在功耗甚至更低的数字电路中，内部可包括有缓冲电容器。这种架构的实例可见于芯片卡或RFID (射频识别)应用中。另外，这些应用领域中的电路通常不以同步操作模式操作，以便减小其功耗谱中的尖峰幅度。
[0006]由于进一步数字化的趋势，越来越多的应用利用复杂的数字电路从原先以模拟操作模式为主转换为数字操作。与数字电路不同，模拟电路中的功耗基本上是连续的。内部低电压域和外部提供的较高的电源电压在模拟电路中可借助内部调压器进行轻松调节，因此不必引至IC的外部进行缓冲(如就数字IC而言描述的)。这种模拟电路的用户仍然未察觉内部电源域并且不参与操作。这种产品/应用中的电路的数字部分主要以异步模式进行操作，因此功耗相当小，以便可通过内部调压器轻松供电。
[0007]这种应用的一个突出实例是用于SMPS (开关模式电源)的集成控制电路领域，其由于栅极驱动器的输出电压较高而可能需要范围在15V至20V的相对较高的外部电源电压。用于SMPS的这种集成控制电路通常保持5V的内部电压域以便为模拟电路组件/部件(在一定程度上为数字电路组件/部件)供电。对这些应用进行相当复杂的全数字化到目前为止是不成功的，主要是由于对复杂数字(同步)逻辑的内部电压域有缓冲的需求。如上所述，这需要通过将相应馈线引出至IC的外部来从外面完成。除了 IC的至少一个端子被占用因此不能用于其他目的/功能的明显缺点以外，可能不得不使用更大的外壳并且用户很不愿意付出额外的努力来提供缓冲功能，使得电路很容易受到EMI (电磁干扰)的影响，例如尤其是在1.5V的较低的内部电源电压。易受EMI导致的干扰是由承载相当高的电压的其他周围的外部电气线路和/或引脚导致的，该电压例如是SMPS开关晶体管的通常约为600V的漏极电压或在EMC (电磁兼容性)测试期间施加大约4kV大小的电脉冲的SMPS的输电线。因此应避免不得不将内部电源电线引出至IC (或其外壳)的外部的必要性。
[0008]到目前为止，用于电力电子设备的控制电路的复杂度一直局限于可以在5V或3.3V电压域中实现的几百个逻辑元件。这些控制电路主要利用BiCMOS(双极互补金属氧化物半导体)技术来实现，其可以用于提供BJT (双极面结型晶体管)，BJT具有增益带宽积，该增益带宽积远远大于数字IC中的其他组件的增益带宽积，以便对于提供IC中内部逻辑的内部电源线的负载调节可以局限于几百毫伏。然而，由于数字IC的密度等级不断的增加，内部逻辑的电源电压与其针对波动接受的绝对容差一起下降。同时，在使用如上描述的这些技术用于IC制造时，快速BJT的实现可能太昂贵。
[0009]更复杂的数字控制电路(或驱动电路)，例如DC-DC转换器中使用的电路，通常被细分为利用低电源电压进行操作的数字控制器和利用较高的电源电压进行操作、仅包含复杂度较低的逻辑配置的一个或多个独立驱动电路。用于DC-DC转换器的控制电路通常包括大量端子，因此设置用于对内部逻辑电源电压进行外部缓冲的又一端子是不成太大问题的。
【发明内容】
[0010]在各个实施方式中，提供了一种电路:电源端子，被配置为接收电源电压；控制晶体管，其可具有体区、第一源/漏区、第二源/漏区、布置在体区上方的栅极绝缘区以及布置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以耦接至电源端子，并且其中，栅极绝缘区可以具有第一层厚度；具有内部电源端子和多个晶体管的逻辑电路，各个晶体管都具有第二层厚度的栅极绝缘区，其中，内部电源端子可以耦接至控制晶体管的第二源/漏区；包括逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以耦接至逻辑电路的内部电源端子并且逆变器输出端可以耦接至控制晶体管的栅极区，其中，逆变器可包括具有第三层厚度的栅极绝缘区的至少一个晶体管；其中，第一层厚度、第二层厚度和第三层厚度可以基本上相等。
【专利附图】
【附图说明】
[0011]在附图中，类似参考标号在通篇不同示图中通常是指相同部件。附图不一定按比例绘出，而是通常将重点放在示出本发明的原理。在以下描述中，参照以下附图对本发明的各个实施方式进行描述，其中:
[0012]图1示出了电路的实施方式；[0013]图2示出了具有单个控制晶体管的电路的另一个实施方式；
[0014]图3示出了具有级联晶体管的电路的又一个实施方式；
[0015]图4示出了根据包括数个级的各个实施方式的电路；
[0016]图5示出了根据图2的各个实施方式的电路的更详细的示图；
[0017]图6示出了根据图5中所示的各个实施方式的电路的详细的可能实现方式；
[0018]图7示出了根据各个实施方式的电路的另一个实施方式。
【具体实施方式】
[0019]以下详细描述是指通过图解方式示出可以实践本发明的具体细节以及实施方式的附图。
[0020]本文中使用术语“示例性的”来表示“用作实例，示例或图解”。不必将本文中描述成“示例性的”的任何实施方式或设计解释为优选于或优于其他实施方式或设计。
[0021 ] 根据各个实施方式，可以设置用于调节电压的电路，该电路可用于提供相对较低(与提供给根据各个实施方式的电路的电源电压相比)的电源电压，例如大约5V或更低的电压、大约3V或更低的电压、1.5V或更低的电压。例如，可以将这些(内部)电源电压提供给以同步模式操作的复杂数字电路，而不必使用外部去耦电容器。
[0022]术语去耦电容器指的是与IC的电源端子并联耦接的电容器(即，电容器的一端可以与IC的电源端子耦接，缓冲电容器的另一端可以与参考电位(例如接地电位)耦接)。可以设置去耦电容器以便充当电荷缓冲器(charge buffer)和/或稳压组件/器件，因此可以防止提供给其耦接的IC的相应端子的电压由于在同步模式下操作的数字IC的脉冲状功耗而导致下降。例如，去耦电容器可以用于通过将去耦电容器尽可能近地设置在数字为主的IC的相应电源端子(该电源端子被配置为接收电源电压)附近来稳定提供给IC的电源电压。换句话说，去耦电容器可以被配置作为局部储能器以免由于IC (例如，数字为主的IC)的功率需求改变而导致电源电压波动，这种情况可能发生于对提供电源电压的电源来说太短而无法作出反应的时间标度。
[0023]根据各个实施方式，缓冲电容器可以被理解为起到去耦电容器的作用。然而，由于稍后描述的原因，缓冲电容器的电容可以小于去耦电容器的常见电容，因此缓冲电容器可以在集成电路中实现，但提供与放置在IC外部(例如IC端子或相应引脚与参考电位之间的IC的外部)的去耦电容器相同的功能。
[0024]在图1中，示出了根据各个实施方式的电路100。根据各个实施方式的电路100可包括被配置为接收电源电压的电源端子102。根据各个实施方式的电路100可进一步包括控制晶体管104，该控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以耦接至电源端子102，并且其中，栅极绝缘区可以具有第一层厚度。控制晶体管104例如可以被配置作为MOSFET (金属氧化物半导体场效应晶体管)。根据各个实施方式的电路100可进一步包括具有内部电源端子106和多个晶体管108的逻辑电路110，每个晶体管108具有第二层厚度的栅极绝缘区，其中，内部电源端子106可以耦接至控制晶体管104的第二源/漏区。在图1中所示的电路100的实施方式中，仅示出了逻辑电路100内的两个晶体管108。然而，设置在逻辑电路110中的晶体管的数量可以等于如存在于现今CPU (中央处理单元)中的数千或甚至更多(例如数以千万)晶体管，并且一般情况下可以根据需要进行选择。逻辑电路110可以是纯数字电路或者可以是包括至少一个模拟子电路和至少一个数字子电路的电路。一般情况下，逻辑电路110可以是集成整体系统的数字子电路。根据各个实施方式的电路100可进一步包括具有逆变器输入端和逆变器输出端的逆变器112，其中，逆变器输入端与逻辑电路110的内部电源端子106耦接并且逆变器输出端与控制晶体管104的栅极区耦接，其中，逆变器包括具有第三层厚度的栅极绝缘区的至少一个晶体管114。控制晶体管104、逻辑电路110的多个晶体管108中的至少一个以及逆变器112的至少一个晶体管114可以经配置使得第一层厚度、第二层厚度和第三层厚度基本上相等。根据电路100的各个实施方式，假设所有层的材料相同，当一个层厚度与另一个层厚度之差不大于15% (例如，基于较大的层厚度)进而例如等于10%以下，例如等于5%以下时，层厚度可以被视为基本上等于另一层厚度。
[0025]根据逻辑设计规则设计的控制晶体管104可以具有较低的电强度。根据各个实施方式，电强度可以与在晶体管的可靠性不会降低的情况下晶体管的第一漏/源端子与第二漏/源端子之间可施加的最大电压相关。根据此晶体管相对于热载流子效应所期望的稳定性，在传导的同时最大额定源漏电压可以低于数字电路的容许电源电压。例如，就用于1.5V电压域的数字晶体管的技术而言(即，为高达1.5V振幅的信号所设计的数字电路布局)，与逻辑电路110的内部电源端子106耦接的控制晶体管104的第二漏/源端子上的输出电压应在大约2V至2.5V的范围内，在此情况下导致跨控制晶体管104的电压下降大约0.5V至IV0
[0026]电源电压可以是外部电源生成的电源电压并且可能大于数字电路(例如逻辑电路110)操作所需的电源电压。因此，控制晶体管104可以被配置为在其第二源/漏端子提供的内部电源电压可以小于可施加给根据各个实施方式的电路100的电源端子102的(外部)电源电压。控制晶体管104提供的内部电源电压然后可以提供给逻辑电路110，其中，内部电源电压的值可以与逻辑电路110适当操作所需的电源电压的所需值匹配。在很多可能的配置场景中的一个场景中，20V的电源电压可以施加给根据各个实施方式的电路100的电源端子102。由控制晶体管104输出(B卩，控制晶体管104的第二漏/源端子上提供的)内部电源电压可以为(列举几个非限制实例)5V或3.3V或2V或1.5V或1.2V。与控制晶体管104的受控输出电压相对应的内部电源电压还可以施加给逆变器112的输入端。逆变器112的输出端可以与控制晶体管104的栅极区耦接。根据各个实施方式的电路100可进一步包括电压跟随器，也称之为单位增益缓冲器(图1中未示出)，该电压跟随器可以耦接在逆变器112的输出端与控制晶体管104的栅极区之间。
[0027]逆变器112的正和负(或者，高和低)电源电压可以经选择使得逆变器112的阈值电压与要提供给逻辑电路110的内部电源电压相对应。提供给逆变器112的电源电压例如可以由可被提供了恒定电流的参考逆变器产生。稍后将更详细地描述这方面。
[0028]根据各个实施方式的电路100可以使用晶体管作为控制元件，其中，可以对限定其操作特性的基本特性/参数(列举几个非限制性示例，例如沟道长度、栅极氧化物的厚度、掺杂浓度)进行配置，以便这些基本特性/参数至少是相当的，例如这些基本特性/参数可以在15%的偏差容限或10%的偏差容限或5%的偏差容限内，或者基本上可以等于要被提供内部电源电压的设备和/或电路组件中的晶体管(例如，设置在逻辑电路110中的多个晶体管108)的相应特性/参数。
[0029]此外，根据各个实施方式的电路100可以经配置使得对限定其操作特性的基本特性/参数(列举几个非限制性示例，例如沟道长度、栅极氧化物的厚度、掺杂浓度)至少是相当的，例如这些基本特性/参数可以在15%的偏差容限或10%的偏差容限或5%的偏差容限内，或者基本上可以等于逆变器112内至少一个晶体管114的相应特性/参数。逆变器112可以被用作电压放大器并且可包括互补晶体管，例如利用CMOS (互补金属氧化物半导体)技术制造的 NM0SFET (η 沟道 MOSFET)及 PMOSFET (ρ 沟道 M0SFET)。
[0030]根据各个实施方式的电路100可进一步包括电压跟随器(图1中未示出)，该电压跟随器可以耦接在逆变器112的输出端与控制晶体管104的栅极区之间。电压跟随器还可包括互补晶体管，其中，根据各个实施方式的电路100可以经配置使得限定其操作特性的电压跟随器的至少一个互补晶体管的基本特性/参数(列举几个非限制性示例，例如沟道长度、栅极氧化物的厚度、掺杂)至少是相当的，例如可以在15%的偏差容限或10%的偏差容限或5%的偏差容限内，或者基本上可以等于控制晶体管104的相应特性/参数。因此，根据各个实施方式的电路100可以经配置使得限定控制晶体管104、设置在逻辑电路110中的多个晶体管108、逆变器112内的至少一个晶体管114以及电压跟随器的至少一个晶体管的操作特性至少是相当的或基本上彼此相等。换句话说，控制晶体管104、设置在逻辑电路110中的多个晶体管108、逆变器112内的至少一个晶体管114以及电压跟随器的至少一个晶体管的操作特性(例如开关定时、响应时间及电强度等)至少是相当的或基本上彼此相
坐寸ο
[0031]由于可以限定目前为止所提到的可以设置在根据各个实施方式的电路100中的晶体管的操作特征的特性/参数至少可以彼此相当或基本上相同，因此根据各个实施方式的电路100中使用的所有晶体管的最短响应时间或最大操作频率也可以彼此相当或基本上相同。另外，使用类似的电路拓扑结构(例如，CMOS逆变器112)。出于这两个原因，可以看作是由控制晶体管104和驱动控制晶体管104的逆变器112体现的调压器的响应时间可以与逻辑电路110的开关速度处于相同数量级并且调压器的稳定时间可以小于限定逻辑电路110的操作速度的时钟的一个时钟周期。例如可以耦接在控制晶体管104的第二源/漏端子与参考电位之间的集成缓冲电容器(图1中未示出)可以经配置(例如，通过选择合适的电容值)使得只需要缓冲由逻辑电路110从时钟周期的上升边缘的点所汲取的电荷直至在调压器中引起响应为止。
[0032]在图2中，示出了根据各个实施方式的电路100的更详细示图。图2中所示的根据各个实施方式的电路200可包括被配置为接收(外部)电源电压)的电源端子202。根据各个实施方式的电路200可进一步包括控制晶体管204，该控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子202耦接，并且其中，栅极绝缘区可以具有第一层厚度。控制晶体管204例如可以被配置为M0SFET。控制晶体管204的第二源/漏区可以被配置为提供可以在内部电源端子216上提供的受控输出电压。负载，例如已经提及的逻辑电路(图2中未示出)，可以与内部电源端子216耦接。从与内部电源端子216连接的负载角度来说，控制晶体管204的受控输出电压可以是内部电源电压VDD。逆变器208的输入端可以与内部电源端子216耦接以便也可以将内部电源电压VDD施加给逆变器208的输入端。施加给逆变器208的输入端的内部电源电压VDD可以被视为逆变器208用来生成随后可施加给控制晶体管204的栅极区的相应控制信号的反馈信号。逆变器208的输出端可以与电压跟随器206的输入端耦接，该电压跟随器可以被配置为单位增益放大器。电压跟随器206的输出端然后可以与控制晶体管204的栅极区耦接。按照最简单的形式，电压跟随器206可以由电容器体现。
[0033]逆变器208可进一步包括第一供给输入端和第二供给输入端，其中，第一电压源210可以与逆变器208的第一供给输入端耦接，第二电压源212可以与逆变器208的第二供给输入端耦接。第一电压源210和第二电压源212都进一步与参考电位214 (例如接地电位)耦接。第一电压源210和第二电压源212被配置为将电源电压提供给逆变器208，即，第一电源电压(提供给第一供给输入端)和第二电源电压(提供给第二供给输入端)。电源电压可以经配置使得逆变器208的阈值电压基本上等于内部电源电压VDD (B卩，控制晶体管204输出的受控输出电压)的期望值。就CMOS逆变器而言，逆变器208可以在这两个晶体管都导通，位于一个或另一个晶体管处于导通状态(同时另一个晶体管处于非导通状态)的两个稳定状态条件之间的区域中，即，传输特性以陡坡为特征的区域中，进行操作。换句话说，逆变器208可以被配置为在AB类工作点进行操作。例如，如果与内部电源端子216连接的逻辑电路进行正确操作需要3.3V的电源电压，则第一电压源可以将1.8V的第一电源电压提供给逆变器208的第一供给输入端，第二电压源可以将4.8V的第二电源电压提供给逆变器208的第二供给输入端。根据进一步实例，如果与内部电源端子216连接的逻辑电路进行正确操作需要1.5V的电源电压，则第一电压源可以将0.75V的第一电源电压提供给逆变器208的第一供给输入端，第二电压源可以将2.25V的第二电源电压提供给逆变器208的第二供给输入端。来自内部电源电压VDD的第一电源电压和第二电源电压的相对偏移量可根据控制晶体管204对施加给其栅极区的电压的灵敏度来进行调节。
[0034]根据各个实施方式，代替仅一个控制晶体管，多个晶体管可以串联设置，或者换句话说级联设置，其中，与连接至距根据各个实施方式的电路的输入端更远的一个位置的晶体管相比，更靠近向其施加(外部)电源电压的根据各个实施方式的电路200的输入端202放置的每个额外晶体管可以属于更高电压域类。
[0035]术语电压域类可以被理解为是指针对其所设计的晶体管的电压范围。例如，属于
3.3V电压域类的晶体管可以被设计为以高达3.3V的源漏电压进行操作。相应晶体管的电压域类可以由其某些特征限定，例如列出几个非限制实例，由其沟道长度、栅极氧化层的厚度、掺杂浓度等限定。可以对示例性列出的参数或其任意组合中的至少一个进行调整以便生产被设计为在某个电压域中操作的晶体管。例如，增加栅极氧化物的厚度和/或增加沟道长度通常会产生属于更高电压域类的晶体管，因为可以接受更高的源漏电压而没受到任何损坏。
[0036]串联设置的晶体管(或级联晶体管)中的晶体管之间的端子可以与缓冲电容器耦接。设置在两个晶体管(其中，一个晶体管属于更高电压域类，而另一个晶体管属于较低电压域类)之间的缓冲电容器的电容值可以经选择使得缓冲电容器只需要提供由较快速晶体管(即，通常是来自较低电压域类的晶体管)汲取的电荷直至较慢晶体管(即，通常是来自较低电压域类的晶体管)被驱动到更导通的状态，由此能够提供所需的增大电流为止。由于施加给缓冲电容器的较大电压偏移，其电容值基本上可以小于直接与逻辑电路(例如，数字IC)的输入端子耦接的缓冲电容器的电容值，并且必须提供相同数量的电荷，但处于较低电压(注意，电容器的电容随施加给它的电压偏移增加而减小)。控制晶体管204可以经配置使得其可以容许并调节比数字电路生成/容许的最大额定电压偏移更大的电压偏移。此外，级联设置的晶体管所需的栅极电荷可以由进一步电容器提供。只有级联的最后一个晶体管(即，控制晶体管)的栅极电荷才可能需要借助电压跟随器提供，该晶体管与另一个晶体管相比需要的栅极电荷更低，并将其输出电压施加给逻辑电路的输入端。
[0037]图3中示出了根据具有级联晶体管的各个实施方式的示例性电路300。因为根据各个实施方式的电路300以图2中所示的电路200为基础，所以实现相同功能的相同组件具有相同参考标号，因此在图3中所示的根据各个实施方式的电路300的上下文中不再进行描述。只对图2中未示出的新组件进行描述。
[0038]在根据各个实施方式的电路300中，设置有另外的晶体管302，该晶体管的第一源/漏端子与电路300的输入端202耦接，第二源/漏端子与控制晶体管204的第一源/漏端子耦接。该另外的晶体管302可以经设计使得其可以在比耦接至此的控制晶体管204高的电压域中操作。例如，施加给根据各个实施方式的电路300的输入端202并由此施加给该另外的晶体管302的第一源/漏端子的输入电压可以在大约20V的范围内，而施加给控制晶体管204的第一源/漏端子、与在该另外的晶体管302的第二源/漏端子上输出的电压相对应的电压可以在大约5V的范围内。实际电压值取决于单独的应用配置，根据各个实施方式的电路300可以经配置使得将电路300的输入端202上提供的(外部)电源电压转化为可以提供给与电路300的内部电源端子216耦接的电路(例如逻辑电路)的受控的较低内部电源电压VDD。该另外的晶体管302的栅极区可以与第三电压源306的一个端子耦接，第三电压源306进一步包括可以与参考电位214 (例如，接地电位)耦接的端子。
[0039]在根据各个实施方式的电路300中，可以设置缓冲电容器304，其中，其一端可以与该另外的晶体管302的第二源/漏端子与控制晶体管204的第一源/漏端子之间的节点耦接。缓冲电容器304的尺寸可以设计为使得其能够在另外的晶体管302的导通率增加的延迟期间响应于与电路300的内部电源端子216耦接的逻辑电路的增加功耗来提供逻辑电路汲取的电荷。换句话说，缓冲电容器可能仅需要存储逻辑电路在采用另外的晶体管302来增加其导通率的时间内汲取的一定量的电荷，以便将更大的电流提供给负载(例如与内部电源端子216耦接的逻辑电路)。因为缓冲电容器304的一端耦接的节点处的电压大于根据各个实施方式的电路300的内部电源端子216上提供的内部电源电压，所以与缓冲电容器304更靠近逻辑电路耦接的情况(例如其中一端与内部电源端子216耦接，另一端与例如接地电位的参考电位耦接)相比，缓冲电容器304的电容可以更低以便存储逻辑电路汲取的过多电荷。这是因为当电容器进行充电的电压增加时可以将相同量的电荷存储在电容较小的电容器中，C=Q/U。
[0040]实际上，多于两个的晶体管可以级联设置。即，除了该另外的晶体管302之外，额外的晶体管可以呈串联布置(或者换句话说级联)耦接在另外的晶体管302的第一源/漏端子和根据各个实施方式的电路300的输入端202之间。每个之后的更靠近输入端202设置的额外晶体管与此之前的额外晶体管相比可以属于较高电压域类。因此，可以形成级联的晶体管，其中，级联的晶体管中的最上面的晶体管(即与根据各个实施方式的电路300的输入端202耦接的晶体管)可以属于最高电压域类，级联的晶体管中的最下面的晶体管，SP与根据各个实施方式的电路300的内部电源端子216耦接且由此与负载(例如，逻辑电路)(图3中未示出)的输入端耦接的晶体管，可以属于最低电压域类。级联设置在最高的晶体管与最低的晶体管之间的晶体管可以属于随着其更靠近电路300的输入端202设置而电压逐渐增大的电压域类。最下面的晶体管(即，控制晶体管204)的电压域类可以与设置在逻辑电路中的晶体管的电压域类相对应。该另外的晶体管302的电压域类可以与同一集成电路(即电路300本身或根据各个实施方式的电路300可以嵌入的或者根据各个实施方式的电路300可以互连的电路)中的模拟电路中使用的器件的电压域类相对应。通过选择该另外的晶体管302的几何形状与模拟电路中的晶体管相同，例如通过选择栅极绝缘区的相同沟道长度或相同层厚，可以将该另外的晶体管302的电压域类调整为模拟电路的电压域类。可以设置一个晶体管作为额外的第三晶体管(耦接在输入端202与该另外的晶体管302之间)，该晶体管的电压域类可以与同一集成电路(即根据各个实施方式的电路300或根据各个实施方式的电路300可以嵌入的或者根据各个实施方式的电路300可以互连的电路)中的栅极驱动器中使用的晶体管的电压域类相对应。额外的第三晶体管(图3中未示出)可以被配置为DMOS (双扩散金属氧化物半导体)晶体管。DMOS晶体管可以在符合电路300的输入端202上提供的(外部)电源电压或甚至允许电压大于外部电源电压的电压域中操作。因此，可能不需要级联设置在被配置为DMOS晶体管的额外第三晶体管与输入端202之间的进一步额外的晶体管。然而，该另外的晶体管302先前可以被配置为DMOS晶体管并且级联的晶体管可以只包括两个晶体管，即，控制晶体管204和该另外的晶体管302。与级联设置的晶体管的数量无关，施加给级联的晶体管中的任何一个晶体管的栅极区的栅极电压可以经选择使得没有任何一个晶体管在其额定操作电压范围之外操作。此外，级联的晶体管可以经配置使得在每个晶体管上，源漏电压都足够高以使级联的每个晶体管传导负载(例如逻辑电路(图3中未示出))汲取的峰值电流。
[0041 ] 在级联的晶体管中，例如在包括控制晶体管204和如图3所示的另外的晶体管302的串联布置中，缓冲电容器304可以设置在级联的任意两个晶体管之间的每个连接节点上。根据电路300的各个实施方式，缓冲电容器304的尺寸可以设计(即以特定方式选择其电容)使得负载(例如与内部电源端子216耦接的逻辑电路)汲取的电流可以在提供给负载之前进行过滤。换句话说，(外部)供电电压可以由与级联的晶体管耦接的至少一个缓冲电容器进行过滤。这可能会导致就其行为作为EMI (电磁干扰)的源而言，根据各个实施方式的电路300的EMC (电磁兼容性)得到改善。
[0042]图4中示出了根据各个实施方式的电路的进一步实现方式。根据各个实施方式的电路400可以被视为包括三个级联级(cascaded stage):第一级402、第二级404和第三级406。然而，电路400可包括不同数量的级联级，该级联级可以被调整为满足利用电路400的相应应用的要求。在电路400的示例性实施方式中，三个级中的每个级可以与图3中所示的电路300相对应。然而，每个级可以进行不同设计。例如，每个级可以具有不同数量的级联晶体管。为了清楚起见，图3中根据各个实施方式的电路300的一部分组件/设备已经在图4中对级进行表示时省略。
[0043]第一级402的另外晶体管302的第一源/漏端子可以与各个实施方式的可以向其施加(外部)电源电压的电路400的输入端202耦接。在第一级402的输出端216可以提供第一内部电源电压VDD1。第一级402的输出端216可以耦接第二级404的另外晶体管302的第一源/漏端子。在第二级404的输出端216可以提供第二内部电源电压VDD2。第三级404的输出端216可以耦接第三级406的另外晶体管302的第一源/漏端子。在第三级406的输出端216可以提供第三内部电源电压VDD3。整体级联(开始于第一级402的另外晶体管302并且结束于在第三级406的控制晶体管204)的晶体管，可以被设计为按照逐渐减小的电压域类进行操作。第一级402中的另外晶体管302可以属于级联中的所有示例性示出的六个晶体管的最高电压域类，并且第三级406中的控制晶体管204可以属于级联的所有示例性示出的六个晶体管的最低电压域类。
[0044]根据各个实施方式的电路400可以被配置为提供三个内部电源电压VDD1、VDD2、VDD3。输入端202上提供的(外部)电源电压例如可以为20V。在示例性的场景中，第一内部电源电压可以大致为5V，第二内部电源电压可以大致为3.3V，第三内部电源电压可以大致为1.5V。从该实例可以看出更靠近电路400的输入端202设置的每个级可以被配置为提供比下一级提供的内部电源电压(例如VDD3)大的内部电源电压(例如VDD2)，该下一级设置为距电路400的输入端202更远。然而，内部电源电压的各个值可以不同，这根据要被提供电源电压的周围器件/组件的需求限定。
[0045]在图5中，更详细地示出了图2中所示的根据各个实施方式的电路200。根据各个实施方式的电路500示出了如何可以生成提供给逆变器208的第一供给输入端的第一电源电压以及提供给逆变器208的第二供给输入端的第二电源电压。由于根据各个实施方式的电路500的剩余部分与图2的电路200的相似性，因此只对负责生成针对逆变器208的电源电压的组件/器件进行描述。在下文中，逆变器208将被称之为控制逆变器208。
[0046]在根据各个实施方式的电路500中，设置有参考逆变器508，其中，参考逆变器508的输出端与参考逆变器508的输入端耦接并且参考逆变器508的输入端与可以被配置为提供参考电压的参考电压源514耦接。参考电压源514进一步与参考电位214 (例如接地电位)耦接。参考逆变器508的电源端子可以与恒流源耦接，即，参考逆变器508的第一供给端子可以与第一恒流源504耦接，该第一恒流源进一步与可提供电源电压的输入端502耦接，参考逆变器508的第二供给端子可以与进一步与参考电位214 (例如接地电位)耦接的第二恒流源512耦接。可以通过第一恒流源504和第二恒流源512分别将恒定电流提供给参考逆变器508的第一供给输入端子和第二供给输入端子。可以经由电压跟随器506、510(例如配置为单位增益放大器)将参考逆变器508的输入端子上产生电压提供给控制逆变器208的供给输入端子。电压跟随器506、510可以被视为充当电压缓冲器。为了避免参考电压源514的载荷,参考逆变器508的输出端可以与根据各个实施方式的电路500的输出端216耦接，而不与参考逆变器508的输入端耦接(由此不与参考电压源514的输出端耦接)。一旦稳定了根据各个实施方式的电路500的调压部分，即，当控制逆变器208、电压跟随器206和控制晶体管204处于稳定状态时，内部电源电压VDD与提供给参考逆变器508的输入端的参考电压相对应。
[0047]在图6中，显示了图5中所示的电路500的更详细的示图。电路600可包括可以被施加第一输入电压(例如电源电压)的第一输入端子502。第一输入端子502可以与第一恒流源504耦接，该第一恒流源可以与第一晶体管630的第一源/漏端子和第一晶体管630的栅极区耦接。第一晶体管的栅极区与第五晶体管620的栅极区和第一电容632的一端耦接，第一电容632的另一端与参考电位(例如，接地电位)耦接。第一晶体管630的第二源/漏端子可以与第二晶体管634的第一源/漏端子耦接。第二晶体管634的第二源/漏端子可以与第三晶体管638的第一源/漏端子、第八晶体管622的栅极区、第七晶体管624的栅极区和电路600的输出端216耦接。第二晶体管634的栅极区和第三晶体管638的栅极区可以与参考信号输入端636耦接。第三晶体管638的第二源/漏端子可以与第四晶体管640的第一源/漏端子耦接。第四晶体管640的第二源/漏端子可以经由第二恒流源512与第四晶体管640的栅极区和参考电位214耦接。第四晶体管640的栅极区可以与第六晶体管626的栅极区和第二电容器628的一端稱接，电容器628的另一端与参考电位214(例如接地电位)耦接。可以被施加第二输入电压(例如电源电压)的第二输入端子602可以与第五晶体管620的第一源/漏端子耦接。第五晶体管620的第二源/漏端子可以与第八晶体管622的第一源/漏端子耦接。第八晶体管622的第一源/漏端子可以与第三电容218的一端、第十晶体管616的栅极区、第十二晶体管612的栅极区和第七晶体管624的第一源/漏端子耦接。第七晶体管624的第二源/漏端子可以与第六晶体管626的第一源/漏端子耦接，第六晶体管626的第二源/漏端子与参考电位214 (例如接地电位)耦接。第三电容器218的另一端可以与第九晶体管614的栅极区和第十一晶体管610的栅极区耦接。可以被施加第三输入电压(例如电源电压)的第三输入端子604可以经由第三恒流源608与第九晶体管614的第一源/漏端子耦接。第九晶体管614的第二源/漏端子可以与第十晶体管616的第一源/漏端子耦接。第十晶体管616的第二源/漏端子可以与参考电位214(例如接地电位)耦接。可以被施加第四输入电压(例如电源电压)的第四输入端子606可以与第十一晶体管610的第一源/漏端子耦接。第十一晶体管610的第二源/漏端子可以与第十二晶体管612的第一源/漏端子和控制晶体管204的栅极区耦接。第十二晶体管612的第二源/漏端子可以与参考电位214 (例如接地电位)耦接。
[0048]在计数过程中用偶数标出的根据各个实施方式的电路600中的晶体管(例如，第二晶体管634、第十二晶体管612)可以被配置作为PMOS晶体管。在计数过程中用奇数标出的根据各个实施方式的电路600中的晶体管(例如,第一晶体管630、第^ 晶体管610)可以被配置作为NMOS晶体管。`
[0049]在根据各个实施方式的电路600中，电压跟随器(图5中的元件206)包括互补CMOS晶体管(第九晶体管614、第十晶体管616、第十一晶体管610和第十二晶体管612)，并且可以被配置为在AB类工作点操作。第十晶体管616和第十二晶体管612的栅极区直接与控制逆变器208 (用第八晶体管622和第七晶体管624体现)的输出端耦接。与此相反，第九晶体管614和第十一晶体管610的栅极区经由第三电容器218与控制逆变器208的输出端耦接。经由第三电容器218耦接会引起施加给第十晶体管616和第十二晶体管612的栅极区的电压和施加给第九晶体管614和第十一晶体管610的栅极区的电压之间出现DC偏移。DC偏移补偿控制逆变器208的输出端上提供的电位(即，第八晶体管622的第二源/漏端子与第七晶体管624的第一源/漏端子之间的电位)和施加给控制晶体管204的栅极区的电位。控制逆变器208的输出端上提供的电位可以与输出端216上提供的内部供给电位VDD相对应。施加给控制晶体管204的栅极区的电位增加了控制晶体管204的阈值电压的值。控制逆变器还可以在AB类工作点操作。因此，由于控制逆变器和电压跟随器可以在AB类工作点操作，根据各个实施方式的电路600可以将低静态电流消耗与负载的突然阶梯状变化的快速响应组合在一起。由于以下原因，控制逆变器208在AB类工作点操作可能是有好处的。第一恒流源504和第二恒流源512 (参见图5)的电流选择如此低并且第二晶体管634的沟道宽度和第三晶体管638的沟道宽度选择如此大以便提供给控制逆变器208的正(或较大)电源电压可以仅仅比参考电压大了等于阈值电压的值，并且提供给控制逆变器208的负(或较小)电源电压可以仅仅比参考电压小了等于阈值电压的值。这里，阈值电压指的是控制逆变器208中使用的晶体管的阈值电压，其中，这些阈值电压可以与图6中所示的其他晶体管的阈值电压相同。提供给控制逆变器208的正(或较大)电源电压可以是经由第二电压跟随器506施加给控制逆变器208的第二供给输入端的第二电源电压。提供给控制逆变器208的负(或较小)电源电压可以是经由第一电压跟随器510施加给控制逆变器208的第一供给输入端的第一电源电压。就400mV的阈值电压而言,正电源电压可以大约为
1.9V，负电源电压可以大约为1.1V。因此，在控制逆变器208的稳定状态下，极低的电流可以流过该控制逆变器。
[0050]在图7中示出了根据各个实施方式的电路的进一步实现方式。图7的电路700示出了可能的设置，用于提供可以施加给级联的晶体管中的晶体管(例如进一步晶体管302)的栅极区的栅极电压。因为图7中所示的电路700以根据图3中所示的各个实施方式的电路300为基础，为实现相同功能的相同器件/组件选择了相同参考标号，因此在图7中所示的电路700的上下文中不再详细描述。
[0051]根据各个实施方式的电路700包括可以与进一步晶体管302的第一源/漏端子耦接的电源端子202。进一步晶体管302的第二源/漏端子可以与控制晶体管204的第一源/漏端子和缓冲电容器304的一端耦接。缓冲电容器304的另一端可以与参考电位214(例如接地电位)耦接。控制晶体管204的第二源/漏端子可以与负载(图7中未示出的、例如逻辑电路)耦接的内部电压电源端子216耦接。施加给控制晶体管204的栅极区的电压可以例如通过图3中所示的方式设置。因此，为了清楚起见，图7中省略了提供此电压的电子组件。进一步晶体管302的栅极区可以经由电容712与恒流源704、晶体管706的第一源/漏端子和参考电位214 (例如接地电位)耦接。恒流源704可进一步与根据各个实施方式的电路700的输入端702耦接。晶体管706的第二源/漏端子可以与对应于根据各个实施方式的电路700的输出端216的控制晶体管204的第二源/漏端子耦接。晶体管706的栅极区可以与经由第一电阻器708的进一步晶体管302的第二源/漏端子与经由第二电阻器710的参考电位214 (例如接地电位)之间的电气路径耦接。
[0052]类似于图4中所示的根据各个实施方式的电路400，图7中所示的电路700还可以设置在堆栈结构中，即，可以形成包括多个级的根据各个实施方式的电路的单一状态的基础。
[0053]控制晶体管204上的源漏电压的值可通过适当选择充当用于施加给转而驱动进一步晶体管302的晶体管706的栅极区的电压的分压器的第一电阻器708和第二电阻器710的值来进行调整。另外，控制晶体管204上的源漏电压的值可以取决于控制晶体管204的阈值电压。耦接在进一步电容302的栅极区与参考电位214之间的电容器712可以充当缓冲器，在负载(例如汲取较高电流的逻辑电路)突然阶梯状增加的情况下为进一步晶体管302的栅极区提供电荷。
[0054]提供受控电压作为针对负载(例如(主要)数字电路)的内部电源电压的电路的各个实施方式可以取决于为控制晶体管提供可以规定控制晶体管的电压域类被选择使得与逻辑电路中使用的晶体管的相应特征参数相匹配的特征参数，例如沟道长度、栅极氧化层的厚度、掺杂浓度。换句话说，控制晶体管的电压域类和设置在逻辑电路中的晶体管的电压域类基本上可以相同。根据各个实施方式的电路可进一步包括逆变器以及可选的电压跟随器，这两者都包括CMOS晶体管，该CMOS晶体管经设计使得可以规定其电压域类的特征参数基本上也可以等于逻辑电路中使用的晶体管的相应特征参数。另外，根据各个实施方式的电路可进一步包括与控制晶体管串联耦接的至少一个进一步晶体管，其中，进一步晶体管的电压域类可以高于控制晶体管的电压域类。因此，进一步晶体管的某些特征参数例如沟道长度、栅极氧化物的厚度，掺杂浓度等与其他晶体管(即，控制晶体管、逆变器和电压跟随器的CMOS晶体管以及设置在逻辑电路中的晶体管)不同，例如具有较厚的栅极氧化层或具有较长的沟道。进一步晶体管可以具有栅极氧化层，例如是控制晶体管的栅极氧化层的2至5倍厚，条件是使用相同的栅极氧化材料。例如，进一步的晶体管可以被配置为DMOS晶体管。一般情况下，晶体管的电压域类越高，晶体管相对于其对操作参数(例如源漏电流/电压和/或栅极电压)的突变作出的响应可能就越慢。
[0055]根据各个实施方式，提供了一种电路，该电路包括:被配置为接收电源电压的电源端子；控制晶体管，所述控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子耦接，并且其中，栅极绝缘区可以具有第一层厚度；具有内部电源端子和多个晶体管的逻辑电路，每个晶体管具有第二层厚度的栅极绝缘区，其中，内部电源端子可以与控制晶体管的第二源/漏区耦接；具有逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以与逻辑电路的内部电源端子耦接并且逆变器输出端可以与控制晶体管的栅极区耦接，其中，逆变器可包括具有第三层厚度的栅极绝缘区的至少一个晶体管；其中第一层厚度、第二层厚度和第三层厚度基本上可以相同。
[0056]根据电路的各个进一步实施方式，控制晶体管可以被配置为将内部电源电压提供给逻辑电路的内部电源端子。
[0057]根据电路的各个进一步实施方式，设置在其体区上方的控制晶体管的栅极绝缘区可以具有第一长度，设置在其体区上方的由逻辑电路组成的多个晶体管中的至少一个的栅极绝缘区可以具有第二长度，设置在其体区上方的逆变器的至少一个晶体管的栅极绝缘区可以具有第三长度，其中第一长度、第二长度和第三长度基本上可以相同。
[0058]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下进行操作的电路。
[0059]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下进行操作的数字电路。
[0060]根据电路的各个进一步实施方式，逆变器可以被配置为作为AB类放大器进行操作。
[0061]根据电路的各个进一步实施方式，第一晶体管、由逻辑电路组成的多个晶体管中的至少一个以及逆变器的至少一个晶体管可以经配置使得其开关特性基本上相同。
[0062]根据电路的各个进一步实施方式，逆变器可以经配置使得其阈值电压可以基本上等于在逻辑电路的内部电源端子上提供的电压的期望值。
[0063]根据电路的各个进一步实施方式，逆变器可以包括串联耦接的第一晶体管和第二晶体管，并且其中，逆变器可以被配置为在两个晶体管导通的模式下操作。
[0064]根据各个进一步实施方式，该电路可进一步包括:另一晶体管，其可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子耦接，第二源/漏区可以与控制晶体管的第一源/漏区耦接，并且其中，栅极绝缘区可以具有第四层厚度。
[0065]根据电路的各个进一步实施方式，第四层厚度可以不同于第一层厚度、第二层厚度和第三层厚度中的任何一个。
[0066]根据各个实施方式，提供了一种电路，该电路包括:被配置为接收电源电压的电源端子；第一晶体管，所述第一晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与电源端子耦接，并且其中，栅极绝缘区可以具有第一层厚度；第二晶体管，所述第二晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第二晶体管的第一源/漏区可以与第一晶体管的第二源/漏区耦接，并且其中，栅极绝缘区可以具有第二层厚度；具有电源端子和多个晶体管的逻辑电路，每个晶体管都具有第三层厚度的栅极绝缘区，其中，电源端子可以与第二晶体管的第二源/漏区耦接，其中，第二厚度和第三厚度基本上可以相同并且第一厚度与此不同。
[0067]根据电路的各个进一步实施方式，第一厚度可以大于第二厚度和第三厚度中的每一个。
[0068]根据电路的各个进一步实施方式，第二晶体管可以被配置为将内部电源电压提供给逻辑电路的内部电源端子。
[0069]根据电路的各个进一步实施方式，设置在其体区上方的第一晶体管的栅极绝缘区可以具有第一长度，其中，设置在其体区上方的第二晶体管的栅极绝缘区可以具有第二长度，其中，设置在其体区上方的由逻辑电路组成的多个晶体管中的至少一个的栅极绝缘区可以具有第三长度，并且其中，第二长度和第三长度基本上可以相同并且第一长度与此不同。
[0070]根据电路的各个进一步实施方式，第一长度可以大于第二长度和第三长度中的每一个。
[0071]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下操作的电路。
[0072]根据电路的各个进一步实施方式，逻辑电路可以包括被配置为在同步模式下操作的数字电路。
[0073]根据电路的各个进一步实施方式，第二晶体管以及由逻辑电路组成的多个晶体管中的至少一个可以经配置使得其开关特性基本上相同。
[0074]根据电路的各个进一步实施方式，第一晶体管可以经配置使得其开关特性比第二晶体管以及由逻辑组成的多个晶体管中的至少一个的开关特性慢。
[0075]根据电路的各个进一步实施方式，第一晶体管可以被配置成双扩散MOS晶体管。
[0076]根据各个进一步实施方式，该电路可进一步包括:具有第一端子和第二端子的电容器，其中，第一端子可以耦接在第一晶体管与第二晶体管之间并且第二端子可以与参考电位耦接。[0077]根据各个进一步实施方式，该电路可进一步包括:具有逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以与逻辑电路的供给输入端耦接并且逆变器输出端可以与第二晶体管的栅极区耦接，其中，逆变器可以包括具有第四层厚度的栅极绝缘区的至少一个晶体管。
[0078]根据电路的各个进一步实施方式，第四厚度基本上可以等于第二厚度和第三厚度。
[0079]根据电路的各个进一步实施方式，第二晶体管和逆变器可以被配置为以AB类特征进行操作。
[0080]根据电路的各个进一步实施方式，逆变器可以经配置使得其阈值电压基本上可以等于在逻辑电路的内部电源端子上提供的电压的期望值。
[0081]根据电路的各个进一步实施方式，逆变器可以包括串联耦接的第一晶体管和第二晶体管；并且其中，逆变器可以被配置为在两个晶体管导通的模式下操作。
[0082]根据各个实施方式，提供了一种电路，该电路包括:被配置为接收电源电压的电源端子；被配置为提供输出电压的输出端子；控制晶体管，所述控制晶体管可具有第一源/漏区、第二源/漏区以及栅极区，其中，第一源/漏区可以与电源端子耦接，并且其中，第二源/漏区可以与输出端子耦接；具有输入端和输出端的逆变器，其中，输入端可以与控制晶体管的第二源/漏区耦接并且输出端可以与控制晶体管的栅极区耦接，其中，逆变器可进一步包括可耦接在第一电压电位与逆变器的输出端之间的第一晶体管以及可以耦接在第二电压电位与逆变器的输出端之间的第二晶体管。
[0083]根据电路的各个进一步实施方式，逆变器可以被配置为接收第一电压电位，其中，第一电压电位可以大于电路的输出端子上提供的电压。
[0084]根据电路的各个进一步实施方式，逆变器可以被配置为接收第二电压电位，其中，第二电压电位可以小于电路的输出端子上提供的电压。
[0085]根据电路的各个进一步实施方式，逆变器可以经配置使得其阈值电压基本上等于期望输出电压。
[0086]根据各个进一步实施方式，该电路可进一步包括:被配置为提供参考电压的参考电压源；具有输入端的参考逆变器，其中，参考逆变器的输入端可以与参考电压源耦接并且参考逆变器可以被配置为提供第三电压电位和第四电压电位；与参考逆变器耦接且被配置为根据第三电压电位提供第一电压电位的第一电压缓冲器；以及与参考逆变器耦接且被配置为根据第四电压电位提供第二电压电位的第二电压缓冲器。
[0087]根据电路的各个进一步实施方式，逆变器可以被配置为作为AB类放大器进行操作。
[0088]根据电路的各个进一步实施方式，该电路可进一步包括具有输入端和输出端的电压跟随器，其中，输入端可以与逆变器输出端耦接并且输出端可以与控制晶体管的栅极区耦接，其中，电压跟随器可以被配置为在其输出端提供可以与其输入电压偏移的电压，偏移量基本上等于控制晶体管的阈值电压。
[0089]根据各个实施方式，提供了一种设置电路的方法，所述电路包括:被配置为接收电源电压的电源端子；控制晶体管，所述控制晶体管可以具有体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，第一源/漏区可以与供给输入端耦接，并且其中，栅极绝缘区可以具有第一层厚度；具有供给输入端和多个晶体管的逻辑电路，每个晶体管具有第二层厚度的栅极绝缘区，其中，供给输入端可以与控制晶体管的第二源/漏区耦接；具有逆变器输入端和逆变器输出端的逆变器，其中，逆变器输入端可以与逻辑电路的供给输入端耦接并且逆变器输出端可以与控制晶体管的栅极区耦接，其中，逆变器可以包括具有第三层厚度的栅极绝缘区的至少一个晶体管；其中，第一层厚度、第二层厚度和第三层厚度基本上可以相同；其中，控制晶体管的栅极绝缘区、由逻辑电路组成的多个晶体管中的至少一个的栅极绝缘区以及逆变器的至少一个晶体管的栅极绝缘区在同一制造步骤中进行设置。
[0090]根据方法的各个进一步实施方式，控制晶体管的栅极绝缘区、逻辑电路中包括的多个晶体管中的至少一个的栅极绝缘区以及逆变器的至少一个晶体管的栅极绝缘区可以包括相同材料。
[0091]根据方法的各个进一步实施方式，可以设置与控制晶体管串联耦接的另外的晶体管，该另外的晶体管包括体区、第一源/漏区、第二源/漏区、设置在体区上方的栅极绝缘区以及设置在栅极绝缘区上方的栅极区，其中，该另外的晶体管的源/漏区和/或栅极区可以在单独的制造步骤中进行制造。
[0092]尽管已经参照【具体实施方式】具体示出并描述了本发明，但是本领域技术人员应理解的是，在不背离所附权利要求所限定的本发明的精神和范围的情况下，可以对形式和细节进行各种改变。因此，由所附权利要求来指出本发明的范围且因此任何改变，只要其属于权利要求等效物的含义和范围中，就应视作属于本发明。
【权利要求】
1.一种电路,包括: 电源端子，被配置为接收电源电压； 控制晶体管，所述控制晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述栅极绝缘区具有第一层厚度； 逻辑电路，包括内部电源端子和多个晶体管，各个所述晶体管都具有第二层厚度的栅极绝缘区，其中，所述内部电源端子耦接至所述控制晶体管的所述第二源/漏区； 逆变器，包括逆变器输入端和逆变器输出端，其中，所述逆变器输入端耦接至所述逻辑电路的所述内部电源端子，并且所述逆变器输出端耦接至所述控制晶体管的所述栅极区，其中，所述逆变器包括具有第三层厚度的栅极绝缘区的至少一个晶体管； 其中，所述第一层厚度、所述第二层厚度和所述第三层厚度基本上相等。
2.根据权利要求1所述的电路， 其中，所述控制晶体管被配置为将内部电源电压提供给所述逻辑电路的所述内部电源端子。
3.根据权利要求1所述的电路， 其中，控制晶体管的、布置在该晶体管的所述体区上方的所述栅极绝缘区具有第一长度， 其中，包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的、布置在该晶体管的体区上方的所述栅极绝缘区具有第二长度， 其中，所述逆变器的所述至少一个晶体管的、布置在该晶体管的体区上方的所述栅极绝缘区具有第三长度，以及 其中，所述第一长度、所述第二长度和所述第三长度基本上相等。
4.根据权利要求1所述的电路， 其中，所述第一晶体管、包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管以及所述逆变器的所述至少一个晶体管经配置使得它们的开关特性基本上相同。
5.根据权利要求1所述的电路，进一步包括: 另外的晶体管，所述另外的晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，所述第二源/漏区耦接至所述控制晶体管的所述第一源/漏区，并且其中，该栅极绝缘区具有第四层厚度。
6.根据权利要求1所述的电路， 其中，所述逆变器经配置使得该逆变器的阈值电压基本上等于在所述逻辑电路的所述内部电源端子上提供的电压的期望值。
7.根据权利要求1所述的电路， 其中，所述逆变器包括串联耦接的第一晶体管和第二晶体管；以及 其中，所述逆变器被配置为在这两个晶体管导通的模式下操作。
8.—种电路,包括: 电源端子，被配置为接收电源电压； 第一晶体管，所述第一晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述栅极绝缘区具有第一层厚度； 第二晶体管，所述第二晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第二晶体管的所述第一源/漏区耦接至所述第一晶体管的所述第二源/漏区，并且其中，所述栅极绝缘区具有第二层厚度； 逻辑电路，包括供给输入端和多个晶体管，各个所述晶体管都具有第三层厚度的栅极绝缘区，其中，所述供给输入端耦接至所述第二晶体管的所述第二源/漏区； 其中，所述第二厚度和所述第三厚度基本上相等而与所述第一厚度不同。
9.根据权利要求8所述的电路， 其中，所述第一厚度大于所述第二厚度和所述第三厚度中的每一个。
10.根据权利要求8所述的电路， 其中，所述第二晶体管被配置为将内部电源电压提供给所述逻辑电路的所述内部电源端子。
11.根据权利要求8所述的电路， 其中，所述第一晶体管的、布置在该晶体管的所述体区上方的所述栅极绝缘区具有第一长度， 其中，所述第二晶体管的、布置在该晶体管的所述体区上方的所述栅极绝缘区具有第二长度， 其中，包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的、布置在该晶体管的体区上方的所述栅极绝缘区具有第三长度，以及 其中，所述第二长度和所述第三长度基本上相等而与所述第一长度不同。
12.根据权利要求8所述的电路， 其中，所述第一长度大于所述第二长度和所述第三长度中的每一个。
13.根据权利要求8所述的电路， 其中，包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管以及所述第二晶体管经配置使得它们的开关特性基本上相同。
14.根据权利要求8所述的电路， 其中，所述第一晶体管经配置使得其开关行为比包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的以及所述第二晶体管的开关行为慢。
15.根据权利要求8所述的电路，进一步包括: 具有第一端子和第二端子的电容器，其中，所述第一端子耦接在所述第一晶体管与所述第二晶体管之间，并且，所述第二端子耦接至参考电位。
16.根据权利要求8所述的电路，进一步包括: 包括逆变器输入端和逆变器输出端的逆变器，其中，所述逆变器输入端耦接至所述逻辑电路的所述供给输入端，并且，所述逆变器输出端耦接至所述第二晶体管的所述栅极区，其中，所述逆变器包括具有第四层厚度的栅极绝缘区的至少一个晶体管。
17.根据权利要求16所述的电路， 其中，所述逆变器经配置使得该逆变器的阈值电压基本上等于在所述逻辑电路的内部电源端子上提供的电压的期望值。
18.根据权利要求16所述的电路， 其中，所述逆变器包括串联耦接的第一晶体管和第二晶体管；以及 其中，所述逆变器被配置为在这两个晶体管导通的模式下操作。
19.一种电路,包括: 电源端子，被配置为接收电源电压； 输出端子，被配置为提供输出电压； 控制晶体管，所述控制晶体管具有第一源/漏区、第二源/漏区以及栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述第二源/漏区耦接至所述输出端子；逆变器，包括输入端和输出端，其中，所述输入端耦接至所述控制晶体管的所述第二源/漏区，并且所述输出端耦接至所述控制晶体管的所述栅极区； 其中，所述逆变器进一步包括耦接在第一电压电位与所述逆变器的所述输出端之间的第一晶体管以及耦接在第二电压电位与所述逆变器的所述输出端之间的第二晶体管。
20.根据权利要求19所述的电路， 其中，所述逆变器经配置使得该逆变器的阈值电压基本上等于期望的输出电压。
21.根据权利要求19所述的电路，进一步包括: 参考电压源，被配置为提供参考电压；` 包括输入端的参考逆变器，其中，所述参考逆变器的所述输入端耦接至所述参考电压源，并且其中，所述参考逆变器被配置为提供第三电压电位和第四电压电位； 第一电压缓冲器，耦接至所述参考逆变器，并且被配置为根据所述第三电压电位提供所述第一电压电位；以及 第二电压缓冲器，耦接至所述参考逆变器，并且被配置为根据所述第四电压电位提供所述第二电压电位。
22.根据权利要求19所述的电路， 其中，所述逆变器被配置为作为AB类放大器进行操作。
23.根据权利要求19所述的电路，进一步包括: 包括输入端和输出端的电压跟随器，其中，所述输入端耦接至所述逆变器输出端，并且其中，所述输出端耦接至所述控制晶体管的所述栅极区， 其中，所述电压跟随器被配置为在其输出端提供从其输入电压偏移的电压，所述偏移基本上等于控制晶体管的阈值电压。
24.一种设置电路的方法，所述电路包括: 电源端子，被配置为接收电源电压； 控制晶体管，所述控制晶体管具有体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述第一源/漏区耦接至所述电源端子，并且其中，所述栅极绝缘区具有第一层厚度； 逻辑电路，包括供给输入端和多个晶体管，各个所述晶体管都具有第二层厚度的栅极绝缘区，其中，所述输入端耦接至所述控制晶体管的所述第二源/漏区； 逆变器，包括逆变器输入端和逆变器输出端，其中，所述逆变器输入端耦接至所述逻辑电路的所述供给输入端，并且所述逆变器输出端耦接至所述控制晶体管的所述栅极区，其中，所述逆变器包括具有第三层厚度的栅极绝缘区的至少一个晶体管； 其中，所述第一层厚度、所述第二层厚度和所述第三层厚度基本上相等； 其中，所述控制晶体管的所述栅极绝缘区、包含在所述逻辑电路中的所述多个晶体管中的至少一个晶体管的所述栅极绝缘区以及所述逆变器的所述至少一个晶体管的所述栅极绝缘区在同一制造步骤中进行设置。
25.根据权利要求24所述的方法， 其中，所述控制晶体管的所述栅极绝缘区、包含在所述逻辑电路中的所述多个晶体管中的所述至少一个晶体管的所述栅极绝缘区以及所述逆变器的所述至少一个晶体管的所述栅极绝缘区包括相同材料。
26.根据权利要求24所述的方法， 设置与所述控制晶体管串联耦接的另外的晶体管，所述另外的晶体管包括体区、第一源/漏区、第二源/漏区、布置在所述体区上方的栅极绝缘区以及布置在所述栅极绝缘区上方的栅极区，其中，所述另外的晶体管的所述源/漏区之一和/或栅极区在单独的制造步骤中进行制造。
【文档编号】G05F1/46GK103529886SQ201310264435
【公开日】2014年1月22日 申请日期:2013年6月28日 优先权日:2012年6月28日
【发明者】马丁·费尔德特克勒 申请人:英飞凌科技股份有限公司
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