二进制数据计数装置、面积信息取样装置和霍夫变换装置的制作方法
专利名称：二进制数据计数装置、面积信息取样装置和霍夫变换装置的制作方法
技术领域：
本发明涉及在FA(Factory Automation)机器的图形识别装置等中用于面积取样和直线取样的霍夫变换等处理的二进制数据计数装置，以及作为其应用装置的面积信息取样装置和霍夫变换装置。
在上述面积取样处理中，为了进行二进制图象(例如，背景为”0”(例如白色))中的”1”(例如黑色)区域的面积取样，在计数二进制图象中”1”的个数的处理中使用二进制数据计数装置。
此外，在霍夫变换处理中，在计数二进制图象(例如，背景为”0”(例如白色))中特定的鼓形区域内存在的”1”(例如黑色)的个数的处理中使用。
背景技术：
以往，计数由N个(N为2以上的整数)位组成的二进制表现的数据中的”1”或”0”的个数，以该计数结果作为多值数据取出的方法大致有两个。再有，由N位组成的二进制表现的数据也可以用N位长度的二进制数据来表现。
一种方法是这样的方法在N位的寄存器中设置数据，用ALU(Arithmetic and Logic Unit)向左方移动1位，将MSB(MostSignificant Bit)位的值设定为进位，如果该值为期望的值，那么使累加器的值增加1。该方法可以用MCU(Micro Controller Unit)和DSP(Digital Signal Processor)的软件容易地实现。
但是，对1位的处理需要三个指令，存在处理速度慢的缺点。在实用的图象处理中，处理对象有10000象素×10000象素那么大的倾向，期望在一个指令执行时间处理至少N位。因此，作为另一个方法，有使用硬件的专用电路的方法。
使用图6说明由硬件实现的方法的实例。图6表示在N=16的情况下，进行”1”的个数的计数情况的结构。首先，从LSB(LeastSignificant Bit)侧以相邻的每2位来组对由16个位组成的二进制表现的数据BDATA15～BDATAO，共计制成8个对。然后，将这8个对分别输入至8个1位加法器AD18～AD11，进行加法运算。其结果，形成8个2位数据。
接着，与上述过程一样，从LSB侧以相邻的每2位来组对从1位加法器AD18～AD11分别输出的8个2位数据，共计制成4对。然后，将这4对分别输入至4个2位加法器AD24～AD21，进行加法运算。其结果，形成4个3位数据。
接着，与上述过程一样，从LSB侧以相邻的每2位来组对从2位加法器AD24～AD21分别输出的4个3位数据，共计制成2对。然后，将这2对分别输入至2个3位加法器AD32、AD31，进行加法运算。其结果，形成2个4位数据。
接着，将这2个4位数据输入至4位加法器AD41，进行加法运算。其结果，形成与由16个位组成的二进制表现的数据中”1”的个数相当的1个5位数据。就是说，16个位组成的二进制表现的数据的多值化完成。
如上所述，通过形成加法器网络，可实现计数装置。
可是，在N=16的情况下，需要1位加法器×16／2+2位加法器×16／4+3位加法器×16／8+4位加法器×16／16的共计15个加法器。此外，在N=32的情况下，需要1位加法器×32／2+2位加法器×32／4+3位加法器×32／8+4位加法器×32／16+5位加法器×32／32的共计31个加法器。因此，作为硬件，不仅加法器的个数庞大，而且加法器本身随着位数增加电路结构变得复杂，作为整体来说，电路会变为大规模。
如上所述，在这些以往的实例中，前者电路规模小，但处理速度慢不适宜实用，后者与前者相比处理速度快，但却有电路规模大的缺点。
发明的公开本发明的目的在于提供处理速度高并且可以用小电路规模实现的廉价的二进制数据计数装置、面积信息取样装置和霍夫变换装置。
第一发明的二进制数据计数装置计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，该计数装置配有移位器阵列，以所述N位组成的二进制表现的数据的各位值作为控制输入的N×(N+1)／2个移位器构成输出N位的二进制数据；其特征在于，相互间连接所述N×(N+1)／2个移位器，以便通过按由N位组成的二进制表现的数据的各位值来控制构成移位器阵列的各移位器的操作，在仅按由所述N位组成的二进制表现的数据中的二进制中的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，输出N位的二进制数据。
按照该结构，在计数N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，变换成10进制和16进制的多值数表现的情况下，不通过直接运算来进行N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数的计数，而如下那样执行二进制数据的计数处理。就是说，通过按N位组成的二进制表现的数据的各位值来控制构成移位器阵列的各移位器的操作，在仅按N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，才输出N位的二进制数据。
就是说，在N位组成的二进制表现的数据中，通过将计数有多少个的”1”或”0”可以单值地编码，例如按右填入来表现二进制数据，实现N位组成的二进制表现的数据中的”1”或”0”的个数的计数处理。这种情况下，移位器阵列的操作可以在一个时钟内结束，而且与加法器相比，电路规模非常小。因此，与以往例比较，用处理速度高并且小的电路规模就可以实现二进制表现的数据中的”1”或”0”的个数的计数处理，可以提供廉价的二进制数据计数装置。而且，与多位的加法运算处理相比，由于移位器操作可以在短时间进行，所以与利用加法器网络结构组成的电路结构相比，可以进行更快的高速处理。
在上述第一发明的结构中，也可以设有编码器，将来自移位器阵列的二进制数字的一方或另一方单向填入状态下输出的二进制数据按照二进制数字的一方或另一方的MSB侧的位置变换成多值的数。
按照该结构，通过使用编码器，按照二进制数字的一方或另一方的MSB侧的位置，将移位器阵列输出的二进制数据进行多值化，由于实现N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数的计数处理，所以可获得与上述第一发明结构相同的效果。
此外，在上述第一发明的结构中，还可以设有选择部件，有选择地指定用于计数的N位组成的二进制表现的数据中的二进制数字的其中任何一方。
按照该结构，可获得与上述第一发明的结构相同的效果。
此外，第二发明的二进制数据计数装置计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，它配有N个触发器和移位器阵列。
N个触发器以N位组成的二进制表现的数据的各位值作为各个输入。
移位器阵列，将N×(N+1)／2个双输入单输出的移位器配置成以N×N矩阵状配置的对角部分为斜边、矩阵状配置的两个边部分分别为底边和垂直边的N段的三角形状，以N个触发器的各个输出作为构成三角形状的各级移位器的控制信号，以三角形状的底边上配置的第N级的N个移位器的输出作为N位的二进制数据来输出。
而且，在以移位器的两个输入作为第一输入和第二输入时，根据控制信号，作为移位器的输出，可选择输出第一输入或输出第二输入。此外，在三角形状的斜边部分配置的移位器的第一输入中输入二进制数字的一个值，在从斜边部分的第2段到第N段的移位器的第二输入中，输入属于前段所述斜边部分的移位器的输出。此外，在三角形状的垂直边部分配置的移位器的第二输入中输入二进制数字的另一个值，在从垂直边部分的第2段到第N段的移位器的第一输入中，输入属于前段垂直边部分的移位器的输出。此外，在三角形状的斜边部分以外和垂直边部分以外配置的移位器的第一输入中，输入前段相同列的移位器的输出，在第二输入中，输入在前段相同列的相邻移位器的垂直边侧配置的移位器的输出。
按照该结构，可获得与上述第一发明的结构相同的效果。
此外，在上述第二发明的结构中，也可以设有编码器，用以将从移位器阵列输出的N位的二进制数据变换成计数二进制表现数据的二进制数字的其中任何一方个数的值。
按照该结构，可获得与上述第一发明相同的效果。
此外，在上述第二发明的结构中，还可以设有选择部件，通过切换不反向N个触发器的输出形成移位器的控制信号的状态和反向N个触发器的输出形成移位器的控制信号状态，有选择地指定用于计数的N位组成的二进制表现的数据中的二进制数字的其中任何一方。
按照该结构，可获得与上述第一发明相同的效果。
第三发明的面积信息取样装置采用第一发明的二进制数据计数装置。
按照该结构，可获得与上述第一发明的二进制数据计数装置相同的效果。
第四发明的霍夫变换装置采用第一发明的二进制数据计数装置。
按照该结构，可获得与上述第一发明的二进制数据计数装置相同的效果。
附图的简单说明
图1是表示本发明实施例中N=8情况下的二进制数据计数装置结构的方框图。
图2(a)是移位器的说明图，图2(b)是其操作图，图2(c)是选择器的说明图，图2(d)是其操作图。
图3是MODE=1，BDATA[7∶0]=(0，0，1，1，0，0，1，0)情况的处理例的图1的说明图。
图4是采用本发明的二进制数据计数装置的面积信息取样装置的流程图。
图5是采用本发明的二进制数据计数装置的霍夫变换装置的方框图。
图6是作为以往例的N=16情况下的二进制数据计数装置的方框图。
图7是表示移位器结构的电路图。
图8是表示选择器结构的电路图。
实施发明的最佳形态以下，使用图1至图3以及图7和图8说明本发明实施例的二进制数据计数装置。
图1表示本发明的实施例，为了简化说明，表示N=8情况下的二进制数据计数装置。
在图1中，移位器阵列10是由8×(8+1)／2=36个双输入单输出的移位器形成的阵列，使用的移位器如图2(a)所示，控制输入为(SL，SR)，分别按异或逻辑表示，SL=1和SR=0时为通过操作，输入DL的值被设定为输出Y，SL=0和SR=1时为移位操作，输入DR的值被设定为输出Y。如果用公式表示上述情况，就变为式1那样。
(式1)SL=1和SR=0时Y=DL(通过)SL=0和SR=1时Y=DR(移位)作为具体的电路结构，例如，可参考图7所示的电路。在图7中，符号AN1、AN2表示“与”电路，符号OR1表示“或”电路。再有，上述移位器也可以按根据控制输入SL、SR的状态有选择地输出输入DL或DR的其中一个的选择器来表现。此外，移位器可以不是上述那样的逻辑电路，而是使用通过晶体管(pass transistor)构成。此外，该电路结构与全加法器相比电路规模小，与多位的加法器相比非常小，例如电路规模小至几十分之一左右，移位处理需要的时间与以往例那样的多位的加法运算相比也可以缩短，因此，可以缩短设定一个时钟的时间，可以进行更高速的处理。
其次，8个选择器20是根据MODE信号选择计数二进制数据BD的”0”和”1”的其中一个的值的电路，按MODE=1时计数”1”的个数，MODE=0时计数”0”的个数那样来设定。如果用公式表示该关系，那么变为式2。
(式2)MODE=0时 SR=*D，SL=BDMODE=1时 SR=BD，SL=*D其中，*记号意味着反向。作为具体的电路结构，可考虑例如图8所示的电路。在图8中，符号AN11～AN14表示“与”电路，符号OR11、OR12表示“或”电路。
其次，8个D触发器(以下记为D-FF)30是与时钟信号CLOCK同步以8位的二进制数据(8个位组成的二进制表现的数据)BDATA[7∶0]作为输入的数据寄存器。各D-FF30的输出作为二进制数据BD被提供给各选择器20。
由移位器阵列10输出的8位的信号(二进制数据)S[7∶0]用在输入信号BDATA[7∶0]中利用MODE信号指定的期望值(”1”或”0”)右填入多少个”1”的数来表现。如果将该信号S[7∶0]输入至编码器40，那么如表1的编码器40的真值表所示，注视着S[7∶0]的MSB侧的”1”的位置，对4位的输出D[3∶0]进行编码。该输出D[3∶0]利用下一个时钟信号CLOCK在4个D-FF50中被取入，被作为多值数据DATA[3∶0]利用。
再有，在上述说明中，右填入配置”1”，但也可以左填入，根据其方向设计编码器40就可以。此外，不仅”1”，而且”0”也可以右填入或左填入配置，注视着MSB侧的”0”的位置进行编码就可以。此外，上述编码器40可以由将表1的输入作为地址、将与表1的输入对应的输出作为应该写入该地址数据的ROM表构成，或由实现逻辑压缩表1的真值表的输入和输出关系的逻辑电路来构成。
表1编码器的真值表但是，x是任意的(0或1)
下面，使用实际的数据例，说明图1的电路操作。
此时，假设计数值”1”，将8位的二进制数据(0，1，0，0，1，1，0，0)输入至BDATA[7∶0]，假设MODE=1，图3是表示使图1的电路操作情况下的图。以下使用图3，说明该电路的操作。
二进制数据(0，1，0，0，1，1，0，0)按上表0，1，0，…的顺序在8个D-FF30中利用时钟信号CLOCK被读入。此时，由于MODE=1，所以在选择器20中根据式2选择计数数据中的”1”的个数。这种情况下，如果D-FF30中存储的值为”1”，那么与移位器阵列10上该段对应的移位器进行移位操作，而如果D-FF30中存储的值为”0”，那么移位器阵列10上与该段对应的移位器进行通过操作。
在图3中，由于最上段的D-FF30的值为”0”，所以该段的移位器进行通过操作。在图中用移位器内正下方向的箭头来表示该操作。
由于按上表第2段的D-FF30的值为”1”，所以对应第2段的移位器操作变为移位操作。在图中用左下方向的箭头来表示该操作。如果在以下的各段中实施该操作，那么第3段变为通过操作，第4段变为通过操作，第5段变为移位操作，第6段变为移位操作，第7段变为通过操作，最后的第8段变为通过操作。
上述操作的结果，移位器阵列10的输出S[7∶0]中输出的二进制数据如下那样。就是说，变为S0=1，S1=1，S2=1，S3=0，S4=0，S5=0，S6=0，S7=0。而且，以这些值作为输入的编码器40的输出D[3∶0]表示由D3=0、D2=0、D1=1、D0=1多值表现求出的值为“3”。而且，该值利用下一个时钟信号CLOCK被取入D-FF50中，DATAO～DATA3是其输出。
如以上说明那样，本实施例的二进制数据计数装置不直接运算二进制数据的计数，在N位组成的二进制表现的数据中，可以一对一并且一意地编码计数的”1”或”0”有多少个，通过使”1”成为右填入的二进制数据，使用编码器40多值化该二进制数据，可以实现N位组成的二进制表现的数据中的”1”或”0”个数的计数处理。这种情况下，移位器阵列的操作可以在一个时钟中完成，而且，与全加法器相比，电路规模更小，如果与多位的加法器相比，那么减小至非常小的例如几十分之一的电路规模。
因此，与以往例比较，处理速度高，并且可以用小的电路规模来实现，可以提供廉价的二进制数据计数装置。而且，与多位的加法运算处理相比，由于移位操作可以在短时间内进行，所以与利用加法器的网络结构的电路结构相比，可以进行更快的高速处理。
如上所述，在本发明的二进制数据计数装置中，在计数N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，变换成10进制数和16进制数那样的多值的数表现的情况下，N位组成的二进制表现的数据中二进制数字的任何一方的个数的计数不通过直接运算来进行，而如以下那样进行N位组成的二进制表现的数据中二进制数字的任何一方的个数的计数。就是说，按照N位组成的二进制表现的数据的各位值，通过控制构成移位器阵列的各移位器的操作，在仅按所述N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，输出N位的二进制数据。
就是说，在该二进制数据计数装置中，N位组成的二进制表现的数据具有作为控制由N×(N+1)／2个组成的三角形形式的移位器阵列10的移位操作的控制信号的作用。这种情况下，移位器阵列10按照N位组成的二进制表现的数据的各位，从位排列的上位侧至下位侧依次增加一个移位器并排列成三角形形式，二进制表现的数据的各位例如通过选择器20被输入至移位器的控制输入端。
此外，按上位侧的移位器输出输入到正下位的相邻的两个移位器的不同的数据输入端的关系来进行连接。
此时，与二进制表现的数据的各位对应的各移位器组变为两端不同的数据输入，即三角形形式的移位器阵列10的右端和相对于斜边的左端未连接。在三角形形式的移位器阵列10的右端，在移位操作中设定用于传播”1”的固定输入”1”，在相当于斜边的左端，在通过操作中设定用于传播”0”的固定输入”0”。而且，最下位侧的移位器的输出作为移位器阵列10的输出。
结果，在该移位器阵列10的N个控制信号中表示m个移位操作的情况下，移位器阵列10下方输出的N个二进制数据在右填入中m个表示”1”，其它的(N-m)个表示”0”。
而且，该二进制数据利用根据MSB侧的”1”的位置变换成多值数据的编码器40，可以进行向多值数据的变换。
此外，如果设有可选择地指定按”0”还是按”1”进行上述移位器阵列10的移位操作的装置，例如选择器20，那么无论二进制数据的”0”还是”1”，都可以任意地计数。
在此，更详细地说明二进制数据计数装置的具体结构。就是说，该二进制数据计数装置计数N(在本例中，N=8)位组成的二进制表现的数据中二进制数字的任何一方的个数，以N个D-FF30和移位器阵列10及编码器40和选择器20作为主要结构。
N个D-FF30以N位组成的二进制表现的数据的各位值作为各个输入。
移位器阵列10的N×(N+1)／2个双输入单输出的移位器被配置成以N×N矩阵状配置的对角部分为斜边、矩阵状配置的两个边部分分别为底边和垂直边的N段的三角形状，以N个D-FF30的各个输出作为构成三角形状的各段移位器的控制信号，以三角形状的底边上配置的第N段的N个移位器的输出作为N位的二进制数据来输出。
而且，在以移位器的两个输入作为第一输入和第二输入时，用控制信号，作为移位器的输出，可选择输出第一输入或输出第二输入。此外，在三角形状的斜边部分配置的移位器的第一输入中输入二进制数字的一个值，例如”0”，在从斜边部分的第2段到第N段的移位器的第二输入中，输入属于前段斜边部分的移位器的输出。此外，在三角形状的垂直边部分配置的移位器的第二输入中输入二进制数字的另一个值，例如输入”1”，在从垂直边部分的第2段到第N段的移位器的第一输入中，输入属于前段垂直边部分的移位器的输出。此外，在三角形状的斜边部分以外和垂直边部分以外配置的移位器的第一输入中，输入前段相同列的移位器的输出，在第二输入中，输入前段相同列的相邻移位器的垂直边侧配置的移位器的输出。
编码器40将从移位器阵列10输出的N位的二进制数据变换成计数二进制表现的数据的二进制数字的任何一方的个数例如”1”的个数的值。
选择器20通过切换不反向N个D-FF30的输出作为移位器的控制信号的状态和反向N个D-FF30的输出作为移位器的控制信号状态，有选择地指定用于计数的N位组成的二进制表现的数据中的二进制数字的其中任何一方。
因此，本发明的二进制数据计数装置在N≥32那样的情况下，例如在64位或其以上的位数的情况中，与以往的硬件结构比较，可以用非常小的电路规模来实现，可以在一个时钟期间执行处理，而且，可以实现可缩短一个时钟期间的二进制数据计数装置。
再有，上述三角形状的配置可以使作为移位器阵列的面积最小。但是，如果不考虑配置的面积，满足上述各结构要素的连接和输入输出关系就可以，那么移位器阵列不限于上述三角形状。就是说，为了电路结构的说明，仅用方便的三角形状来表现，实际的配置不限于三角形状。
以下，说明采用本发明的二进制数据计数装置的面积信息取样装置和霍夫变换装置。
首先，利用图4说明采用本发明实施例的二进制数据计数装置的面积信息取样装置。在图4中，符号41表示原图象数据。符号42表示原图象数据寄存器，该原图象数据寄存器42中存储的数据为N位组成的二进制表现的数据，包括作为面积取样对象的数据(例如，有”1”的值)。符号43表示标号信息。符号44表示标号信息寄存器，存储将原图象数据进行标记处理结果的标号信息43，根据该标号信息寄存器44中存储的标号信息43，可以指定以进行面积取样的区域作为对象区域。符号45表示屏蔽(mask)处理电路(逻辑“与”处理电路)，是根据标号信息寄存器44的信息，将原图象数据寄存器42中由标号信息43指定的对象区域以外区域的数据值屏蔽为”0”的电路。符号46表示计数二进制数据的”1”的个数的电路，适合上述实施例。符号47表示累加器，通过进行计数1的电路46的输出值的累加处理，进行面积取样。符号48是面积信息的值，相当于对用标号信息寄存器44指定区域的面积。以上是采用本发明实施例的二进制数据计数装置的面积信息取样装置。
下面，利用图5说明采用本发明实施例的二进制数据计数装置的霍夫变换装置。该霍夫变换装置在特开平8-263653号公报披露的分级型霍夫变换处理方法及其处理装置的图示的逻辑1计数电路的部分中采用上述实施例。
上述霍夫变换装置是取样图象中的直线成分的装置，如图5所示那样构成。在图5中，符号51表示原图象数据。符号52表示原图象数据寄存器。符号53表示屏蔽图形。符号54表示屏蔽图形寄存器。符号55表示逻辑“与”处理电路。符号56表示计数二进制数据的”1”的个数的电路，采用上述实施例的二进制数据计数装置。符号57表示累加器。
在以上那样的结构中，由屏蔽图象寄存器54来指定作为原图象数据寄存器52中的霍夫变换对象的有效部分(与SΘ平面的预定矩形区域(i，j)对应的XY平面上的球面区域)。具体地说，进行原图象数据寄存器52的数据和屏蔽图形寄存器54的数据的逻辑“与”处理。该逻辑“与”处理的结果作为应计数的数据即霍夫变换对象的有效部分，由逻辑“与”处理电路55输出。
用计数二进制数据的1的电路56来计数该逻辑“与”处理电路55的输出中的”1”的个数。而且，利用累加器57，进行计数1的电路56的输出值的累加处理。从该累加器57中输出与有效部分对应的代表值V(i，j)58作为霍夫变换对象。该代表值V(i，j)58与SΘ平面的矩形区域(i，j)对应的XY平面上的原图象数据中的球面区域所包括的黑色象素点的数相当。
权利要求
1．一种二进制数据计数装置，计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，该计数装置配有移位器阵列，由以所述N位组成的二进制表现的数据的各位值作为控制输入的N×(N+1)／2个移位器构成并输出N位的二进制数据；其特征在于，相互连接所述N×(N+1)／2个移位器，以便通过按所述N位组成的二进制表现的数据的各位值控制构成所述移位器阵列的各移位器的操作，在仅按所述N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，输出N位的二进制数据。
2．如权利要求1所述的二进制数据计数装置，其特征在于配有编码器，将在二进制数字的一方或另一方被单向填入的状态下从所述移位器阵列输出的二进制数据，按照所述二进制数字的一方或另一方的MSB侧位置变换成多值数。
3．如权利要求1所述的二进制数据计数装置，配有选择部件，有选择地指定用于计数的所述N位组成的二进制表现的数据中的二进制数字的其中任何一方。
4．一种二进制数据计数装置，计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，配有N个触发器，以所述N位组成的二进制表现的数据的各位值作为各个输入；和移位器阵列，将N×(N+1)／2个双输入单输出的移位器配置成以N×N矩阵状配置的对角部分为斜边、所述矩阵状配置的两个边部分分别为底边和垂直边的N段的三角形状，以所述N个触发器的各个输出作为构成所述三角形状的各段移位器的控制信号，以所述三角形状的所述底边上配置的第N段的N个移位器的输出作为N位的二进制数据来输出；其特征在于，在以所述移位器的两个输入作为第一输入和第二输入时，用所述控制信号，作为所述移位器的输出，可选择输出所述第一输入或输出所述第二输入；在所述三角形状的所述斜边部分配置的移位器的所述第一输入中输入二进制数字的一个值，在从所述斜边部分的第2段到第N段的移位器的所述第二输入中，输入属于前段所述斜边部分的移位器的输出；在所述三角形状的所述垂直边部分配置的移位器的所述第二输入中输入二进制数字的另一个值，在从所述垂直边部分的第2段至第N段的移位器的所述第一输入中，输入属于前段所述垂直边部分的移位器的输出；在所述三角形状的所述斜边部分以外和所述垂直边部分以外配置的移位器的所述第一输入中，输入前段相同列的移位器的输出，在所述第二输入中，输入前段相同列的相邻移位器的所述垂直边侧配置的移位器的输出。
5．如权利要求4所述的二进制数据计数装置，其特征在于配有编码器，将从所述移位器阵列输出的N位的二进制数据变换成计数所述二进制表现的数据的二进制数字的其中任何一方个数的值。
6．如权利要求4所述的二进制数据计数装置，其特征在于配有选择装置，通过切换不反向地将所述N个触发器的输出作为所述移位器的控制信号的状态和反向所述N个触发器的输出作为所述移位器的控制信号的状态，有选择地指定用于计数的所述N位组成的二进制表现的数据中的二进制数字的其中任何一方。
7．采用权利要求1所述的二进制数据计数装置的面积信息取样装置。
8．采用权利要求1所述的二进制数据计数装置的霍夫变换装置。
全文摘要
为了提供处理速度高并且可以用小的电路规模实现的廉价的二进制数据计数装置,设有移位器阵列10,它由以N位组成的二进制表现的数据作为控制输入的N×(N+1)/2个移位器构成并输出N位的二进制数据,通过按N位组成的二进制表现的数据的各位的值来控制移位器阵列10的各移位器的操作,仅按N位组成的二进制表现的数据中1的数量输出将1右填入的二进制数据。此外,设有编码器40,将上述二进制数据按照该二进制数据的MSB侧的1的位置变换成多值的数。
文档编号G06K9/46GK1293781SQ00800045
公开日2001年5月2日 申请日期2000年1月13日 优先权日1999年1月18日
发明者藤原美贵雄 申请人:松下电器产业株式会社
技术领域：
本发明涉及在FA(Factory Automation)机器的图形识别装置等中用于面积取样和直线取样的霍夫变换等处理的二进制数据计数装置，以及作为其应用装置的面积信息取样装置和霍夫变换装置。
在上述面积取样处理中，为了进行二进制图象(例如，背景为”0”(例如白色))中的”1”(例如黑色)区域的面积取样，在计数二进制图象中”1”的个数的处理中使用二进制数据计数装置。
此外，在霍夫变换处理中，在计数二进制图象(例如，背景为”0”(例如白色))中特定的鼓形区域内存在的”1”(例如黑色)的个数的处理中使用。
背景技术：
以往，计数由N个(N为2以上的整数)位组成的二进制表现的数据中的”1”或”0”的个数，以该计数结果作为多值数据取出的方法大致有两个。再有，由N位组成的二进制表现的数据也可以用N位长度的二进制数据来表现。
一种方法是这样的方法在N位的寄存器中设置数据，用ALU(Arithmetic and Logic Unit)向左方移动1位，将MSB(MostSignificant Bit)位的值设定为进位，如果该值为期望的值，那么使累加器的值增加1。该方法可以用MCU(Micro Controller Unit)和DSP(Digital Signal Processor)的软件容易地实现。
但是，对1位的处理需要三个指令，存在处理速度慢的缺点。在实用的图象处理中，处理对象有10000象素×10000象素那么大的倾向，期望在一个指令执行时间处理至少N位。因此，作为另一个方法，有使用硬件的专用电路的方法。
使用图6说明由硬件实现的方法的实例。图6表示在N=16的情况下，进行”1”的个数的计数情况的结构。首先，从LSB(LeastSignificant Bit)侧以相邻的每2位来组对由16个位组成的二进制表现的数据BDATA15～BDATAO，共计制成8个对。然后，将这8个对分别输入至8个1位加法器AD18～AD11，进行加法运算。其结果，形成8个2位数据。
接着，与上述过程一样，从LSB侧以相邻的每2位来组对从1位加法器AD18～AD11分别输出的8个2位数据，共计制成4对。然后，将这4对分别输入至4个2位加法器AD24～AD21，进行加法运算。其结果，形成4个3位数据。
接着，与上述过程一样，从LSB侧以相邻的每2位来组对从2位加法器AD24～AD21分别输出的4个3位数据，共计制成2对。然后，将这2对分别输入至2个3位加法器AD32、AD31，进行加法运算。其结果，形成2个4位数据。
接着，将这2个4位数据输入至4位加法器AD41，进行加法运算。其结果，形成与由16个位组成的二进制表现的数据中”1”的个数相当的1个5位数据。就是说，16个位组成的二进制表现的数据的多值化完成。
如上所述，通过形成加法器网络，可实现计数装置。
可是，在N=16的情况下，需要1位加法器×16／2+2位加法器×16／4+3位加法器×16／8+4位加法器×16／16的共计15个加法器。此外，在N=32的情况下，需要1位加法器×32／2+2位加法器×32／4+3位加法器×32／8+4位加法器×32／16+5位加法器×32／32的共计31个加法器。因此，作为硬件，不仅加法器的个数庞大，而且加法器本身随着位数增加电路结构变得复杂，作为整体来说，电路会变为大规模。
如上所述，在这些以往的实例中，前者电路规模小，但处理速度慢不适宜实用，后者与前者相比处理速度快，但却有电路规模大的缺点。
发明的公开本发明的目的在于提供处理速度高并且可以用小电路规模实现的廉价的二进制数据计数装置、面积信息取样装置和霍夫变换装置。
第一发明的二进制数据计数装置计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，该计数装置配有移位器阵列，以所述N位组成的二进制表现的数据的各位值作为控制输入的N×(N+1)／2个移位器构成输出N位的二进制数据；其特征在于，相互间连接所述N×(N+1)／2个移位器，以便通过按由N位组成的二进制表现的数据的各位值来控制构成移位器阵列的各移位器的操作，在仅按由所述N位组成的二进制表现的数据中的二进制中的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，输出N位的二进制数据。
按照该结构，在计数N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，变换成10进制和16进制的多值数表现的情况下，不通过直接运算来进行N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数的计数，而如下那样执行二进制数据的计数处理。就是说，通过按N位组成的二进制表现的数据的各位值来控制构成移位器阵列的各移位器的操作，在仅按N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，才输出N位的二进制数据。
就是说，在N位组成的二进制表现的数据中，通过将计数有多少个的”1”或”0”可以单值地编码，例如按右填入来表现二进制数据，实现N位组成的二进制表现的数据中的”1”或”0”的个数的计数处理。这种情况下，移位器阵列的操作可以在一个时钟内结束，而且与加法器相比，电路规模非常小。因此，与以往例比较，用处理速度高并且小的电路规模就可以实现二进制表现的数据中的”1”或”0”的个数的计数处理，可以提供廉价的二进制数据计数装置。而且，与多位的加法运算处理相比，由于移位器操作可以在短时间进行，所以与利用加法器网络结构组成的电路结构相比，可以进行更快的高速处理。
在上述第一发明的结构中，也可以设有编码器，将来自移位器阵列的二进制数字的一方或另一方单向填入状态下输出的二进制数据按照二进制数字的一方或另一方的MSB侧的位置变换成多值的数。
按照该结构，通过使用编码器，按照二进制数字的一方或另一方的MSB侧的位置，将移位器阵列输出的二进制数据进行多值化，由于实现N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数的计数处理，所以可获得与上述第一发明结构相同的效果。
此外，在上述第一发明的结构中，还可以设有选择部件，有选择地指定用于计数的N位组成的二进制表现的数据中的二进制数字的其中任何一方。
按照该结构，可获得与上述第一发明的结构相同的效果。
此外，第二发明的二进制数据计数装置计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，它配有N个触发器和移位器阵列。
N个触发器以N位组成的二进制表现的数据的各位值作为各个输入。
移位器阵列，将N×(N+1)／2个双输入单输出的移位器配置成以N×N矩阵状配置的对角部分为斜边、矩阵状配置的两个边部分分别为底边和垂直边的N段的三角形状，以N个触发器的各个输出作为构成三角形状的各级移位器的控制信号，以三角形状的底边上配置的第N级的N个移位器的输出作为N位的二进制数据来输出。
而且，在以移位器的两个输入作为第一输入和第二输入时，根据控制信号，作为移位器的输出，可选择输出第一输入或输出第二输入。此外，在三角形状的斜边部分配置的移位器的第一输入中输入二进制数字的一个值，在从斜边部分的第2段到第N段的移位器的第二输入中，输入属于前段所述斜边部分的移位器的输出。此外，在三角形状的垂直边部分配置的移位器的第二输入中输入二进制数字的另一个值，在从垂直边部分的第2段到第N段的移位器的第一输入中，输入属于前段垂直边部分的移位器的输出。此外，在三角形状的斜边部分以外和垂直边部分以外配置的移位器的第一输入中，输入前段相同列的移位器的输出，在第二输入中，输入在前段相同列的相邻移位器的垂直边侧配置的移位器的输出。
按照该结构，可获得与上述第一发明的结构相同的效果。
此外，在上述第二发明的结构中，也可以设有编码器，用以将从移位器阵列输出的N位的二进制数据变换成计数二进制表现数据的二进制数字的其中任何一方个数的值。
按照该结构，可获得与上述第一发明相同的效果。
此外，在上述第二发明的结构中，还可以设有选择部件，通过切换不反向N个触发器的输出形成移位器的控制信号的状态和反向N个触发器的输出形成移位器的控制信号状态，有选择地指定用于计数的N位组成的二进制表现的数据中的二进制数字的其中任何一方。
按照该结构，可获得与上述第一发明相同的效果。
第三发明的面积信息取样装置采用第一发明的二进制数据计数装置。
按照该结构，可获得与上述第一发明的二进制数据计数装置相同的效果。
第四发明的霍夫变换装置采用第一发明的二进制数据计数装置。
按照该结构，可获得与上述第一发明的二进制数据计数装置相同的效果。
附图的简单说明
图1是表示本发明实施例中N=8情况下的二进制数据计数装置结构的方框图。
图2(a)是移位器的说明图，图2(b)是其操作图，图2(c)是选择器的说明图，图2(d)是其操作图。
图3是MODE=1，BDATA[7∶0]=(0，0，1，1，0，0，1，0)情况的处理例的图1的说明图。
图4是采用本发明的二进制数据计数装置的面积信息取样装置的流程图。
图5是采用本发明的二进制数据计数装置的霍夫变换装置的方框图。
图6是作为以往例的N=16情况下的二进制数据计数装置的方框图。
图7是表示移位器结构的电路图。
图8是表示选择器结构的电路图。
实施发明的最佳形态以下，使用图1至图3以及图7和图8说明本发明实施例的二进制数据计数装置。
图1表示本发明的实施例，为了简化说明，表示N=8情况下的二进制数据计数装置。
在图1中，移位器阵列10是由8×(8+1)／2=36个双输入单输出的移位器形成的阵列，使用的移位器如图2(a)所示，控制输入为(SL，SR)，分别按异或逻辑表示，SL=1和SR=0时为通过操作，输入DL的值被设定为输出Y，SL=0和SR=1时为移位操作，输入DR的值被设定为输出Y。如果用公式表示上述情况，就变为式1那样。
(式1)SL=1和SR=0时Y=DL(通过)SL=0和SR=1时Y=DR(移位)作为具体的电路结构，例如，可参考图7所示的电路。在图7中，符号AN1、AN2表示“与”电路，符号OR1表示“或”电路。再有，上述移位器也可以按根据控制输入SL、SR的状态有选择地输出输入DL或DR的其中一个的选择器来表现。此外，移位器可以不是上述那样的逻辑电路，而是使用通过晶体管(pass transistor)构成。此外，该电路结构与全加法器相比电路规模小，与多位的加法器相比非常小，例如电路规模小至几十分之一左右，移位处理需要的时间与以往例那样的多位的加法运算相比也可以缩短，因此，可以缩短设定一个时钟的时间，可以进行更高速的处理。
其次，8个选择器20是根据MODE信号选择计数二进制数据BD的”0”和”1”的其中一个的值的电路，按MODE=1时计数”1”的个数，MODE=0时计数”0”的个数那样来设定。如果用公式表示该关系，那么变为式2。
(式2)MODE=0时 SR=*D，SL=BDMODE=1时 SR=BD，SL=*D其中，*记号意味着反向。作为具体的电路结构，可考虑例如图8所示的电路。在图8中，符号AN11～AN14表示“与”电路，符号OR11、OR12表示“或”电路。
其次，8个D触发器(以下记为D-FF)30是与时钟信号CLOCK同步以8位的二进制数据(8个位组成的二进制表现的数据)BDATA[7∶0]作为输入的数据寄存器。各D-FF30的输出作为二进制数据BD被提供给各选择器20。
由移位器阵列10输出的8位的信号(二进制数据)S[7∶0]用在输入信号BDATA[7∶0]中利用MODE信号指定的期望值(”1”或”0”)右填入多少个”1”的数来表现。如果将该信号S[7∶0]输入至编码器40，那么如表1的编码器40的真值表所示，注视着S[7∶0]的MSB侧的”1”的位置，对4位的输出D[3∶0]进行编码。该输出D[3∶0]利用下一个时钟信号CLOCK在4个D-FF50中被取入，被作为多值数据DATA[3∶0]利用。
再有，在上述说明中，右填入配置”1”，但也可以左填入，根据其方向设计编码器40就可以。此外，不仅”1”，而且”0”也可以右填入或左填入配置，注视着MSB侧的”0”的位置进行编码就可以。此外，上述编码器40可以由将表1的输入作为地址、将与表1的输入对应的输出作为应该写入该地址数据的ROM表构成，或由实现逻辑压缩表1的真值表的输入和输出关系的逻辑电路来构成。
表1编码器的真值表但是，x是任意的(0或1)
下面，使用实际的数据例，说明图1的电路操作。
此时，假设计数值”1”，将8位的二进制数据(0，1，0，0，1，1，0，0)输入至BDATA[7∶0]，假设MODE=1，图3是表示使图1的电路操作情况下的图。以下使用图3，说明该电路的操作。
二进制数据(0，1，0，0，1，1，0，0)按上表0，1，0，…的顺序在8个D-FF30中利用时钟信号CLOCK被读入。此时，由于MODE=1，所以在选择器20中根据式2选择计数数据中的”1”的个数。这种情况下，如果D-FF30中存储的值为”1”，那么与移位器阵列10上该段对应的移位器进行移位操作，而如果D-FF30中存储的值为”0”，那么移位器阵列10上与该段对应的移位器进行通过操作。
在图3中，由于最上段的D-FF30的值为”0”，所以该段的移位器进行通过操作。在图中用移位器内正下方向的箭头来表示该操作。
由于按上表第2段的D-FF30的值为”1”，所以对应第2段的移位器操作变为移位操作。在图中用左下方向的箭头来表示该操作。如果在以下的各段中实施该操作，那么第3段变为通过操作，第4段变为通过操作，第5段变为移位操作，第6段变为移位操作，第7段变为通过操作，最后的第8段变为通过操作。
上述操作的结果，移位器阵列10的输出S[7∶0]中输出的二进制数据如下那样。就是说，变为S0=1，S1=1，S2=1，S3=0，S4=0，S5=0，S6=0，S7=0。而且，以这些值作为输入的编码器40的输出D[3∶0]表示由D3=0、D2=0、D1=1、D0=1多值表现求出的值为“3”。而且，该值利用下一个时钟信号CLOCK被取入D-FF50中，DATAO～DATA3是其输出。
如以上说明那样，本实施例的二进制数据计数装置不直接运算二进制数据的计数，在N位组成的二进制表现的数据中，可以一对一并且一意地编码计数的”1”或”0”有多少个，通过使”1”成为右填入的二进制数据，使用编码器40多值化该二进制数据，可以实现N位组成的二进制表现的数据中的”1”或”0”个数的计数处理。这种情况下，移位器阵列的操作可以在一个时钟中完成，而且，与全加法器相比，电路规模更小，如果与多位的加法器相比，那么减小至非常小的例如几十分之一的电路规模。
因此，与以往例比较，处理速度高，并且可以用小的电路规模来实现，可以提供廉价的二进制数据计数装置。而且，与多位的加法运算处理相比，由于移位操作可以在短时间内进行，所以与利用加法器的网络结构的电路结构相比，可以进行更快的高速处理。
如上所述，在本发明的二进制数据计数装置中，在计数N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，变换成10进制数和16进制数那样的多值的数表现的情况下，N位组成的二进制表现的数据中二进制数字的任何一方的个数的计数不通过直接运算来进行，而如以下那样进行N位组成的二进制表现的数据中二进制数字的任何一方的个数的计数。就是说，按照N位组成的二进制表现的数据的各位值，通过控制构成移位器阵列的各移位器的操作，在仅按所述N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，输出N位的二进制数据。
就是说，在该二进制数据计数装置中，N位组成的二进制表现的数据具有作为控制由N×(N+1)／2个组成的三角形形式的移位器阵列10的移位操作的控制信号的作用。这种情况下，移位器阵列10按照N位组成的二进制表现的数据的各位，从位排列的上位侧至下位侧依次增加一个移位器并排列成三角形形式，二进制表现的数据的各位例如通过选择器20被输入至移位器的控制输入端。
此外，按上位侧的移位器输出输入到正下位的相邻的两个移位器的不同的数据输入端的关系来进行连接。
此时，与二进制表现的数据的各位对应的各移位器组变为两端不同的数据输入，即三角形形式的移位器阵列10的右端和相对于斜边的左端未连接。在三角形形式的移位器阵列10的右端，在移位操作中设定用于传播”1”的固定输入”1”，在相当于斜边的左端，在通过操作中设定用于传播”0”的固定输入”0”。而且，最下位侧的移位器的输出作为移位器阵列10的输出。
结果，在该移位器阵列10的N个控制信号中表示m个移位操作的情况下，移位器阵列10下方输出的N个二进制数据在右填入中m个表示”1”，其它的(N-m)个表示”0”。
而且，该二进制数据利用根据MSB侧的”1”的位置变换成多值数据的编码器40，可以进行向多值数据的变换。
此外，如果设有可选择地指定按”0”还是按”1”进行上述移位器阵列10的移位操作的装置，例如选择器20，那么无论二进制数据的”0”还是”1”，都可以任意地计数。
在此，更详细地说明二进制数据计数装置的具体结构。就是说，该二进制数据计数装置计数N(在本例中，N=8)位组成的二进制表现的数据中二进制数字的任何一方的个数，以N个D-FF30和移位器阵列10及编码器40和选择器20作为主要结构。
N个D-FF30以N位组成的二进制表现的数据的各位值作为各个输入。
移位器阵列10的N×(N+1)／2个双输入单输出的移位器被配置成以N×N矩阵状配置的对角部分为斜边、矩阵状配置的两个边部分分别为底边和垂直边的N段的三角形状，以N个D-FF30的各个输出作为构成三角形状的各段移位器的控制信号，以三角形状的底边上配置的第N段的N个移位器的输出作为N位的二进制数据来输出。
而且，在以移位器的两个输入作为第一输入和第二输入时，用控制信号，作为移位器的输出，可选择输出第一输入或输出第二输入。此外，在三角形状的斜边部分配置的移位器的第一输入中输入二进制数字的一个值，例如”0”，在从斜边部分的第2段到第N段的移位器的第二输入中，输入属于前段斜边部分的移位器的输出。此外，在三角形状的垂直边部分配置的移位器的第二输入中输入二进制数字的另一个值，例如输入”1”，在从垂直边部分的第2段到第N段的移位器的第一输入中，输入属于前段垂直边部分的移位器的输出。此外，在三角形状的斜边部分以外和垂直边部分以外配置的移位器的第一输入中，输入前段相同列的移位器的输出，在第二输入中，输入前段相同列的相邻移位器的垂直边侧配置的移位器的输出。
编码器40将从移位器阵列10输出的N位的二进制数据变换成计数二进制表现的数据的二进制数字的任何一方的个数例如”1”的个数的值。
选择器20通过切换不反向N个D-FF30的输出作为移位器的控制信号的状态和反向N个D-FF30的输出作为移位器的控制信号状态，有选择地指定用于计数的N位组成的二进制表现的数据中的二进制数字的其中任何一方。
因此，本发明的二进制数据计数装置在N≥32那样的情况下，例如在64位或其以上的位数的情况中，与以往的硬件结构比较，可以用非常小的电路规模来实现，可以在一个时钟期间执行处理，而且，可以实现可缩短一个时钟期间的二进制数据计数装置。
再有，上述三角形状的配置可以使作为移位器阵列的面积最小。但是，如果不考虑配置的面积，满足上述各结构要素的连接和输入输出关系就可以，那么移位器阵列不限于上述三角形状。就是说，为了电路结构的说明，仅用方便的三角形状来表现，实际的配置不限于三角形状。
以下，说明采用本发明的二进制数据计数装置的面积信息取样装置和霍夫变换装置。
首先，利用图4说明采用本发明实施例的二进制数据计数装置的面积信息取样装置。在图4中，符号41表示原图象数据。符号42表示原图象数据寄存器，该原图象数据寄存器42中存储的数据为N位组成的二进制表现的数据，包括作为面积取样对象的数据(例如，有”1”的值)。符号43表示标号信息。符号44表示标号信息寄存器，存储将原图象数据进行标记处理结果的标号信息43，根据该标号信息寄存器44中存储的标号信息43，可以指定以进行面积取样的区域作为对象区域。符号45表示屏蔽(mask)处理电路(逻辑“与”处理电路)，是根据标号信息寄存器44的信息，将原图象数据寄存器42中由标号信息43指定的对象区域以外区域的数据值屏蔽为”0”的电路。符号46表示计数二进制数据的”1”的个数的电路，适合上述实施例。符号47表示累加器，通过进行计数1的电路46的输出值的累加处理，进行面积取样。符号48是面积信息的值，相当于对用标号信息寄存器44指定区域的面积。以上是采用本发明实施例的二进制数据计数装置的面积信息取样装置。
下面，利用图5说明采用本发明实施例的二进制数据计数装置的霍夫变换装置。该霍夫变换装置在特开平8-263653号公报披露的分级型霍夫变换处理方法及其处理装置的图示的逻辑1计数电路的部分中采用上述实施例。
上述霍夫变换装置是取样图象中的直线成分的装置，如图5所示那样构成。在图5中，符号51表示原图象数据。符号52表示原图象数据寄存器。符号53表示屏蔽图形。符号54表示屏蔽图形寄存器。符号55表示逻辑“与”处理电路。符号56表示计数二进制数据的”1”的个数的电路，采用上述实施例的二进制数据计数装置。符号57表示累加器。
在以上那样的结构中，由屏蔽图象寄存器54来指定作为原图象数据寄存器52中的霍夫变换对象的有效部分(与SΘ平面的预定矩形区域(i，j)对应的XY平面上的球面区域)。具体地说，进行原图象数据寄存器52的数据和屏蔽图形寄存器54的数据的逻辑“与”处理。该逻辑“与”处理的结果作为应计数的数据即霍夫变换对象的有效部分，由逻辑“与”处理电路55输出。
用计数二进制数据的1的电路56来计数该逻辑“与”处理电路55的输出中的”1”的个数。而且，利用累加器57，进行计数1的电路56的输出值的累加处理。从该累加器57中输出与有效部分对应的代表值V(i，j)58作为霍夫变换对象。该代表值V(i，j)58与SΘ平面的矩形区域(i，j)对应的XY平面上的原图象数据中的球面区域所包括的黑色象素点的数相当。
权利要求
1．一种二进制数据计数装置，计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，该计数装置配有移位器阵列，由以所述N位组成的二进制表现的数据的各位值作为控制输入的N×(N+1)／2个移位器构成并输出N位的二进制数据；其特征在于，相互连接所述N×(N+1)／2个移位器，以便通过按所述N位组成的二进制表现的数据的各位值控制构成所述移位器阵列的各移位器的操作，在仅按所述N位组成的二进制表现的数据中的二进制数字的其中任何一方的个数，单向填入二进制数字的一方或另一方的状态下，输出N位的二进制数据。
2．如权利要求1所述的二进制数据计数装置，其特征在于配有编码器，将在二进制数字的一方或另一方被单向填入的状态下从所述移位器阵列输出的二进制数据，按照所述二进制数字的一方或另一方的MSB侧位置变换成多值数。
3．如权利要求1所述的二进制数据计数装置，配有选择部件，有选择地指定用于计数的所述N位组成的二进制表现的数据中的二进制数字的其中任何一方。
4．一种二进制数据计数装置，计数由N位组成的二进制表现的数据中二进制数字的其中任何一方的个数，配有N个触发器，以所述N位组成的二进制表现的数据的各位值作为各个输入；和移位器阵列，将N×(N+1)／2个双输入单输出的移位器配置成以N×N矩阵状配置的对角部分为斜边、所述矩阵状配置的两个边部分分别为底边和垂直边的N段的三角形状，以所述N个触发器的各个输出作为构成所述三角形状的各段移位器的控制信号，以所述三角形状的所述底边上配置的第N段的N个移位器的输出作为N位的二进制数据来输出；其特征在于，在以所述移位器的两个输入作为第一输入和第二输入时，用所述控制信号，作为所述移位器的输出，可选择输出所述第一输入或输出所述第二输入；在所述三角形状的所述斜边部分配置的移位器的所述第一输入中输入二进制数字的一个值，在从所述斜边部分的第2段到第N段的移位器的所述第二输入中，输入属于前段所述斜边部分的移位器的输出；在所述三角形状的所述垂直边部分配置的移位器的所述第二输入中输入二进制数字的另一个值，在从所述垂直边部分的第2段至第N段的移位器的所述第一输入中，输入属于前段所述垂直边部分的移位器的输出；在所述三角形状的所述斜边部分以外和所述垂直边部分以外配置的移位器的所述第一输入中，输入前段相同列的移位器的输出，在所述第二输入中，输入前段相同列的相邻移位器的所述垂直边侧配置的移位器的输出。
5．如权利要求4所述的二进制数据计数装置，其特征在于配有编码器，将从所述移位器阵列输出的N位的二进制数据变换成计数所述二进制表现的数据的二进制数字的其中任何一方个数的值。
6．如权利要求4所述的二进制数据计数装置，其特征在于配有选择装置，通过切换不反向地将所述N个触发器的输出作为所述移位器的控制信号的状态和反向所述N个触发器的输出作为所述移位器的控制信号的状态，有选择地指定用于计数的所述N位组成的二进制表现的数据中的二进制数字的其中任何一方。
7．采用权利要求1所述的二进制数据计数装置的面积信息取样装置。
8．采用权利要求1所述的二进制数据计数装置的霍夫变换装置。
全文摘要
为了提供处理速度高并且可以用小的电路规模实现的廉价的二进制数据计数装置,设有移位器阵列10,它由以N位组成的二进制表现的数据作为控制输入的N×(N+1)/2个移位器构成并输出N位的二进制数据,通过按N位组成的二进制表现的数据的各位的值来控制移位器阵列10的各移位器的操作,仅按N位组成的二进制表现的数据中1的数量输出将1右填入的二进制数据。此外,设有编码器40,将上述二进制数据按照该二进制数据的MSB侧的1的位置变换成多值的数。
文档编号G06K9/46GK1293781SQ00800045
公开日2001年5月2日 申请日期2000年1月13日 优先权日1999年1月18日
发明者藤原美贵雄 申请人:松下电器产业株式会社
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