用于高速数据存取的动态随机存取存储器的制作方法
专利名称：用于高速数据存取的动态随机存取存储器的制作方法
技术领域：
本发明涉及半导体存储装置，尤其是涉及通过使用常规存储体(normalbank)可高速读写的动态随机存取存储体(DRAM)。
背景技术：
近来，中央处理单元(CPU)的运算速度实质上改进得较DRAM为快。结果，因DRAM相对于CPU具有较低运算速度导致各种不同问题产生。因此，为了解决这些问题，高性能DRAM的各种不同结构已被研发出来。首先，降低物理参数的方法，如位线及字线的电阻和电容可加以考虑，其是因DRAM的数据存取时间是强烈地依据这些参数。然而，当通过制作较小的单位单元(unit cell)阵列尺寸以降低物理参数值时，数据存取时间变短，然而单元效率同时下降。因此，此方法具有一定的局限性。
同时，常规存储体(norm bank)DRAM，其包含多个存储体且工作在一种交错(interleave mode)模式，以备研发出来用于高速数据输入/输出。
使用交错模式的常规存储体DRAM通过使用存储体交错法能够在指定时间内传输大量数据，在该方法中多个存储体通过存储体控制器控制以从每一存储体连续输出数据。亦即，即使来自一存储体的片段数据被读取或重新写入，在附近一存储体的另一个片段数据亦可同时被读取。因此，看似连续数据出现在外部而无须重写(re-writing)时间。为了达到此目的，每一存储体本身有列解码器和行解码器，并且与其他存储体独立操作。
然而，使用交错模式的常规存储体DRAM，当大量数据在相同存储体中连续地存取时，会有无法高速读取或写入的问题。亦即，DRAM的存取速度是实质地依赖数据输入或输出模式。
按照另一种方法，提供了一种DRAM结构，通过将DRAM与具有相对高的操作速度的SRAM(静态RAM)的高速缓冲存储体相结合而降低命中高速缓冲存储器的存取时间。
因此，虽然SRAM和相同容量的DRAM比较，通常须4倍面积，但使用SRAM高速缓冲存储体的DRAM的区域却增加。同时，因早期的数据输入/输出机构是在高速缓冲存储器在数据存取产生未命中时执行，所以存在有一个DRAM存取时间强烈地被数据存取模式影响的缺点。
发明内容
因此，本发明的目的是提供一种具有通用交错模式的动态随机存取存储体(DRAM)，其是使用常规存储体结构作为数据输入/输出，且能够在不考虑数据存取模式状况下执行高速数据输入/输出。
根据本发明的一实施例，高性能DRAM包括多个常规存储体至少一个高速缓冲存储体，其和常规存储体具有相同存取方案，且与在读取模式时选择的常规存储体一起选择性地储存数据；控制器，用于当连续读取命令产生至选定常规存储体时，控制对高速缓冲存储体和选定的常规存储体的存取。
依据本发明的另一实施例，DRAM包括多个常规存储体；第一和一第二高速缓冲存储体，其与常规存储体具有相同存取方案；及一控制器，用于当读取操作在常规存储体之间交互地发生时，根据交错(interleaving)方案输出数据；当在一选定的常规存储体产生连续读取命令时，使数据由选定的常规存储体输出并移至第一或第二高速缓冲存储体。
包括常规存储体结构的DRAM，因具有和常规存储体结构相同的两高速缓冲存储体，当数据连续地对相同存储体存取时，本发明通过连续地存取数据而无须重写(re-write)操作来提供高性能DRAM。在此状况下，适当地将数据储存至两高速缓冲存储体，可保存由于缺少重写操作所导致的数据漏失。
本发明如上述和其他目的以及特点，将会通过结合附图对下面的较佳实施例的叙述而趋于明显，其中图1是根据本发明的较佳实施例提供的DRAM方块图；图2是叙述在图1所显示的DARM中，应用常规存储体和高速缓冲存储体的方块图；图3是表示在图1所示的DARM中，应用控制单元的方块图；图4是表示包括在图1所示的DARM中的每一存储体的读出放大器的电路图；图5至12是分别显示在图1中的表示DARM操作的波形图；图13是显示提供具有提供电压的数据储存缓冲以高速地多次储存数据至图1所示的DRAM的方案的解释电路图；图14是提供显示利用图13中所示的电路的数据储存的模拟波形图；和图15是提供图1所示DRAM的操作的模拟波形图。
附图标号100常规存储体单元200高速缓冲存储体300高速缓冲存储体400控制单元500单元阵列600高速缓冲存储体单元110，120，130，140，150，160存储体111，113，115锁存和写入缓冲器112，114，116读出放大器117，118，119多工器210，230，250读出放大器220，240，260锁存和写入缓冲器270，280多工器411，412，413，414，415，416，417触发器420命令解码器430前置解码器440地址比较器441比较区段442输入区段
450存取控制器460输出锁存区段510前置充电区段520读出放大器530数据输入区段540数据输入区段710单位单元720数据输入缓冲器730连接器具体实施方式
下面将参考相关附图叙述本发明的较佳实施例。所述实施例有肋于本领域的技术人员者实施本发明。
图1是根据本发明的较佳实施例提供的DRAM方块图。
如图1所示，本发明的DRAM包括具有多个常规存储体(normalbanlk)bank0至bankN的常规存储体单元100；包括一个或多个其和常规存储体单元100具有相同数据存取方案的高速缓冲存储体(cache bank)200及300的高速缓冲存储体单元600，用于储存由选定的常规存储体，例如在读取模式的bank0输出的数据；和当有用于选定的常规存储体bank0的连续读取命令时，用于控制常规存储体，例如bank0，及高速缓冲存储体200和300存取的控制单元400。
尤其是，两高速缓冲存储体200和300和其常规存储体具有相同数据存取方案，且控制单元400当对常规存储体相互之间存在交错读存取时以交错模式控制常规存储体输出数据，当存在对所选择的正常存储体一连续的读存取时，控制一所选择的常规存储器体输出某些数据并且向第一或第二高速缓冲存储体200或200输出所述的某些数据。
图2示出了在图1所示的DARM中，应用常规存储体单元100和高速缓冲存储体单元600的方块图。
如图2所示，常规存储体单元100包括锁存和写入缓冲器111，113和115，其担任数据写入和缓冲的角色，储存符合地址信号的存储体单位单元的数据，输出读出放大器112，114和116用于放大输出数据，及多个存储体110和160，其包括用于独立输入/输出数据的单位单元和读出放大器。
高速缓冲存储体单元600，包括与常规存储体单元100具有相同结构的第一和第二高速缓冲存储体单元200和300；用于锁存由常规存储体单元100输出的数据的锁存和写入缓冲器220，240和260；传送数据至第一高速缓冲存储体单元200或第二高速缓冲存储体单元300，以响应来自控制单元400的控制信号；及读出放大器210，230和250，用于放大第一和第二高速缓冲存储体单元200和300的数据及输出放大后的数据至常规存储体单元100或至外部。第一和第二高速缓冲存储体与其常规存储体具有相同储存容量。
当数据储存在bank0至bankN或高速缓冲存储体200和300时，为了时序的同步化，具有多工器117，118，119，270和280，其操作以响应不同的控制信号/WA，BA和CA。
图3示出图1中控制单元400的方块图。
如图3所示，控制单元400是包括地址比较器440，用于确认是否有数据符合地址信号，即是否为第一和第二高速缓冲存储体200和300中的存储体地址和列地址；存取控制器450，用于依据地址比较器440的结果，产生控制信号CRR，CFR和CFW，以控制第一和第二高速缓冲存储体200和300数据的存取，或产生控制信号BRR，BFR和BFW以控制常规存储体单元100的数据存取；及一命令解码器420，用于控制存取控制器450，以响应控制信号/CS，/WE和/OE。
地址比较器440，包括一信号输入区段442，其用于接收地址信号，及分类地址信号至符合多个存储体之一的存储体地址ba和符合存储体中多重单位单元之一的单元地址ra；及一比较区段441，其用于接收存储体地址ba和单元地址ra，及将其和存储体地址和符合储存在高速缓冲存储体单元600中数据的单元地址比较。
另外，地址比较器440具有一第一触发器412，其用于同步存储体地址ba和单元地址ra，且具有时钟ck，及输出至比较区段441；一前置解码器430，用于解码来自第一触发器412的单元地址ba及将其传送至比较区段441；一第二触发器412，其用于同步来自置解码器430的单元地址ra和来自第一触发器412的存储体地址ba，且具有时钟ck，并将其输出；一第三触发器415，其用于锁存及同步来自比较区段441的输出信号下一次命中/未命中(hit/miss)，且具有时钟ck。
存取控制器450，是分别使用来自第三触发器413的目前命中/未命中信号当作判断信号，以在当前时钟控制常规存储体单元100和高速缓冲存储体单元600，使用来自比较区段441的下一命中/未命中信号当作判断信号，以在下一时钟控制常规存储体单元100和高速缓冲存储体单元600，使用来自第一触发器412的存储体地址下一ba当作存储体地址，以在下一时钟时存取数据，及使用来自第二触发器413的存储体地址目前ba当作存储体地址，以在目前时钟存取数据。
控制单元400还包括一输出锁存区段460，其用于设定来自存取控制器450的数据控制信号CRR，CFR，CFW的输出时序，以控制常规存储体单元100或高速缓冲存储体单元600，及输出单元地址ra的时序和来自第二触发器412的存储体地址ba。
输出锁存区段460由两个触发器416和417建构而成。
同时，控制单元400还包括一第四触发器411，其用于锁存控制信号/CS，/WE，/OE等，及将其输出至命令解码器420，以将控制信号/CS，/WE，/OE等与来自第一触发器412的输出信号同步；及一第五触发器414，其用于锁存命令解码器420的输出信号，及将其输出至存取控制器450，以将来自命令解码器420的输出信号与来自第二触发器413的输出信号同步。
参照图4，图4示出了在图1中的各高速缓冲存储体中包括的读出放大器单元的电路图。
如图4所示，读出放大器单元包括，一读出放大器520，用于检测及放大提供至位线且连接至单元阵列500的单位单元的位线BL和/BL信号；一预充电区段510，用于通过在读出放大器520和单元阵列500之间短路或隔离，预充位线BL和/BL；一数据输入区段530，用于提供数据路径以储存数据于单元阵列500的单位单元中；一数据输出区段540，用于输出由读出放大器520的已放大信号。
图5至12分别示出了图1中显示DRAM操作时的波形图。
下文中，本发明DRAM操作的叙述是参照图1至图12。
因本发明的DRAM具有常规存储体结构，当在不同存储体间有连续存取时，数据输出和重写(re-written)是在一存储体中通过双向交错模式(interleaving mode)进行的。且在重写期间，另一存储体可输出数据。因此，具有交错模式DRAM的存取时间tRC为传统DRAM的一半。
图5提供了当数据由不同存储体存取时，不具有交错模式的数据输出波形图。另一方面，图6提供了当数据由不同存储体存取时具有交错模式的数据输出波形图。
参照图5，在传统DRAM中，当第一读取命令RD0输入时，符合第一地址AD0的第一数据D0是由第一存储体输出，然后，当第二读取命令RD1输入时，符合第二地址AD1的第二数据D1由第一存储体输出。在此例中，数据输出所需时间为‘tRR’，其包括输出时间和重写时间(re-writing)，其中tRR表示在传统DRAM中数据输出所以需的时间。
接下来，如图6所示，在本发明具有交错模式的DRAM中，当第一读取命令RD0输入时，符合第一地址AD0的第一数据D0由第一存储体输出，然后，当第二读取命令RD1输入时，符合第二地址AD1的第二数据D1由第二存储体输出。接着，当第三读取命令RD2输入时，符合第三地址AD2的第三数据D2再次由第一存储体输出。此例中，因第二和第三数据D1和D2是在第一数据D0输出后连续输出，数据输出的所需时间变成0.5tRR。这是因为存储体可在另一个存储体重写数据时连续地输出数据。结果，当数据交互地由不同存储体输出时，具有交错模式的数据输出所需时间为0.5tRR。
然而，如上所述，在交错模式中，如图5所示，当使用数据存取模式以连续地存取单一存储体时，数据输出所需时间变成tRR。
当使用数据存取模式以连续地存取单一存储体时，本发明建议用两个相同结构的高速缓冲存储体当作常规存储体，及一高速输出数据的微核心(micro core)操作命令，以保持存取时间低于‘0.5tRR’。
在传统DRAM中，读取模式的操作如下字线启动—充电共享—检测—还原—预充电。在本发明中所建议的微核心操作包括第一快速读取命令tFR和快速写入命令tFW。快速读取命令tFR的操作如下字线启动—充电共享—检测—预充电。快速写入指令tFW的操作如下字线启动—还原—预充电。
首先，当读取命令和地址输入时，符合的数据是通过快速读取命令tFR的操作而输出。因第一快速读取命令无法还原数据，位线保持充电共享状态。在此，数据谨通过读出放大器操作可被连续地读取。换言之，存取时间是在交错模式中，因不需要时间来还原数据，数据可在‘0.5tRR’内输出。
此例中，因被读取一次的数据不还原在单元中且可能漏失，快速写入命令tFR，在读取操作瞬间，通过在高速缓冲存储体中储存数据帮助数据保持。
快速写入命令tFW需要较快速读取命令tFR更多时间，因常规而言写入数据较读取数据需要更多时间。因此，根据本发明的DRAM是设计为具有以下条件tFR＜＝tFW＜＝0.5tRR。
图7提供了当数据通过使用如上述的快速读取命令和快速写入命令，由存储体连续地输出时的操作波形图。
如图7所示，当第一读取命令RD0输入时，符合第一单元地址AD0的第一数据D0由第一存储体输出。在此，快速读取命令tFR使数据D0在没有还原下输出，另一方面，快速写入命令tFW使数据D0移动且存入高速缓冲存储体。在此，单元地址AD0至AD11表示在一存储体中的地址。
接着，根据输入第二命令RD1，符合第二单元地址AD1的第二数据D1被输出。此例中，因不须连续输出数据，数据是根据较早读取命令还原。在此，MAX(tFW，0.5*tRR)指快速写入命令tFW的操作时间小于0.5tRR。
图8为数据由第一存储体输出后，当相同数据由高速缓冲存储体连续输出时的波形图。亦即，图8显示当有连续数据在相同高速缓冲存储体中的操作。
参照图8，当第一读取命令RD0输入时，符合第一地址AD0的第一数据D0由第一存储体输出。在此，控制单元400接收第一单元地址AD0并确定高速缓冲存储体命中或未命中以控制第一高速缓冲存储体。因此，第一数据D0是由第一高速缓冲存储体输出，和根据第二命令RD1，符合第二单元地址AD1的第二数据D1由第一高速缓冲存储体输出。
在此，因第二读取命令RD1跟随第一数据D0，接下来，符合第二单元地址AD1的第二数据D1同时在第一高速缓冲存储体中(当连续命中发生在第一高速缓冲存储体中)。在此，由于没有时间还原先输出的第一数据D0，所以第一数据D0输出的同时，第一数据D0是通过使用快速写入命令tFW移回已储存第一数据D0的第一存储体，然后第二数据D1输出。第二数据D1可被正常地储存。因此，无论何时连续数据由第一高速缓冲存储体输出时，该数据可在‘0.5tRR’内输出。
为了如上述的操作，在图3中控制单元400的地址比较器440接收用于下一操作的下一ba和下一ra地址，确定用于下一地址的下一命中/未命中和现在地址的现在命中/未命中，同时，将其输出至存取控制器450。同时响应于至常规存储体单元100和高速缓冲存储体单元600的各命令，该控制器450输出控制信号BRR，BFR，和BWR给存储体，及控制信号CRR，CFR，和CFW给高速缓冲存储体。
图9是在连续数据是由一存储体存取的情况下，当一段数据由常规存储体输出和另一段数据由高速缓冲存储体输出时，在常规存储体和高速缓冲存储体之间的交错操作的波形图。
如图9所述，当第一读取命令RD0输入时，符合第一单元地址AD0的第一数据D0由第一存储体输出。接着，当第二读取命令RD1输入时，符合第二单元地址AD1的第二数据D1由第一高速缓冲存储体输出。此例中，虽然各数据被还原而无须快速读取命令tFR和快速写入命令tFW的操作，在外部看来似乎数据连续输出在0.5tRR内。
图10表示当四个连续存取发生在一个存储体中，且另四个连续存取发生在相同存储体中的操作波形图。在此，所有第一读取命令RD0至第八读取命令RD7用于一存储体的存取命令。
参照图10，当第一读取命令RD0输入时，符合第一单元地址AD0的第一数据D0，根据快速读取命令tFR由第一存储体输出。同时，响应第一写入命令tFW第一数据D0移至第一高速缓冲存储体。接着，符合第二和第三读取命令RD1和RD2的第二和第三数据D1和D2，根据快速读取命令tFR由第一存储体输出。同时，第二和第三数据D1和D2移至第一高速缓冲存储体。
接着，当第四读取命令RD3输入，符合第四单元地址AD3的第四数据D3从根据不是快速读取命令tFR而是传统读取命令执行常规还原操作的存储体输出。这是因为下一个数据可由第一高速缓冲存储体直接输出，因下一个被输出数据是储存在第一高速缓冲存储体中。
然后，当第五和第六读取命令RD4和RD5输入时，响应于第一读取命令tFR第一和第二数据D0和D1由第一高速缓冲存储体输出。同时，第一和第二数据D0和D1根据快速写入命令tFW，再次移入第一存储体。然后，对于第七读取命令RD6，第三数据D2由第一高速缓冲存储体输出，且对于第八读取命令RD7，第四数据D3由第一存储体输出。对于第七和第八读取命令RD6和RD7，不需要使用快速读取命令tFR和快速写入命令tFW。这是因为数据可通过施行交错操作而被输出，其因数据D2和D3储存在第一存储体和第一高速缓冲存储体中。
因此，当数据由一存储体连续输出时，在外部看来似乎数据在每个0.5tRR内输出。
图11示出了当在一个存储体中四个连续数据存取产生，接着四个连续数据存取产生在另一个存储体中时数据存操作的波形图。
如图11所示，当第一读取命令RD0输入时，响应于快速读取命令tFR符合第一单元地址AD0的第一数据D0输出至第一存储体。同时，根据快速读取命令tFR第一数据D0移至第一高速缓冲存储体。然后，用于第二和第三读取命令RD1和RD2的第二和第三数据D1和D2是输出，以响应快速读取命令tFR。同时，第二和第三数据D1和D2移至根据第一写入命令tFW的第一高速缓冲存储体。接着，当第四读取命令RD3输入时，符合第四单元地址AD3的第四数据D3是由存储体输出，且此例中，还原操作的发生并非根据快速读取命令tFR，而是根据传统读取命令。上文中，该操作由图10说明。
接着，当第五读取命令RD4输入时，响应于快速读取命令tFR，符合第二存储体的第一单元地址AD0的第五数据D4从第二存储体输出。同时，在快速写入命令tFW的控制下，第五数据D4移至第一高速缓冲存储体(在图11中E)。此例中，因第一数据D0是已经储存在符合第一高速缓冲存储体的地址AD0的单元中，第五数据D4将被移入其中，第一数据D0是由第五读取命令RD4执行前的第一高速缓冲存储体再次移入第一存储体(图11中A)。
接着，对于第六和第七读取命令RD5和RD6，响应于快速读取命令tFR，在第二存储体中分别地符合单元地址AD1和AD2的第六和第七数据D5和D6由第二存储体输出。同时，根据快速写入命令tFW第六数据D5移至第二高速缓冲存储体，并且响应于快速读取命令tFW第七数据D6存入第一高速缓冲存储体(在图11中D)。在此，因在第一高速缓冲存储体中具有备妥的数据D1，相应于第一存储体中的相同地址A1，第六数据D5并非移入第一高速缓冲存储体，而是移入第二高速缓冲存储体(在图11中B)。同时，第七数据D6是移入第一高速缓冲存储体，因第三数据D2是再次移入第一存储体(在图11中C)。
如上所述，两高速缓冲存储体在数据存取时是必须的。因此，若应用两高速缓冲存储体，本发明的DRAM可随时在0.5tRR内输出数据，而不拘数据的形式。
图12是提供一操作波形图，其用于显示当在三个存储体中连续存取时，各存储体中的数据是在0.5tRR范围内输出。
如图12所示，对于第一至第三读取命令RD0至RD2，根据快速读取命令tFR，符合单元地址AD0至AD2的数据D0至D2从第一存储体输出，同时，响应于该快速写入命令tFW，数据D0至D2被传送至第一高速缓冲存储体。然后，对于第四读取命令RD3，符合第四单元地址AD3的数据D3是由第一存储体输出。同时，还原操作是通过正常速度读取命令而非快速读取命令tFR来执行。
接下来，对于第五至第七读取命令RD4至RD6，根据快速读取命令tFR符合单元地址AD0至AD2的数据D4至D6从第二存储体输出，同时，响应于该快速写入命令tFW，数据D0至D2被传送至第二高速缓冲存储体。然后，对于第八读取命令RD7，符合第二存储体中的第四单元地址AD3的第八数据D7不是根据快速读取命令而是根据传统读取命令由第二存储体来输出，其正常地还原数据。
然后，当第九读取命令RD8输入时，根据快速读取命令tFR，符合第三存储体中的第一单元地址AD0的第九数据D8被输出，并且此时响应于第一写入命令tFW，第九数据D8移至第一高速缓冲存储体(在图12中E)。此例中，因第一数据D0已储存在符合第九数据D8将被移入的第一高速缓冲存储体的地址AD0的单元中，第一数据D0在第九读取命令RD8输入前，由第一高速缓冲存储体再次移入第一存储体(在图12中A)。接着，对于第十和第十一读取命令RD9和RD10，响应于第一快速读取命令tFR，符合第三存储体中单元地址AD9和AD10的第十和第十一数据D9和D10由第三存储体输出。此时，分别地，根据快速读取命令tFW，第十数据D9移至第二高速缓冲存储体(图12中F)，和响应于快速写入命令tFW，第十一数据D10移至第一高速缓冲存储体(在图12中F)。在此，因在第一高速缓冲存储体已有数据D1，符合在第三存储体中的相同地址A1，所以第十数据D9并非移入第一高速缓冲存储体，而是移入第二高速缓冲存储体(在图12中B)。然而在此例中，在第二高速缓冲存储体中的数据D5必须再次移入第二存储体，因在第二高速缓冲存储体中已具有数据D5，符合第三存储体中的单元地址AD1。此时，第十一数据D10移入第一高速缓冲存储体，因第三数据D2再次移入第一存储体(在图12中C)。
如上所述，在包含三个存储体的DRAM中，必须有两个高速缓冲存储体连续地存取各存储体中的数据，并且若DRAM包括两个高速缓冲存储体，不论其数据模式如何，数据可在0.5tRR内连续地输出至外部。
换言之，虽然存储体的数目增加或数据模式变的更复杂，当具有两个高速缓冲存储体时，数据可在0.5tRR内连续地输出至外部。
常规而言，当数据‘1’被写入的需要时间是较当数据‘0’被写入或读取时间为长。因此，本发明建议一种方法，其在数据‘1’被写入时，通过提供较高电源电压至储存路径中的缓冲器(buffer)，可降低数据写入的所需时间。
图13示出了图1所示DARM中用来提供多种电压源至数据储存缓冲器以高速储存数据的电路图。
如图13所示，具有包括晶体管和电容器的单位单元710；用于选择性地提供一第一提供电压VDD_core和较第一提供电压为高的一第二提供电压VDD_peri的数据输入缓冲器BUF720；和用于连接单位单元710及数据输入缓冲器720的连接器730。
第一提供电压VDD_core经常提供至数据输入缓冲器720。但是，当用于高速储存的提升信号输入时，能够经由路径x较快速地储存数据，其是因通过较第一提供电压VDD_core为高的第二提供电压VDD_peri提供至数据输入缓冲器720而使数据输入缓冲器的驱动能力增加。
图14是提供一模拟波形图，其用于显示使用图13中所示电路的数据储存。
如图14所示，在字线致能期间，数据快速地储存，其是因第二提供电压源VDD_peri在第一期间提供至输入缓冲器720，并且第一提供电压源VDD_core在第二期间提供至输入缓冲器720。
图15是表示一模拟波形图，其用于显示图1中所示DRAM的快速读取命令操作。
如图15中所示，已有数据‘1’储存在单元‘a’中，及数据‘0’储存在单元‘b’中。然而，确认的是单元‘a’中的数据‘1’及单元‘b’中的数据‘0’，在字线WLa和WLb致能后，不会被保存，其是因在已储存数据提供至位线BL和/BL时，缺少还原操作。
本发明使快速地输出连续数据成为可能，其是通过使用两个高速缓冲存储体和一个常规存储体，虽然在数据存取时各存储体会作非正规的改变。因此，数据可被快速地存取而不需考虑数据模式，并且因两个高速缓冲存储体与DRAM的单位单元具有相同结构，所以没有面积增加问题。
虽然本发明是根据特定的较佳实施例而叙述，但本领域的普通技术人员可以在不偏离本发明中下列权利要求书的范畴内，作各种的变化和修正是极为明显的。
权利要求
1.一种动态随机存取存储体，包括多个常规存储体至少一高速缓冲存储体，其和常规存储体具有相同存取方案，与在读取模式的选定常规存储体选择性地储存数据；和一控制装置，当连续读取命令产生至选定常规存储体时，用于控制高速缓冲存储体和常规存储体的存取。
2.如权利要求1所述的动态随机存取存储体，其中常规存储体和高速缓冲存储体具有相同单元阵列。
3.一种动态随机存取存储体，包括多个常规存储体；第一和一第二高速缓冲存储体，其与常规存储体具有相同存取方案；及一控制装置，用于在读取操作交互地发生在常规存储体彼此之间时，根据交错方案输出数据；当连续读取命令产生于一选定常规存储体时，使数据输出由选定的常规存储体移至第一或第二高速缓冲存储体。
4.如权利要求3所述的动态随机存取存储体，其中控制装置在当读取选定常规存储体产生时，使数据移至第一或第二高速缓冲存储体输出，及移至选定常规存储体。
5.如权利要求1所述的动态随机存取存储体，其中控制装置包括一地址比较装置，用于比较若数据符合地址信号时，其是否在高速缓冲存储体中；一存取控制装置，用于依据地址比较装置的结果，控制高速缓冲存储体和常规存储体的数据存取；及一命令解码装置，用于控制存取控制装置。
6.如权利要求5所述的动态随机存取存储体，其中地址比较装置包括一输入装置，接收地址信号并将其分类为符合常规存储体之一的存储体地址，和符合常规存储体中单位单元之一的单元地址；和一比较装置，用于接收存储体地址及单元地址，并依据高速缓冲存储体中的数据，比较其存储体地址及单元地址。
7.如权利要求6所述的动态随机存取存储体，还包括一第一触发器，用于同步存储体地址和单元地址，自具有时钟的输入装置至因而输出的已同步存储体地址，及单元地址至比较装置；一前置解码器，用于解码了来自第一触发器的同步单元地址，从而输出的解码的单元地址；一第二触发器，用于同步来自前置解码器的已解码单元地址，及来自第一触发器的具有该时钟的已同步的存储体地址；及一第三触发器，用于锁存和同步来自比较装置的具有该时钟的输出信号。
8.如权利要求7所述的动态随机存取存储体，其中存取控制装置使用来自第三触发器的信号当作判断信号，以在目前时钟期间控制常规存储体和高速缓冲存储体；来自比较装置的信号作为判断信号，以在下一脉冲期间控制常规存储体和高速缓冲存储体；来自第一触发器的存储体地址信号作为在下一脉冲期间存取数据的存储体地址信号；及来自第二触发器的存储体地址信号作为在目前脉冲期间存取数据的存储体地址信号。
9.如权利要求7所述的动态随机存取存储体，还包括一锁存装置，用于设定在存取控制装置中用于控制常规存储体或高速缓冲存储体的数据控制信号，及来自第二触发器的单元地址和存储体地址，之间的输出时序。
10.如权利要求9所述的动态随机存取存储体，还包括一第四触发器，用于同步具有第一触发器输出信号的输入控制信号，及输出同步控制信号至命令解码装置；及一第五触发器，用于锁存命令解码装置的输出信号，及输出锁存信号至存取控制装置，以同步具有第二触发器输出信号的命令解码装置的输出信号。
11.如权利要求1所述的动态随机存取存储体，其中多个常规存储体包括多个检测放大装置，以放大储存在各单位单元的信号，其中该检测放大装置包括一读出放大器，用于放大连接至常规存储体中的单位单元而提供至位线的信号；一预充电装置，用于预充电位线，或在读出放大器和单位单元之间短路或隔离；一数据输入装置，提供数据路径，以通过读出放大器储存数据至单位单元；一数据输出装置，提供数据路径，以通过读出放大器输出单位单元中的储存数据。
全文摘要
使用常规存储体结构作为数据输入/输出，具通用交错(interleaving)方案的动态随机存取存储体(DRAM)。该DRAM可提供不须考虑数据存取模式的高性能。为了实现此高性能，该DRAM包括多个常规存储体；至少一个高速缓冲存储体，其是和常规存储体具有相同存取方案，且与选自读取模式的常规存储体选择性地储存数据；一控制器，其用于当连续读取命令产生至选定常规存储体时，控制和存取高速缓冲存储体和选定的常规存储体。
文档编号G06F12/00GK1469391SQ0311016
公开日2004年1月21日 申请日期2003年4月15日 优先权日2002年7月19日
发明者鞠廷勋, 洪祥熏, 金世埈 申请人:海力士半导体有限公司
技术领域：
本发明涉及半导体存储装置，尤其是涉及通过使用常规存储体(normalbank)可高速读写的动态随机存取存储体(DRAM)。
背景技术：
近来，中央处理单元(CPU)的运算速度实质上改进得较DRAM为快。结果，因DRAM相对于CPU具有较低运算速度导致各种不同问题产生。因此，为了解决这些问题，高性能DRAM的各种不同结构已被研发出来。首先，降低物理参数的方法，如位线及字线的电阻和电容可加以考虑，其是因DRAM的数据存取时间是强烈地依据这些参数。然而，当通过制作较小的单位单元(unit cell)阵列尺寸以降低物理参数值时，数据存取时间变短，然而单元效率同时下降。因此，此方法具有一定的局限性。
同时，常规存储体(norm bank)DRAM，其包含多个存储体且工作在一种交错(interleave mode)模式，以备研发出来用于高速数据输入/输出。
使用交错模式的常规存储体DRAM通过使用存储体交错法能够在指定时间内传输大量数据，在该方法中多个存储体通过存储体控制器控制以从每一存储体连续输出数据。亦即，即使来自一存储体的片段数据被读取或重新写入，在附近一存储体的另一个片段数据亦可同时被读取。因此，看似连续数据出现在外部而无须重写(re-writing)时间。为了达到此目的，每一存储体本身有列解码器和行解码器，并且与其他存储体独立操作。
然而，使用交错模式的常规存储体DRAM，当大量数据在相同存储体中连续地存取时，会有无法高速读取或写入的问题。亦即，DRAM的存取速度是实质地依赖数据输入或输出模式。
按照另一种方法，提供了一种DRAM结构，通过将DRAM与具有相对高的操作速度的SRAM(静态RAM)的高速缓冲存储体相结合而降低命中高速缓冲存储器的存取时间。
因此，虽然SRAM和相同容量的DRAM比较，通常须4倍面积，但使用SRAM高速缓冲存储体的DRAM的区域却增加。同时，因早期的数据输入/输出机构是在高速缓冲存储器在数据存取产生未命中时执行，所以存在有一个DRAM存取时间强烈地被数据存取模式影响的缺点。
发明内容
因此，本发明的目的是提供一种具有通用交错模式的动态随机存取存储体(DRAM)，其是使用常规存储体结构作为数据输入/输出，且能够在不考虑数据存取模式状况下执行高速数据输入/输出。
根据本发明的一实施例，高性能DRAM包括多个常规存储体至少一个高速缓冲存储体，其和常规存储体具有相同存取方案，且与在读取模式时选择的常规存储体一起选择性地储存数据；控制器，用于当连续读取命令产生至选定常规存储体时，控制对高速缓冲存储体和选定的常规存储体的存取。
依据本发明的另一实施例，DRAM包括多个常规存储体；第一和一第二高速缓冲存储体，其与常规存储体具有相同存取方案；及一控制器，用于当读取操作在常规存储体之间交互地发生时，根据交错(interleaving)方案输出数据；当在一选定的常规存储体产生连续读取命令时，使数据由选定的常规存储体输出并移至第一或第二高速缓冲存储体。
包括常规存储体结构的DRAM，因具有和常规存储体结构相同的两高速缓冲存储体，当数据连续地对相同存储体存取时，本发明通过连续地存取数据而无须重写(re-write)操作来提供高性能DRAM。在此状况下，适当地将数据储存至两高速缓冲存储体，可保存由于缺少重写操作所导致的数据漏失。
本发明如上述和其他目的以及特点，将会通过结合附图对下面的较佳实施例的叙述而趋于明显，其中图1是根据本发明的较佳实施例提供的DRAM方块图；图2是叙述在图1所显示的DARM中，应用常规存储体和高速缓冲存储体的方块图；图3是表示在图1所示的DARM中，应用控制单元的方块图；图4是表示包括在图1所示的DARM中的每一存储体的读出放大器的电路图；图5至12是分别显示在图1中的表示DARM操作的波形图；图13是显示提供具有提供电压的数据储存缓冲以高速地多次储存数据至图1所示的DRAM的方案的解释电路图；图14是提供显示利用图13中所示的电路的数据储存的模拟波形图；和图15是提供图1所示DRAM的操作的模拟波形图。
附图标号100常规存储体单元200高速缓冲存储体300高速缓冲存储体400控制单元500单元阵列600高速缓冲存储体单元110，120，130，140，150，160存储体111，113，115锁存和写入缓冲器112，114，116读出放大器117，118，119多工器210，230，250读出放大器220，240，260锁存和写入缓冲器270，280多工器411，412，413，414，415，416，417触发器420命令解码器430前置解码器440地址比较器441比较区段442输入区段
450存取控制器460输出锁存区段510前置充电区段520读出放大器530数据输入区段540数据输入区段710单位单元720数据输入缓冲器730连接器具体实施方式
下面将参考相关附图叙述本发明的较佳实施例。所述实施例有肋于本领域的技术人员者实施本发明。
图1是根据本发明的较佳实施例提供的DRAM方块图。
如图1所示，本发明的DRAM包括具有多个常规存储体(normalbanlk)bank0至bankN的常规存储体单元100；包括一个或多个其和常规存储体单元100具有相同数据存取方案的高速缓冲存储体(cache bank)200及300的高速缓冲存储体单元600，用于储存由选定的常规存储体，例如在读取模式的bank0输出的数据；和当有用于选定的常规存储体bank0的连续读取命令时，用于控制常规存储体，例如bank0，及高速缓冲存储体200和300存取的控制单元400。
尤其是，两高速缓冲存储体200和300和其常规存储体具有相同数据存取方案，且控制单元400当对常规存储体相互之间存在交错读存取时以交错模式控制常规存储体输出数据，当存在对所选择的正常存储体一连续的读存取时，控制一所选择的常规存储器体输出某些数据并且向第一或第二高速缓冲存储体200或200输出所述的某些数据。
图2示出了在图1所示的DARM中，应用常规存储体单元100和高速缓冲存储体单元600的方块图。
如图2所示，常规存储体单元100包括锁存和写入缓冲器111，113和115，其担任数据写入和缓冲的角色，储存符合地址信号的存储体单位单元的数据，输出读出放大器112，114和116用于放大输出数据，及多个存储体110和160，其包括用于独立输入/输出数据的单位单元和读出放大器。
高速缓冲存储体单元600，包括与常规存储体单元100具有相同结构的第一和第二高速缓冲存储体单元200和300；用于锁存由常规存储体单元100输出的数据的锁存和写入缓冲器220，240和260；传送数据至第一高速缓冲存储体单元200或第二高速缓冲存储体单元300，以响应来自控制单元400的控制信号；及读出放大器210，230和250，用于放大第一和第二高速缓冲存储体单元200和300的数据及输出放大后的数据至常规存储体单元100或至外部。第一和第二高速缓冲存储体与其常规存储体具有相同储存容量。
当数据储存在bank0至bankN或高速缓冲存储体200和300时，为了时序的同步化，具有多工器117，118，119，270和280，其操作以响应不同的控制信号/WA，BA和CA。
图3示出图1中控制单元400的方块图。
如图3所示，控制单元400是包括地址比较器440，用于确认是否有数据符合地址信号，即是否为第一和第二高速缓冲存储体200和300中的存储体地址和列地址；存取控制器450，用于依据地址比较器440的结果，产生控制信号CRR，CFR和CFW，以控制第一和第二高速缓冲存储体200和300数据的存取，或产生控制信号BRR，BFR和BFW以控制常规存储体单元100的数据存取；及一命令解码器420，用于控制存取控制器450，以响应控制信号/CS，/WE和/OE。
地址比较器440，包括一信号输入区段442，其用于接收地址信号，及分类地址信号至符合多个存储体之一的存储体地址ba和符合存储体中多重单位单元之一的单元地址ra；及一比较区段441，其用于接收存储体地址ba和单元地址ra，及将其和存储体地址和符合储存在高速缓冲存储体单元600中数据的单元地址比较。
另外，地址比较器440具有一第一触发器412，其用于同步存储体地址ba和单元地址ra，且具有时钟ck，及输出至比较区段441；一前置解码器430，用于解码来自第一触发器412的单元地址ba及将其传送至比较区段441；一第二触发器412，其用于同步来自置解码器430的单元地址ra和来自第一触发器412的存储体地址ba，且具有时钟ck，并将其输出；一第三触发器415，其用于锁存及同步来自比较区段441的输出信号下一次命中/未命中(hit/miss)，且具有时钟ck。
存取控制器450，是分别使用来自第三触发器413的目前命中/未命中信号当作判断信号，以在当前时钟控制常规存储体单元100和高速缓冲存储体单元600，使用来自比较区段441的下一命中/未命中信号当作判断信号，以在下一时钟控制常规存储体单元100和高速缓冲存储体单元600，使用来自第一触发器412的存储体地址下一ba当作存储体地址，以在下一时钟时存取数据，及使用来自第二触发器413的存储体地址目前ba当作存储体地址，以在目前时钟存取数据。
控制单元400还包括一输出锁存区段460，其用于设定来自存取控制器450的数据控制信号CRR，CFR，CFW的输出时序，以控制常规存储体单元100或高速缓冲存储体单元600，及输出单元地址ra的时序和来自第二触发器412的存储体地址ba。
输出锁存区段460由两个触发器416和417建构而成。
同时，控制单元400还包括一第四触发器411，其用于锁存控制信号/CS，/WE，/OE等，及将其输出至命令解码器420，以将控制信号/CS，/WE，/OE等与来自第一触发器412的输出信号同步；及一第五触发器414，其用于锁存命令解码器420的输出信号，及将其输出至存取控制器450，以将来自命令解码器420的输出信号与来自第二触发器413的输出信号同步。
参照图4，图4示出了在图1中的各高速缓冲存储体中包括的读出放大器单元的电路图。
如图4所示，读出放大器单元包括，一读出放大器520，用于检测及放大提供至位线且连接至单元阵列500的单位单元的位线BL和/BL信号；一预充电区段510，用于通过在读出放大器520和单元阵列500之间短路或隔离，预充位线BL和/BL；一数据输入区段530，用于提供数据路径以储存数据于单元阵列500的单位单元中；一数据输出区段540，用于输出由读出放大器520的已放大信号。
图5至12分别示出了图1中显示DRAM操作时的波形图。
下文中，本发明DRAM操作的叙述是参照图1至图12。
因本发明的DRAM具有常规存储体结构，当在不同存储体间有连续存取时，数据输出和重写(re-written)是在一存储体中通过双向交错模式(interleaving mode)进行的。且在重写期间，另一存储体可输出数据。因此，具有交错模式DRAM的存取时间tRC为传统DRAM的一半。
图5提供了当数据由不同存储体存取时，不具有交错模式的数据输出波形图。另一方面，图6提供了当数据由不同存储体存取时具有交错模式的数据输出波形图。
参照图5，在传统DRAM中，当第一读取命令RD0输入时，符合第一地址AD0的第一数据D0是由第一存储体输出，然后，当第二读取命令RD1输入时，符合第二地址AD1的第二数据D1由第一存储体输出。在此例中，数据输出所需时间为‘tRR’，其包括输出时间和重写时间(re-writing)，其中tRR表示在传统DRAM中数据输出所以需的时间。
接下来，如图6所示，在本发明具有交错模式的DRAM中，当第一读取命令RD0输入时，符合第一地址AD0的第一数据D0由第一存储体输出，然后，当第二读取命令RD1输入时，符合第二地址AD1的第二数据D1由第二存储体输出。接着，当第三读取命令RD2输入时，符合第三地址AD2的第三数据D2再次由第一存储体输出。此例中，因第二和第三数据D1和D2是在第一数据D0输出后连续输出，数据输出的所需时间变成0.5tRR。这是因为存储体可在另一个存储体重写数据时连续地输出数据。结果，当数据交互地由不同存储体输出时，具有交错模式的数据输出所需时间为0.5tRR。
然而，如上所述，在交错模式中，如图5所示，当使用数据存取模式以连续地存取单一存储体时，数据输出所需时间变成tRR。
当使用数据存取模式以连续地存取单一存储体时，本发明建议用两个相同结构的高速缓冲存储体当作常规存储体，及一高速输出数据的微核心(micro core)操作命令，以保持存取时间低于‘0.5tRR’。
在传统DRAM中，读取模式的操作如下字线启动—充电共享—检测—还原—预充电。在本发明中所建议的微核心操作包括第一快速读取命令tFR和快速写入命令tFW。快速读取命令tFR的操作如下字线启动—充电共享—检测—预充电。快速写入指令tFW的操作如下字线启动—还原—预充电。
首先，当读取命令和地址输入时，符合的数据是通过快速读取命令tFR的操作而输出。因第一快速读取命令无法还原数据，位线保持充电共享状态。在此，数据谨通过读出放大器操作可被连续地读取。换言之，存取时间是在交错模式中，因不需要时间来还原数据，数据可在‘0.5tRR’内输出。
此例中，因被读取一次的数据不还原在单元中且可能漏失，快速写入命令tFR，在读取操作瞬间，通过在高速缓冲存储体中储存数据帮助数据保持。
快速写入命令tFW需要较快速读取命令tFR更多时间，因常规而言写入数据较读取数据需要更多时间。因此，根据本发明的DRAM是设计为具有以下条件tFR＜＝tFW＜＝0.5tRR。
图7提供了当数据通过使用如上述的快速读取命令和快速写入命令，由存储体连续地输出时的操作波形图。
如图7所示，当第一读取命令RD0输入时，符合第一单元地址AD0的第一数据D0由第一存储体输出。在此，快速读取命令tFR使数据D0在没有还原下输出，另一方面，快速写入命令tFW使数据D0移动且存入高速缓冲存储体。在此，单元地址AD0至AD11表示在一存储体中的地址。
接着，根据输入第二命令RD1，符合第二单元地址AD1的第二数据D1被输出。此例中，因不须连续输出数据，数据是根据较早读取命令还原。在此，MAX(tFW，0.5*tRR)指快速写入命令tFW的操作时间小于0.5tRR。
图8为数据由第一存储体输出后，当相同数据由高速缓冲存储体连续输出时的波形图。亦即，图8显示当有连续数据在相同高速缓冲存储体中的操作。
参照图8，当第一读取命令RD0输入时，符合第一地址AD0的第一数据D0由第一存储体输出。在此，控制单元400接收第一单元地址AD0并确定高速缓冲存储体命中或未命中以控制第一高速缓冲存储体。因此，第一数据D0是由第一高速缓冲存储体输出，和根据第二命令RD1，符合第二单元地址AD1的第二数据D1由第一高速缓冲存储体输出。
在此，因第二读取命令RD1跟随第一数据D0，接下来，符合第二单元地址AD1的第二数据D1同时在第一高速缓冲存储体中(当连续命中发生在第一高速缓冲存储体中)。在此，由于没有时间还原先输出的第一数据D0，所以第一数据D0输出的同时，第一数据D0是通过使用快速写入命令tFW移回已储存第一数据D0的第一存储体，然后第二数据D1输出。第二数据D1可被正常地储存。因此，无论何时连续数据由第一高速缓冲存储体输出时，该数据可在‘0.5tRR’内输出。
为了如上述的操作，在图3中控制单元400的地址比较器440接收用于下一操作的下一ba和下一ra地址，确定用于下一地址的下一命中/未命中和现在地址的现在命中/未命中，同时，将其输出至存取控制器450。同时响应于至常规存储体单元100和高速缓冲存储体单元600的各命令，该控制器450输出控制信号BRR，BFR，和BWR给存储体，及控制信号CRR，CFR，和CFW给高速缓冲存储体。
图9是在连续数据是由一存储体存取的情况下，当一段数据由常规存储体输出和另一段数据由高速缓冲存储体输出时，在常规存储体和高速缓冲存储体之间的交错操作的波形图。
如图9所述，当第一读取命令RD0输入时，符合第一单元地址AD0的第一数据D0由第一存储体输出。接着，当第二读取命令RD1输入时，符合第二单元地址AD1的第二数据D1由第一高速缓冲存储体输出。此例中，虽然各数据被还原而无须快速读取命令tFR和快速写入命令tFW的操作，在外部看来似乎数据连续输出在0.5tRR内。
图10表示当四个连续存取发生在一个存储体中，且另四个连续存取发生在相同存储体中的操作波形图。在此，所有第一读取命令RD0至第八读取命令RD7用于一存储体的存取命令。
参照图10，当第一读取命令RD0输入时，符合第一单元地址AD0的第一数据D0，根据快速读取命令tFR由第一存储体输出。同时，响应第一写入命令tFW第一数据D0移至第一高速缓冲存储体。接着，符合第二和第三读取命令RD1和RD2的第二和第三数据D1和D2，根据快速读取命令tFR由第一存储体输出。同时，第二和第三数据D1和D2移至第一高速缓冲存储体。
接着，当第四读取命令RD3输入，符合第四单元地址AD3的第四数据D3从根据不是快速读取命令tFR而是传统读取命令执行常规还原操作的存储体输出。这是因为下一个数据可由第一高速缓冲存储体直接输出，因下一个被输出数据是储存在第一高速缓冲存储体中。
然后，当第五和第六读取命令RD4和RD5输入时，响应于第一读取命令tFR第一和第二数据D0和D1由第一高速缓冲存储体输出。同时，第一和第二数据D0和D1根据快速写入命令tFW，再次移入第一存储体。然后，对于第七读取命令RD6，第三数据D2由第一高速缓冲存储体输出，且对于第八读取命令RD7，第四数据D3由第一存储体输出。对于第七和第八读取命令RD6和RD7，不需要使用快速读取命令tFR和快速写入命令tFW。这是因为数据可通过施行交错操作而被输出，其因数据D2和D3储存在第一存储体和第一高速缓冲存储体中。
因此，当数据由一存储体连续输出时，在外部看来似乎数据在每个0.5tRR内输出。
图11示出了当在一个存储体中四个连续数据存取产生，接着四个连续数据存取产生在另一个存储体中时数据存操作的波形图。
如图11所示，当第一读取命令RD0输入时，响应于快速读取命令tFR符合第一单元地址AD0的第一数据D0输出至第一存储体。同时，根据快速读取命令tFR第一数据D0移至第一高速缓冲存储体。然后，用于第二和第三读取命令RD1和RD2的第二和第三数据D1和D2是输出，以响应快速读取命令tFR。同时，第二和第三数据D1和D2移至根据第一写入命令tFW的第一高速缓冲存储体。接着，当第四读取命令RD3输入时，符合第四单元地址AD3的第四数据D3是由存储体输出，且此例中，还原操作的发生并非根据快速读取命令tFR，而是根据传统读取命令。上文中，该操作由图10说明。
接着，当第五读取命令RD4输入时，响应于快速读取命令tFR，符合第二存储体的第一单元地址AD0的第五数据D4从第二存储体输出。同时，在快速写入命令tFW的控制下，第五数据D4移至第一高速缓冲存储体(在图11中E)。此例中，因第一数据D0是已经储存在符合第一高速缓冲存储体的地址AD0的单元中，第五数据D4将被移入其中，第一数据D0是由第五读取命令RD4执行前的第一高速缓冲存储体再次移入第一存储体(图11中A)。
接着，对于第六和第七读取命令RD5和RD6，响应于快速读取命令tFR，在第二存储体中分别地符合单元地址AD1和AD2的第六和第七数据D5和D6由第二存储体输出。同时，根据快速写入命令tFW第六数据D5移至第二高速缓冲存储体，并且响应于快速读取命令tFW第七数据D6存入第一高速缓冲存储体(在图11中D)。在此，因在第一高速缓冲存储体中具有备妥的数据D1，相应于第一存储体中的相同地址A1，第六数据D5并非移入第一高速缓冲存储体，而是移入第二高速缓冲存储体(在图11中B)。同时，第七数据D6是移入第一高速缓冲存储体，因第三数据D2是再次移入第一存储体(在图11中C)。
如上所述，两高速缓冲存储体在数据存取时是必须的。因此，若应用两高速缓冲存储体，本发明的DRAM可随时在0.5tRR内输出数据，而不拘数据的形式。
图12是提供一操作波形图，其用于显示当在三个存储体中连续存取时，各存储体中的数据是在0.5tRR范围内输出。
如图12所示，对于第一至第三读取命令RD0至RD2，根据快速读取命令tFR，符合单元地址AD0至AD2的数据D0至D2从第一存储体输出，同时，响应于该快速写入命令tFW，数据D0至D2被传送至第一高速缓冲存储体。然后，对于第四读取命令RD3，符合第四单元地址AD3的数据D3是由第一存储体输出。同时，还原操作是通过正常速度读取命令而非快速读取命令tFR来执行。
接下来，对于第五至第七读取命令RD4至RD6，根据快速读取命令tFR符合单元地址AD0至AD2的数据D4至D6从第二存储体输出，同时，响应于该快速写入命令tFW，数据D0至D2被传送至第二高速缓冲存储体。然后，对于第八读取命令RD7，符合第二存储体中的第四单元地址AD3的第八数据D7不是根据快速读取命令而是根据传统读取命令由第二存储体来输出，其正常地还原数据。
然后，当第九读取命令RD8输入时，根据快速读取命令tFR，符合第三存储体中的第一单元地址AD0的第九数据D8被输出，并且此时响应于第一写入命令tFW，第九数据D8移至第一高速缓冲存储体(在图12中E)。此例中，因第一数据D0已储存在符合第九数据D8将被移入的第一高速缓冲存储体的地址AD0的单元中，第一数据D0在第九读取命令RD8输入前，由第一高速缓冲存储体再次移入第一存储体(在图12中A)。接着，对于第十和第十一读取命令RD9和RD10，响应于第一快速读取命令tFR，符合第三存储体中单元地址AD9和AD10的第十和第十一数据D9和D10由第三存储体输出。此时，分别地，根据快速读取命令tFW，第十数据D9移至第二高速缓冲存储体(图12中F)，和响应于快速写入命令tFW，第十一数据D10移至第一高速缓冲存储体(在图12中F)。在此，因在第一高速缓冲存储体已有数据D1，符合在第三存储体中的相同地址A1，所以第十数据D9并非移入第一高速缓冲存储体，而是移入第二高速缓冲存储体(在图12中B)。然而在此例中，在第二高速缓冲存储体中的数据D5必须再次移入第二存储体，因在第二高速缓冲存储体中已具有数据D5，符合第三存储体中的单元地址AD1。此时，第十一数据D10移入第一高速缓冲存储体，因第三数据D2再次移入第一存储体(在图12中C)。
如上所述，在包含三个存储体的DRAM中，必须有两个高速缓冲存储体连续地存取各存储体中的数据，并且若DRAM包括两个高速缓冲存储体，不论其数据模式如何，数据可在0.5tRR内连续地输出至外部。
换言之，虽然存储体的数目增加或数据模式变的更复杂，当具有两个高速缓冲存储体时，数据可在0.5tRR内连续地输出至外部。
常规而言，当数据‘1’被写入的需要时间是较当数据‘0’被写入或读取时间为长。因此，本发明建议一种方法，其在数据‘1’被写入时，通过提供较高电源电压至储存路径中的缓冲器(buffer)，可降低数据写入的所需时间。
图13示出了图1所示DARM中用来提供多种电压源至数据储存缓冲器以高速储存数据的电路图。
如图13所示，具有包括晶体管和电容器的单位单元710；用于选择性地提供一第一提供电压VDD_core和较第一提供电压为高的一第二提供电压VDD_peri的数据输入缓冲器BUF720；和用于连接单位单元710及数据输入缓冲器720的连接器730。
第一提供电压VDD_core经常提供至数据输入缓冲器720。但是，当用于高速储存的提升信号输入时，能够经由路径x较快速地储存数据，其是因通过较第一提供电压VDD_core为高的第二提供电压VDD_peri提供至数据输入缓冲器720而使数据输入缓冲器的驱动能力增加。
图14是提供一模拟波形图，其用于显示使用图13中所示电路的数据储存。
如图14所示，在字线致能期间，数据快速地储存，其是因第二提供电压源VDD_peri在第一期间提供至输入缓冲器720，并且第一提供电压源VDD_core在第二期间提供至输入缓冲器720。
图15是表示一模拟波形图，其用于显示图1中所示DRAM的快速读取命令操作。
如图15中所示，已有数据‘1’储存在单元‘a’中，及数据‘0’储存在单元‘b’中。然而，确认的是单元‘a’中的数据‘1’及单元‘b’中的数据‘0’，在字线WLa和WLb致能后，不会被保存，其是因在已储存数据提供至位线BL和/BL时，缺少还原操作。
本发明使快速地输出连续数据成为可能，其是通过使用两个高速缓冲存储体和一个常规存储体，虽然在数据存取时各存储体会作非正规的改变。因此，数据可被快速地存取而不需考虑数据模式，并且因两个高速缓冲存储体与DRAM的单位单元具有相同结构，所以没有面积增加问题。
虽然本发明是根据特定的较佳实施例而叙述，但本领域的普通技术人员可以在不偏离本发明中下列权利要求书的范畴内，作各种的变化和修正是极为明显的。
权利要求
1.一种动态随机存取存储体，包括多个常规存储体至少一高速缓冲存储体，其和常规存储体具有相同存取方案，与在读取模式的选定常规存储体选择性地储存数据；和一控制装置，当连续读取命令产生至选定常规存储体时，用于控制高速缓冲存储体和常规存储体的存取。
2.如权利要求1所述的动态随机存取存储体，其中常规存储体和高速缓冲存储体具有相同单元阵列。
3.一种动态随机存取存储体，包括多个常规存储体；第一和一第二高速缓冲存储体，其与常规存储体具有相同存取方案；及一控制装置，用于在读取操作交互地发生在常规存储体彼此之间时，根据交错方案输出数据；当连续读取命令产生于一选定常规存储体时，使数据输出由选定的常规存储体移至第一或第二高速缓冲存储体。
4.如权利要求3所述的动态随机存取存储体，其中控制装置在当读取选定常规存储体产生时，使数据移至第一或第二高速缓冲存储体输出，及移至选定常规存储体。
5.如权利要求1所述的动态随机存取存储体，其中控制装置包括一地址比较装置，用于比较若数据符合地址信号时，其是否在高速缓冲存储体中；一存取控制装置，用于依据地址比较装置的结果，控制高速缓冲存储体和常规存储体的数据存取；及一命令解码装置，用于控制存取控制装置。
6.如权利要求5所述的动态随机存取存储体，其中地址比较装置包括一输入装置，接收地址信号并将其分类为符合常规存储体之一的存储体地址，和符合常规存储体中单位单元之一的单元地址；和一比较装置，用于接收存储体地址及单元地址，并依据高速缓冲存储体中的数据，比较其存储体地址及单元地址。
7.如权利要求6所述的动态随机存取存储体，还包括一第一触发器，用于同步存储体地址和单元地址，自具有时钟的输入装置至因而输出的已同步存储体地址，及单元地址至比较装置；一前置解码器，用于解码了来自第一触发器的同步单元地址，从而输出的解码的单元地址；一第二触发器，用于同步来自前置解码器的已解码单元地址，及来自第一触发器的具有该时钟的已同步的存储体地址；及一第三触发器，用于锁存和同步来自比较装置的具有该时钟的输出信号。
8.如权利要求7所述的动态随机存取存储体，其中存取控制装置使用来自第三触发器的信号当作判断信号，以在目前时钟期间控制常规存储体和高速缓冲存储体；来自比较装置的信号作为判断信号，以在下一脉冲期间控制常规存储体和高速缓冲存储体；来自第一触发器的存储体地址信号作为在下一脉冲期间存取数据的存储体地址信号；及来自第二触发器的存储体地址信号作为在目前脉冲期间存取数据的存储体地址信号。
9.如权利要求7所述的动态随机存取存储体，还包括一锁存装置，用于设定在存取控制装置中用于控制常规存储体或高速缓冲存储体的数据控制信号，及来自第二触发器的单元地址和存储体地址，之间的输出时序。
10.如权利要求9所述的动态随机存取存储体，还包括一第四触发器，用于同步具有第一触发器输出信号的输入控制信号，及输出同步控制信号至命令解码装置；及一第五触发器，用于锁存命令解码装置的输出信号，及输出锁存信号至存取控制装置，以同步具有第二触发器输出信号的命令解码装置的输出信号。
11.如权利要求1所述的动态随机存取存储体，其中多个常规存储体包括多个检测放大装置，以放大储存在各单位单元的信号，其中该检测放大装置包括一读出放大器，用于放大连接至常规存储体中的单位单元而提供至位线的信号；一预充电装置，用于预充电位线，或在读出放大器和单位单元之间短路或隔离；一数据输入装置，提供数据路径，以通过读出放大器储存数据至单位单元；一数据输出装置，提供数据路径，以通过读出放大器输出单位单元中的储存数据。
全文摘要
使用常规存储体结构作为数据输入/输出，具通用交错(interleaving)方案的动态随机存取存储体(DRAM)。该DRAM可提供不须考虑数据存取模式的高性能。为了实现此高性能，该DRAM包括多个常规存储体；至少一个高速缓冲存储体，其是和常规存储体具有相同存取方案，且与选自读取模式的常规存储体选择性地储存数据；一控制器，其用于当连续读取命令产生至选定常规存储体时，控制和存取高速缓冲存储体和选定的常规存储体。
文档编号G06F12/00GK1469391SQ0311016
公开日2004年1月21日 申请日期2003年4月15日 优先权日2002年7月19日
发明者鞠廷勋, 洪祥熏, 金世埈 申请人:海力士半导体有限公司
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