用于产生具有不同相位的输出的有限冲激响应滤波器的制造方法
用于产生具有不同相位的输出的有限冲激响应滤波器的制造方法
【专利摘要】本发明描述了一种用于设计和实施有限冲激响应（FUR）滤波器以产生多个输出信号的方法和系统，每个输出信号具有相同的频率但与其它输出处于不同的相移。在具有多个输出的FIR滤波器中确定用于电阻器或者具有阻抗值的其它元件的值，使得每个输出具有相同的频率响应但具有与其它输出不同的相位。这通过在电阻器值的时域计算中包括相位因子来实现，该包括不改变频域中的响应。相移是恒定的并且独立于输出信号的频率。
【专利说明】用于产生具有不同相位的输出的有限冲激响应滤波器
[0001]本申请要求于2011年3月22日提交的临时申请第61/466，420号的优先权，其全部内容通过引用合并于此。
【技术领域】
[0002]本发明一般地涉及电子滤波器，更具体地涉及有限冲激响应(FIR)滤波器。
【背景技术】
[0003]在电路设计中，很多情形中期望在系统中生成以高于系统时钟的速率发生的时钟间隔。例如，计算机处理器可具有66MHz的主时钟，而期望的是以3.3GHz在内部工作。为做到这一点，必须将每个66MHz时钟间隔划分成50个相等部分，使得这50个部分由此对应于3.3GHz的时钟。
[0004]构造简单的“时钟加倍器”的一种方式是将时钟信号延迟时钟周期的四分之一。图1示出了 IOOMHz正弦波信号102。这种信号具有10纳秒(ns)的时钟周期，使得所示出的第一时钟周期在水平轴上开始于O并结束于10ns，在那里另一时钟周期开始。容易看出，信号102还具有在5ns处的过零点，因为负的(在那里信号下降)边沿落在开始于O的第一时钟周期的正的(上升)边沿与开始于IOns的第二周期的正边沿之间的半路上。信号102由此将具有按每5ns规则地间隔开的过零点。通常，每个过零点无论来自正边沿还是负边沿均可以用作电路部件的触发器。
[0005]还如图1所示，如果IOOMHz信号102被延迟2.5ns并且经延迟的信号104被覆盖在原始信号上，则在原始信号的过零点之间的半路上将存在额外的过零点，即，按每2.5ns规则地间隔，因为原始信号中的每个过零点2.5ns后被复制在经延迟的信号中。由此，原始信号在效果上被加倍，因为现在存在按每2.5ns、而不是如只有原始信号时那样按仅每5ns规则地间隔开的过零点。
[0006]然而，尽管现有技术中众所周知如何实现这种固定的时间延迟，但是给定时段的延迟仅对于单个频率的时钟信号(即，其中延迟是时钟周期的四分之一的信号)导致所述额外的过零点处于相等的间隔。如果频率改变但延迟保持恒定，则过零点将不处于规则的间隔。
[0007]这可以在图2中看出，图2示出了将信号频率从如图1中的IOOMHz改变为150MHz的信号202、同时将延迟保持于2.5ns的结果，导致经延迟的信号204。尽管每个信号202和204具有规则地间隔开的过零点，并且仍存在只有原始信号202时的两倍那么多的过零点，但是两个信号的组合过零点不再是相等地间隔开的。由此，经延迟的信号204不能用来有效地实现比原始信号202的时钟更快的时钟，因为该更快的时钟将是不规则的。
[0008]这表明，如果固定的时间延迟对应于时钟周期的四分之一，则该固定的时间延迟仅将导致时钟频率的规则加倍。在图2中无法获得过零点中的相等间距的原因在于如下事实:被覆盖的信号被延迟了固定的时间，该固定的时间不对应于150MHz信号的时钟周期的四分之一，而是仅对应于图1中的IOOMHz信号的时钟周期的四分之一。由此，必须对于每个单独的频率选择不同的时间延迟。
[0009]存在对时间间隔进行子划分的更复杂的电路，比如上面的例子，其中66MHz时钟间隔必须被划分成50个相等部分以获得3.3GHz的时钟。这种电路是已知的，并且通常被称为“时钟乘法器”，或者常常被称为“延迟锁定环”或“锁相环”。图3中示出了这种现有技术电路的典型例子。电路300包含用于对连续时钟周期的时间间隔进行子划分的受控延迟元件Dl至D8。电路300工作来调整每个单独的延迟元件的延迟，使得到延迟线末端的时间间隔与时钟周期基本上相等。
[0010]这种现有技术实施需要控制器(在此情形中为图3中的积分器302)和控制反馈环304的使用。控制器工作来确保延迟间隔是均匀的，使得导致时钟周期的均匀划分。这是必要的，使得无输出间隔比其它任何输出间隔长得多，如果延时线的输出在下一时钟输入到达之前到达则将会如此。
[0011]反馈环304具有相关联的稳定性准则和有限时间间隔(环带宽的倒数)，反馈环304在该有限时间间隔内工作。为了能够用于不同的频率，延迟元件Dl至D8自身必须是可调整的，并且可调整性可能与免于延迟线的输出相对于其输入的时间不确定性(被称为“抖动”，即，对于每个输入时钟边沿，延迟将不能精确地相同的事实)的需要相冲突。
[0012]已尝试了将时钟加倍的其它现有技术方法，例如，沿着延迟线发送时钟信号，并在延迟线上的对应于半个时钟周期的点处分接信号。本领域技术人员应理解，在这种情形中，难以在该线上寻找用以分接信号的适当地点，即，使延迟将与半个时钟周期恰好匹配的点。
[0013]由于这些及那些原因，提供高速时钟的现有技术方法不完全令人满意，并且导致设计折衷和非最优的解决方案。
【发明内容】
[0014]公开了用于使用有限冲激响应(FIR)滤波器来产生多个输出信号的系统和方法，其中每个输出信号具有相同的频率响应但与其它输出处于不同的相位。
[0015]一个实施例描述了一种设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法，该方法包括:选择用于所述滤波器的期望频率响应；选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后稱合到所述延迟线，所述元件的值被选择以确定它们的阻抗，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
[0016]另一个实施例描述了一种设备，其包括:输入端，所述输入端被配置成接收输入信号；延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号；第一多个缓冲器，所述第一多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述第一多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第一多个元件的输出之和产生对所述输入信号的期望频率响应；第一输出端，所述第一输出端连接到所述第一多个电阻器值以产生具有所述期望频率响应的第一输出信号；第二多个缓冲器，所述第二多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述第二多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第二多个元件的输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
[0017]在另一个实施例中，描述了一种有限冲激响应滤波器，其包括:被配置成接收输入信号的输入端；延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号；多个缓冲器，每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生对所述输入信号的期望频率响应；第一输出端，所述第一输出端连接到所述第一多个元件以产生具有所述期望频率响应的第一输出信号；具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
[0018]再一个实施例描述了一种计算机可读存储介质，其上实施有用于使得计算装置执行用于设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法的指令，所述方法包括:选择用于所述滤波器的期望频率响应；选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后耦合到所述延迟线，所述元件的值被选择以确定它们的阻抗值，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
[0019]又一实施例描述一种用于模拟有限冲激响应滤波器对表不连续时间点处的输入信号的一组数据元素的响应的计算装置，其包括:输入端，所述输入端用于选择所述有限冲激响应滤波器的频率响应；处理器，所述处理器被配置成:选择第一组权重以施加于所述组数据元素以生成一组第一加权数据元素，使得所述第一加权数据元素之和是所选择的所述频率响应的第一信号；选择第二组权重以施加于所述组数据元素以生成一组第二加权数据元素，使得所述第二加权数据元素之和是与所选择的所述频率响应的所述第一信号处于不同相位的所选择的所述频率响应的第二信号；第一输出端，所述第一输出端用于提供所选择的所述频率响应的所述第一输出信号；以及第二输出端，所述第二输出端用于提供所选择的所述频率响应的所述第二输出信号。
【专利附图】
【附图说明】
[0020]图1是一个时钟信号的曲线图，其示出了在一个例子中添加经延迟的时钟信号的效果。
[0021]图2是另一时钟信号的曲线图，其示出了如图1中那样添加经延迟的时钟信号的效果。[0022]图3是现有技术的时钟乘法器电路的一个例子的框图。
[0023]图4是图2的时钟信号的曲线图，其示出了添加经延迟的时钟信号的期望效果。
[0024]图5是本领域中已知的有限冲激响应(FIR)滤波器的框图。
[0025]图6是具有两个输出的FIR滤波器的框图。
[0026]图7示出了两组傅立叶系数的一个例子，一组系数根据正弦近似公式导出，且一组系数根据余弦公式近似导出。
[0027]图8示出了根据图7的傅立叶系数得到的输出信号。
[0028]图9示出了用于低通滤波器的可能的一组傅立叶系数以及所得到的滤波器输出。
[0029]图10示出了以通过将图9的傅立叶系数与正弦波相乘来变更图9的傅立叶系数的方式将低通滤波器改变为带通的方法。
[0030]图11示出了其中傅立叶系数已与正弦波和余弦波相乘的信号之间的相位差的例子。
[0031]图12示出了其中相位已被平移四分之一周期的两组傅立叶系数正弦波。
[0032]图13示出了根据图12的正弦波产生以生成两个输出的两组傅立叶系数。
[0033]图14是根据一个实施例的提供了具有相同频率响应和不同相位的多个输出的FIR滤波器的设计方法的流程图。
【具体实施方式】
[0034]本申请描述了设计和实施有限冲激响应(FIR)滤波器以产生多个输出信号，每个输出信号具有相同的频率但与其它输出处于不同的相移。相移是恒定的并且独立于输出信号的频率。
[0035]已经发现，正如这里所解释的，具有相同频率和不同相位的多个输出的FIR滤波器可以通过对于每个输出选择不同的阻抗值来产生。在维持上述固定延迟时间的已知技术无法实现期望结果的情形中，无论频率如何均维持恒定相位差的能力可能具有相当大的用途。尽管预期所描述的设备和方法的一个用途将是生成具有相等间隔的相移的多个输出，但是这种相等间隔不是必需的，并且将描述可以生成任何期望组的相移。
[0036]返回到图1和2的例子，如上所述，如果固定的时间延迟对应于时钟周期的四分之一，则该固定的时间延迟将仅导致时钟频率的规则加倍。在图2的150MHz信号的情形中，
2.5ns延迟不是时钟周期的四分之一，并且过零点不是均匀间隔开的。然而，如果第二信号能够无论频率如何均被延迟90度的恒定相移，则能够可靠地获得任何时钟的加倍。在图4中，这种90度相移导致图4的信号202和404，其中150MHz时钟202如图2中所见那样已被有效地加倍，其中现在均匀的过零点、而不是图2的非均匀过零点由不适当地对应于频率的固定延迟产生。
[0037]此外，当无需控制环和可调整的延迟线、无论输出频率如何均获得这种固定相移延迟时，电路对输入频率的改变更快地作出响应，因为它不受环带宽的限制，并且一般具有更小的抖动，因为延迟元件是固定的并且不受可调整机构的危害。这种电路或方法由此被认为是对现有技术的显著改善。
[0038]有限冲激响应(FIR)滤波器是具有大范围的应用的一种类型的电子滤波器。FIR滤波器被广泛用在数字信号处理和数字视频处理中，并且其构造在现有技术中是众所周知的。
[0039]如图5中所示，一种类型的FIR滤波器是横向滤波器或者分接式延迟线滤波器。这种滤波器的输出是取自均匀间隔开的分接头的电压的加权组合。滤波器包含多个(这里示出了 7个)单位延迟元件Ul至U7，每个单位延迟元件均引入时间延迟t。该滤波器被认为是M阶的，其中M-1是延迟元件的数目，所以图5的滤波器是8阶滤波器。
[0040]延迟元件Ul至U7中的每一个的输出通常通过一些缓冲装置(比如缓冲器Zl至Z7)连接到具有阻抗值的元件；这里，具有阻抗值的元件被示出为电阻器Rl至R7。本领域技术人员应认识到，尽管本例子和下面的讨论使用电阻器来表示阻抗值以用于说明的目的，但是也具有阻抗值的其它电路元件(例如，电容器、电感器、耗尽型MOSFET和其它器件)以及不干扰滤波器的工作的具有阻抗的任何器件也可以被用来提供如这里所述的期望阻抗值。
[0041]电阻器全部共享一个公共输出点。当输入信号前进通过各延迟元件时，每个电阻器使得它所附接到的相应延迟元件上的信号与电阻器值成反比地贡献于输出信号。由此，如果电阻器小，则所附接的延迟元件上的信号将对输出电压有大贡献，而如果电阻器大，则对输出的贡献将较小。
[0042]图6示出了与图5的FIR滤波器类似的FIR滤波器，但具有共享相同的延迟线和缓冲器的第二组电阻器R8至R14。第二组电阻器由此能够与由电阻器Rl至R7产生的第一输出同时地提供第二输出，而无需复制所有的电路元件。显然，可以通过添加额外组电阻器来添加更多的输出，使得可以使用公共的延迟线和缓冲器来实现多输出FIR滤波器。
[0043]通过适当地选择一组电阻器中的电阻器值，FIR滤波器被设计成提供具有期望频率响应的输出。该电阻器 值通常由将期望频率响应取作输入的软件程序计算。由于图6中的两组电阻器Rl至R7和R8至R14是独立的，由此可以使用图6的电路来生成对单个输入信号有不同频率响应的两个输出。
[0044]也可以使用图6的电路来生成具有相同频率响应的两个输出。这通常被认为是多余的，但是本发明利用了如下事实:可以生成具有相同频率响应但也具有不同时域响应(即，如图1、2和4中的信号相位不同那样相位不同)的两个输出。在如这里所描述那样设计的滤波器中，相位差是恒定的并且独立于输出频率，并由此也独立于输入频率。
[0045]众所周知，FIR滤波器的数学基础是傅立叶变换算法，并且由输入信号的连续值与被称为滤波器的冲激响应的一组值的卷积来表征。滤波器的输出是当前输入值与有限数目的先前输入值的加权和。当延迟元件作用于输入Sn时，当前输出是Sn_1;即，一个延迟周期之前的输入。由此，sn_k是时间Ttl加(n-k)* t处的滤波器输入，其也是时间Ttl加η * t处的第k个延迟元件的输出。每个缓冲器/电阻器组合Z1/R1至Z7/R7充当乘法器，并且将它所连接到的分接头输入与被称为分接头权重Wk的滤波器系数相乘，使得连接到第k个分接头输入Sn_k的乘法器产生输出Sn_k * Wk。
[0046]将电阻器Rl至R7的输出求和以产生滤波器的输出。对于N阶滤波器而言，总输出Yn由如下公式给出:
[0047]Yn = W0 * Sn 十 W1 * SnJW2 * Sn_2+...+ffN* Sn_N
N
[0048]或者Wjt
fes?0
[0049]冲激响应的这些值(在系数域中称为系数)由图5和图6中的电阻器来提供；它们近似于期望频域响应的傅立叶变换。
[0050]例如，本领域技术人员应理解，如果冲激响应是高斯型，使得冲激响应的系数值C(X)呈如下形式:
[0051]
【权利要求】
1.一种设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法，包括: 选择用于所述滤波器的期望频率响应； 选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后稱合到所述延迟线，所述元件的值被选择以确定它们的阻抗，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且 对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
2.根据权利要求1所述的方法，其中，选择多组元件进一步包括: 确定在时域中各自包括不同相位因子的多组傅立叶系数； 对于每组傅立叶系数，选择是所述傅立叶系数的倒数的一组阻抗值。
3.根据权利要求2所述的方法，其中，确定多组傅立叶系数进一步包括:数学计算所述多组傅立叶系数。
4.根据权利要求2所述的方法，其中，确定多组傅立叶系数进一步包括:通过迭代方法确定所述多组傅立叶系 数。
5.根据权利要求4所述的方法，其中，通过迭代方法确定所述多组傅立叶系数进一步包括:通过Parks-McClellan方法确定所述傅立叶系数。
6.根据权利要求4所述的方法，其中，通过迭代方法确定所述多组傅立叶系数进一步包括:通过迭代方法确定第一组傅立叶系数，所述迭代方法由接收用于所述滤波器的所述期望频率响应作为输入的软件执行；并且通过将所述第一组傅立叶系数与正弦波相乘来确定第二组傅立叶系数。
7.根据权利要求4所述的方法，其中，通过迭代方法确定所述多组傅立叶系数进一步包括:通过迭代方法确定第一组傅立叶系数；并且通过将所述第一组傅立叶系数颠倒来确定第二组傅立叶系数。
8.根据权利要求2所述的方法，其中，确定多组傅立叶系数进一步包括:将所述多组傅立叶系数与窗函数相乘。
9.根据权利要求8所述的方法，其中，所述窗函数是Kaiser窗函数。
10.根据权利要求9所述的方法，其中，所述Kaiser窗函数被参数化为α=3。
11.一种设备，包括: 输入端，所述输入端被配置成接收输入信号； 延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号； 第一多个缓冲器，所述第一多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号； 具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述第一多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第一多个元件的输出之和产生对所述输入信号的期望频率响应； 第一输出端，所述第一输出端连接到所述第一多个电阻器值以产生具有所述期望频率响应的第一输出信号； 第二多个缓冲器，所述第二多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号； 具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述第二多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第二多个元件的输出之和产生与所述第一多个兀件具有相同频率、但处于不同相位的对所述输入信号的响应；以及 第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
12.—种有限冲激响应滤波器，包括: 输入端，所述输入端被配置成接收输入信号； 延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号； 多个缓冲器，每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号； 具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生对所述输入信号的期望频率响应； 第一输出端，所述第 一输出端连接到所述第一多个元件以产生具有所述期望频率响应的第一输出信号； 具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及 第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
13.一种计算机可读存储介质，其上实施有用于使得计算装置执行用于设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法的指令，所述方法包括: 选择用于所述滤波器的期望频率响应； 选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后稱合到所述延迟线，所述元件的值被选择以确定它们的阻抗值，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且 对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
14.一种用于模拟有限冲激响应滤波器对表示连续时间点处的输入信号的一组数据元素的响应的计算装置，包括: 输入端，所述输入端用于选择所述有限冲激响应滤波器的频率响应； 处理器，所述处理器被配置成: 选择第一组权重以施加于所述组数据元素以生成一组第一加权数据元素，使得所述第一加权数据元素之和是所选择的所述频率响应的第一信号； 选择第二组权重以施加于所述组数据元素以生成一组第二加权数据元素，使得所述第二加权数据元素之和是与所选择的所述频率响应的所述第一信号处于不同相位的所选择的所述频率响应的第二信号；第一输出端，所述第一输出端用于提供所选择的所述频率响应的所述第一输出信号；以及第二输出端，所述第二输出端用于提供所 选择的所述频率响应的所述第二输出信号。
【文档编号】G06F17/10GK103765414SQ201280022752
【公开日】2014年4月30日 申请日期:2012年3月21日 优先权日:2011年3月22日
【发明者】A·马丁·马林森, 姚胡静, 达斯廷·福曼 申请人:Ess技术有限公司
【专利摘要】本发明描述了一种用于设计和实施有限冲激响应（FUR）滤波器以产生多个输出信号的方法和系统，每个输出信号具有相同的频率但与其它输出处于不同的相移。在具有多个输出的FIR滤波器中确定用于电阻器或者具有阻抗值的其它元件的值，使得每个输出具有相同的频率响应但具有与其它输出不同的相位。这通过在电阻器值的时域计算中包括相位因子来实现，该包括不改变频域中的响应。相移是恒定的并且独立于输出信号的频率。
【专利说明】用于产生具有不同相位的输出的有限冲激响应滤波器
[0001]本申请要求于2011年3月22日提交的临时申请第61/466，420号的优先权，其全部内容通过引用合并于此。
【技术领域】
[0002]本发明一般地涉及电子滤波器，更具体地涉及有限冲激响应(FIR)滤波器。
【背景技术】
[0003]在电路设计中，很多情形中期望在系统中生成以高于系统时钟的速率发生的时钟间隔。例如，计算机处理器可具有66MHz的主时钟，而期望的是以3.3GHz在内部工作。为做到这一点，必须将每个66MHz时钟间隔划分成50个相等部分，使得这50个部分由此对应于3.3GHz的时钟。
[0004]构造简单的“时钟加倍器”的一种方式是将时钟信号延迟时钟周期的四分之一。图1示出了 IOOMHz正弦波信号102。这种信号具有10纳秒(ns)的时钟周期，使得所示出的第一时钟周期在水平轴上开始于O并结束于10ns，在那里另一时钟周期开始。容易看出，信号102还具有在5ns处的过零点，因为负的(在那里信号下降)边沿落在开始于O的第一时钟周期的正的(上升)边沿与开始于IOns的第二周期的正边沿之间的半路上。信号102由此将具有按每5ns规则地间隔开的过零点。通常，每个过零点无论来自正边沿还是负边沿均可以用作电路部件的触发器。
[0005]还如图1所示，如果IOOMHz信号102被延迟2.5ns并且经延迟的信号104被覆盖在原始信号上，则在原始信号的过零点之间的半路上将存在额外的过零点，即，按每2.5ns规则地间隔，因为原始信号中的每个过零点2.5ns后被复制在经延迟的信号中。由此，原始信号在效果上被加倍，因为现在存在按每2.5ns、而不是如只有原始信号时那样按仅每5ns规则地间隔开的过零点。
[0006]然而，尽管现有技术中众所周知如何实现这种固定的时间延迟，但是给定时段的延迟仅对于单个频率的时钟信号(即，其中延迟是时钟周期的四分之一的信号)导致所述额外的过零点处于相等的间隔。如果频率改变但延迟保持恒定，则过零点将不处于规则的间隔。
[0007]这可以在图2中看出，图2示出了将信号频率从如图1中的IOOMHz改变为150MHz的信号202、同时将延迟保持于2.5ns的结果，导致经延迟的信号204。尽管每个信号202和204具有规则地间隔开的过零点，并且仍存在只有原始信号202时的两倍那么多的过零点，但是两个信号的组合过零点不再是相等地间隔开的。由此，经延迟的信号204不能用来有效地实现比原始信号202的时钟更快的时钟，因为该更快的时钟将是不规则的。
[0008]这表明，如果固定的时间延迟对应于时钟周期的四分之一，则该固定的时间延迟仅将导致时钟频率的规则加倍。在图2中无法获得过零点中的相等间距的原因在于如下事实:被覆盖的信号被延迟了固定的时间，该固定的时间不对应于150MHz信号的时钟周期的四分之一，而是仅对应于图1中的IOOMHz信号的时钟周期的四分之一。由此，必须对于每个单独的频率选择不同的时间延迟。
[0009]存在对时间间隔进行子划分的更复杂的电路，比如上面的例子，其中66MHz时钟间隔必须被划分成50个相等部分以获得3.3GHz的时钟。这种电路是已知的，并且通常被称为“时钟乘法器”，或者常常被称为“延迟锁定环”或“锁相环”。图3中示出了这种现有技术电路的典型例子。电路300包含用于对连续时钟周期的时间间隔进行子划分的受控延迟元件Dl至D8。电路300工作来调整每个单独的延迟元件的延迟，使得到延迟线末端的时间间隔与时钟周期基本上相等。
[0010]这种现有技术实施需要控制器(在此情形中为图3中的积分器302)和控制反馈环304的使用。控制器工作来确保延迟间隔是均匀的，使得导致时钟周期的均匀划分。这是必要的，使得无输出间隔比其它任何输出间隔长得多，如果延时线的输出在下一时钟输入到达之前到达则将会如此。
[0011]反馈环304具有相关联的稳定性准则和有限时间间隔(环带宽的倒数)，反馈环304在该有限时间间隔内工作。为了能够用于不同的频率，延迟元件Dl至D8自身必须是可调整的，并且可调整性可能与免于延迟线的输出相对于其输入的时间不确定性(被称为“抖动”，即，对于每个输入时钟边沿，延迟将不能精确地相同的事实)的需要相冲突。
[0012]已尝试了将时钟加倍的其它现有技术方法，例如，沿着延迟线发送时钟信号，并在延迟线上的对应于半个时钟周期的点处分接信号。本领域技术人员应理解，在这种情形中，难以在该线上寻找用以分接信号的适当地点，即，使延迟将与半个时钟周期恰好匹配的点。
[0013]由于这些及那些原因，提供高速时钟的现有技术方法不完全令人满意，并且导致设计折衷和非最优的解决方案。
【发明内容】
[0014]公开了用于使用有限冲激响应(FIR)滤波器来产生多个输出信号的系统和方法，其中每个输出信号具有相同的频率响应但与其它输出处于不同的相位。
[0015]一个实施例描述了一种设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法，该方法包括:选择用于所述滤波器的期望频率响应；选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后稱合到所述延迟线，所述元件的值被选择以确定它们的阻抗，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
[0016]另一个实施例描述了一种设备，其包括:输入端，所述输入端被配置成接收输入信号；延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号；第一多个缓冲器，所述第一多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述第一多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第一多个元件的输出之和产生对所述输入信号的期望频率响应；第一输出端，所述第一输出端连接到所述第一多个电阻器值以产生具有所述期望频率响应的第一输出信号；第二多个缓冲器，所述第二多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述第二多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第二多个元件的输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
[0017]在另一个实施例中，描述了一种有限冲激响应滤波器，其包括:被配置成接收输入信号的输入端；延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号；多个缓冲器，每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生对所述输入信号的期望频率响应；第一输出端，所述第一输出端连接到所述第一多个元件以产生具有所述期望频率响应的第一输出信号；具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
[0018]再一个实施例描述了一种计算机可读存储介质，其上实施有用于使得计算装置执行用于设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法的指令，所述方法包括:选择用于所述滤波器的期望频率响应；选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后耦合到所述延迟线，所述元件的值被选择以确定它们的阻抗值，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
[0019]又一实施例描述一种用于模拟有限冲激响应滤波器对表不连续时间点处的输入信号的一组数据元素的响应的计算装置，其包括:输入端，所述输入端用于选择所述有限冲激响应滤波器的频率响应；处理器，所述处理器被配置成:选择第一组权重以施加于所述组数据元素以生成一组第一加权数据元素，使得所述第一加权数据元素之和是所选择的所述频率响应的第一信号；选择第二组权重以施加于所述组数据元素以生成一组第二加权数据元素，使得所述第二加权数据元素之和是与所选择的所述频率响应的所述第一信号处于不同相位的所选择的所述频率响应的第二信号；第一输出端，所述第一输出端用于提供所选择的所述频率响应的所述第一输出信号；以及第二输出端，所述第二输出端用于提供所选择的所述频率响应的所述第二输出信号。
【专利附图】
【附图说明】
[0020]图1是一个时钟信号的曲线图，其示出了在一个例子中添加经延迟的时钟信号的效果。
[0021]图2是另一时钟信号的曲线图，其示出了如图1中那样添加经延迟的时钟信号的效果。[0022]图3是现有技术的时钟乘法器电路的一个例子的框图。
[0023]图4是图2的时钟信号的曲线图，其示出了添加经延迟的时钟信号的期望效果。
[0024]图5是本领域中已知的有限冲激响应(FIR)滤波器的框图。
[0025]图6是具有两个输出的FIR滤波器的框图。
[0026]图7示出了两组傅立叶系数的一个例子，一组系数根据正弦近似公式导出，且一组系数根据余弦公式近似导出。
[0027]图8示出了根据图7的傅立叶系数得到的输出信号。
[0028]图9示出了用于低通滤波器的可能的一组傅立叶系数以及所得到的滤波器输出。
[0029]图10示出了以通过将图9的傅立叶系数与正弦波相乘来变更图9的傅立叶系数的方式将低通滤波器改变为带通的方法。
[0030]图11示出了其中傅立叶系数已与正弦波和余弦波相乘的信号之间的相位差的例子。
[0031]图12示出了其中相位已被平移四分之一周期的两组傅立叶系数正弦波。
[0032]图13示出了根据图12的正弦波产生以生成两个输出的两组傅立叶系数。
[0033]图14是根据一个实施例的提供了具有相同频率响应和不同相位的多个输出的FIR滤波器的设计方法的流程图。
【具体实施方式】
[0034]本申请描述了设计和实施有限冲激响应(FIR)滤波器以产生多个输出信号，每个输出信号具有相同的频率但与其它输出处于不同的相移。相移是恒定的并且独立于输出信号的频率。
[0035]已经发现，正如这里所解释的，具有相同频率和不同相位的多个输出的FIR滤波器可以通过对于每个输出选择不同的阻抗值来产生。在维持上述固定延迟时间的已知技术无法实现期望结果的情形中，无论频率如何均维持恒定相位差的能力可能具有相当大的用途。尽管预期所描述的设备和方法的一个用途将是生成具有相等间隔的相移的多个输出，但是这种相等间隔不是必需的，并且将描述可以生成任何期望组的相移。
[0036]返回到图1和2的例子，如上所述，如果固定的时间延迟对应于时钟周期的四分之一，则该固定的时间延迟将仅导致时钟频率的规则加倍。在图2的150MHz信号的情形中，
2.5ns延迟不是时钟周期的四分之一，并且过零点不是均匀间隔开的。然而，如果第二信号能够无论频率如何均被延迟90度的恒定相移，则能够可靠地获得任何时钟的加倍。在图4中，这种90度相移导致图4的信号202和404，其中150MHz时钟202如图2中所见那样已被有效地加倍，其中现在均匀的过零点、而不是图2的非均匀过零点由不适当地对应于频率的固定延迟产生。
[0037]此外，当无需控制环和可调整的延迟线、无论输出频率如何均获得这种固定相移延迟时，电路对输入频率的改变更快地作出响应，因为它不受环带宽的限制，并且一般具有更小的抖动，因为延迟元件是固定的并且不受可调整机构的危害。这种电路或方法由此被认为是对现有技术的显著改善。
[0038]有限冲激响应(FIR)滤波器是具有大范围的应用的一种类型的电子滤波器。FIR滤波器被广泛用在数字信号处理和数字视频处理中，并且其构造在现有技术中是众所周知的。
[0039]如图5中所示，一种类型的FIR滤波器是横向滤波器或者分接式延迟线滤波器。这种滤波器的输出是取自均匀间隔开的分接头的电压的加权组合。滤波器包含多个(这里示出了 7个)单位延迟元件Ul至U7，每个单位延迟元件均引入时间延迟t。该滤波器被认为是M阶的，其中M-1是延迟元件的数目，所以图5的滤波器是8阶滤波器。
[0040]延迟元件Ul至U7中的每一个的输出通常通过一些缓冲装置(比如缓冲器Zl至Z7)连接到具有阻抗值的元件；这里，具有阻抗值的元件被示出为电阻器Rl至R7。本领域技术人员应认识到，尽管本例子和下面的讨论使用电阻器来表示阻抗值以用于说明的目的，但是也具有阻抗值的其它电路元件(例如，电容器、电感器、耗尽型MOSFET和其它器件)以及不干扰滤波器的工作的具有阻抗的任何器件也可以被用来提供如这里所述的期望阻抗值。
[0041]电阻器全部共享一个公共输出点。当输入信号前进通过各延迟元件时，每个电阻器使得它所附接到的相应延迟元件上的信号与电阻器值成反比地贡献于输出信号。由此，如果电阻器小，则所附接的延迟元件上的信号将对输出电压有大贡献，而如果电阻器大，则对输出的贡献将较小。
[0042]图6示出了与图5的FIR滤波器类似的FIR滤波器，但具有共享相同的延迟线和缓冲器的第二组电阻器R8至R14。第二组电阻器由此能够与由电阻器Rl至R7产生的第一输出同时地提供第二输出，而无需复制所有的电路元件。显然，可以通过添加额外组电阻器来添加更多的输出，使得可以使用公共的延迟线和缓冲器来实现多输出FIR滤波器。
[0043]通过适当地选择一组电阻器中的电阻器值，FIR滤波器被设计成提供具有期望频率响应的输出。该电阻器 值通常由将期望频率响应取作输入的软件程序计算。由于图6中的两组电阻器Rl至R7和R8至R14是独立的，由此可以使用图6的电路来生成对单个输入信号有不同频率响应的两个输出。
[0044]也可以使用图6的电路来生成具有相同频率响应的两个输出。这通常被认为是多余的，但是本发明利用了如下事实:可以生成具有相同频率响应但也具有不同时域响应(即，如图1、2和4中的信号相位不同那样相位不同)的两个输出。在如这里所描述那样设计的滤波器中，相位差是恒定的并且独立于输出频率，并由此也独立于输入频率。
[0045]众所周知，FIR滤波器的数学基础是傅立叶变换算法，并且由输入信号的连续值与被称为滤波器的冲激响应的一组值的卷积来表征。滤波器的输出是当前输入值与有限数目的先前输入值的加权和。当延迟元件作用于输入Sn时，当前输出是Sn_1;即，一个延迟周期之前的输入。由此，sn_k是时间Ttl加(n-k)* t处的滤波器输入，其也是时间Ttl加η * t处的第k个延迟元件的输出。每个缓冲器/电阻器组合Z1/R1至Z7/R7充当乘法器，并且将它所连接到的分接头输入与被称为分接头权重Wk的滤波器系数相乘，使得连接到第k个分接头输入Sn_k的乘法器产生输出Sn_k * Wk。
[0046]将电阻器Rl至R7的输出求和以产生滤波器的输出。对于N阶滤波器而言，总输出Yn由如下公式给出:
[0047]Yn = W0 * Sn 十 W1 * SnJW2 * Sn_2+...+ffN* Sn_N
N
[0048]或者Wjt
fes?0
[0049]冲激响应的这些值(在系数域中称为系数)由图5和图6中的电阻器来提供；它们近似于期望频域响应的傅立叶变换。
[0050]例如，本领域技术人员应理解，如果冲激响应是高斯型，使得冲激响应的系数值C(X)呈如下形式:
[0051]
【权利要求】
1.一种设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法，包括: 选择用于所述滤波器的期望频率响应； 选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后稱合到所述延迟线，所述元件的值被选择以确定它们的阻抗，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且 对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
2.根据权利要求1所述的方法，其中，选择多组元件进一步包括: 确定在时域中各自包括不同相位因子的多组傅立叶系数； 对于每组傅立叶系数，选择是所述傅立叶系数的倒数的一组阻抗值。
3.根据权利要求2所述的方法，其中，确定多组傅立叶系数进一步包括:数学计算所述多组傅立叶系数。
4.根据权利要求2所述的方法，其中，确定多组傅立叶系数进一步包括:通过迭代方法确定所述多组傅立叶系 数。
5.根据权利要求4所述的方法，其中，通过迭代方法确定所述多组傅立叶系数进一步包括:通过Parks-McClellan方法确定所述傅立叶系数。
6.根据权利要求4所述的方法，其中，通过迭代方法确定所述多组傅立叶系数进一步包括:通过迭代方法确定第一组傅立叶系数，所述迭代方法由接收用于所述滤波器的所述期望频率响应作为输入的软件执行；并且通过将所述第一组傅立叶系数与正弦波相乘来确定第二组傅立叶系数。
7.根据权利要求4所述的方法，其中，通过迭代方法确定所述多组傅立叶系数进一步包括:通过迭代方法确定第一组傅立叶系数；并且通过将所述第一组傅立叶系数颠倒来确定第二组傅立叶系数。
8.根据权利要求2所述的方法，其中，确定多组傅立叶系数进一步包括:将所述多组傅立叶系数与窗函数相乘。
9.根据权利要求8所述的方法，其中，所述窗函数是Kaiser窗函数。
10.根据权利要求9所述的方法，其中，所述Kaiser窗函数被参数化为α=3。
11.一种设备，包括: 输入端，所述输入端被配置成接收输入信号； 延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号； 第一多个缓冲器，所述第一多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号； 具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述第一多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第一多个元件的输出之和产生对所述输入信号的期望频率响应； 第一输出端，所述第一输出端连接到所述第一多个电阻器值以产生具有所述期望频率响应的第一输出信号； 第二多个缓冲器，所述第二多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号； 具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述第二多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第二多个元件的输出之和产生与所述第一多个兀件具有相同频率、但处于不同相位的对所述输入信号的响应；以及 第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
12.—种有限冲激响应滤波器，包括: 输入端，所述输入端被配置成接收输入信号； 延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号； 多个缓冲器，每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号； 具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生对所述输入信号的期望频率响应； 第一输出端，所述第 一输出端连接到所述第一多个元件以产生具有所述期望频率响应的第一输出信号； 具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及 第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。
13.一种计算机可读存储介质，其上实施有用于使得计算装置执行用于设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法的指令，所述方法包括: 选择用于所述滤波器的期望频率响应； 选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后稱合到所述延迟线，所述元件的值被选择以确定它们的阻抗值，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且 对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。
14.一种用于模拟有限冲激响应滤波器对表示连续时间点处的输入信号的一组数据元素的响应的计算装置，包括: 输入端，所述输入端用于选择所述有限冲激响应滤波器的频率响应； 处理器，所述处理器被配置成: 选择第一组权重以施加于所述组数据元素以生成一组第一加权数据元素，使得所述第一加权数据元素之和是所选择的所述频率响应的第一信号； 选择第二组权重以施加于所述组数据元素以生成一组第二加权数据元素，使得所述第二加权数据元素之和是与所选择的所述频率响应的所述第一信号处于不同相位的所选择的所述频率响应的第二信号；第一输出端，所述第一输出端用于提供所选择的所述频率响应的所述第一输出信号；以及第二输出端，所述第二输出端用于提供所 选择的所述频率响应的所述第二输出信号。
【文档编号】G06F17/10GK103765414SQ201280022752
【公开日】2014年4月30日 申请日期:2012年3月21日 优先权日:2011年3月22日
【发明者】A·马丁·马林森, 姚胡静, 达斯廷·福曼 申请人:Ess技术有限公司
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