一种非易失性内存扩展装置、内存阵列以及计算机装置制造方法
一种非易失性内存扩展装置、内存阵列以及计算机装置制造方法
【专利摘要】本发明属于计算机内存【技术领域】，提供了一种非易失性内存扩展装置、内存阵列以及计算机装置；其中该非易失性内存扩展装置包括主控制模块、与主控制模块并行连接的若干易失性存储装置和若干非易失性存储装置、电源监测电路、串行接口、充放电模块、设置在易失性存储装置与串行接口之间的SMB模块，所述SMB模块按照CPU内存控制器的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU之间的并行数据流转化为串行数据流。通过本发明，有效地提高了计算机中的非易失性内存密度，避免了在主板上设置过多的DIMM插座，并可使用单位容量较小的内存条以组成大容量具非易失性的内存阵列，降低了计算机的制造成本，提高了对现有小容量内存条的使用效率。
【专利说明】一种非易失性内存扩展装置、内存阵列以及计算机装置
【技术领域】
[0001]本发明属于计算机内存【技术领域】，尤其涉及一种适用于服务器或者高性能计算机装置的基于串行化的非易失性内存扩展装置、内存阵列以及基于上述技术方案的一种计算机装置。
【背景技术】
[0002]服务器或者高性能计算机包括:CPU、主存(内存)、外设1/0，磁盘阵列(RAID)以及散热系统。随着半导体制程技术的发展，目前的主流技术已将内存控制器(MemoryController)整合入 CPU。
[0003]参图1所示的全缓冲双列直插式存储模块(FB-DMM)。其在传统的内存条的PCB上增加了一个“先进内存缓冲芯片”(Advanced Memory Buffer, AMB)，并以串行接口来连接AMB、DRAM颗粒与内存控制器。
[0004]同时，采用DRAM 颗粒的 FB-DIMM 通过 168-pin (DDR-2)或者 240-pin (DDR-3)以及即将推出的DDR-4 (288-pin)都是采用数量庞大的pin (即金属触点)与双列直插式存储模块(Dual inline memory modules, DIMM)相互插接，并与主板(MB)插接。
[0005]同时，混合型的非易失性内存(Hybrid-DIMM，H-DIMM)包括:NV_DIMM、NV-RAMDISK, SATA-DIMM等多种形式，其通常包括若干DRAM颗粒和NAND FLASH颗粒，以及提供应急供电的超级电容(Super Capacitor)。
[0006]H-DI丽能够在在系统电源(PSU)异常掉电时，将DRAM中的数据备份至NANDFLASH,并在计算机重新上电后将NAND FLASH中的数据恢复至DRAM中。因此，H-DIMM兼有DRAM高速、随机访问的特性，也兼具FLASH非易失性的特点。因此，在大数据(Big Data)、高性能计算(HPC)、In-Memory数据库(IMDB)、文件系统(File-system)以及存储局域网(SAN)等应用场合被广泛地用作永久性数据存储装置。
[0007]但是，单纯地在主板上增加DI丽插座的数量以配合H-DI丽的接插，则会导致主板制造难度(布线、布局、线长、板层)上升，并导致主板成本大幅提高。以TB级的主存规模为例，采用目前主流的4GB的H-DI丽，主板上需要设置256条DI丽插座。
[0008]显然，这种技术方案在主板体积十分宝贵的前提下是不可行的。同时，若采用单位容量高的H-DIMM来组成相同的内存容量规模也不经济。这势必会造成主板以及整个计算机制造成本的急剧上升。因为H-DIMM容量的增加与制造成本是呈“指数级”的关系，因此单纯地提高H-DIMM的单位容量，同样会导致计算机制造成本的上升。
[0009]最后，由于现有技术中的MLC/SLC型的NAND FLASH集成度远高于DRAM，带宽却远低于DRAM。因此，配合相对容量较小的DRAM颗粒所需要的大容量的NAND FLASH颗粒，往往又造成非易失性存储空间的浪费；而采用小容量的NAND FLASH颗粒往往成本又较高；尤其是为了弥补两种存储器件带宽不统一的前提下，往往需要设置多个小容量的NAND FLASH颗粒，这更一步提高了整个H-DIMM的制造成本。
[0010]有鉴于此，有必要对现有技术中的上述技术缺陷予以改进，以解决上述瑕疵。
【发明内容】
[0011]本发明的目的在于提供一种非易失性内存扩展装置，用于提高计算机中非易失性内存的容量密度，避免在主板上设置过多的DIMM插槽，同时也降低大容量或者超大内存规格计算机的制造成本，并实现向下兼容各种规格的内存条。同时基于上述
【发明内容】
，本发明还提供了一种具非易失性的内存阵列，以及基于该内存阵列的一种计算机装置。
[0012]为实现上述发明目的，本发明提供了一种非易失性内存扩展装置，包括:
主控制模块、与主控制模块并行连接的若干易失性存储装置和若干非易失性存储装
置、电源监测电路、串行接口，与电压转换电路相连的充放电模块；所述主控制模块能够至少根据电源监测电路所监测到的系统电压的断电与恢复信号，控制数据在易失性存储装置与非易失性存储装置之间作数据的备份与恢复；以及
SMB模块，其设置在易失性存储装置与串行接口之间，并按照CPU内存控制器的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU之间的并行数据流转化为串行数据流。
[0013]作为本发明的进一步改进，所述主控制模块包括:数据传输引擎、工作状态机、易失性存储装置控制器和非易失性存储装置控制器；其中，
工作状态机，向数据传输引擎发布队列命令；
数据传输引擎，接收工作状态机发布的队列命令，将队列命令拆分成呈矩阵形式的子命令集，然后将待传输数据拆分成相同矩阵规模的子数据集，接着将子命令集中的子命令与子数据集中的子数据按照矩阵坐标进行绑定后，在易失性存储控制器与非易失性存储控制器之间进行数据传输；
易失性存储装置控制器，对易失性存储装置进行读写控制；
非易失性存储装置控制器，对非易失性存储装置进行读写控制；其中 所述矩阵形式包括一维矩阵形式、二维矩阵形式或者三维矩阵形式。
[0014]作为本发明的进一步改进，所述SMB模块设置于主控制模块内，并设置在易失性存储装置控制器与串行接口之间，以将易失性存储装置与CPU之间的并行数据流转化为串行数据流。
[0015]作为本发明的进一步改进，所述易失性存储装置控制器为串行DRAM控制器。
[0016]作为本发明的进一步改进，所述SMB模块不设置在主控制模块内，而设置在所述易失性存储装置与串行接口之间并与所述串行DRAM控制器相连，以将易失性存储装置与非易失性存储装置或者易失性存储装置与CPU之间的并行数据流转化为串行数据流。
[0017]作为本发明的进一步改进，所述电压转换电路由低压差线性稳压器和/或DC-DC转换器组成。
[0018]同时，为实现本发明的第二个发明目的，本发明还提供了一种内存阵列，包括: 若干如上述所述的非易失性内存扩展装置，所述非易失性内存扩展装置包括若干子存
储单元；每个子存储单元包括若干组容量相等的易失性存储装置和非易失性存储装置；以及，
若干分别与所述子存储单元中的所有非易失性存储装置通过Flash同步总线并联的冗余存储模块；其中， 所述内存阵列通过主板在CPU与散热装置之间所设置偶数个SMI插座，以实现与主板的电性连接。
[0019]作为本发明的进一步改进，所述冗余存储模块是非易失性存储装置或者由电池供电的易失性存储装置。
[0020]最后，为实现本发明的最后一个发明目的，本发明还提供了一种计算机装置，包括主板、若干CPU、电源、磁盘阵列模块、散热装置、以及外设I/O ；
所述计算机装置还包括如上述所述的内存阵列。
[0021]作为本发明的进一步改进，所述计算机装置还包括一个充放电模块，其嵌设于磁盘阵列托架中，并通过磁盘阵列托架中的PCB电性连接电源与电压转换电路。
[0022]与现有技术相比，本发明的有益效果是:在本发明中，通过将非易失性内存扩展装置通过SMI串行接口插接到主板上SMI插座中，有效地提高了计算机中的非易失性内存密度,避免了在主板上设置过多的DIMM插座，并可使用现有内存规格中单位容量较小的内存以组成大容量的非易失性内存阵列，降低了计算机制造成本，提高了对小容量内存条的使用效率。本发明的技术效果在存储级内存(Storage Class Memory, SCM)领域的技术效果尤其显著。
【专利附图】
【附图说明】
[0023]附图用来提供对本发明的进一步理解，与本发明的各实施例共同用于解释本发明，但并不构成对本发明的限制。其中，
图1为现有技术中FB-DIMM的结构示意图；
图2为内存阵列的示意图；
图3为本发明非易失性内存扩展装置在实施例一的模块图；
图4为图3中主控制模块的原理图；
图5为本发明非易失性内存扩展装置在实施例二的模块图；
图6为图5中主控制模块的原理图；
图7为本发明非易失性内存扩展装置在实施例三中的模块图；
图8为图7中的主控制模块的原理图；
图9为图2中所示的内存阵列中的非易失性内存扩展装置设置冗余存储模块的示意
图；
图10为一种计算机装置的结构示意图；
图11为另一种计算机装置的结构示意图。
[0024]其中，说明书中各实施例的附图标记说明如下:
计算机装置-10 ;主板-100 ;服务器-200 ;CPU-101、102、103、104 ;本地内存-110 ;夕卜设1/0-120 ;散热装置-130a、130b、130c ;磁盘阵列模块(RAID)-140 ;充放电模块-150 ；电源-160 ;串行数据流-310 ;内存控制器-1011 ;内存阵列-300 ;非易失性内存扩展装置-301、302、303、304、305、306、307、308 ；电压转换电路-3010 ;DIMM 插座-3011 ；内存条-3012 ；NAND FLASH插座-3013 ;主控制模块-3014 ;电源监测电路3015 ;串行接口-3016 ；NAND FLASH-3017 ;工作状态机-3114 ;DRAM 控制器-3214 ;SMB 模块 _3018、3314 ;数据传输引擎-3414 ;NAND控制器-3514 ;冗余存储模块-331 ;子存储单元_311、312、313、314 ；AMB-400 ；FB-DIMM-500 ;DRAM 颗粒-111 ；Flash 同步总线 3118 ；MUX (多路选择器)-3019。【具体实施方式】
[0025]下面结合附图所示的各实施方式对本发明进行详细说明，但应当说明的是，这些实施方式并非对本发明的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本发明的保护范围之内。
[0026]In-Memory数据库(MDB)是依赖于主存作为数据存储介质的一种数据库管理系统。MDB速度更快，可被CPU直接访问，在I/O路径与延迟方面有质的飞跃。另外，CPU本身提供的原子操作、内存栅障，以及高速缓存冲刷指令可以为IMDB提供简单高效的原子性，一致性服务。
[0027]文件系统(File-system)，操作系统(OS)中用于明确磁盘或者分区上文件的方法和数据结构。
[0028]实施例一:
请参图2至图4所示的，本发明一种非易失性内存扩展装置的一种【具体实施方式】。
[0029]请参图3所示，在本实施方式中，一种非易失性内存扩展装置301、302、303、304、305、306、307、308(本说明书中的各个实施例中技术方案均以非易失性内存扩展装置301为例，进行举例说明)。
[0030]该非易失性内存扩展装置301包括:
主控制模块3014、与主控制模块并行连接的若干易失性存储装置(由若干内存条3012和若干DIMM插座3011组成)和若干非易失性存储装置(由若干NAND FLASH3017和若干NANDFLASH插座3013组成)、电源监测电路3015、串行接口 3016，与电压转换电路3010相连的充放电模块150。
[0031]其中，内存条3012插接在DIMM插座3011中，NAND FLASH3017可通过焊接方式与NAND FLASH插座3013电连接，也可通过各种规格的高速接口(未图示)电连接。该内存条3012可采用U-DIMM、R-DIMM、SO-DIMM等标准内存条规格，并可向下兼容DDR_3、DDR_2并可向上兼容DDR-4。
[0032]因此,在本实施方式中，可通过堆叠技术(Stack Structure),以将大量单位容量较小的内存条3012组成大容量内存系统，从而避免使用DIMM插座直接插接在主板上。
[0033]该主控制模块3014能够至少根据电源监测电路3015所监测到的系统电压的断电与恢复信号，控制数据在易失性存储装置与非易失性存储装置之间作数据的备份与恢复。
[0034]在本实施方式中，该非易失性内存扩展装置30广308还包括SMB模块(ScalableMemory Buffer) 3314，其设置在易失性存储装置与串行接口 3016之间，并按照CPU101、102、103、104中设置的内存控制器1011的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU101、102、103、104之间的并行数据流转化为串行数据流310。
[0035]如图2所示，在该非易失性内存扩展装置30广308插接在主板上正常工作或者在计算机发生异常掉电时，图2中CPUlOl与其指定的非易失性内存扩展装置301和302之间，以及CPU104与其指定的非易失性内存扩展装置307和308之间会形成符合FB-DIMM标准的串行数据流310。
[0036]具体的，该SMB模块3314设置于主控制模块3014内，并设置在易失性存储装置控制器与串行接口 3016之间，以将易失性存储装置与CPUlOl或者102或者103或者104之间的并行数据流转化为串行数据流310。
[0037]在本实施方式中，该串行端口 3016优选为与SMB模块3314相匹配通讯的SMI插头(Scalable Memory Interface),以驱动串行数据流310在CPUlOI~104与非易失性内存扩展装置301~308之间的传输。
[0038]进一步的，该主控制模块3014包括:数据传输引擎3414、工作状态机3114、易失性存储装置控制器3214和非易失性存储装置控制器3514。该易失性存储装置控制器3214优选为DRAM控制器，以通过该DRAM控制器与并行连接的若干易失性存储装置传输控制信号RAS\CAS\WE\CS\CKE\ODT ；电源；数据 DQ[63:0]、DQS[0:17];地址信号 A[ 15:0]、BA[2:0]。
[0039]如图3所示，当电源监测电路3015监测到电源信号VSS，VCC的电压超出正常电压范围80%后，发送系统掉电信号至主控制模块3014。
[0040]配合参图4所示，主控制模块3014中的工作状态机3114接收电源监测电路3015所发送的系统掉电信号或者PoWer_0K (两者均为数字信号)。当接收到系统掉电信号时，将内存条3012中的数据备份至NAND FLASH3017中；当接收到Power_0K时，通过DRAM控制器3214与SMB模块3314，以控制内存条3012中的数据经由串行接口 3016被CPUlOl所直接访问。
[0041]具体的，该工作状态机3114优选为FPGA芯片，但也可为其他具有逻辑运算功能的半导体芯片，例如ASIC芯片。该充放电模块150由5个额定输出电压为2.7V，单位容量为100F的超级电容(Super Capacity)串联，以形成输出电压为12V~13.5V容量为20F的储能
装直。
[0042]同时，在本实施方式中，该电压转换电路3010是低压差线性稳压器(Low DropoutRegulator, LDO)或者DC-DC转换器，用于对充放电单元150所供应的直流电进行电压转化、稳压、滤波等处理。
[0043]当计算机发生异常掉电后，电源监测电路3015通过监测该串行端口 3016 (参图8或图9)中电源信号VSS，VCC的电压超出正常电压范围下限，然后电源监测电路3015发送系统掉电信号至上述主控制模块3014 ;然后该主控制模块3014向电压转换电路3010发送使能信号，从而导通充放电模块150与非易失性存储装置、充放电模块150与主控制模块3014、充放电模块150与非易失性存储装置之间的电连接，从而保证在一定时间内由该充放电模块150为易失性存储装置、主控制模块3014和非易失性存储装置提供电力供应。同时，该主控制模块3014可以并行地将易失性存储装置中动态运行的数据并行地保存至非易失性存储装置。
[0044]在计算机正常供电时，内存条3012与主控制模块3014之间交换的数据是并行数据流。参图4所示，主控制模块3014中的DRAM控制器3214接收到该并行数据流之后，通过SMB模块3314转换为串行数据流310，最后通过串行接口 3016发送至CPU101。
[0045]在本实施方式中，工作状态机3114，向数据传输引擎3414发布队列命令；数据传输引擎3414，接收工作状态机3114发布的队列命令，将队列命令拆分成呈矩阵形式的子命令集，然后将待传输数据拆分成相同矩阵规模的子数据集，接着将子命令集中的子命令与子数据集中的子数据按照矩阵坐标进行绑定后，在易失性存储控制器3214与非易失性存储控制器3514之间进行数据传输；易失性存储装置控制器3214，对易失性存储装置进行读写控制；
非易失性存储装置控制器3514，对非易失性存储装置进行读写控制。
[0046]具体的，该矩阵形式包括一维矩阵形式、二维矩阵形式或者三维矩阵形式，并优选为二维矩阵。
[0047]实施例二:
请参图2、图5、图6所示的，本发明一种非易失性内存扩展装置的第二种【具体实施方式】。
[0048]在本实施方式与实施例一的主要区别在于，SMB模块3018不设置在主控制模块3014内，而采用SMB集成芯片。该SMB模块3018设置在所述易失性存储装置与串行接口3016之间并与所述串行DRAM控制器3402相连，以将易失性存储装置与非易失性存储装置或者将易失性存储装置与CPUlOl之间的并行数据流转化为串行数据流310。更具体的，该易失性存储装置控制器为串行DRAM控制器3402。
[0049]具体的，该电压转换电路3010由低压差线性稳压器(LDO)和DC-DC转换器共同组成。由于低压差线性稳压器(LDO)和DC-DC转换器均为非常成熟的现有技术，在此不再赘述。
[0050]相对于实施例二而言，在本实施方式中，通过将复杂的并行DRAM控制器3402换成只需要解析数据流的串行DRAM控制器3402，因此可大幅减少主控制模块3014(例如FPGA)的逻辑单元与引脚。主控制模块3014引脚数量的减少，意味着可集成多个串行DRAM控制器3402，从而实现连接更多数量的DRAM，从而提高了本发明所示的单个非易失性内存扩展装置301?308中的内存部署密度。
[0051]另外，主控制模块3014只需解析数据，与非易失性内存扩展装置301、302、303、304、305、306、307、308中所接插的内存规格及SMB芯片无关，从而进一步提高了主控制模块3014的兼容性。
[0052]实施例三:
请参图2、图7和图8所示的，本发明一种非易失性内存扩展装置的第三种【具体实施方式】。参图7和图8所示，本实施例与实施例一和实施例二的主要区别在于，在本实施方式中，该非易失性内存扩展装置301?308中的DMM插座3011与SMB模块3018之间设置MUX3019，且该MUX3019受控于主控制模块3014。
[0053]MUX是一种具有多路选择功能的高速电子开关,其本质上是一个多输入、单输出的组合逻辑电路，在算法电路的实现中常用来根据地址码来调度数据。其只能择一地将数据在内存条3012与NAND FLASH3017之间作数据备份还原或者在内存条3012与CPU之间建立数据通路。
[0054]该MUX3019可选用8路I位的规格，其所选用的规格应当根据该非易失性内存扩展装置301?308中NAND FLASH3017与内存条3012之间配置的数量比来选择。当然，该MUX3019也可选用16路I位、2路4位、4路2位、4路I位的规格。
[0055]在本实施方式中，数据传输引擎3414、工作状态机3114、DRAM控制器3214、NAND控制器3514的介绍请参照本说明书中实施例一和/或实施例二相应部分的具体描述，在此不再赘述。
[0056]配合参照图2所示，当计算机正常供电时，该MUX3019在主控制模块3014的控制下，选择DI丽插座3011与SMB模块3018之间建立数据传输通道，并通过SMB模块3018将并行数据流转化为串行数据流310，并发送至串行接口 3016中，最后通过该串行接口 3016与指定的CPU进行数据通讯。在此状态下，MUX3019只有一条数据通路，即内存条3012至DIMM 插座 3011 至 MUX3019 至 SMB 模块 3018 至串行接口 3016 至 CPUlOl。
[0057]参图8所示，当计算机发生异常掉电时，主控制模块3014控制MUX3019切断上述“内存条3012至DIMM插座3011至MUX3019至SMB模块3018至串行接口 3016至CPUlOI”的数据通路，转而在内存条3012至DMM插座3011至MUX3019至DRAM控制器3214至数据传输引擎3414至NAND控制器3514至NAND插座3013至NAND FLASH3017之间建立数据备份通路。
[0058]当计算机上电后，主控制模块3014将备份至NAND FLASH3017中的数据按照上述数据备份通路的相反方向将数据重新写入内存条3012中，从而使内存条3012恢复计算机异常掉电时运行在DRAM中的内存数据；
然后，该主控制模块3014控制MUX3019切断上述数据备份通路，转而在内存条3012至DIMM插座3011至MUX3019至SMB模块3018至串行接口 3016至CPUlOl之间重新建立计算机正常供电时的数据通路。
[0059]实施例四:
请参图2、图9所示，本发明一种内存阵列的一种【具体实施方式】。
[0060]在图9中，在本实施方式中，一种内存阵列300，与主板(参图10中的主板100)电性连接，包括:若干上述实施例所述的非易失性内存扩展装置301，所述非易失性内存扩展装置301包括若干子存储单元311、312、313、314。为简便阐述，图9中省略显示上述子存储单元 312、313。
[0061]其中，每个子存储单元311包括若干组容量相等的易失性存储装置3012和非易失性存储装置3017，以及若干分别与所述子存储单元311、312、313、314中的所有非易失性存储装置3017通过Flash同步总线3118并联的冗余存储模块331。
[0062]配合参照图2所示，在本实施方式中，冗余存储模块331可为每一个非易失性内存扩展装置30广308分别保留用于重定向坏块的独立存储区域。在本实施方式中，该冗余存储模块331优选为非易失性存储装置，例如NAND FLASH ;当然也可为由电池供电的易失性存储装置(未示出)。
[0063]进一步的，该冗余存储模块331的容量大于或者等于每个子存储单元中的单个非易失性存储装置3017的容量，并更优选为冗余存储模块331的容量:每个子存储单元中的单个非易失性存储装置3017的容量之比为1.5:广1:1，并进一步优选为1.2:1。
[0064]配合参照图10与图11所示，在本实施方式中，该内存阵列300通过主板10在CPU101、102、103、104与散热装置130a、130b、130c之间所设置偶数个SMI插座(未示出)，以实现与主板10的电性连接。其中，SMI插座的数量优选为4个或者8个，并进一步优选为8个。
[0065]具体的，参图9所示，在本实施方式中，可将多个非易失性存储装置3017中需要增加非易失性存储的存储能力集中于该冗余存储模块331。而单个大容量的NAND FLASH的成本又低于由多个小容量的NAND FLASH所组成的相同容量规格的非易失性存储装置的成本。
[0066]因此，通过设置这种冗余存储模块331，并通过Flash同步总线3118与子存储单元311中的所有非易失性存储装置3017相连，可最大程度地降低整个内存阵列300，尤其可以降低具有掉电数据保护的内存阵列300的制造成本，从而降低了应用该内存阵列300的计算机装置的制造成本。
[0067]实施例五:
请参图10所示的，本发明一种计算机装置的一种【具体实施方式】。
[0068]在本实施方式中，一种计算机装置10，包括主板100、CPU101、102、103、104、电源160、磁盘阵列模块140、散热装置130a、130b、130c、以及外设1/0120。该计算机装置10还包括如上述实施三所述的内存阵列300。
[0069]其中，该计算机装置10还包括一个充放电模块150，其嵌设于磁盘阵列托架中，并通过磁盘阵列托架中的PCB电性连接电源160与电压转换电路3010。
[0070]具体的，该充放电模块150至少包括一个额定工作电压12~13.5V，容量为20F的子充放电模块(未示出)。其中，该子充放电模块由五个额定工作电压为2.7V，单位容量为100F的超级电容(Super Capacitor)组成。
[0071]现有技术中的磁盘 阵列托架为规定尺寸，长度为132mm，宽度为101mm，高度为25mm;单个额定工作电 压为2.7V，单位容量为100F的超级电容的直径为23mm，长度为52_。因此，可在一个磁盘阵列托架的单元格中设置两组并联的子充放电模块，并通过一切换开关(未示出)在两组子充放电模块之间进行切换，以防止某一子充放电模块在计算机发生异常掉电时无法向非易失性内存扩展装置30308提供足够的直流电供应，并进一步提高计算机整体的安全性和可靠性。
[0072]在本实施方式中，该计算机装置10的主板100上还设置四个本地内存110，并与内存阵列300共同组成该计算机装置10的内存系统。本地内存110直接与CPU101U02、103、104相连。本地内存110具有访问速度快、延时短的特性，可用于存放临时计算结果和信息。
[0073]具体的，在该内存阵列300中可用于存放永久性数据，例如内存数据库、文件系统的数据，兼具内存和硬盘的作用。
[0074]实施例六:
请参图11所示的，本发明一种计算机装置10的另一种【具体实施方式】。
[0075]在本实施方式与实施例四的主要区别在于:在本实施方式中，该主板100不设置直接与CPU101、102、103、104进行通信的本地内存插座(即图8中所示的本地内存110插接的DIMM插座);而是通过在磁盘阵列模块140与散热装置130a、130b、130c之间设置的可扩展的内存阵列300来实现如图8中本地内存110的作用。
[0076]如图11所示，在本实施方式中，在计算机装置10中的电源160中还可再设置充放电模块150，为计算机在异常掉电时提供备份电源，将运行时工作现场保存入主存(B卩非易失性内存扩展装置30广308)。整个计算机装置10可将全部采用本说明书实施例一至实施三中所示出的非易失性内存扩展装置30广308作为主存。
[0077]具体的，该电源160中的充放电模块150可为整个计算机装置10提供15秒~30秒的工作现场保存时间；同时，结合磁盘阵列模块140中设置的充放电模块150 ;从而实现支持WSP (ffhole-System Persistence)的功能，降低了数据处理的运行时开销(RuntimeOverheads)。[0078]上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
[0079]对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0080]此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
【权利要求】
1.一种非易失性内存扩展装置，包括: 主控制模块、与主控制模块并行连接的若干易失性存储装置和若干非易失性存储装置、电源监测电路、串行接口，与电压转换电路相连的充放电模块；所述主控制模块能够至少根据电源监测电路所监测到的系统电压的断电与恢复信号，控制数据在易失性存储装置与非易失性存储装置之间作数据的备份与恢复； 其特征在于，还包括SMB模块，其设置在易失性存储装置与串行接口之间，并按照CPU内存控制器的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU之间的并行数据流转化为串行数据流。
2.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述主控制模块包括:数据传输引擎、工作状态机、易失性存储装置控制器和非易失性存储装置控制器；其中， 工作状态机，向数据传输引擎发布队列命令； 数据传输引擎，接收工作状态机发布的队列命令，将队列命令拆分成呈矩阵形式的子命令集，然后将待传输数据拆分成相同矩阵规模的子数据集，接着将子命令集中的子命令与子数据集中的子数据按照矩阵坐标进行绑定后，在易失性存储控制器与非易失性存储控制器之间进行数据传输； 易失性存储装置控制器，对易失性存储装置进行读写控制； 非易失性存储装置控 制器，对非易失性存储装置进行读写控制；其中， 所述矩阵形式包括一维矩阵形式、二维矩阵形式或者三维矩阵形式。
3.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述SMB模块设置于主控制模块内，并设置在易失性存储装置控制器与串行接口之间，以将易失性存储装置与CPU之间的并行数据流转化为串行数据流。
4.根据权利要求2所述的非易失性内存扩展装置，其特征在于，所述易失性存储装置控制器为串行DRAM控制器。
5.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述SMB模块不设置在主控制模块内，而设置在所述易失性存储装置与串行接口之间，并与所述串行DRAM控制器相连，以将易失性存储装置与非易失性存储装置或者易失性存储装置与CPU之间的并行数据流转化为串行数据流。
6.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述电压转换电路由低压差线性稳压器和/或DC-DC转换器组成。
7.—种内存阵列，其特征在于，包括: 若干如权利要求1至6中任一项所述的非易失性内存扩展装置，所述非易失性内存扩展装置包括若干子存储单元；每个子存储单元包括若干组容量相等的易失性存储装置和非易失性存储装置；以及， 若干分别与所述子存储单元中的所有非易失性存储装置通过Flash同步总线并联的几余存储I旲块；其中， 所述内存阵列通过主板在CPU与散热装置之间所设置偶数个SMI插座，以实现与主板的电性连接。
8.根据权利要求7所述的内存阵列，其特征在于，所述冗余存储模块是非易失性存储装置或者由电池供电的易失性存储装置。
9.一种计算机装置，包括主板、若干CPU、电源、磁盘阵列模块、散热装置、以及外设I/O ； 其特征在于，所述计算机装置还包括如权利要求7至8中任一项所述的内存阵列。
10.根据权利要求9所述的计算机装置，其特征在于，所述计算机装置还包括一个充放电模块，其嵌设于磁盘阵列托架中，并通过磁盘阵列托架中的PCB电性连接电源与电压转换电路 。
【文档编号】G06F3/06GK103970485SQ201410173292
【公开日】2014年8月6日 申请日期:2014年4月28日 优先权日:2014年4月28日
【发明者】江韬, H.F.黄, 李惊雷 申请人:无锡云动科技发展有限公司
【专利摘要】本发明属于计算机内存【技术领域】，提供了一种非易失性内存扩展装置、内存阵列以及计算机装置；其中该非易失性内存扩展装置包括主控制模块、与主控制模块并行连接的若干易失性存储装置和若干非易失性存储装置、电源监测电路、串行接口、充放电模块、设置在易失性存储装置与串行接口之间的SMB模块，所述SMB模块按照CPU内存控制器的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU之间的并行数据流转化为串行数据流。通过本发明，有效地提高了计算机中的非易失性内存密度，避免了在主板上设置过多的DIMM插座，并可使用单位容量较小的内存条以组成大容量具非易失性的内存阵列，降低了计算机的制造成本，提高了对现有小容量内存条的使用效率。
【专利说明】一种非易失性内存扩展装置、内存阵列以及计算机装置
【技术领域】
[0001]本发明属于计算机内存【技术领域】，尤其涉及一种适用于服务器或者高性能计算机装置的基于串行化的非易失性内存扩展装置、内存阵列以及基于上述技术方案的一种计算机装置。
【背景技术】
[0002]服务器或者高性能计算机包括:CPU、主存(内存)、外设1/0，磁盘阵列(RAID)以及散热系统。随着半导体制程技术的发展，目前的主流技术已将内存控制器(MemoryController)整合入 CPU。
[0003]参图1所示的全缓冲双列直插式存储模块(FB-DMM)。其在传统的内存条的PCB上增加了一个“先进内存缓冲芯片”(Advanced Memory Buffer, AMB)，并以串行接口来连接AMB、DRAM颗粒与内存控制器。
[0004]同时，采用DRAM 颗粒的 FB-DIMM 通过 168-pin (DDR-2)或者 240-pin (DDR-3)以及即将推出的DDR-4 (288-pin)都是采用数量庞大的pin (即金属触点)与双列直插式存储模块(Dual inline memory modules, DIMM)相互插接，并与主板(MB)插接。
[0005]同时，混合型的非易失性内存(Hybrid-DIMM，H-DIMM)包括:NV_DIMM、NV-RAMDISK, SATA-DIMM等多种形式，其通常包括若干DRAM颗粒和NAND FLASH颗粒，以及提供应急供电的超级电容(Super Capacitor)。
[0006]H-DI丽能够在在系统电源(PSU)异常掉电时，将DRAM中的数据备份至NANDFLASH,并在计算机重新上电后将NAND FLASH中的数据恢复至DRAM中。因此，H-DIMM兼有DRAM高速、随机访问的特性，也兼具FLASH非易失性的特点。因此，在大数据(Big Data)、高性能计算(HPC)、In-Memory数据库(IMDB)、文件系统(File-system)以及存储局域网(SAN)等应用场合被广泛地用作永久性数据存储装置。
[0007]但是，单纯地在主板上增加DI丽插座的数量以配合H-DI丽的接插，则会导致主板制造难度(布线、布局、线长、板层)上升，并导致主板成本大幅提高。以TB级的主存规模为例，采用目前主流的4GB的H-DI丽，主板上需要设置256条DI丽插座。
[0008]显然，这种技术方案在主板体积十分宝贵的前提下是不可行的。同时，若采用单位容量高的H-DIMM来组成相同的内存容量规模也不经济。这势必会造成主板以及整个计算机制造成本的急剧上升。因为H-DIMM容量的增加与制造成本是呈“指数级”的关系，因此单纯地提高H-DIMM的单位容量，同样会导致计算机制造成本的上升。
[0009]最后，由于现有技术中的MLC/SLC型的NAND FLASH集成度远高于DRAM，带宽却远低于DRAM。因此，配合相对容量较小的DRAM颗粒所需要的大容量的NAND FLASH颗粒，往往又造成非易失性存储空间的浪费；而采用小容量的NAND FLASH颗粒往往成本又较高；尤其是为了弥补两种存储器件带宽不统一的前提下，往往需要设置多个小容量的NAND FLASH颗粒，这更一步提高了整个H-DIMM的制造成本。
[0010]有鉴于此，有必要对现有技术中的上述技术缺陷予以改进，以解决上述瑕疵。
【发明内容】
[0011]本发明的目的在于提供一种非易失性内存扩展装置，用于提高计算机中非易失性内存的容量密度，避免在主板上设置过多的DIMM插槽，同时也降低大容量或者超大内存规格计算机的制造成本，并实现向下兼容各种规格的内存条。同时基于上述
【发明内容】
，本发明还提供了一种具非易失性的内存阵列，以及基于该内存阵列的一种计算机装置。
[0012]为实现上述发明目的，本发明提供了一种非易失性内存扩展装置，包括:
主控制模块、与主控制模块并行连接的若干易失性存储装置和若干非易失性存储装
置、电源监测电路、串行接口，与电压转换电路相连的充放电模块；所述主控制模块能够至少根据电源监测电路所监测到的系统电压的断电与恢复信号，控制数据在易失性存储装置与非易失性存储装置之间作数据的备份与恢复；以及
SMB模块，其设置在易失性存储装置与串行接口之间，并按照CPU内存控制器的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU之间的并行数据流转化为串行数据流。
[0013]作为本发明的进一步改进，所述主控制模块包括:数据传输引擎、工作状态机、易失性存储装置控制器和非易失性存储装置控制器；其中，
工作状态机，向数据传输引擎发布队列命令；
数据传输引擎，接收工作状态机发布的队列命令，将队列命令拆分成呈矩阵形式的子命令集，然后将待传输数据拆分成相同矩阵规模的子数据集，接着将子命令集中的子命令与子数据集中的子数据按照矩阵坐标进行绑定后，在易失性存储控制器与非易失性存储控制器之间进行数据传输；
易失性存储装置控制器，对易失性存储装置进行读写控制；
非易失性存储装置控制器，对非易失性存储装置进行读写控制；其中 所述矩阵形式包括一维矩阵形式、二维矩阵形式或者三维矩阵形式。
[0014]作为本发明的进一步改进，所述SMB模块设置于主控制模块内，并设置在易失性存储装置控制器与串行接口之间，以将易失性存储装置与CPU之间的并行数据流转化为串行数据流。
[0015]作为本发明的进一步改进，所述易失性存储装置控制器为串行DRAM控制器。
[0016]作为本发明的进一步改进，所述SMB模块不设置在主控制模块内，而设置在所述易失性存储装置与串行接口之间并与所述串行DRAM控制器相连，以将易失性存储装置与非易失性存储装置或者易失性存储装置与CPU之间的并行数据流转化为串行数据流。
[0017]作为本发明的进一步改进，所述电压转换电路由低压差线性稳压器和/或DC-DC转换器组成。
[0018]同时，为实现本发明的第二个发明目的，本发明还提供了一种内存阵列，包括: 若干如上述所述的非易失性内存扩展装置，所述非易失性内存扩展装置包括若干子存
储单元；每个子存储单元包括若干组容量相等的易失性存储装置和非易失性存储装置；以及，
若干分别与所述子存储单元中的所有非易失性存储装置通过Flash同步总线并联的冗余存储模块；其中， 所述内存阵列通过主板在CPU与散热装置之间所设置偶数个SMI插座，以实现与主板的电性连接。
[0019]作为本发明的进一步改进，所述冗余存储模块是非易失性存储装置或者由电池供电的易失性存储装置。
[0020]最后，为实现本发明的最后一个发明目的，本发明还提供了一种计算机装置，包括主板、若干CPU、电源、磁盘阵列模块、散热装置、以及外设I/O ；
所述计算机装置还包括如上述所述的内存阵列。
[0021]作为本发明的进一步改进，所述计算机装置还包括一个充放电模块，其嵌设于磁盘阵列托架中，并通过磁盘阵列托架中的PCB电性连接电源与电压转换电路。
[0022]与现有技术相比，本发明的有益效果是:在本发明中，通过将非易失性内存扩展装置通过SMI串行接口插接到主板上SMI插座中，有效地提高了计算机中的非易失性内存密度,避免了在主板上设置过多的DIMM插座，并可使用现有内存规格中单位容量较小的内存以组成大容量的非易失性内存阵列，降低了计算机制造成本，提高了对小容量内存条的使用效率。本发明的技术效果在存储级内存(Storage Class Memory, SCM)领域的技术效果尤其显著。
【专利附图】
【附图说明】
[0023]附图用来提供对本发明的进一步理解，与本发明的各实施例共同用于解释本发明，但并不构成对本发明的限制。其中，
图1为现有技术中FB-DIMM的结构示意图；
图2为内存阵列的示意图；
图3为本发明非易失性内存扩展装置在实施例一的模块图；
图4为图3中主控制模块的原理图；
图5为本发明非易失性内存扩展装置在实施例二的模块图；
图6为图5中主控制模块的原理图；
图7为本发明非易失性内存扩展装置在实施例三中的模块图；
图8为图7中的主控制模块的原理图；
图9为图2中所示的内存阵列中的非易失性内存扩展装置设置冗余存储模块的示意
图；
图10为一种计算机装置的结构示意图；
图11为另一种计算机装置的结构示意图。
[0024]其中，说明书中各实施例的附图标记说明如下:
计算机装置-10 ;主板-100 ;服务器-200 ;CPU-101、102、103、104 ;本地内存-110 ;夕卜设1/0-120 ;散热装置-130a、130b、130c ;磁盘阵列模块(RAID)-140 ;充放电模块-150 ；电源-160 ;串行数据流-310 ;内存控制器-1011 ;内存阵列-300 ;非易失性内存扩展装置-301、302、303、304、305、306、307、308 ；电压转换电路-3010 ;DIMM 插座-3011 ；内存条-3012 ；NAND FLASH插座-3013 ;主控制模块-3014 ;电源监测电路3015 ;串行接口-3016 ；NAND FLASH-3017 ;工作状态机-3114 ;DRAM 控制器-3214 ;SMB 模块 _3018、3314 ;数据传输引擎-3414 ;NAND控制器-3514 ;冗余存储模块-331 ;子存储单元_311、312、313、314 ；AMB-400 ；FB-DIMM-500 ;DRAM 颗粒-111 ；Flash 同步总线 3118 ；MUX (多路选择器)-3019。【具体实施方式】
[0025]下面结合附图所示的各实施方式对本发明进行详细说明，但应当说明的是，这些实施方式并非对本发明的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本发明的保护范围之内。
[0026]In-Memory数据库(MDB)是依赖于主存作为数据存储介质的一种数据库管理系统。MDB速度更快，可被CPU直接访问，在I/O路径与延迟方面有质的飞跃。另外，CPU本身提供的原子操作、内存栅障，以及高速缓存冲刷指令可以为IMDB提供简单高效的原子性，一致性服务。
[0027]文件系统(File-system)，操作系统(OS)中用于明确磁盘或者分区上文件的方法和数据结构。
[0028]实施例一:
请参图2至图4所示的，本发明一种非易失性内存扩展装置的一种【具体实施方式】。
[0029]请参图3所示，在本实施方式中，一种非易失性内存扩展装置301、302、303、304、305、306、307、308(本说明书中的各个实施例中技术方案均以非易失性内存扩展装置301为例，进行举例说明)。
[0030]该非易失性内存扩展装置301包括:
主控制模块3014、与主控制模块并行连接的若干易失性存储装置(由若干内存条3012和若干DIMM插座3011组成)和若干非易失性存储装置(由若干NAND FLASH3017和若干NANDFLASH插座3013组成)、电源监测电路3015、串行接口 3016，与电压转换电路3010相连的充放电模块150。
[0031]其中，内存条3012插接在DIMM插座3011中，NAND FLASH3017可通过焊接方式与NAND FLASH插座3013电连接，也可通过各种规格的高速接口(未图示)电连接。该内存条3012可采用U-DIMM、R-DIMM、SO-DIMM等标准内存条规格，并可向下兼容DDR_3、DDR_2并可向上兼容DDR-4。
[0032]因此,在本实施方式中，可通过堆叠技术(Stack Structure),以将大量单位容量较小的内存条3012组成大容量内存系统，从而避免使用DIMM插座直接插接在主板上。
[0033]该主控制模块3014能够至少根据电源监测电路3015所监测到的系统电压的断电与恢复信号，控制数据在易失性存储装置与非易失性存储装置之间作数据的备份与恢复。
[0034]在本实施方式中，该非易失性内存扩展装置30广308还包括SMB模块(ScalableMemory Buffer) 3314，其设置在易失性存储装置与串行接口 3016之间，并按照CPU101、102、103、104中设置的内存控制器1011的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU101、102、103、104之间的并行数据流转化为串行数据流310。
[0035]如图2所示，在该非易失性内存扩展装置30广308插接在主板上正常工作或者在计算机发生异常掉电时，图2中CPUlOl与其指定的非易失性内存扩展装置301和302之间，以及CPU104与其指定的非易失性内存扩展装置307和308之间会形成符合FB-DIMM标准的串行数据流310。
[0036]具体的，该SMB模块3314设置于主控制模块3014内，并设置在易失性存储装置控制器与串行接口 3016之间，以将易失性存储装置与CPUlOl或者102或者103或者104之间的并行数据流转化为串行数据流310。
[0037]在本实施方式中，该串行端口 3016优选为与SMB模块3314相匹配通讯的SMI插头(Scalable Memory Interface),以驱动串行数据流310在CPUlOI~104与非易失性内存扩展装置301~308之间的传输。
[0038]进一步的，该主控制模块3014包括:数据传输引擎3414、工作状态机3114、易失性存储装置控制器3214和非易失性存储装置控制器3514。该易失性存储装置控制器3214优选为DRAM控制器，以通过该DRAM控制器与并行连接的若干易失性存储装置传输控制信号RAS\CAS\WE\CS\CKE\ODT ；电源；数据 DQ[63:0]、DQS[0:17];地址信号 A[ 15:0]、BA[2:0]。
[0039]如图3所示，当电源监测电路3015监测到电源信号VSS，VCC的电压超出正常电压范围80%后，发送系统掉电信号至主控制模块3014。
[0040]配合参图4所示，主控制模块3014中的工作状态机3114接收电源监测电路3015所发送的系统掉电信号或者PoWer_0K (两者均为数字信号)。当接收到系统掉电信号时，将内存条3012中的数据备份至NAND FLASH3017中；当接收到Power_0K时，通过DRAM控制器3214与SMB模块3314，以控制内存条3012中的数据经由串行接口 3016被CPUlOl所直接访问。
[0041]具体的，该工作状态机3114优选为FPGA芯片，但也可为其他具有逻辑运算功能的半导体芯片，例如ASIC芯片。该充放电模块150由5个额定输出电压为2.7V，单位容量为100F的超级电容(Super Capacity)串联，以形成输出电压为12V~13.5V容量为20F的储能
装直。
[0042]同时，在本实施方式中，该电压转换电路3010是低压差线性稳压器(Low DropoutRegulator, LDO)或者DC-DC转换器，用于对充放电单元150所供应的直流电进行电压转化、稳压、滤波等处理。
[0043]当计算机发生异常掉电后，电源监测电路3015通过监测该串行端口 3016 (参图8或图9)中电源信号VSS，VCC的电压超出正常电压范围下限，然后电源监测电路3015发送系统掉电信号至上述主控制模块3014 ;然后该主控制模块3014向电压转换电路3010发送使能信号，从而导通充放电模块150与非易失性存储装置、充放电模块150与主控制模块3014、充放电模块150与非易失性存储装置之间的电连接，从而保证在一定时间内由该充放电模块150为易失性存储装置、主控制模块3014和非易失性存储装置提供电力供应。同时，该主控制模块3014可以并行地将易失性存储装置中动态运行的数据并行地保存至非易失性存储装置。
[0044]在计算机正常供电时，内存条3012与主控制模块3014之间交换的数据是并行数据流。参图4所示，主控制模块3014中的DRAM控制器3214接收到该并行数据流之后，通过SMB模块3314转换为串行数据流310，最后通过串行接口 3016发送至CPU101。
[0045]在本实施方式中，工作状态机3114，向数据传输引擎3414发布队列命令；数据传输引擎3414，接收工作状态机3114发布的队列命令，将队列命令拆分成呈矩阵形式的子命令集，然后将待传输数据拆分成相同矩阵规模的子数据集，接着将子命令集中的子命令与子数据集中的子数据按照矩阵坐标进行绑定后，在易失性存储控制器3214与非易失性存储控制器3514之间进行数据传输；易失性存储装置控制器3214，对易失性存储装置进行读写控制；
非易失性存储装置控制器3514，对非易失性存储装置进行读写控制。
[0046]具体的，该矩阵形式包括一维矩阵形式、二维矩阵形式或者三维矩阵形式，并优选为二维矩阵。
[0047]实施例二:
请参图2、图5、图6所示的，本发明一种非易失性内存扩展装置的第二种【具体实施方式】。
[0048]在本实施方式与实施例一的主要区别在于，SMB模块3018不设置在主控制模块3014内，而采用SMB集成芯片。该SMB模块3018设置在所述易失性存储装置与串行接口3016之间并与所述串行DRAM控制器3402相连，以将易失性存储装置与非易失性存储装置或者将易失性存储装置与CPUlOl之间的并行数据流转化为串行数据流310。更具体的，该易失性存储装置控制器为串行DRAM控制器3402。
[0049]具体的，该电压转换电路3010由低压差线性稳压器(LDO)和DC-DC转换器共同组成。由于低压差线性稳压器(LDO)和DC-DC转换器均为非常成熟的现有技术，在此不再赘述。
[0050]相对于实施例二而言，在本实施方式中，通过将复杂的并行DRAM控制器3402换成只需要解析数据流的串行DRAM控制器3402，因此可大幅减少主控制模块3014(例如FPGA)的逻辑单元与引脚。主控制模块3014引脚数量的减少，意味着可集成多个串行DRAM控制器3402，从而实现连接更多数量的DRAM，从而提高了本发明所示的单个非易失性内存扩展装置301?308中的内存部署密度。
[0051]另外，主控制模块3014只需解析数据，与非易失性内存扩展装置301、302、303、304、305、306、307、308中所接插的内存规格及SMB芯片无关，从而进一步提高了主控制模块3014的兼容性。
[0052]实施例三:
请参图2、图7和图8所示的，本发明一种非易失性内存扩展装置的第三种【具体实施方式】。参图7和图8所示，本实施例与实施例一和实施例二的主要区别在于，在本实施方式中，该非易失性内存扩展装置301?308中的DMM插座3011与SMB模块3018之间设置MUX3019，且该MUX3019受控于主控制模块3014。
[0053]MUX是一种具有多路选择功能的高速电子开关,其本质上是一个多输入、单输出的组合逻辑电路，在算法电路的实现中常用来根据地址码来调度数据。其只能择一地将数据在内存条3012与NAND FLASH3017之间作数据备份还原或者在内存条3012与CPU之间建立数据通路。
[0054]该MUX3019可选用8路I位的规格，其所选用的规格应当根据该非易失性内存扩展装置301?308中NAND FLASH3017与内存条3012之间配置的数量比来选择。当然，该MUX3019也可选用16路I位、2路4位、4路2位、4路I位的规格。
[0055]在本实施方式中，数据传输引擎3414、工作状态机3114、DRAM控制器3214、NAND控制器3514的介绍请参照本说明书中实施例一和/或实施例二相应部分的具体描述，在此不再赘述。
[0056]配合参照图2所示，当计算机正常供电时，该MUX3019在主控制模块3014的控制下，选择DI丽插座3011与SMB模块3018之间建立数据传输通道，并通过SMB模块3018将并行数据流转化为串行数据流310，并发送至串行接口 3016中，最后通过该串行接口 3016与指定的CPU进行数据通讯。在此状态下，MUX3019只有一条数据通路，即内存条3012至DIMM 插座 3011 至 MUX3019 至 SMB 模块 3018 至串行接口 3016 至 CPUlOl。
[0057]参图8所示，当计算机发生异常掉电时，主控制模块3014控制MUX3019切断上述“内存条3012至DIMM插座3011至MUX3019至SMB模块3018至串行接口 3016至CPUlOI”的数据通路，转而在内存条3012至DMM插座3011至MUX3019至DRAM控制器3214至数据传输引擎3414至NAND控制器3514至NAND插座3013至NAND FLASH3017之间建立数据备份通路。
[0058]当计算机上电后，主控制模块3014将备份至NAND FLASH3017中的数据按照上述数据备份通路的相反方向将数据重新写入内存条3012中，从而使内存条3012恢复计算机异常掉电时运行在DRAM中的内存数据；
然后，该主控制模块3014控制MUX3019切断上述数据备份通路，转而在内存条3012至DIMM插座3011至MUX3019至SMB模块3018至串行接口 3016至CPUlOl之间重新建立计算机正常供电时的数据通路。
[0059]实施例四:
请参图2、图9所示，本发明一种内存阵列的一种【具体实施方式】。
[0060]在图9中，在本实施方式中，一种内存阵列300，与主板(参图10中的主板100)电性连接，包括:若干上述实施例所述的非易失性内存扩展装置301，所述非易失性内存扩展装置301包括若干子存储单元311、312、313、314。为简便阐述，图9中省略显示上述子存储单元 312、313。
[0061]其中，每个子存储单元311包括若干组容量相等的易失性存储装置3012和非易失性存储装置3017，以及若干分别与所述子存储单元311、312、313、314中的所有非易失性存储装置3017通过Flash同步总线3118并联的冗余存储模块331。
[0062]配合参照图2所示，在本实施方式中，冗余存储模块331可为每一个非易失性内存扩展装置30广308分别保留用于重定向坏块的独立存储区域。在本实施方式中，该冗余存储模块331优选为非易失性存储装置，例如NAND FLASH ;当然也可为由电池供电的易失性存储装置(未示出)。
[0063]进一步的，该冗余存储模块331的容量大于或者等于每个子存储单元中的单个非易失性存储装置3017的容量，并更优选为冗余存储模块331的容量:每个子存储单元中的单个非易失性存储装置3017的容量之比为1.5:广1:1，并进一步优选为1.2:1。
[0064]配合参照图10与图11所示，在本实施方式中，该内存阵列300通过主板10在CPU101、102、103、104与散热装置130a、130b、130c之间所设置偶数个SMI插座(未示出)，以实现与主板10的电性连接。其中，SMI插座的数量优选为4个或者8个，并进一步优选为8个。
[0065]具体的，参图9所示，在本实施方式中，可将多个非易失性存储装置3017中需要增加非易失性存储的存储能力集中于该冗余存储模块331。而单个大容量的NAND FLASH的成本又低于由多个小容量的NAND FLASH所组成的相同容量规格的非易失性存储装置的成本。
[0066]因此，通过设置这种冗余存储模块331，并通过Flash同步总线3118与子存储单元311中的所有非易失性存储装置3017相连，可最大程度地降低整个内存阵列300，尤其可以降低具有掉电数据保护的内存阵列300的制造成本，从而降低了应用该内存阵列300的计算机装置的制造成本。
[0067]实施例五:
请参图10所示的，本发明一种计算机装置的一种【具体实施方式】。
[0068]在本实施方式中，一种计算机装置10，包括主板100、CPU101、102、103、104、电源160、磁盘阵列模块140、散热装置130a、130b、130c、以及外设1/0120。该计算机装置10还包括如上述实施三所述的内存阵列300。
[0069]其中，该计算机装置10还包括一个充放电模块150，其嵌设于磁盘阵列托架中，并通过磁盘阵列托架中的PCB电性连接电源160与电压转换电路3010。
[0070]具体的，该充放电模块150至少包括一个额定工作电压12~13.5V，容量为20F的子充放电模块(未示出)。其中，该子充放电模块由五个额定工作电压为2.7V，单位容量为100F的超级电容(Super Capacitor)组成。
[0071]现有技术中的磁盘 阵列托架为规定尺寸，长度为132mm，宽度为101mm，高度为25mm;单个额定工作电 压为2.7V，单位容量为100F的超级电容的直径为23mm，长度为52_。因此，可在一个磁盘阵列托架的单元格中设置两组并联的子充放电模块，并通过一切换开关(未示出)在两组子充放电模块之间进行切换，以防止某一子充放电模块在计算机发生异常掉电时无法向非易失性内存扩展装置30308提供足够的直流电供应，并进一步提高计算机整体的安全性和可靠性。
[0072]在本实施方式中，该计算机装置10的主板100上还设置四个本地内存110，并与内存阵列300共同组成该计算机装置10的内存系统。本地内存110直接与CPU101U02、103、104相连。本地内存110具有访问速度快、延时短的特性，可用于存放临时计算结果和信息。
[0073]具体的，在该内存阵列300中可用于存放永久性数据，例如内存数据库、文件系统的数据，兼具内存和硬盘的作用。
[0074]实施例六:
请参图11所示的，本发明一种计算机装置10的另一种【具体实施方式】。
[0075]在本实施方式与实施例四的主要区别在于:在本实施方式中，该主板100不设置直接与CPU101、102、103、104进行通信的本地内存插座(即图8中所示的本地内存110插接的DIMM插座);而是通过在磁盘阵列模块140与散热装置130a、130b、130c之间设置的可扩展的内存阵列300来实现如图8中本地内存110的作用。
[0076]如图11所示，在本实施方式中，在计算机装置10中的电源160中还可再设置充放电模块150，为计算机在异常掉电时提供备份电源，将运行时工作现场保存入主存(B卩非易失性内存扩展装置30广308)。整个计算机装置10可将全部采用本说明书实施例一至实施三中所示出的非易失性内存扩展装置30广308作为主存。
[0077]具体的，该电源160中的充放电模块150可为整个计算机装置10提供15秒~30秒的工作现场保存时间；同时，结合磁盘阵列模块140中设置的充放电模块150 ;从而实现支持WSP (ffhole-System Persistence)的功能，降低了数据处理的运行时开销(RuntimeOverheads)。[0078]上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
[0079]对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0080]此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
【权利要求】
1.一种非易失性内存扩展装置，包括: 主控制模块、与主控制模块并行连接的若干易失性存储装置和若干非易失性存储装置、电源监测电路、串行接口，与电压转换电路相连的充放电模块；所述主控制模块能够至少根据电源监测电路所监测到的系统电压的断电与恢复信号，控制数据在易失性存储装置与非易失性存储装置之间作数据的备份与恢复； 其特征在于，还包括SMB模块，其设置在易失性存储装置与串行接口之间，并按照CPU内存控制器的串行通信协议，将易失性存储装置与非易失性存储装置或者CPU之间的并行数据流转化为串行数据流。
2.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述主控制模块包括:数据传输引擎、工作状态机、易失性存储装置控制器和非易失性存储装置控制器；其中， 工作状态机，向数据传输引擎发布队列命令； 数据传输引擎，接收工作状态机发布的队列命令，将队列命令拆分成呈矩阵形式的子命令集，然后将待传输数据拆分成相同矩阵规模的子数据集，接着将子命令集中的子命令与子数据集中的子数据按照矩阵坐标进行绑定后，在易失性存储控制器与非易失性存储控制器之间进行数据传输； 易失性存储装置控制器，对易失性存储装置进行读写控制； 非易失性存储装置控 制器，对非易失性存储装置进行读写控制；其中， 所述矩阵形式包括一维矩阵形式、二维矩阵形式或者三维矩阵形式。
3.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述SMB模块设置于主控制模块内，并设置在易失性存储装置控制器与串行接口之间，以将易失性存储装置与CPU之间的并行数据流转化为串行数据流。
4.根据权利要求2所述的非易失性内存扩展装置，其特征在于，所述易失性存储装置控制器为串行DRAM控制器。
5.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述SMB模块不设置在主控制模块内，而设置在所述易失性存储装置与串行接口之间，并与所述串行DRAM控制器相连，以将易失性存储装置与非易失性存储装置或者易失性存储装置与CPU之间的并行数据流转化为串行数据流。
6.根据权利要求1所述的非易失性内存扩展装置，其特征在于，所述电压转换电路由低压差线性稳压器和/或DC-DC转换器组成。
7.—种内存阵列，其特征在于，包括: 若干如权利要求1至6中任一项所述的非易失性内存扩展装置，所述非易失性内存扩展装置包括若干子存储单元；每个子存储单元包括若干组容量相等的易失性存储装置和非易失性存储装置；以及， 若干分别与所述子存储单元中的所有非易失性存储装置通过Flash同步总线并联的几余存储I旲块；其中， 所述内存阵列通过主板在CPU与散热装置之间所设置偶数个SMI插座，以实现与主板的电性连接。
8.根据权利要求7所述的内存阵列，其特征在于，所述冗余存储模块是非易失性存储装置或者由电池供电的易失性存储装置。
9.一种计算机装置，包括主板、若干CPU、电源、磁盘阵列模块、散热装置、以及外设I/O ； 其特征在于，所述计算机装置还包括如权利要求7至8中任一项所述的内存阵列。
10.根据权利要求9所述的计算机装置，其特征在于，所述计算机装置还包括一个充放电模块，其嵌设于磁盘阵列托架中，并通过磁盘阵列托架中的PCB电性连接电源与电压转换电路 。
【文档编号】G06F3/06GK103970485SQ201410173292
【公开日】2014年8月6日 申请日期:2014年4月28日 优先权日:2014年4月28日
【发明者】江韬, H.F.黄, 李惊雷 申请人:无锡云动科技发展有限公司
最新回复(0)