具有多个掺杂硅层的薄膜晶体管的制作方法

xiaoxiao2020-7-2  2

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专利名称:具有多个掺杂硅层的薄膜晶体管的制作方法
技术领域
本发明的实施例大致上关于薄膜晶体管(TFT)及其制造方法。
背景技术
液晶显示器(IXDs)大量应用在平面面板显示器エ业。在IXD中,两玻璃板以ー层液晶材料夹置在其之间来接合在一起。基板连接到功率源以改变液晶材料的方位。TFTs已经被用来以非常快速度将IXD的像素分別地定址(address)。在先进的显示器面板中,具有数百万的像素,各像素由相应的TFT来分別地定址。用在IXD制造的一种类型TFT即是底部栅极TFT。底部栅极TFT含有形成在基板上方的栅极电极、形成在栅极电极上方的栅极介电层、有源材料层(诸如非晶硅)、掺杂硅层、与源极及漏极电极。有源材料容许在栅极电极开启时电流能从源极通过到漏极电极。一旦电流通过到漏极电扱,像素即被定址。掺杂硅层的电阻率会影响TFT的效率。电阻率越高,则TFT的品质越低。通常,掺杂硅层不像非晶硅层如此厚。所以,就基板产能而言,掺杂硅层的沉积时间通常不是瓶颈。 由于掺杂硅的沉积通常不是瓶颈,已经考量降低掺杂硅层的沉积速率来沉积较低电阻率的掺杂硅层。然而,随着处理腔室变得更大以制造更大的IXDs,难以同时达到横越整个基板的低电阻率且不用降低沉积速率到会使瓶颈发生的程度。实际上,沉积的均勻性显著地于 400人/min与1800A/min之间受到损害。随着腔室尺寸变得更大,沉积非均勻性范围会持续增加。所以,需要ー种制造掺杂硅层的TFT制造方法,其中该掺杂硅层同时具有低电阻率和高到基板瓶颈不会发生的沉积速率。

发明内容
本发明的实施例大致上关于TFT及其制造方法。在此掲示的TFT是硅系TFT,其中有源沟道包含非晶硅。多个掺杂硅层沉积在非晶硅上方,其中掺杂硅层的电阻率在和非晶硅层的界面处比在和源极及漏极电极的界面处更高。替代地,単一掺杂硅层沉积在非晶硅上方,其中単一掺杂层的性质在厚度中改变。在和源极及漏极电极的界面处具有较低电阻率是较佳的,但是较低电阻率通常意谓着较低的基板产能。通过使用多个或分级层,可达到低电阻率。在此掲示的实施例包括低电阻率而不会牺牲基板产能。在一实施例中,掲示ー种薄膜晶体管制造方法。该方法包含下述步骤沉积非晶硅层于基板上方,该基板具有形成在其上的栅极电极与栅极介电层。该方法还包含下述步骤 沉积两或多个掺杂硅层于该非晶硅层上方。各掺杂硅层具有不同于其他掺杂硅层的至少ー 特性。该方法还包含下述步骤沉积金属层于该两或多个掺杂硅层上方;图案化该金属层, 以形成源极电极与漏极电极;及图案化该两或多个掺杂硅层,以暴露该非晶硅层。该方法还包含下述步骤沉积钝化层于该源极电极、该漏极电极与该暴露的非晶硅层上方。在另ー实施例中,掲示ー种薄膜晶体管制造方法。该方法包含下述步骤沉积非晶硅层于基板上方,该基板具有形成在其上的栅极电极与栅极介电层。该方法还包含下述步骤以第一沉积速率沉积第一掺杂硅层于该非晶硅层上,该第一掺杂硅层具有第一电阻率; 及沉积第二掺杂硅层于该第一掺杂硅层上,该第二掺杂硅层具有小于该第一电阻率的第二电阻率。该第二掺杂硅层是以小于该第一沉积速率的第二沉积速率来沉积。该方法还包含下述步骤沉积金属层于该第二掺杂硅层上方;图案化该金属层,以形成源极电极与漏极电极;及图案化该第一掺杂硅层与该第二掺杂硅层,以暴露该非晶硅层。该方法还包含下述步骤沉积钝化层于该源极电极、该漏极电极与该暴露的非晶硅层上方。在另ー实施例中,掲示ー种薄膜晶体管制造方法。该方法包含下述步骤沉积非晶硅层于基板上方,该基板具有形成在其上的栅极电极与栅极介电层。该方法还包含下述步骤沉积掺杂硅层于该非晶硅层上。该掺杂硅层具有从和该非晶硅层接触的第一表面向和该第一表面相対的第二表面降低的电阻率。该方法还包含下述步骤沉积金属层于该掺杂硅层的该第二表面上;图案化该金属层,以形成源极电极与漏极电极;及图案化该掺杂硅层,以暴露该非晶硅层。该方法还包含下述步骤沉积钝化层于该源极电极、该漏极电极与该暴露的非晶硅层上方。


可通过參考本发明的实施例来详细了解本发明的特征,该些特征简短地在前面概述过,其中该些实施例在附图中示出。但是应注意的是,附图仅示出本发明的典型实施例, 因此其不应被视为对本发明范畴的限制,因为本发明可允许其他等效实施例。图1A-1H为TFT结构100在各个制造阶段中的剖视图。图2为ー图表,其显示根据ー实施例的用在一些腔室的沉积速率对电阻率关系。为促进了解,在可能时使用相同的元件符号来表示附图共有的相同元件。应了解, 一实施例的元件可有利地并入到其他实施例而不需特別详述。
具体实施例方式本发明的实施例大致上关于TFT及其制造方法。在此掲示的TFT是硅系TFT,其中有源沟道包含非晶硅。多个掺杂硅层沉积在非晶硅上方,其中掺杂硅层的电阻率在和非晶硅层的界面处比在和源极及漏极电极的界面处更高。替代地,単一掺杂硅层沉积在非晶硅上方,其中単一掺杂层的性质在厚度中改变。在和源极及漏极电极的界面处具有较低电阻率是较佳的,但是较低电阻率通常意谓着较低的基板产能。通过使用多个或分级层,可达到低电阻率。在此掲示的实施例包括低电阻率而不会牺牲基板产能。在此讨论的实施例可实施在等离子体增强化学气相沉积(PECVD)腔室中,该腔室由AKT America, Inc.(其为美国加州圣大克劳拉市的应用材料公司的子公司)制造且贩售。应了解,在此讨论的实施例可实施在其他腔室中,包括由其他制造业者贩售的腔室。图1A-1H为TFT结构100在各个制造阶段中的剖视图。结构100包括基板102。 在一实施例中,基板102可包含半导体基板。在另ー实施例中,基板102可包含硅基板。在另ー实施例中,基板102可包含锗。栅极电极104形成在基板上方。栅极电极是由以下步骤来形成毯覆式沉积ー层、形成掩模于该层上方、蚀刻该层、与移除该掩模以留下栅极电极104。在一实施例中,栅极电极104可包含金属。在另ー实施例中,栅极电极104可包含选自从铬、钼、铜、钛、钨、铝、及其組合所組成的组的金属。在一实施例中,制造栅极电极104 的层可通过物理气相沉积(PVD)来沉积。在另ー实施例中,制造栅极电极104的层可通过蒸镀来沉积。在另ー实施例中,制造栅极电极104的层可通过电镀来沉积。应了解,可使用其他沉积方法来沉积制造栅极电极104的层。在一实施例中,栅极电极104可具有约2000人至约3000人的厚度。应了解,可调整栅极电极104的厚度以符合器件需求。栅极介电层106形成在栅极电极104上方。在一实施例中,栅极介电层106可通过PECVD来沉积。在另ー实施例中,栅极介电层106可通过化学气相沉积(CVD)来沉积。 应了解,可使用其他沉积方法来沉积栅极介电层106。在一实施例中,栅极介电层106可包含绝缘材料。在另ー实施例中,栅极介电层106可包含氮化硅。在另ー实施例中,栅极介电层106可包含氮氧化硅。在另ー实施例中,栅极介电层106可包含氧化硅。在另ー实施例中,栅极介电层106可包含ニ氧化硅。在一实施例中,栅极介电层106可具有约1000人至约 6000人的厚度。在另ー实施例中,栅极介电层106的厚度可以是约2000人至约4000人。在一实施例中,栅极介电层106可包含多层。当栅极介电层106使用多层时,该些层的一者可以是高沉积速率材料(诸如具有不佳品质的氮化硅),并且该些层的另ー者可包含低沉积速率材料(诸如具有高品质的氮化硅),以同时获得非晶硅TFT的产能与界面品质。一旦已经沉积了栅极介电层106,可沉积半导体层108。在一实施例中,半导体层 108可包含硅。在另ー实施例中,半导体层108可包含非晶硅。在另ー实施例中,半导体层 108可包含本征硅。在另ー实施例中,半导体层108可包含本征非晶硅。在另ー实施例中, 半导体层108可包含微晶硅。在一实施例中,半导体层108可通过PECVD来沉积。应了解, 也可通过其他沉积方法来沉积半导体层108。在一实施例中,半导体层108可具有约300人至约3000A的厚度。为了改善半导体层108与后续将形成的源极及漏极电极之间的电接触,可沉积ー 或多个掺杂半导体层在半导体层108上。确保良好电接触的一方式即是降低电阻率。为了降低电阻率,可仅降低沉积速率。然而,如上所讨论,降低沉积速率将影响基板产能。图 2为ー图表,其显示根据ー实施例的用在一些腔室的沉积速率对电阻率关系。随着腔室尺寸已经从处理表面积约40,OOOcm2 (即40K/40KA)的基板的腔室増加到处理表面积约 555,OOOcm2 (即55K)的基板的腔室到处理表面积约90,OOOcm2 (即90K)的基板的腔室,相同的低沉积速率无法制造相同的低电阻率。反而,随着腔室尺寸已经增加,单ー掺杂半导体层中的电阻率也会増加。通常,掺杂半导体层不会非常厚。所以,可使用双层或多层的掺杂半导体材料。接触半导体层108的层能够以高速率来沉积且因此具有高电阻率,而接触源极及漏极电极的层能够以低速率来沉积以具有低电阻率。因此,双层或多层的掺杂半导体材料具有从半导体层108(其可称为非晶硅沟道层)到源极及漏极电极(其可包含铝硅材料)形成良好欧姆接触的优点。在一实施例中,双层或多层的掺杂半导体层可具有小于约 100 Ω cm的总电阻率。在另ー实施例中,双层或多层的掺杂半导体层可具有小于约50 Ω cm 的总电阻率。在一实施例中,结构100的总电阻率可以小于约200 Ω cm。图IC显示结构100,在结构100中已经沉积两个掺杂半导体层110、112在半导体层108上方。应了解,尽管仅显示两层,可存在有更多的掺杂半导体层。在一实施例中,存在有三个掺杂半导体层。在另ー实施例中,存在有五个掺杂半导体层。在另ー实施例中,可存在有単一层,其中该层的电阻率在厚度中逐渐地降低。当掺杂半导体层使用多层时,可使用不同的沉积条件来沉积各层。举例而言,沉积速率可以不同,气体的流速可以不同,腔室压カ可以不同,并且施加的功率可以不同。在一实施例中,掺杂半导体层110、112可包含硅。在另ー实施例中,掺杂半导体层 110、112可包含非晶硅。在另ー实施例中,掺杂半导体层110、112可包含微晶硅。在另ー实施例中,掺杂半导体层110、112可包含本征硅。在另ー实施例中,掺杂半导体层110、112可包含本征非晶硅。在一实施例中,掺杂半导体层110、112可通过PECVD来沉积。在ー实施例中,掺杂剂可包含磷。在一实施例中,掺杂半导体层110、112可具有约250A至约575人的总厚度。在一实施例中,第一掺杂半导体层110可具有约75人至约100人的厚度。在ー实施例中,第二掺杂半导体层112可具有约200人至约500人的厚度。表 权利要求
1.ー种薄膜晶体管制造方法,包含下述步骤沉积非晶硅层于基板上方,所述基板具有形成在其上的栅极电极与栅极介电层; 沉积两或多个掺杂硅层于所述非晶硅层上方,各掺杂硅层具有不同于其他掺杂硅层的至少ー特性;沉积金属层于所述两或多个掺杂硅层上方;图案化所述金属层,以形成源极电极与漏极电极;图案化所述两或多个掺杂硅层,以暴露所述非晶硅层;及沉积钝化层于所述源极电极、所述漏极电极与所述暴露的非晶硅层上方。
2.如权利要求1所述的方法,其中沉积所述两或多个掺杂硅层的步骤包含下述步骤 在第一沉积条件下,沉积第一掺杂硅层于所述非晶硅层上;及在第二沉积条件下,沉积第二掺杂硅层于所述第一掺杂硅层上,所述第二沉积条件不同于所述第一沉积条件。
3.如权利要求2所述的方法,其中所述第一掺杂硅层具有第一电阻率,并且所述第二掺杂硅层具有第二电阻率,所述第二电阻率低于所述第一电阻率,其中所述第一掺杂硅层的沉积速率大于所述第二掺杂硅层的沉积速率。
4.如权利要求2所述的方法,其中所述第一掺杂硅层包含非晶硅,并且所述第二掺杂硅层包含微晶硅。
5.如权利要求2所述的方法,其中所述第一掺杂硅层与所述第二掺杂硅层皆包含非晶娃。
6.如权利要求2所述的方法,其中所述第一掺杂硅层和所述第二掺杂硅层使用第一方法或第二方法来沉积,其中所述第一方法包含所述第一沉积条件包含约800 A/min至约4000 A/min的沉积速率、高达约30秒的沉积时间,以制造电阻率为约70 Ω cm至约3000 Ω cm的第一掺杂硅层;及所述第二沉积条件包含约50 A/min至约800人/min的沉积速率、约15秒至约3000 秒的沉积时间,以制造电阻率为约10 Ω cm至约70 Ω cm的所述第二掺杂硅层;及所述第二方法包含所述第一沉积条件包含约1800 A/min至约2200 A/min的沉积速率、约5秒至约10 秒的沉积时间,以制造电阻率为约110 Ω cm至约120 Ω cm的第一掺杂硅层;及所述第二沉积条件包含约280人/min至约320 A/min的沉积速率、约10秒至约18秒的沉积时间,以制造电阻率为约30 Ω cm至约40 Ω cm的所述第二掺杂硅层。
7.如权利要求2所述的方法,其中所述第二沉积包含于约5000sccm至约20000sccm的流速引进硅烷气体、于高达约200000sccm的流速引进氢气、于约IOOOsccm至约200000sccm的流速引进在H2中的0. 5% PH3、施加约500W至约15000W的RF功率到喷头、維持腔室压カ于约ITorr至约5Torr以及喷头和基板之间间隔于约400mils至约1200mils ;或者于约5000sccm至约50000sccm的流速引进硅烷气体、于高达约150000sccm的流速引进氢气、于约IOOOsccm至约150000sccm的流速引进在H2中的0. 5% PH3、施加约10000W至约40000W的RF功率到喷头、維持腔室压カ于约ITorr至约5Torr以及喷头和基板之间间隔于约 400mils 至约 1200mils。
8.ー种薄膜晶体管制造方法,包含下述步骤沉积非晶硅层于基板上方,所述基板具有形成在其上的栅极电极与栅极介电层; 以第一沉积速率沉积第一掺杂硅层于所述非晶硅层上,所述第一掺杂硅层具有第一电阻率;沉积第二掺杂硅层于所述第一掺杂硅层上,所述第二掺杂硅层具有小于所述第一电阻率的第二电阻率,所述第二掺杂硅层是以小于所述第一沉积速率的第二沉积速率来沉积; 沉积金属层于所述第二掺杂硅层上方; 图案化所述金属层,以形成源极电极与漏极电极; 图案化所述第一掺杂硅层与所述第二掺杂硅层,以暴露所述非晶硅层;及沉积钝化层于所述源极电极、所述漏极电极与所述暴露的非晶硅层上方。
9.如权利要求8所述的方法,还包含下述步骤沉积第三掺杂硅层于所述第二掺杂硅层上,所述第三掺杂硅层具有小于所述第二电阻率的第三电阻率,所述第三掺杂硅层是以小于所述第二沉积速率的第三沉积速率来沉积。
10.如权利要求8所述的方法,其中所述第一掺杂硅层包含非晶硅,并且所述第二掺杂硅层包含微晶硅。
11.如权利要求8所述的方法,其中所述第一掺杂硅层和所述第二掺杂硅层使用第一方法或第二方法来沉积,其中所述第一方法包含所述第一掺杂硅层是在第一沉积条件下来沉积,所述第一沉积条件包含约 800 A/min至约4000人/min的沉积速率、高达约30秒的沉积时间,以制造电阻率为约 70 Ω cm至约300 Ω cm的第一掺杂硅层;及所述第二掺杂硅层是在第二沉积条件下来沉积,所述第二沉积条件包含约50 A/min 至约800 A/min的沉积速率、约15秒至约300秒的沉积时间,以制造电阻率为约10 Ω cm至约70 Ω cm的所述第二掺杂硅层 ’及所述第二方法包含所述第一掺杂硅层是在第一沉积条件下来沉积,所述第一沉积条件包含约 1800人/min至约2200 A/min的沉积速率、约5秒至约10秒的沉积时间,以制造电阻率为约110 Ω cm至约120 Ω cm的第一掺杂硅层;及所述第二掺杂硅层是在第二沉积条件下来沉积,所述第二沉积条件包含约 280 A/min至约320 A/min的沉积速率、约10秒至约18秒的沉积时间,以制造电阻率为约 30 Ω cm至约40 Ω cm的所述第二掺杂硅层。
12.如权利要求8所述的方法,其中所述第二掺杂硅层是在沉积条件下来沉积,所述沉积条件包含于约5000sCCm至约 20000sccm的流速引进硅烷气体、于高达约200000sccm的流速引进氢气、于约IOOOsccm 至约200000sccm的流速引进在H2中的0. 5% PH3、施加约500W至约15000W的RF功率到喷头、維持腔室压カ于约IiTorr至约5Torr以及喷头和基板之间间隔于约400mils至约 1200mils ;或者所述第二掺杂硅层是在沉积条件下来沉积,所述沉积条件包含于约5000sCCm至约 50000sccm的流速引进硅烷气体、于高达约150000sccm的流速引进氢气、于约IOOOsccm至约150000sccm的流速引进在H2中的0. 5% PH3、施加约IOOOOff至约40000W的RF功率到喷头、維持腔室压カ于约IiTorr至约5Torr以及喷头和基板之间间隔于约400mils至约 1200mils。
13.ー种薄膜晶体管制造方法,包含下述步骤沉积非晶硅层于基板上方,所述基板具有形成在其上的栅极电极与栅极介电层; 沉积掺杂硅层于所述非晶硅层上,所述掺杂硅层具有从第一表面向第二表面降低的电阻率,所述第一表面和所述非晶硅层接触,所述第二表面和所述第一表面相対; 沉积金属层于所述掺杂硅层的所述第二表面上; 图案化所述金属层,以形成源极电极与漏极电极; 图案化所述掺杂硅层,以暴露所述非晶硅层;及沉积钝化层于所述源极电极、所述漏极电极与所述暴露的非晶硅层上方。
14.如权利要求13所述的方法,其中所述掺杂硅层包含非晶硅。
15.如权利要求13所述的方法,其中所述掺杂硅层包含微晶硅。
全文摘要
本发明的实施例大致上关于TFT及其制造方法。在此揭示的TFT是硅系TFT,其中有源沟道包含非晶硅。多个掺杂硅层沉积在非晶硅上方,其中掺杂硅层的电阻率在和非晶硅层的界面处比在和源极及漏极电极的界面处更高。替代地,单一掺杂硅层沉积在非晶硅上方,其中单一掺杂层的性质在厚度中改变。在和源极及漏极电极的界面处具有较低电阻率是较佳的,但是较低电阻率通常意谓着较低的基板产能。通过使用多个或分级层,可达到低电阻率。在此揭示的实施例包括低电阻率而不会牺牲基板产能。
文档编号G02F1/136GK102598281SQ201080049073
公开日2012年7月18日 申请日期2010年10月28日 优先权日2009年11月3日
发明者古田学, 大森健次, 崔寿永 申请人:应用材料公司

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