纯p型晶体管的电压电平移位器的制作方法
专利名称：纯p型晶体管的电压电平移位器的制作方法
技术领域：
本发明涉及一种电压电平移位器，特别涉及可整合于液晶显示面板制造方法的纯P型晶体管的电压电平移位器。
一般来说，当液晶显示面板在工作时，薄膜晶体管阵列(Thin FilmTransistor Array)必须要有扫描的动作，使显示数据依序存入薄膜晶体管阵列内的每个显示单元(Cell)，而这样的驱动电路中，必须使用到一电压电平移位器(Level Shifter)，用以将低电压电平的时钟信号转换为高电压电平的时钟信号，也即高电压电平的时钟信号的峰峰值(Peak to Peak Value)大于低电压电平的时钟信号的峰峰值，如此一来，该高电压电平的时钟信号才有足够的能力推动后级电路，并完成液晶显示面板的驱动。
一般来说，现有的电压电平移位器由P型晶体管与N型晶体管混合制作于于集成电路中。所以，现有的电压电平移位器的制造方法必须包括制作P型晶体管的步骤与N型晶体管的步骤。其制作过程相当复杂。
现今的液晶显示面板的制造方法有纯N型晶体管、纯P型晶体管与CMOS型晶体管等三种。然而，在以降低成本为考虑下，由于CMOS型晶体管制造方法与纯N型晶体管的制造方法较为复杂，并且会使用到较多掩膜。因此，现今的液晶显示面板走向以纯P型晶体管制造方法为主。
综上所述，如果尝试着想要将纯P型晶体管的液晶显示面板制造方法与电压电平移位器整合在一起，除了必须增加制作N型晶体管的掩膜，而且由于制造方法更加复杂会导致合格率大幅度的降低。非但不能够降低成本，反而会导致成本的增加，降低公司的竞争力。因此，现有液晶显示面板与电压电平移位器必须分别独立制作，不能够整合在一起。
本发明的公开一种纯P型晶体管电压电平移位器，包括前级电路，其根据一对互补的输入时钟信号产生周期性的第一控制信号与第二控制信号；而开关电路，其根据第一控制信号与第二控制信号来输出周期性的第三控制信号；而驱动电路，用以接收第三控制信号而输出比该输入时钟信号的峰峰值还大的输出时钟信号。
根据上述构想，前级电路包括第一晶体管，其栅极与漏极相连接至输入时钟信号，其源极为第一控制信号的输出端；第二晶体管，其栅极为第二控制信号的输出端，漏极连接至第一控制信号的输出端，源极连接至最高电压；第三晶体管，其栅极与漏极相连接至互补的输入时钟信号，源极连接至第二控制信号的输出端；以及第四晶体管，其栅极连接至时钟输入信号，漏极连接至第二控制信号的输出端，源极连接至最高电压。
根据上述构想，该开关电路包括第五晶体管，其栅极相连接至第一控制信号，漏极连接至最低电压，源极为第三控制信号的输出端；以及第六晶体管，其栅极连接至第二控制信号，漏极连接至第三控制信号的输出端，源极连接至最高电压。
根据上述构想，驱动电路包括第七晶体管，其栅极连接至第三控制信号，源极连接至最高电压，漏极为一电压节点；第八晶体管，其栅极与漏极相连接至最低电压，源极连接至电压节点；第九晶体管，其栅极相连至电压节点，源极连接至输出时钟信号的输出端，漏极连接至最低电压源；以及第十晶体管，其栅极连接至第三控制信号，漏极连接至输出时钟信号的输出端，源极连接至最高电压。
图号说明10 前级电路 20开关电路30 驱动电路请参照
图1，其为本发明的纯P型晶体管的电压电平移位器。在本发明中，VDD代表最高电压，VSS代表最低电压，而In1与In2分别代表一对互补的输入时钟信号，也即当In1为高电平时In2即为低电平，当In1为低电平时In2即为高电平。根据本实施例，VDD为6V，VSS为-12V，输入时钟信号的高电平为0V，低电平为-3.3V。
如图1，在前级电路10中，第一晶体管T1的栅极(G)漏极(D)相连接至In1输入端，源极(S)代表第一电压节点(V1)。第二晶体管T2的栅极(G)代表第二电压节点(V2)，漏极(D)连接至第一电电压节点(V1)，源极(S)连接至最高电压(VDD)。第三晶体管T3的栅极(G)漏极(D)相连接至In2输入端，源极(S)连接至第二电压节点(V2)。第四晶体管T4的栅极(G)连接至In1输入端，漏极(D)连接至第二电电压节点(V2)，源极(S)连接至最高电压(VDD)。
在开关电路20中，第五晶体管T5的栅极(G)连接至第一电压节点(V1)，漏极(D)连接至最低电压(VSS)，源极(S)代表第三电压节点(V3)。第六晶体管T6的栅极(G)连接至第二电压节点(V2)，漏极(D)连接至第三电电压节点(V3)，源极(S)连接至最高电压(VDD)。
在驱动电路30中，第七晶体管T7的栅极(G)连接至第三电压节点(V3)，漏极(D)代表第四电压节点(V4)，源极(S)连接至最高电压(VDD)。第八晶体管T8的栅极(G)漏极(D)相连接至最低压(VSS)，源极(S)连接至第四电压节点(V4)。第九晶体管T9的栅极(G)连接至第四电压节点(V4)，漏极(D)连接至最低压(VSS)，源极(S)代表输出电压(VOUT)。第十晶体管T10的栅极(G)连接至第三电压节点(V3)，漏极(D)连接至输出电压(VOUT)，源极(S)连接至最高电压(VDD)。
在解释本发明电压电平移位器的动作前，先介绍P型晶体管的特性。临限电压(Threshold Voltage，Vt)小于0，当VGS小于Vt时，P型晶体管开启(TurnOn)。而在开启时，当VGD小于等于Vt时，P型晶体管处于作用区(TriodeRegion)，漏极电流为K[2(VGS-Vt)VDS-VDS2]，其中K为组件参数(deviceparameter)。而在开启时，当VGD大于Vt时，P型晶体管处于饱和区(SaturationRegion)，漏极电流为K(VGS-Vt)2。
请参照图2(a)与图2(b)，其为前级电路针对输入时钟信号的变化所导致第一节点电压与第二节点电压的变化。如图2(a)所示，当In1为输入时钟信号的高电平(OV)时，In2则为输入时钟信号的低电平(-3.3V)。由于第一晶体管T1与第三晶体管T3栅极(G)与漏极(D)相连接，因此第一晶体管T1与第三晶体管T3处于饱和区。再者，通过第三晶体管T3与第四晶体管的T4的电流相等，因此K4[2(VGS4-Vt4)VDS4-VDS42]=K3(VGS3-Vt3)2]]>而由于VGS3＝VDS3＝(-3.3-V2)，VGS4＝(0-6)，VDS4＝(V2-6)根据适当的设计即可得到V2为2V。
同理，由于通过第一晶体管T1与第二晶体管的T2的电流相等，因此K2[2(VGS2-Vt2)VDS2-VDS22]=K1(VGS1-Vt1)2]]>而由于VGS1＝VDS1＝(0-V1)，VGS2＝(V2-6)＝(2-6)，VDS2＝(V1-6)根据适当的设计即可得到V1为4V。
如图2(b)所示，当In1为输入时钟信号的低电平(-3.3V)时，In2则为输入时钟信号的高电平(OV)。由于第一晶体管T1与第三晶体管T3栅极(G)与漏极(D)相连接，因此第一晶体管T1与第三晶体管T3处于饱和区。再者，通过第三晶体管T3与第四晶体管的T4的电流相等，因此K4[2(VGS4-Vt4)VDS4-VDS42]=K3(VGS3-Vt3)2]]>而由于VGS3＝VDS3＝(0-V2)，VGS4＝(-3.3-6)，VDS4＝(V2-6)即可得到V2为4.5V。
当V2为4.5V时，刚好使得第二晶体管T2开启，因此，开启初始第二晶体管T2内阻很大，V1电压会急剧下降，但仅需要约0.5us即可到达稳态。而由于通过第一晶体管T1与第二晶体管的T2的电流相等，因此K2[2(VGS2-Vt2)VDS2-VDS22]=K1(VGS1-Vt1)2]]>而由于VGS1＝VDS1＝(0-V1)，VGS2＝(V2-6)＝(2-6)，VDS2＝(V1-6)即可得到稳态的V1为-1.5V。
如图2(c)，为输入时钟信号所产生的第一节点电压V1与第二节点电压V2间的关系。而根据本发明的实施例，第一晶体管T1、第二晶体管T2、第三晶体管T3与第四晶体管T4的长宽比依序为7um/6um、6um/6um、10um/6um与6um/6um。
请参照图3(a)，其为开关电路。当V1为4V，V2为2V时，第六晶体管T6开启，第五晶体管T5关闭，因此第三节点电压V3可到达VDD的电压约为6V。当V1为-1.5V，V2为4.5V时，第五晶体管T5与第六晶体管T6都开启，因此第三节点电压V3经由分压后，在稳态时可达到-1.5V。
如图3(b)为针对第一节点电压V1与第二节点电压V2的变化所导致的第三节点电压V3的变化的波形。而根据本发明的实施例，第五晶体管T5与第六晶体管T6的长宽比依序为24um/6um与26um/6um。
请参照图4(a)，其为驱动电路。当V3为6V时，第七晶体管T7与第十晶体管T10都关闭，因此第九晶体管T9开启，因此输出电压VOUT即为VSS也即-12V。同理，当V3为-1.5V时，第七晶体管T7与第十晶体管T10都开启，而第九晶体管T9栅极(G)电压因分压后会使得第九晶体管T9关闭，因此输出电压VOUT即为VDD也即6V。
如图4(b)为针对第三节点电压V3的变化所导致的输出电压VOUT变化的波形。而根据本发明的实施例，第七晶体管T7、第八晶体管T8、第九晶体管T9与第十晶体管T10的长宽比依序为17um/6um、6um/6um、7um/6um与135um/6um。
因此，由前级电路10、开关电路20、与驱动电路30所组合而成的电压电平移位器可以将峰峰值为3.3V的输入时钟信号转换为峰峰值为18V的输出时钟信号，并且全部为P型晶体管所组成。因此可完全兼容于液晶显示面板的制造方法，所以本发明纯P型晶体管电压电平移位器可直接整合于液晶显示面板的制造方法。因此，运用本发明，可以不用另行外购电压电平移位器的集成电路(IC)，而有效降低液晶显示面板与电压电平移位器的制作成本。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围，凡其它未脱离本发明技术构思下所完成的等效改变或修饰，均应包括在权利要求的范围内。
权利要求
1.一纯P型晶体管电压电平移位器，其特征在于，包括一前级电路，其根据一输入时钟信号与互补的该输入时钟信号，产生周期性的一第一控制信号与一第二控制信号；一开关电路，其具有串接于一最高电压以及一最低电压的间的二个P型晶体管，且该二个P型晶体管的连接点可输出周期性的一第三控制信号，且该第一控制信号与该第二控制信号分别耦接至该二个P型晶体管的栅极；以及一驱动电路，用以接收该第三控制信号而输出比该输入时钟信号的一峰峰值还大的一输出时钟信号。
2.如权利要求1所述的纯P型晶体管电压电平移位器，其特征在于，该前级电路包括一第一晶体管，其栅极与漏极相连接至该输入时钟信号，其源极为该第一控制信号的输出端；一第二晶体管，其栅极为该第二控制信号的输出端，漏极连接至该第一控制信号的输出端，源极连接至该最高电压；一第三晶体管，其栅极与漏极相连接至互补的该输入时钟信号，源极连接至该第二控制信号的输出端；以及一第四晶体管，其栅极连接至该时钟输入信号，漏极连接至该第二控制信号的输出端，源极连接至该最高电压。
3.如权利要求1所述的纯P型晶体管电压电平移位器，其特征在于，该驱动电路包括一第五晶体管，其栅极连接至该第三控制信号，源极连接至该最高电压，漏极为一电压节点；一第六晶体管，其栅极与漏极相连接至该最低电压，源极连接至该电压节点；一第七晶体管，其栅极相连至该电压节点，源极连接至该输出时钟信号的输出端，漏极连接至该最低电压源；以及一第八晶体管，其栅极连接至该第三控制信号，漏极连接至该输出时钟信号的输出端，源极连接至该最高电压。
4.一纯P型晶体管电压电平移位器，其特征在于，包括一第一晶体管，其栅极与漏极相连接至一输入时钟信号，其源极为一第一控制信号的输出端；一第二晶体管，其栅极为一第二控制信号的输出端，漏极连接至该第一控制信号的输出端，源极连接至一最高电压；一第三晶体管，其栅极与漏极相连接至互补的该输入时钟信号，源极连接至该第二控制信号的输出端；以及一第四晶体管，其栅极连接至该时钟输入信号，漏极连接至该第二控制信号的输出端，源极连接至该最高电压；一开关电路，其根据该第一控制信号以及该第二控制信号产生周期性的一第三控制信号；以及一驱动电路，用以接收该第三控制信号而输出比该输入时钟信号的一峰峰值还大的一输出时钟信号。
5.如权利要求4所述的纯P型晶体管电压电平移位器，其特征在于，该开关电路包括一第五晶体管，其栅极相连接至该第一控制信号，漏极连接至一最低电压，源极为该第三控制信号的输出端；以及一第六晶体管，其栅极连接至该第二控制信号，漏极连接至该第三控制信号的输出端，源极连接至该最高电压。
6.如权利要求4所述的纯P型晶体管电压电平移位器，其特征在于，该驱动电路包括一第七晶体管，其栅极连接至该第三控制信号，源极连接至该最高电压，漏极为一电压节点；一第八晶体管，其栅极与漏极相连接至该最低电压，源极连接至该电压节点；一第九晶体管，其栅极相连至该电压节点，源极连接至该输出时钟信号的输出端，漏极连接至该最低电压源；以及一第十晶体管，其栅极连接至该第三控制信号，漏极连接至该输出时钟信号的输出端，源极连接至该最高电压。
7.一纯P型晶体管电压电平移位器，其特征在于，包括一前级电路，其根据一输入时钟信号与互补的该输入时钟信号，产生周期性的一第一控制信号与一第二控制信号；一开关电路，其根据该第一控制信号以及该第二控制信号产生周期性的一第三控制信号；一第一晶体管，其栅极连接至该第三控制信号，源极连接至一最高电压，漏极为一电压节点；一第二晶体管，其栅极与漏极相连接至一最低电压，源极连接至该电压节点；一第三晶体管，其栅极相连至该电压节点，源极连接至该输出时钟信号的输出端，漏极连接至该最低电压源；以及一第四晶体管，其栅极连接至该第三控制信号，漏极连接至该输出时钟信号的输出端，源极连接至该最高电压。
8.如权利要求7所述的纯P型晶体管电压电平移位器，其特征在于，该前级电路包括一第五晶体管，其栅极与漏极相连接至该输入时钟信号，其源极为该第一控制信号的输出端；一第六晶体管，其栅极为该第二控制信号的输出端，漏极连接至该第一控制信号的输出端，源极连接至该最高电压；一第七晶体管，其栅极与漏极相连接至互补的该输入时钟信号，源极连接至该第二控制信号的输出端；以及一第八晶体管，其栅极连接至该时钟输入信号，漏极连接至该第二控制信号的输出端，源极连接至该最高电压。
9.如权利要求7所述的纯P型晶体管电压电平移位器，其特征在于，该开关电路包括一第九晶体管，其栅极相连接至该第一控制信号，漏极连接至该最低电压，源极为该第三控制信号的输出端；以及一第十晶体管，其栅极连接至该第二控制信号，漏极连接至该第三控制信号的输出端，源极连接至该最高电压。
全文摘要
本发明涉及一种以纯P型晶体管所组成的电压电平移位器。由于纯P型晶体管的电压电平移位器的制造方法与常用的液晶显示面板的制造方法完全兼容，所以纯P型晶体管电压电平移位器可直接整合于液晶显示面板的制造方法。因此，运用本发明，可以不用另行外购电压电平移位器的集成电路(IC)，而可有效降低液晶显示面板与电压电平移位器的制作成本。
文档编号G09G3/36GK1414534SQ02150420
公开日2003年4月30日 申请日期2002年11月12日 优先权日2002年11月12日
发明者邱昌明 申请人:统宝光电股份有限公司
技术领域：
本发明涉及一种电压电平移位器，特别涉及可整合于液晶显示面板制造方法的纯P型晶体管的电压电平移位器。
一般来说，当液晶显示面板在工作时，薄膜晶体管阵列(Thin FilmTransistor Array)必须要有扫描的动作，使显示数据依序存入薄膜晶体管阵列内的每个显示单元(Cell)，而这样的驱动电路中，必须使用到一电压电平移位器(Level Shifter)，用以将低电压电平的时钟信号转换为高电压电平的时钟信号，也即高电压电平的时钟信号的峰峰值(Peak to Peak Value)大于低电压电平的时钟信号的峰峰值，如此一来，该高电压电平的时钟信号才有足够的能力推动后级电路，并完成液晶显示面板的驱动。
一般来说，现有的电压电平移位器由P型晶体管与N型晶体管混合制作于于集成电路中。所以，现有的电压电平移位器的制造方法必须包括制作P型晶体管的步骤与N型晶体管的步骤。其制作过程相当复杂。
现今的液晶显示面板的制造方法有纯N型晶体管、纯P型晶体管与CMOS型晶体管等三种。然而，在以降低成本为考虑下，由于CMOS型晶体管制造方法与纯N型晶体管的制造方法较为复杂，并且会使用到较多掩膜。因此，现今的液晶显示面板走向以纯P型晶体管制造方法为主。
综上所述，如果尝试着想要将纯P型晶体管的液晶显示面板制造方法与电压电平移位器整合在一起，除了必须增加制作N型晶体管的掩膜，而且由于制造方法更加复杂会导致合格率大幅度的降低。非但不能够降低成本，反而会导致成本的增加，降低公司的竞争力。因此，现有液晶显示面板与电压电平移位器必须分别独立制作，不能够整合在一起。
本发明的公开一种纯P型晶体管电压电平移位器，包括前级电路，其根据一对互补的输入时钟信号产生周期性的第一控制信号与第二控制信号；而开关电路，其根据第一控制信号与第二控制信号来输出周期性的第三控制信号；而驱动电路，用以接收第三控制信号而输出比该输入时钟信号的峰峰值还大的输出时钟信号。
根据上述构想，前级电路包括第一晶体管，其栅极与漏极相连接至输入时钟信号，其源极为第一控制信号的输出端；第二晶体管，其栅极为第二控制信号的输出端，漏极连接至第一控制信号的输出端，源极连接至最高电压；第三晶体管，其栅极与漏极相连接至互补的输入时钟信号，源极连接至第二控制信号的输出端；以及第四晶体管，其栅极连接至时钟输入信号，漏极连接至第二控制信号的输出端，源极连接至最高电压。
根据上述构想，该开关电路包括第五晶体管，其栅极相连接至第一控制信号，漏极连接至最低电压，源极为第三控制信号的输出端；以及第六晶体管，其栅极连接至第二控制信号，漏极连接至第三控制信号的输出端，源极连接至最高电压。
根据上述构想，驱动电路包括第七晶体管，其栅极连接至第三控制信号，源极连接至最高电压，漏极为一电压节点；第八晶体管，其栅极与漏极相连接至最低电压，源极连接至电压节点；第九晶体管，其栅极相连至电压节点，源极连接至输出时钟信号的输出端，漏极连接至最低电压源；以及第十晶体管，其栅极连接至第三控制信号，漏极连接至输出时钟信号的输出端，源极连接至最高电压。
图号说明10 前级电路 20开关电路30 驱动电路请参照
图1，其为本发明的纯P型晶体管的电压电平移位器。在本发明中，VDD代表最高电压，VSS代表最低电压，而In1与In2分别代表一对互补的输入时钟信号，也即当In1为高电平时In2即为低电平，当In1为低电平时In2即为高电平。根据本实施例，VDD为6V，VSS为-12V，输入时钟信号的高电平为0V，低电平为-3.3V。
如图1，在前级电路10中，第一晶体管T1的栅极(G)漏极(D)相连接至In1输入端，源极(S)代表第一电压节点(V1)。第二晶体管T2的栅极(G)代表第二电压节点(V2)，漏极(D)连接至第一电电压节点(V1)，源极(S)连接至最高电压(VDD)。第三晶体管T3的栅极(G)漏极(D)相连接至In2输入端，源极(S)连接至第二电压节点(V2)。第四晶体管T4的栅极(G)连接至In1输入端，漏极(D)连接至第二电电压节点(V2)，源极(S)连接至最高电压(VDD)。
在开关电路20中，第五晶体管T5的栅极(G)连接至第一电压节点(V1)，漏极(D)连接至最低电压(VSS)，源极(S)代表第三电压节点(V3)。第六晶体管T6的栅极(G)连接至第二电压节点(V2)，漏极(D)连接至第三电电压节点(V3)，源极(S)连接至最高电压(VDD)。
在驱动电路30中，第七晶体管T7的栅极(G)连接至第三电压节点(V3)，漏极(D)代表第四电压节点(V4)，源极(S)连接至最高电压(VDD)。第八晶体管T8的栅极(G)漏极(D)相连接至最低压(VSS)，源极(S)连接至第四电压节点(V4)。第九晶体管T9的栅极(G)连接至第四电压节点(V4)，漏极(D)连接至最低压(VSS)，源极(S)代表输出电压(VOUT)。第十晶体管T10的栅极(G)连接至第三电压节点(V3)，漏极(D)连接至输出电压(VOUT)，源极(S)连接至最高电压(VDD)。
在解释本发明电压电平移位器的动作前，先介绍P型晶体管的特性。临限电压(Threshold Voltage，Vt)小于0，当VGS小于Vt时，P型晶体管开启(TurnOn)。而在开启时，当VGD小于等于Vt时，P型晶体管处于作用区(TriodeRegion)，漏极电流为K[2(VGS-Vt)VDS-VDS2]，其中K为组件参数(deviceparameter)。而在开启时，当VGD大于Vt时，P型晶体管处于饱和区(SaturationRegion)，漏极电流为K(VGS-Vt)2。
请参照图2(a)与图2(b)，其为前级电路针对输入时钟信号的变化所导致第一节点电压与第二节点电压的变化。如图2(a)所示，当In1为输入时钟信号的高电平(OV)时，In2则为输入时钟信号的低电平(-3.3V)。由于第一晶体管T1与第三晶体管T3栅极(G)与漏极(D)相连接，因此第一晶体管T1与第三晶体管T3处于饱和区。再者，通过第三晶体管T3与第四晶体管的T4的电流相等，因此K4[2(VGS4-Vt4)VDS4-VDS42]=K3(VGS3-Vt3)2]]>而由于VGS3＝VDS3＝(-3.3-V2)，VGS4＝(0-6)，VDS4＝(V2-6)根据适当的设计即可得到V2为2V。
同理，由于通过第一晶体管T1与第二晶体管的T2的电流相等，因此K2[2(VGS2-Vt2)VDS2-VDS22]=K1(VGS1-Vt1)2]]>而由于VGS1＝VDS1＝(0-V1)，VGS2＝(V2-6)＝(2-6)，VDS2＝(V1-6)根据适当的设计即可得到V1为4V。
如图2(b)所示，当In1为输入时钟信号的低电平(-3.3V)时，In2则为输入时钟信号的高电平(OV)。由于第一晶体管T1与第三晶体管T3栅极(G)与漏极(D)相连接，因此第一晶体管T1与第三晶体管T3处于饱和区。再者，通过第三晶体管T3与第四晶体管的T4的电流相等，因此K4[2(VGS4-Vt4)VDS4-VDS42]=K3(VGS3-Vt3)2]]>而由于VGS3＝VDS3＝(0-V2)，VGS4＝(-3.3-6)，VDS4＝(V2-6)即可得到V2为4.5V。
当V2为4.5V时，刚好使得第二晶体管T2开启，因此，开启初始第二晶体管T2内阻很大，V1电压会急剧下降，但仅需要约0.5us即可到达稳态。而由于通过第一晶体管T1与第二晶体管的T2的电流相等，因此K2[2(VGS2-Vt2)VDS2-VDS22]=K1(VGS1-Vt1)2]]>而由于VGS1＝VDS1＝(0-V1)，VGS2＝(V2-6)＝(2-6)，VDS2＝(V1-6)即可得到稳态的V1为-1.5V。
如图2(c)，为输入时钟信号所产生的第一节点电压V1与第二节点电压V2间的关系。而根据本发明的实施例，第一晶体管T1、第二晶体管T2、第三晶体管T3与第四晶体管T4的长宽比依序为7um/6um、6um/6um、10um/6um与6um/6um。
请参照图3(a)，其为开关电路。当V1为4V，V2为2V时，第六晶体管T6开启，第五晶体管T5关闭，因此第三节点电压V3可到达VDD的电压约为6V。当V1为-1.5V，V2为4.5V时，第五晶体管T5与第六晶体管T6都开启，因此第三节点电压V3经由分压后，在稳态时可达到-1.5V。
如图3(b)为针对第一节点电压V1与第二节点电压V2的变化所导致的第三节点电压V3的变化的波形。而根据本发明的实施例，第五晶体管T5与第六晶体管T6的长宽比依序为24um/6um与26um/6um。
请参照图4(a)，其为驱动电路。当V3为6V时，第七晶体管T7与第十晶体管T10都关闭，因此第九晶体管T9开启，因此输出电压VOUT即为VSS也即-12V。同理，当V3为-1.5V时，第七晶体管T7与第十晶体管T10都开启，而第九晶体管T9栅极(G)电压因分压后会使得第九晶体管T9关闭，因此输出电压VOUT即为VDD也即6V。
如图4(b)为针对第三节点电压V3的变化所导致的输出电压VOUT变化的波形。而根据本发明的实施例，第七晶体管T7、第八晶体管T8、第九晶体管T9与第十晶体管T10的长宽比依序为17um/6um、6um/6um、7um/6um与135um/6um。
因此，由前级电路10、开关电路20、与驱动电路30所组合而成的电压电平移位器可以将峰峰值为3.3V的输入时钟信号转换为峰峰值为18V的输出时钟信号，并且全部为P型晶体管所组成。因此可完全兼容于液晶显示面板的制造方法，所以本发明纯P型晶体管电压电平移位器可直接整合于液晶显示面板的制造方法。因此，运用本发明，可以不用另行外购电压电平移位器的集成电路(IC)，而有效降低液晶显示面板与电压电平移位器的制作成本。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围，凡其它未脱离本发明技术构思下所完成的等效改变或修饰，均应包括在权利要求的范围内。
权利要求
1.一纯P型晶体管电压电平移位器，其特征在于，包括一前级电路，其根据一输入时钟信号与互补的该输入时钟信号，产生周期性的一第一控制信号与一第二控制信号；一开关电路，其具有串接于一最高电压以及一最低电压的间的二个P型晶体管，且该二个P型晶体管的连接点可输出周期性的一第三控制信号，且该第一控制信号与该第二控制信号分别耦接至该二个P型晶体管的栅极；以及一驱动电路，用以接收该第三控制信号而输出比该输入时钟信号的一峰峰值还大的一输出时钟信号。
2.如权利要求1所述的纯P型晶体管电压电平移位器，其特征在于，该前级电路包括一第一晶体管，其栅极与漏极相连接至该输入时钟信号，其源极为该第一控制信号的输出端；一第二晶体管，其栅极为该第二控制信号的输出端，漏极连接至该第一控制信号的输出端，源极连接至该最高电压；一第三晶体管，其栅极与漏极相连接至互补的该输入时钟信号，源极连接至该第二控制信号的输出端；以及一第四晶体管，其栅极连接至该时钟输入信号，漏极连接至该第二控制信号的输出端，源极连接至该最高电压。
3.如权利要求1所述的纯P型晶体管电压电平移位器，其特征在于，该驱动电路包括一第五晶体管，其栅极连接至该第三控制信号，源极连接至该最高电压，漏极为一电压节点；一第六晶体管，其栅极与漏极相连接至该最低电压，源极连接至该电压节点；一第七晶体管，其栅极相连至该电压节点，源极连接至该输出时钟信号的输出端，漏极连接至该最低电压源；以及一第八晶体管，其栅极连接至该第三控制信号，漏极连接至该输出时钟信号的输出端，源极连接至该最高电压。
4.一纯P型晶体管电压电平移位器，其特征在于，包括一第一晶体管，其栅极与漏极相连接至一输入时钟信号，其源极为一第一控制信号的输出端；一第二晶体管，其栅极为一第二控制信号的输出端，漏极连接至该第一控制信号的输出端，源极连接至一最高电压；一第三晶体管，其栅极与漏极相连接至互补的该输入时钟信号，源极连接至该第二控制信号的输出端；以及一第四晶体管，其栅极连接至该时钟输入信号，漏极连接至该第二控制信号的输出端，源极连接至该最高电压；一开关电路，其根据该第一控制信号以及该第二控制信号产生周期性的一第三控制信号；以及一驱动电路，用以接收该第三控制信号而输出比该输入时钟信号的一峰峰值还大的一输出时钟信号。
5.如权利要求4所述的纯P型晶体管电压电平移位器，其特征在于，该开关电路包括一第五晶体管，其栅极相连接至该第一控制信号，漏极连接至一最低电压，源极为该第三控制信号的输出端；以及一第六晶体管，其栅极连接至该第二控制信号，漏极连接至该第三控制信号的输出端，源极连接至该最高电压。
6.如权利要求4所述的纯P型晶体管电压电平移位器，其特征在于，该驱动电路包括一第七晶体管，其栅极连接至该第三控制信号，源极连接至该最高电压，漏极为一电压节点；一第八晶体管，其栅极与漏极相连接至该最低电压，源极连接至该电压节点；一第九晶体管，其栅极相连至该电压节点，源极连接至该输出时钟信号的输出端，漏极连接至该最低电压源；以及一第十晶体管，其栅极连接至该第三控制信号，漏极连接至该输出时钟信号的输出端，源极连接至该最高电压。
7.一纯P型晶体管电压电平移位器，其特征在于，包括一前级电路，其根据一输入时钟信号与互补的该输入时钟信号，产生周期性的一第一控制信号与一第二控制信号；一开关电路，其根据该第一控制信号以及该第二控制信号产生周期性的一第三控制信号；一第一晶体管，其栅极连接至该第三控制信号，源极连接至一最高电压，漏极为一电压节点；一第二晶体管，其栅极与漏极相连接至一最低电压，源极连接至该电压节点；一第三晶体管，其栅极相连至该电压节点，源极连接至该输出时钟信号的输出端，漏极连接至该最低电压源；以及一第四晶体管，其栅极连接至该第三控制信号，漏极连接至该输出时钟信号的输出端，源极连接至该最高电压。
8.如权利要求7所述的纯P型晶体管电压电平移位器，其特征在于，该前级电路包括一第五晶体管，其栅极与漏极相连接至该输入时钟信号，其源极为该第一控制信号的输出端；一第六晶体管，其栅极为该第二控制信号的输出端，漏极连接至该第一控制信号的输出端，源极连接至该最高电压；一第七晶体管，其栅极与漏极相连接至互补的该输入时钟信号，源极连接至该第二控制信号的输出端；以及一第八晶体管，其栅极连接至该时钟输入信号，漏极连接至该第二控制信号的输出端，源极连接至该最高电压。
9.如权利要求7所述的纯P型晶体管电压电平移位器，其特征在于，该开关电路包括一第九晶体管，其栅极相连接至该第一控制信号，漏极连接至该最低电压，源极为该第三控制信号的输出端；以及一第十晶体管，其栅极连接至该第二控制信号，漏极连接至该第三控制信号的输出端，源极连接至该最高电压。
全文摘要
本发明涉及一种以纯P型晶体管所组成的电压电平移位器。由于纯P型晶体管的电压电平移位器的制造方法与常用的液晶显示面板的制造方法完全兼容，所以纯P型晶体管电压电平移位器可直接整合于液晶显示面板的制造方法。因此，运用本发明，可以不用另行外购电压电平移位器的集成电路(IC)，而可有效降低液晶显示面板与电压电平移位器的制作成本。
文档编号G09G3/36GK1414534SQ02150420
公开日2003年4月30日 申请日期2002年11月12日 优先权日2002年11月12日
发明者邱昌明 申请人:统宝光电股份有限公司
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