可实现dvi编解码的fpga组件的制作方法
专利名称：可实现dvi编解码的fpga组件的制作方法
技术领域：
本实用新型涉及一种数字视频系统的数字视频接口(Digital Video Interface 简称DVI)设备，尤其涉及一种在FPGA (Field Programmable Gate Array)上实现DVI解码 器和DVI编码器的组件。
背景技术：
LED显示屏控制器的结构如图1所示。数字视频输入接口是DVI接口。DVI解码 芯片从TMDS(Transition Minimized Differential Signaling)数据流中解出相应的并行 视频数据及行、场同步信号。FPGA接收并行的视频数据后进行进一步处理，驱动显示屏显
7J\ ο同时FPGA将并行的图像数据及行、场同步信号输出给DVI编码器。DVI编码器进 行编码，并行转换为串行，输出TMDS信号，传输至下一级LED显示屏控制器。这种结构需要专用的解码器(DVI decoder)和编码器(DVI encoder)，解码器和编 码器与FPGA的接口总共需要的管脚数最少为62pins。占用了太多FPGA的管脚资源，增加 7 PCB(Printed Circuit Board)布局布线的难度。而且DVI芯片推荐成对使用，即配合使用同一厂家的编码芯片和解码芯片，导致 在选择编解码芯片时有局限性。
发明内容本实用新型的目的是提供一个可实现DVI编解码的FPGA组件，利用其可以解决现 有的技术问题，提供一种在FPGA内部可实现DVI解码器和DVI编码器的新方式。为实现上述目的，本实用新型采取以下设计方案一种可实现DVI编解码的FPGA组件，用于数字视频系统的数字视频接口 ；其是在 FPGA器件上例化可实现DVI编、解码的单元，对输入的DVI信号进行解码和进行DVI编码， 输出TMDS信号。所述实现DVI解码的组件包括有TMDS接收模块、时钟恢复模块、串并转换模块、通 道对齐模块、解码模块和数据重新同步模块；TMDS接收模块将接收的TMDS数据流经时钟恢 复模块、串并转换模块传送给通道对齐模块，该通道对齐模块将来自前面不同通道的图像 数据和控制数据相对于数据有效信号的上升沿对齐后再经解码模块传送给数据重新同步 模块，重新同步模块再将接收的图像数据及行同步和场同步脉冲的宽度处理后输出至FPGA 器件的接收接口 ；所述实现DVI编码的组件包括有编码模块、并行转串行模块和TMDS发送 模块；编码模块将接收来自FPGA器件输出的并行视频数据和行、场同步信号进行编码，经 并行转串行模块将并行的视频数据和行、场同步信号转换为串行，输送给TMDS发送模块， TMDS发送模块将串行化后的视频数据(R，G，B像素数据)及行、场同步信号转换为TMDS信 号，传输至下一级LED显示屏控制器。为实现更优化，所述实现DVI解码的组件中的串并转换模块采用数据1:10的串并
3转换模块；解码模块采用10bit/8bit解码模块；所述实现DVI编码的组件的编码模块采用 8bits/10bits编码模块；并行转串行模块采用30:3并行转串行模块。本实用新型的优点是1、仅利用FPGA中的逻辑资源、时钟资源，相对于原数字视频系统的数字视频接口 设备可直接减少一个解码芯片和一个编码芯片，直接降低了控制板的成本；2、外接部件的减少，使得出故障的概率降低，且简化了 PCB的布局布线；3、可以通过调整编码器、解码器内部的TOKEN编码数据实现与多种其他型号的 DVI编码芯片配合使用，解决了不同厂家编解码芯片不匹配的问题；4、可以解决DVI线缆信号传输质量不佳时图像有闪点的问题及DVI传输速率和本 地接收数据速率不匹配的问题。
图1为现有数字视频系统的数字视频接口设备示意图。图2为本实用新型数字视频系统的数字视频接口设备示意图。图3为本实用新型可实现DVI解码的组件电原理图。图4为本实用新型可实现DVI编码的组件电原理图。
以下结合附图及具体实施例对本实用新型做进一步详细说明
具体实施方式
参阅图2所示，本实用新型可实现DVI编解码的FPGA组件IP，其是在FPGA器件 上例化(加入到FGPA应用设计文件中)后可实现DVI编、解码的组件，实现对输入的TMDS 信号进行解码，解析出并行的图像数据及行、场同步信号给FPGA内部其他图像处理模块使 用。DVI编码器则对并行的图像数据及其行、场同步信号进行编码，并输出TMDS信号至FPGA 外部。DVI解码器和解码器仅利用FPGA中的逻辑资源，时钟资源，在FPGA内部实现。如图3所示，该解码器包括TMDS接收模块，时钟恢复模块，数据1:10串并转换模 块，通道对齐模块，10bit/8bit解码模块，数据重新同步模块。时钟恢复模块在恢复时钟时，能够调整高速采样时钟(clkx5，频率为像素时钟的 5倍)的相位，令时钟的上升沿位于TMDS眼图的中心点。当参考时钟质量变差，相位发生变 化或者瞬时丢失时，时钟恢复模块能自动复位，重新进行时钟恢复，确保高质量的采样时钟 和合适的采样相位。解决了 DVI线缆信号传输质量不佳时，图像有闪点的问题。通道对齐模块将来自3个不同通道的图像数据和控制数据相对于数据有效信号 de(data enable)的上升沿进行对齐。解决了 DVI线缆中差分对传输延迟不同而导致的 RGB (red, green, blue)像素不同步的问题。重新同步模块将图像数据从参考时钟域(elk)转移至本地时钟域(local elk), 并缩短行同步Hsync (Horizontal sync)禾口场同步Vsync (Vertical sync)脉冲的宽度。解 决DVI传输速率和本地接收数据速率不匹配的问题，并且相对延长了一行和一场的有效数 据时间，等效于延长了 LED显示屏的显示时间。如图4所示，该编码器包括8bits/10bits编码模块，30 3并行转串行模块和TMDS 发送模块。[0027]8bits/10bits编码模块对输入图像数据进行编码，实现信号传输过程中的直流 (DC)平衡，并根据信号 s_de, s_hsycn, s_vsync, ctrl[3:0]插入 DVI 所必需的 TOKEN。30:3并行转串行模块将并行的30bit图像数据转换为串行的3路串行的数据，该 模块用5倍于像素时钟(l0cal_clk)的时钟(clkx5)将并行的IObits变换成10倍于原速 率的串行数据。Clkx5源于上述解码模块。TMDS发送模块通过OBUFDS (差分输出buffer)将串行的数据由 TTL(Transistor-Transistor Logic)电平转换为TMDS电平，输出至下一级LED控制器。所述的时钟恢复模块可以利用FPGA内部的DCM(Digital Clock Manager)资源实 现。TMDS接收和发送模块可以利用FPGA内部的差分缓冲器(IBUFDS and 0BUFDS)资源实 现。其他模块可以利用FPGA的逻辑资源和内部RAM资源实现。此处不再一一赘述。如此设计，视频接口仅需16pins，节省了 46pins，减少了一个解码芯片和一个编 码芯片，直接降低了控制板的成本，降低了出故障的概率，简化了 PCB(Printed Circuit Board)的布局布线。而且通过调整编码器、解码器内部的Τ0ΚΕΝ(编码表中一组特定的IObits数据)， 该解码器、编码器可与多种其他型号的DVI编码芯片配合使用，解决了不同厂家编解码芯 片不匹配的问题。上述各实施例可在不脱离本实用新型的范围下加以若干变化，故以上的说明所包 含及附图中所示的结构应视为例示性，而非用以限制本实用新型的申请专利范围。
权利要求1.一种可实现DVI编解码的FPGA组件，用于数字视频系统的数字视频接口 ；其特征在 于其是在FPGA器件上进行例化后可实现DVI编、解码的功能，对输入的DVI信号进行解码 和进行DVI编码，输出TMDS信号；其中，DVI解码组件包括有TMDS接收模块、时钟恢复模块、串并转换模块、通道对齐模块、解 码模块和数据重新同步模块；TMDS接收模块将接收的TMDS数据流经时钟恢复模块、串并转 换模块传送给通道对齐模块，该通道对齐模块将来自前面不同通道的图像数据和控制数据 相对于数据有效信号的上升沿对齐后再经解码模块传送给数据重新同步模块，重新同步模 块再将接收的图像数据及行同步和场同步脉冲的宽度处理后输出至FPGA器件内的其他图 像处理模块；DVI编码组件包括有编码模块、并行转串行模块和TMDS发送模块；编码模块将接收来 自FPGA器件内部的并行视频数据和行、场同步信号，对其进行编码，经并行转串行模块将 并行的视频数据和行、场同步信号转换为串行，输送给TMDS发送模块，TMDS发送模块将串 行化后的视频数据及行、场同步信号转换为TMDS信号，传输至下一级LED显示屏控制器。
2.根据权利要求1所述的可实现DVI编解码的FPGA组件，其特征在于所述DVI解码组件中的串并转换模块采用数据1 10的串并转换模块；解码模块采用 10bit/8bit解码模块；所述DVI编码的组件的编码模块采用8bits/10bits编码模块；并行转串行模块采用 30 3并行转串行模块。
专利摘要本实用新型公开了一种可实现DVI编解码的FPGA组件，其是在FPGA器件上进行例化可实现DVI编、解码的组件，实现对来自其他DVI编码器(如DVI编码芯片Sil164)的TMDS信号进行解码的功能和进行DVI编码，输出TMDS信号至其他解码器(如DVI解码芯片Sil1151)。实现DVI解码的组件包括有TMDS接收模块、时钟恢复模块、串并转换模块、通道对齐模块、解码模块和数据重新同步模块；实现DVI编码的组件包括有编码模块、并行转串行模块和TMDS发送模块。其利用FPGA中的逻辑资源、时钟资源，相对于原数字视频系统的数字视频接口设备可直接减少一个解码芯片和一个编码芯片，直接降低了控制板的成本；降低出故障的概率，简化PCB的布局布线。
文档编号G09G3/32GK201898573SQ20102059609
公开日2011年7月13日 申请日期2010年11月3日 优先权日2010年11月3日
发明者张计恒, 邱峰 申请人:巴可伟视(北京)电子有限公司
技术领域：
本实用新型涉及一种数字视频系统的数字视频接口(Digital Video Interface 简称DVI)设备，尤其涉及一种在FPGA (Field Programmable Gate Array)上实现DVI解码 器和DVI编码器的组件。
背景技术：
LED显示屏控制器的结构如图1所示。数字视频输入接口是DVI接口。DVI解码 芯片从TMDS(Transition Minimized Differential Signaling)数据流中解出相应的并行 视频数据及行、场同步信号。FPGA接收并行的视频数据后进行进一步处理，驱动显示屏显
7J\ ο同时FPGA将并行的图像数据及行、场同步信号输出给DVI编码器。DVI编码器进 行编码，并行转换为串行，输出TMDS信号，传输至下一级LED显示屏控制器。这种结构需要专用的解码器(DVI decoder)和编码器(DVI encoder)，解码器和编 码器与FPGA的接口总共需要的管脚数最少为62pins。占用了太多FPGA的管脚资源，增加 7 PCB(Printed Circuit Board)布局布线的难度。而且DVI芯片推荐成对使用，即配合使用同一厂家的编码芯片和解码芯片，导致 在选择编解码芯片时有局限性。
发明内容本实用新型的目的是提供一个可实现DVI编解码的FPGA组件，利用其可以解决现 有的技术问题，提供一种在FPGA内部可实现DVI解码器和DVI编码器的新方式。为实现上述目的，本实用新型采取以下设计方案一种可实现DVI编解码的FPGA组件，用于数字视频系统的数字视频接口 ；其是在 FPGA器件上例化可实现DVI编、解码的单元，对输入的DVI信号进行解码和进行DVI编码， 输出TMDS信号。所述实现DVI解码的组件包括有TMDS接收模块、时钟恢复模块、串并转换模块、通 道对齐模块、解码模块和数据重新同步模块；TMDS接收模块将接收的TMDS数据流经时钟恢 复模块、串并转换模块传送给通道对齐模块，该通道对齐模块将来自前面不同通道的图像 数据和控制数据相对于数据有效信号的上升沿对齐后再经解码模块传送给数据重新同步 模块，重新同步模块再将接收的图像数据及行同步和场同步脉冲的宽度处理后输出至FPGA 器件的接收接口 ；所述实现DVI编码的组件包括有编码模块、并行转串行模块和TMDS发送 模块；编码模块将接收来自FPGA器件输出的并行视频数据和行、场同步信号进行编码，经 并行转串行模块将并行的视频数据和行、场同步信号转换为串行，输送给TMDS发送模块， TMDS发送模块将串行化后的视频数据(R，G，B像素数据)及行、场同步信号转换为TMDS信 号，传输至下一级LED显示屏控制器。为实现更优化，所述实现DVI解码的组件中的串并转换模块采用数据1:10的串并
3转换模块；解码模块采用10bit/8bit解码模块；所述实现DVI编码的组件的编码模块采用 8bits/10bits编码模块；并行转串行模块采用30:3并行转串行模块。本实用新型的优点是1、仅利用FPGA中的逻辑资源、时钟资源，相对于原数字视频系统的数字视频接口 设备可直接减少一个解码芯片和一个编码芯片，直接降低了控制板的成本；2、外接部件的减少，使得出故障的概率降低，且简化了 PCB的布局布线；3、可以通过调整编码器、解码器内部的TOKEN编码数据实现与多种其他型号的 DVI编码芯片配合使用，解决了不同厂家编解码芯片不匹配的问题；4、可以解决DVI线缆信号传输质量不佳时图像有闪点的问题及DVI传输速率和本 地接收数据速率不匹配的问题。
图1为现有数字视频系统的数字视频接口设备示意图。图2为本实用新型数字视频系统的数字视频接口设备示意图。图3为本实用新型可实现DVI解码的组件电原理图。图4为本实用新型可实现DVI编码的组件电原理图。
以下结合附图及具体实施例对本实用新型做进一步详细说明
具体实施方式
参阅图2所示，本实用新型可实现DVI编解码的FPGA组件IP，其是在FPGA器件 上例化(加入到FGPA应用设计文件中)后可实现DVI编、解码的组件，实现对输入的TMDS 信号进行解码，解析出并行的图像数据及行、场同步信号给FPGA内部其他图像处理模块使 用。DVI编码器则对并行的图像数据及其行、场同步信号进行编码，并输出TMDS信号至FPGA 外部。DVI解码器和解码器仅利用FPGA中的逻辑资源，时钟资源，在FPGA内部实现。如图3所示，该解码器包括TMDS接收模块，时钟恢复模块，数据1:10串并转换模 块，通道对齐模块，10bit/8bit解码模块，数据重新同步模块。时钟恢复模块在恢复时钟时，能够调整高速采样时钟(clkx5，频率为像素时钟的 5倍)的相位，令时钟的上升沿位于TMDS眼图的中心点。当参考时钟质量变差，相位发生变 化或者瞬时丢失时，时钟恢复模块能自动复位，重新进行时钟恢复，确保高质量的采样时钟 和合适的采样相位。解决了 DVI线缆信号传输质量不佳时，图像有闪点的问题。通道对齐模块将来自3个不同通道的图像数据和控制数据相对于数据有效信号 de(data enable)的上升沿进行对齐。解决了 DVI线缆中差分对传输延迟不同而导致的 RGB (red, green, blue)像素不同步的问题。重新同步模块将图像数据从参考时钟域(elk)转移至本地时钟域(local elk), 并缩短行同步Hsync (Horizontal sync)禾口场同步Vsync (Vertical sync)脉冲的宽度。解 决DVI传输速率和本地接收数据速率不匹配的问题，并且相对延长了一行和一场的有效数 据时间，等效于延长了 LED显示屏的显示时间。如图4所示，该编码器包括8bits/10bits编码模块，30 3并行转串行模块和TMDS 发送模块。[0027]8bits/10bits编码模块对输入图像数据进行编码，实现信号传输过程中的直流 (DC)平衡，并根据信号 s_de, s_hsycn, s_vsync, ctrl[3:0]插入 DVI 所必需的 TOKEN。30:3并行转串行模块将并行的30bit图像数据转换为串行的3路串行的数据，该 模块用5倍于像素时钟(l0cal_clk)的时钟(clkx5)将并行的IObits变换成10倍于原速 率的串行数据。Clkx5源于上述解码模块。TMDS发送模块通过OBUFDS (差分输出buffer)将串行的数据由 TTL(Transistor-Transistor Logic)电平转换为TMDS电平，输出至下一级LED控制器。所述的时钟恢复模块可以利用FPGA内部的DCM(Digital Clock Manager)资源实 现。TMDS接收和发送模块可以利用FPGA内部的差分缓冲器(IBUFDS and 0BUFDS)资源实 现。其他模块可以利用FPGA的逻辑资源和内部RAM资源实现。此处不再一一赘述。如此设计，视频接口仅需16pins，节省了 46pins，减少了一个解码芯片和一个编 码芯片，直接降低了控制板的成本，降低了出故障的概率，简化了 PCB(Printed Circuit Board)的布局布线。而且通过调整编码器、解码器内部的Τ0ΚΕΝ(编码表中一组特定的IObits数据)， 该解码器、编码器可与多种其他型号的DVI编码芯片配合使用，解决了不同厂家编解码芯 片不匹配的问题。上述各实施例可在不脱离本实用新型的范围下加以若干变化，故以上的说明所包 含及附图中所示的结构应视为例示性，而非用以限制本实用新型的申请专利范围。
权利要求1.一种可实现DVI编解码的FPGA组件，用于数字视频系统的数字视频接口 ；其特征在 于其是在FPGA器件上进行例化后可实现DVI编、解码的功能，对输入的DVI信号进行解码 和进行DVI编码，输出TMDS信号；其中，DVI解码组件包括有TMDS接收模块、时钟恢复模块、串并转换模块、通道对齐模块、解 码模块和数据重新同步模块；TMDS接收模块将接收的TMDS数据流经时钟恢复模块、串并转 换模块传送给通道对齐模块，该通道对齐模块将来自前面不同通道的图像数据和控制数据 相对于数据有效信号的上升沿对齐后再经解码模块传送给数据重新同步模块，重新同步模 块再将接收的图像数据及行同步和场同步脉冲的宽度处理后输出至FPGA器件内的其他图 像处理模块；DVI编码组件包括有编码模块、并行转串行模块和TMDS发送模块；编码模块将接收来 自FPGA器件内部的并行视频数据和行、场同步信号，对其进行编码，经并行转串行模块将 并行的视频数据和行、场同步信号转换为串行，输送给TMDS发送模块，TMDS发送模块将串 行化后的视频数据及行、场同步信号转换为TMDS信号，传输至下一级LED显示屏控制器。
2.根据权利要求1所述的可实现DVI编解码的FPGA组件，其特征在于所述DVI解码组件中的串并转换模块采用数据1 10的串并转换模块；解码模块采用 10bit/8bit解码模块；所述DVI编码的组件的编码模块采用8bits/10bits编码模块；并行转串行模块采用 30 3并行转串行模块。
专利摘要本实用新型公开了一种可实现DVI编解码的FPGA组件，其是在FPGA器件上进行例化可实现DVI编、解码的组件，实现对来自其他DVI编码器(如DVI编码芯片Sil164)的TMDS信号进行解码的功能和进行DVI编码，输出TMDS信号至其他解码器(如DVI解码芯片Sil1151)。实现DVI解码的组件包括有TMDS接收模块、时钟恢复模块、串并转换模块、通道对齐模块、解码模块和数据重新同步模块；实现DVI编码的组件包括有编码模块、并行转串行模块和TMDS发送模块。其利用FPGA中的逻辑资源、时钟资源，相对于原数字视频系统的数字视频接口设备可直接减少一个解码芯片和一个编码芯片，直接降低了控制板的成本；降低出故障的概率，简化PCB的布局布线。
文档编号G09G3/32GK201898573SQ20102059609
公开日2011年7月13日 申请日期2010年11月3日 优先权日2010年11月3日
发明者张计恒, 邱峰 申请人:巴可伟视(北京)电子有限公司
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