具有电荷分享的源极驱动器的制作方法
专利名称：具有电荷分享的源极驱动器的制作方法
技术领域：
本发明涉及一种源极驱动器，尤其涉及一种可同时具有高驱动能力、高 稳定度、以及高电荷分享效率的源极驱动器。
背景技术：
请参考图1，图1为现有技术的源极驱动器的示意图。源极驱动器10 包含一伽玛电阻分压器(Gamma Resistor Voltage Divider) 11、 一第一数字 至模拟转换器(DAC) 12、 一第二数字至模拟转换器13、 一第一运算放大器14、 一第二运算放大器16、 一第一输出开关18、 一第二输出开关20、 一第一电 阻22、 一第二电阻24及一电荷分享开关26。第一输出开关18及第二输出 开关20为传输门(transmission gate),由一组控制信号0PC、 0PCB所控制, 电荷分享开关26由一控制信号EQC所控制。第一电阻22及第二电阻24为 静电放电(ESD)保护电阻，电阻值为R。
一般来说，为了增加源极驱动器10的驱动能力，会增大第一输出开关 18及第二输出开关20的面积(减小输出开关18、 20的等效电阻)，或减小第 一电阻22及第二电阻24的电阻值，来减小第一运算放大器14及第二运算 放大器16的输出电流路径至负载的电阻值。
但是，该电阻值也提供给系统一个零点的位置，对于系统的稳定度是有 帮助的，因此，减小第一输出开关18及第二输出开关20的面积(增大输出 开关18、 20的等效电阻)，或增大第一电阻22及第二电阻24的电阻值，反
而会提高系统的稳定度。
请同时参考图1与图2，图2为图1的源极驱动器的操作波形图。由于 液晶不能停在固定电平过久，因此要不断的反转。再者，源极驱动器10的 第 一输出信道AV0-0DD及第二输出信道AV0-EVEN必定是一个为正极性电平， 另一个为负极性电平，所以源极驱动器IO可通过电荷分享开关26,在每次 驱动负载之后，做电荷分享的操作，以节省能量。
如图2所示，当控制信号OPC由高电平转换为低电平时，第一输出开关
18及第二输出开关20关闭，所以由负载端看到的源极驱动器10为高阻抗状
态，此时伽玛电阻分压器11会将要输出电平的数据分别传送至第一数字模
拟转换器12及第二数字模拟转换器13。
接着，当控制信号EQC会转换到高电平时，电荷分享开关26导通，使 系统进入电荷分享时相t2，此时负载端的电荷会通过电荷分享开关26重新 分布，使源极驱动器10的第一输出信道AV0—0DD及第二输出信道AV0-EVEN 的电平到达一中间值。
之后，控制信号EQC由高电平转换为低电平，使电荷分享开关26关闭， 因此电荷分享时相t2结束；此时控制信号OPC也由低电平转换为高电平， 使第一输出开关18及第二输出开关20导通，以使系统进入运算放大器输出 时相tl。若源极驱动器10的第一输出通道AV(LODD要达到负极性电平，第 二输出通道AVO-EVEN要达到正极性电平，则第一数字冲莫拟转换器12通过第 一运算放大器14所组成的緩冲器将负极性电平输出至第一输出信道 AVO—ODD，第二数字模拟转换器13通过第二运算放大器16所组成的緩沖器 将正极性电平输出至第二输出通道AVO-EVEN。
在此请注意，在电荷分享时相t2中，第一电阻22及第二电阻24的电 阻值会影响到电荷分享的效率。当第一电阻22及第二电阻24的电阻值越大 时，源极驱动器10的第一输出信道AVO-ODD及第二输出信道AVO-EVEN的电 平到达该中间值的时间会越久，所以电荷分享的效率就越差；而在运算放大 器输出时相tl中，第一电阻22及第二电阻24的电阻值会限制源极驱动器 IO的驱动能力；此外，当第一电阻22及第二电阻24的电阻值越大，源极驱 动器10输出的第一输出信道AVO-ODD及第二输出信道AVO-EVEN的电平到达 终值的时间会越久。然而，若不断地将输出开关的等效电阻及静电放电保护 电阻的电阻值减小，虽然可改善源极驱动器的驱动能力和电荷分享的效率， 但系统的稳定性也变差了。
发明内容
因此，本发明的主要目的之一在于提供一种可同时具有高稳定度以及高 驱动能力的源极驱动器，以改善已知技术的问题。
本发明提供一种具有电荷分享的源极驱动器，包含一第一运算放大器， 该第一运算放大器的输出端耦接于该第一运算放大器的负输入端； 一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输入
端； 一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻
的第二端耦接于一第一数据线； 一第二开关，该第二开关的第一端耦接于该 第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二
开关的第二端，该第二电阻的第二端耦接于一第二数据线； 一第三开关，并 联耦接于该第一开关； 一第三电阻，并联耦接于该第一电阻； 一第四开关， 并联耦接于该第二开关； 一第四电阻，并联耦接于该第二电阻；及一第五开 关，该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端 耦接于该第二电阻的第 一端。
本发明还提供一种具有电荷分享的源极驱动器，包含一第一运算放大 器，该第一运算放大器的输出端耦接于该第一运算放大器的负输入端； 一第 二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输 入端； 一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻 的第二端耦接于一第一数据线； 一第二开关，该第二开关的第一端耦接于该 第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二 开关的第二端，该第二电阻的第二端耦接于一第二数据线； 一第三开关，该 第三开关的第一端耦接于该第一开关的第一端； 一第三电阻，该第三电阻的 第一端耦接于该第三开关的第二端，该第三电阻的第二端耦接于该第一电阻
的第二端； 一第四开关，该第四开关的第一端耦接于该第二开关的第一端； 一第四电阻，该第四电阻的第一端耦接于该第四开关的第二端，该第四电阻 的第二端耦接于该第二电阻的第二端；及一第五开关，该第五开关的第一端
耦接于该第一电阻的第一端，该第五开关的第二端耦接于该第二电阻的第一端。
本发明还提供一种具有电荷分享的源极驱动器，包含一第一运算放大
器，该第一运算放大器的输出端耦接于该第一运算放大器的负输入端； 一第 二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输 入端； 一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻 的第二端耦接于一第一数据线； 一第二开关，该第二开关的第一端耦接于该
第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二 开关的第二端，该第二电阻的第二端耦接于一第二数据线； 一第三开关，并
联耦接于该第一开关； 一第四开关，并联耦接于该第二开关；及一第五开关， 该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端耦接 于该第二电阻的第一端。
本发明还提供一种源极驱动器，其包含有一输出緩冲器，用来输出一驱 动电流； 一第一电流路径，耦接于该输出緩冲器与一数据线之间； 一第二电 流路径，并联于该第一电流路径；其中在一第一驱动时段，该输出緩冲器同 时利用该第 一 电流路径与该第二电流路径来传递该驱动电流，以驱动该数据 线；并在该一第二驱动时段，该输出緩沖器仅利用该第一电流路径来传递该 驱动电流，以提升该源极驱动器的稳定度。
图1为现有技术的源极驱动器的示意图。
图2为图1的源极驱动器的操作波形图。
图3为本发明的源极驱动器的第一实施例的示意图。
图4为图3的源极驱动器的操作波形图。
图5为本发明的源极驱动器的第二实施例的示意图。
图6为本发明的源极驱动器的第三实施例的示意图。
图7为本发明的源极驱动器的第四实施例的示意图。
图8为本发明的源极驱动器的第五实施例的示意图。
附图符号说明
10 12
14 18 20 22 24
源极驱动器
11
伽玛电阻分压器
第一数字至模拟转换器 13 第二数字至模拟转换
第一运算放大器
第一输出开关
第二输出开关
第一电阻 第二电阻
器
16 第二运算放大器
19 第三输出开关
21 第四输出开关
23 第三电阻
25 第四电阻26 电荷分享开关 40 源极驱动器 52 源极驱动器
30 源极驱动器 50 源极驱动器 54 源极驱动器
具体实施例方式
请参考图3,图3为本发明的源极驱动器的第一实施例的示意图。源极 驱动器30包含一伽玛电阻分压器(Gamma Resistor Voltage Divider) 11、 一第一数字至模拟转换器(DAC)12、 一第二数字至模拟转换器13、 一第一运 算放大器14、 一第二运算放大器16、 一第一输出开关18、 一第二输出开关 20、 一第三输出开关19、 一第四输出开关21、 一第一电阻22、 一第二电阻 24、 一第三电阻23、 一第四电阻25及一电荷分享开关26。
其中，第一输出开关18及第二输出开关20由一组控制信号OPC2、OPC2B 所控制，第三输出开关19及第四输出开关21由一组控制信号0PC1、 0PC1B 所控制，电荷分享开关26由一控制信号EQC所控制。第一输出开关18、第 二输出开关20、第三输出开关19及第四输出开关21为传输门(transmission gate)。第一电阻22、第二电阻24、第三电阻"及第四电阻"为静电放电 (ESD)保护电阻。第三输出开关19并联耦接于第一输出开关18,第三电阻 23并联耦接于第一电阻22,第四输出开关21并联耦接于第二输出开关20, 第四电阻25并联耦接于该第二电阻24,因此源极驱动器30的第一输出信道 AV0_ODD及第二输出信道AVO-EVEN分别增加了 一组电流路径。
假设第一电阻22、第二电阻24、第三电阻23及第四电阻的电阻值分别 为R，第一输出开关18、第二输出开关20、第三输出开关19及第四输出开 关21的等效电阻值分别为r，则第一输出通道AVO—ODD至第一运算放大器 14间的电阻值为(r+R)/2，第二输出通道AVO—EVEN至第二运算放大器16间 的电阻值为(r+R)/2,也就是第一输出通道AV0-0DD输出的电流比起未并联 耦接第三输出开关19及第三电阻23时放大了二倍，而第二输出通道 AV0 - EVEN输出的电流也比起未并耳关耦接第四输出开关21及第四电阻25时放 大了二倍。
请参考图4，图4为图3的源极驱动器的操作波形图。当控制信号0PC2 由高电平转换为低电平时，第一输出开关18及第二输出开关20关闭，所以 由负载端看到的源极驱动器30为高阻抗状态，此时伽玛电阻分压器11会将
要输出电平的数据分别传送至第一数字模拟转换器12及第二数字模拟转换 器13。
接着，控制信号EQC会转换到高电平，使电荷分享开关26导通，代表 系统进入电荷分享时相t2;此时源极驱动器30的第一输出信道AV0-0DD及 第二输出信道AV0-EVEN的电荷通过电荷分享开关26的路径会重新分布，使 电平到达一中间值，此时电荷分享路径的电阻值为R,电荷分享的电流较未 耦接第三电阻23及第四电阻25时放大了 二倍。
之后，控制信号EQC由高电平转换为低电平，使电荷分享开关26关闭， 电荷分享时相t2结束；此时控制信号0PC2由低电平转换为高电平，使第一 输出开关18及第二输出开关20导通，以使系统进入运算放大器输出时相11; 同一时间，控制信号0PC1也由低电平转换为高电平，以使第三输出开关19 及第四输出开关21导通，所以此时第一输出信道AVO—ODD及第二输出信道 AV0_EVEN相当于分别有两个电流路径对于负载进行充电，电流路径的电阻值 为(r+R)/2。经过一段时间后，控制信号0PC1将由低电平转换为高电平，第 三输出开关19及第四输出开关21关闭，此时充电路径上的电阻值改变为 r+(R/2)，如此便可维持系统的稳定性。
因此，利用前述的架构(第三输出开关19并联耦接于第一输出开关18， 第三电阻23并联耦接于第一电阻22，第四输出开关21并联耦接于第二输出 开关20,第四电阻25并联耦接于该第二电阻24),本发明可提供多个电流 路径给源极驱动器30,以允许源极驱动器30在不同的状态下，动态地使用 这些电流路径，因此，源极驱动器30除了有较好的驱动负载的能力与电荷 分享的效率，同时也兼顾了系统稳定性的需求。
举例来说，对于数据线AVO-ODD(运算放大器14)来说，开关19可视为 一电流路径，而开关18可视为另一电流路径，而于进行数据线的驱动时， 本发明会先同时利用两电流路径来传递运算放大器14所输出的驱动信号， 此时，由于两电流路径呈并联，因此会降低传输路径的等效电阻值，而使驱 动电流增加，也因此增强了运算放大器14的驱动能力。而在其后，本发明 会关闭其中一个电流路径(譬如开关19),而只利用一个电流路径进行驱动信 号的传递，由于单一电流路径的等效电阻值较大，因此便可提供给系统一较 佳的零点，以提升系统的稳定度。
请参考图5，图5为本发明的源极驱动器的第二实施例的示意图。在第
二实施例中，源极驱动器40的第三输出开关19、第三电阻23、第四输出开 关21及第四电阻25与第一实施例的连接方式不同。串联耦接的第三输出开 关19及第三电阻23并联耦接于串联耦接的第一输出开关18及第一电阻22, 所以第一运算放大器14至第一输出通道AVO-ODD之间有两条电流路径，电 阻值为(r+R)/2。同样的，串联耦接的第四输出开关21及第四电阻25并联 耦接于串联耦接的第二输出开关20及第二电阻24,所以第二运算放大器16 至第二输出通道AVO—EVEN之间也有两条电流路径，电阻值为(r+R)/2。因此 源极驱动器40的操作波形图与图3相同，在经过一段时间后，控制信号0PC1 将由低电平转换为高电平，第三输出开关19及第四输出开关21关闭，此时 电流路径的电阻值为r+R,可维持系统的稳定性。
然而，在操作上，本实施例与第一实施例不同之处在于当系统进行电 荷分享时，由于开关18、 19、 20、 21都形成断路，因此第一输出信道AVO-ODD 及第二输出信道AVO—EVEN仅通过电阻22与电阻24进行电荷分享；这代表 着电荷分享路径上的等效电阻值为2R，因此，在本实施例中，电荷分享的效 率虽比第一实施例差，但由于电荷分享路径的阻抗较大，因此可具有较好的 静电放电保护的能力。
请参考图6，图6为本发明的源极驱动器的第三实施例的示意图。在第 三实施例中，第三输出开关19并联耦接于第一输出开关18,第四输出开关 21并联耦接于第二输出开关20,因此源极驱动器50的第 一输出信道AVO_ODD 及第二输出信道AVO-EVEN分别增加了 一组电流路径，源极驱动器50的操作 波形图与图3相同。
因此，在本实施例中，系统进行电荷分享时(此时开关18、 19、 20、 21 均形成断路)，源极驱动器50的电荷分享路径的电阻值为R;而在驱动负载 时(此时开关18、 19、 20、 21均导通)，由于源极驱动器50的第三电阻23 及第四电阻25使用较小的电阻值R/2,因此第一输出通道AV0-0DD至第一运 算放大器14间的电阻值为(r+R)/2，第二输出通道AVO-EVEN至第二运算放 大器16间的电阻值为(r+R)/2;此外，在经过一段时间后，控制信号0PC1 将由低电平转换为高电平，使第三输出开关19及第四输出开关M关闭，此 时电流路径的电阻值为由原本的(r+R)/2改变为r+(R/2),可维欢系统的稳 定性。
因此，在本实施例中，源极驱动器50也可兼顾驱动负载的能力以及系统稳定度。
请参考图7,图7为本发明的源极驱动器的第四实施例的示意图。第四
实施例为第三实施例的一个延伸设计，源极驱动器52使用的第一电阻22、 第二电阻M、第三电阻23及第四电阻25的电阻值分别为R/2，第三电阻23 耦接于第一开关18及第一电阻22之间，第四电阻25耦接于第二开关20及 第二电阻24之间。
因此，在系统驱动负载时(此时开关18、 19、 20、 21均导通)，第一输 出通道AV0-0DD至第一运算放大器14间的电阻值为(r/2)+R，第二输出通 道AVO—EVEN至第二运算放大器16间的电阻值为(r/2 ) +R;系统进行电荷 分享时(此时开关18、 19、 20、 21均形成断路)，源极驱动器52的电荷分享 路径的电阻值为R;此外，在经过一段时间后，控制信号0PC1将由低电平转 换为高电平，使第三输出开关19及第四输出开关n关闭，此时电流路径的 电阻值为由原本的(r/2)十R改变为r+R，可维持系统的稳定性。因此，源极 驱动器52可兼顾驱动负载的能力以及系统稳定度。
请参考图8,图8为本发明的源极驱动器的第五实施例的示意图。第五 实施为第三实施例的另一个延伸设计，源极驱动器54使用的第一电阻22、 第二电阻24、第三电阻23及第四电阻25的电阻值分别为R/2，第三电阻23 耦接于电荷分享开关26及第一电阻22之间，第四电阻25耦接于电荷分享 开关26及第二电阻24之间。
相同地，系统进行电荷分享时，源极驱动器52的电荷分享路径的电阻 值为2R;在系统驱动负载时(此时开关18、 19、 20、 21均导通)，第一输出 通道AV0-0DD至第一运算放大器14间的电阻值为(r+R)/2,第二输出通道 AV0_EVEN至第二运算放大器16间的电阻值为(r+R)/2;此外，在经过一段时 间后，控制信号0PC1将由低电平转换为高电平，使第三输出开关19及第四 输出开关21关闭，此时电流路径的电阻值为由原本的(r+R)/2改变为 r+(R/2)，可维持系统的稳定性。因此，源极驱动器52有较好系统稳定性及 负载驱动效率。第二输出通道AVO-EVEN至第二运算放大器16间的电阻值为 (r+R)/2,源极驱动器54的电荷分享路径的电阻值为2R。源极驱动器54可 兼顾驱动负载的能力以及系统稳定度。 ，
在此请注意，前述的各电阻与各开关的电阻值，仅用于说明，而非本发 明的限制。在实际应用中，电路设计者可以依其需求，自行规划各电阻以及各开关的电阻值，以使源极驱动器具有其所须的负载驱动能力、稳定度、电 荷分享效率。如此的相对应变化，也属本发明的范畴。
综上所述，本发明源极驱动器利用两个并联的输出开关来控制输出电流 的大小，可提高源极驱动器的驱动能力并维持系统的稳定度。源极驱动器的 该第 一输出开关及该第 一 电阻串联耦接于该源极驱动器的第 一输出通道。该 第二输出开关及该第二电阻串联耦接于该源极驱动器的第二输出通道。该第
三输出开关并联耦接于该第一输出开关，该第四输出开关并联耦接于该第二 输出开关。该电荷分享开关耦接于该第一电阻及该第二电阻之间。通过控制 该第三输出开关及该第四输出开关可调整该源极驱动器的输出电流路径的 电阻值的大小。因此，当源极驱动器需要驱动时，该电流路径的电阻值小， 当源极驱动器的系统需稳定时，该电流路径的电阻值大。此外，该第三电阻 并联耦接于该第一电阻，该第四电阻并联耦接于该第二电阻，可减小电荷分 享路径上的电阻值，增加电荷分享的效率。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有电荷分享的源极驱动器，包含一第一运算放大器，该第一运算放大器的输出端耦接于该第一运算放大器的负输入端；一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输入端；一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端；一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻的第二端耦接于一第一数据线；一第二开关，该第二开关的第一端耦接于该第二运算放大器的输出端；一第二电阻，该第二电阻的第一端耦接于该第二开关的第二端，该第二电阻的第二端耦接于一第二数据线；一第三开关，并联耦接于该第一开关；一第三电阻，并联耦接于该第一电阻；一第四开关，并联耦接于该第二开关；一第四电阻，并联耦接于该第二电阻；及一第五开关，该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端耦接于该第二电阻的第一端。
2. 如权利要求1所述的源极驱动器，还包含 一第一数字至模拟转换器，耦接于该第一运算放大器的正输入端；及 一第二数字至模拟转换器，耦接于该第二运算放大器的正输入端。
3. 如权利要求1所述的源极驱动器，还包含一伽玛电阻分压器，耦接于该第 一数字至模拟转换器及第二数字至模拟 转换器。
4. 如权利要求1所述的源极驱动器，其中该第一开关、该第二开关、 该第三开关及该第四开关为传输门。
5. —种具有电荷分享的源极驱动器，包含一第一运算放大器，该第一运算放大器的输出端耦接于该第一运算放大 器的负输入端；一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大 器的负输入端；一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一 电阻的第二端耦接于一第一数据线；一第二开关，该第二开关的第一端耦接于该第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二开关的第二端，该第二 电阻的第二端耦接于一第二数据线；一第三开关，该第三开关的第一端耦接于该第一开关的第一端； 一第三电阻，该第三电阻的第一端耦接于该第三开关的第二端，该第三电阻的第二端耦接于该第 一 电阻的第二端；一第四开关，该第四开关的第一端耦接于该第二开关的第一端； 一第四电阻，该第四电阻的第一端耦接于该第四开关的第二端，该第四电阻的第二端耦接于该第二电阻的第二端；及一第五开关，该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端耦接于该第二电阻的第一端。
6. 如权利要求5所述的源极驱动器，还包含 一第一数字至模拟转换器，耦接于该第一运算放大器的正输入端；及 一第二数字至模拟转换器，耦接于该第二运算放大器的正输入端。
7. 如权利要求5所述的源极驱动器，还包含一伽玛电阻分压器，耦接于该第一数字至模拟转换器及第二数字至模拟 转换器。
8. 如权利要求5所述的源极驱动器，其中该第一开关、该第二开关、 该第三开关及该第四开关为传输门。
9. 一种具有电荷分享的源极驱动器，包含一第一运算放大器，该第一运算放大器的输出端耦接于该第一运算放大 器的负输入端；一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大 器的负输入端；一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一 电阻的第二端耦接于一第一数据线；一第二开关，该第二开关的第一端耦接于该第二运算放大器的输出端；一第二电阻，该第二电阻的第一端耦接于该第二开关的第二端，该第二电阻的第二端耦接于一第二数据线；一第三开关，并联耦接于该第一开关； 一第四开关，并联耦接于该第二开关；及一第五开关，该第五开关的第一端耦接于该第一电阻的第一端，该第五 开关的第二端耦接于该第二电阻的第一端。
10. 如权利要求9所述的源极驱动器，还包含一第三电阻，耦接于该第一开关的第二端及该第一电阻的第一端之间；及一第四电阻，耦接于该第二开关的第二端及该第二电阻的第一端之间。
11. 如权利要求9所述的源极驱动器，还包含一第三电阻，耦接于该第五开关的第一端及该第一电阻的第一端之间；及一第四电阻，耦接于该第五开关的第二端及该第二电阻的第一端之间。
12. 如权利要求9所述的源极驱动器，还包含 一第一数字至模拟转换器，耦接于该第一运算放大器的正输入端；及 一第二数字至模拟转换器，耦接于该第二运算放大器的正输入端。
13. 如权利要求9所述的源极驱动器，还包含一伽玛电阻分压器，耦接于该第 一数字至模拟转换器及第二数字至模拟 转换器。
14. 如权利要求9所述的源极驱动器，其中该第一开关、该第二开关、 该第三开关及该第四开关系为传输门。
15. —种源极驱动器，其包含有 一输出緩冲器，用来緩冲并输出一驱动信号； 一第一电流路径，耦接于该输出緩冲器与一数据线之间；以及 一第二电流路径，并联于该第一电流;珞径；其中在一第一驱动时段，该输出緩冲器同时利用该第一电流路径与该第 二电流路径来传递该驱动信号，以驱动该数据线；并在一第二驱动时段，该 输出緩沖器仅利用该第一电流路径来传递该驱动信号，以提升该源极驱动器 的稳定度。
16. 如权利要求15所述的源极驱动器，其中该第一电流路径包含一第 一开关，该第二电流路径包含一第二开关。
17. 如权利要求16所述的源极驱动器，其中在该第一驱动时段时，该 第一开关与该第二开关均导通，以使该第一电流路径与该第二电流路径传递 该驱动信号，在该第二驱动时段时，该第一开关导通而该第二开关形成断路， 使该驱动信号仅通过该第一电流路径传递。
18. 如权利要求15所述的源极驱动器，还包含一电阻，耦接于该第一 电流路径及该数据线之间。
19. 如权利要求15所述的源极驱动器，其中该第一电流路径包含一第 一开关及一第一电阻，该第二电流路径包含一第二开关及一第二电阻。
20. 如权利要求19所述的源极驱动器，其中在该第一驱动时段时，该 第一开关与该第二开关均导通，以使该第一电流路径与该第二电流路径传递 该驱动信号，在该第二驱动时段时，该第一开关导通而该第二开关形成断路， ^^该驱动信号仅通过该第 一 电流路径传递。
全文摘要
源极驱动器包含四个输出开关、两个电阻及一个电荷分享开关。该第一输出开关及该第一电阻串联耦接于该源极驱动器的第一输出通道。该第二输出开关及该第二电阻串联耦接于该源极驱动器的第二输出通道。该第三输出开关并联耦接于该第一输出开关，该第四输出开关并联耦接于该第二输出开关。该电荷分享开关耦接于该第一电阻及该第二电阻之间。通过控制该第三输出开关及该第四输出开关调整该源极驱动器的输出电流路径的电阻值的大小。
文档编号G09G5/00GK101354877SQ200710137379
公开日2009年1月28日 申请日期2007年7月25日 优先权日2007年7月25日
发明者宋光峰, 陈昭安 申请人:联咏科技股份有限公司
技术领域：
本发明涉及一种源极驱动器，尤其涉及一种可同时具有高驱动能力、高 稳定度、以及高电荷分享效率的源极驱动器。
背景技术：
请参考图1，图1为现有技术的源极驱动器的示意图。源极驱动器10 包含一伽玛电阻分压器(Gamma Resistor Voltage Divider) 11、 一第一数字 至模拟转换器(DAC) 12、 一第二数字至模拟转换器13、 一第一运算放大器14、 一第二运算放大器16、 一第一输出开关18、 一第二输出开关20、 一第一电 阻22、 一第二电阻24及一电荷分享开关26。第一输出开关18及第二输出 开关20为传输门(transmission gate),由一组控制信号0PC、 0PCB所控制, 电荷分享开关26由一控制信号EQC所控制。第一电阻22及第二电阻24为 静电放电(ESD)保护电阻，电阻值为R。
一般来说，为了增加源极驱动器10的驱动能力，会增大第一输出开关 18及第二输出开关20的面积(减小输出开关18、 20的等效电阻)，或减小第 一电阻22及第二电阻24的电阻值，来减小第一运算放大器14及第二运算 放大器16的输出电流路径至负载的电阻值。
但是，该电阻值也提供给系统一个零点的位置，对于系统的稳定度是有 帮助的，因此，减小第一输出开关18及第二输出开关20的面积(增大输出 开关18、 20的等效电阻)，或增大第一电阻22及第二电阻24的电阻值，反
而会提高系统的稳定度。
请同时参考图1与图2，图2为图1的源极驱动器的操作波形图。由于 液晶不能停在固定电平过久，因此要不断的反转。再者，源极驱动器10的 第 一输出信道AV0-0DD及第二输出信道AV0-EVEN必定是一个为正极性电平， 另一个为负极性电平，所以源极驱动器IO可通过电荷分享开关26,在每次 驱动负载之后，做电荷分享的操作，以节省能量。
如图2所示，当控制信号OPC由高电平转换为低电平时，第一输出开关
18及第二输出开关20关闭，所以由负载端看到的源极驱动器10为高阻抗状
态，此时伽玛电阻分压器11会将要输出电平的数据分别传送至第一数字模
拟转换器12及第二数字模拟转换器13。
接着，当控制信号EQC会转换到高电平时，电荷分享开关26导通，使 系统进入电荷分享时相t2，此时负载端的电荷会通过电荷分享开关26重新 分布，使源极驱动器10的第一输出信道AV0—0DD及第二输出信道AV0-EVEN 的电平到达一中间值。
之后，控制信号EQC由高电平转换为低电平，使电荷分享开关26关闭， 因此电荷分享时相t2结束；此时控制信号OPC也由低电平转换为高电平， 使第一输出开关18及第二输出开关20导通，以使系统进入运算放大器输出 时相tl。若源极驱动器10的第一输出通道AV(LODD要达到负极性电平，第 二输出通道AVO-EVEN要达到正极性电平，则第一数字冲莫拟转换器12通过第 一运算放大器14所组成的緩冲器将负极性电平输出至第一输出信道 AVO—ODD，第二数字模拟转换器13通过第二运算放大器16所组成的緩沖器 将正极性电平输出至第二输出通道AVO-EVEN。
在此请注意，在电荷分享时相t2中，第一电阻22及第二电阻24的电 阻值会影响到电荷分享的效率。当第一电阻22及第二电阻24的电阻值越大 时，源极驱动器10的第一输出信道AVO-ODD及第二输出信道AVO-EVEN的电 平到达该中间值的时间会越久，所以电荷分享的效率就越差；而在运算放大 器输出时相tl中，第一电阻22及第二电阻24的电阻值会限制源极驱动器 IO的驱动能力；此外，当第一电阻22及第二电阻24的电阻值越大，源极驱 动器10输出的第一输出信道AVO-ODD及第二输出信道AVO-EVEN的电平到达 终值的时间会越久。然而，若不断地将输出开关的等效电阻及静电放电保护 电阻的电阻值减小，虽然可改善源极驱动器的驱动能力和电荷分享的效率， 但系统的稳定性也变差了。
发明内容
因此，本发明的主要目的之一在于提供一种可同时具有高稳定度以及高 驱动能力的源极驱动器，以改善已知技术的问题。
本发明提供一种具有电荷分享的源极驱动器，包含一第一运算放大器， 该第一运算放大器的输出端耦接于该第一运算放大器的负输入端； 一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输入
端； 一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻
的第二端耦接于一第一数据线； 一第二开关，该第二开关的第一端耦接于该 第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二
开关的第二端，该第二电阻的第二端耦接于一第二数据线； 一第三开关，并 联耦接于该第一开关； 一第三电阻，并联耦接于该第一电阻； 一第四开关， 并联耦接于该第二开关； 一第四电阻，并联耦接于该第二电阻；及一第五开 关，该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端 耦接于该第二电阻的第 一端。
本发明还提供一种具有电荷分享的源极驱动器，包含一第一运算放大 器，该第一运算放大器的输出端耦接于该第一运算放大器的负输入端； 一第 二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输 入端； 一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻 的第二端耦接于一第一数据线； 一第二开关，该第二开关的第一端耦接于该 第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二 开关的第二端，该第二电阻的第二端耦接于一第二数据线； 一第三开关，该 第三开关的第一端耦接于该第一开关的第一端； 一第三电阻，该第三电阻的 第一端耦接于该第三开关的第二端，该第三电阻的第二端耦接于该第一电阻
的第二端； 一第四开关，该第四开关的第一端耦接于该第二开关的第一端； 一第四电阻，该第四电阻的第一端耦接于该第四开关的第二端，该第四电阻 的第二端耦接于该第二电阻的第二端；及一第五开关，该第五开关的第一端
耦接于该第一电阻的第一端，该第五开关的第二端耦接于该第二电阻的第一端。
本发明还提供一种具有电荷分享的源极驱动器，包含一第一运算放大
器，该第一运算放大器的输出端耦接于该第一运算放大器的负输入端； 一第 二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输 入端； 一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻 的第二端耦接于一第一数据线； 一第二开关，该第二开关的第一端耦接于该
第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二 开关的第二端，该第二电阻的第二端耦接于一第二数据线； 一第三开关，并
联耦接于该第一开关； 一第四开关，并联耦接于该第二开关；及一第五开关， 该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端耦接 于该第二电阻的第一端。
本发明还提供一种源极驱动器，其包含有一输出緩冲器，用来输出一驱 动电流； 一第一电流路径，耦接于该输出緩冲器与一数据线之间； 一第二电 流路径，并联于该第一电流路径；其中在一第一驱动时段，该输出緩冲器同 时利用该第 一 电流路径与该第二电流路径来传递该驱动电流，以驱动该数据 线；并在该一第二驱动时段，该输出緩沖器仅利用该第一电流路径来传递该 驱动电流，以提升该源极驱动器的稳定度。
图1为现有技术的源极驱动器的示意图。
图2为图1的源极驱动器的操作波形图。
图3为本发明的源极驱动器的第一实施例的示意图。
图4为图3的源极驱动器的操作波形图。
图5为本发明的源极驱动器的第二实施例的示意图。
图6为本发明的源极驱动器的第三实施例的示意图。
图7为本发明的源极驱动器的第四实施例的示意图。
图8为本发明的源极驱动器的第五实施例的示意图。
附图符号说明
10 12
14 18 20 22 24
源极驱动器
11
伽玛电阻分压器
第一数字至模拟转换器 13 第二数字至模拟转换
第一运算放大器
第一输出开关
第二输出开关
第一电阻 第二电阻
器
16 第二运算放大器
19 第三输出开关
21 第四输出开关
23 第三电阻
25 第四电阻26 电荷分享开关 40 源极驱动器 52 源极驱动器
30 源极驱动器 50 源极驱动器 54 源极驱动器
具体实施例方式
请参考图3,图3为本发明的源极驱动器的第一实施例的示意图。源极 驱动器30包含一伽玛电阻分压器(Gamma Resistor Voltage Divider) 11、 一第一数字至模拟转换器(DAC)12、 一第二数字至模拟转换器13、 一第一运 算放大器14、 一第二运算放大器16、 一第一输出开关18、 一第二输出开关 20、 一第三输出开关19、 一第四输出开关21、 一第一电阻22、 一第二电阻 24、 一第三电阻23、 一第四电阻25及一电荷分享开关26。
其中，第一输出开关18及第二输出开关20由一组控制信号OPC2、OPC2B 所控制，第三输出开关19及第四输出开关21由一组控制信号0PC1、 0PC1B 所控制，电荷分享开关26由一控制信号EQC所控制。第一输出开关18、第 二输出开关20、第三输出开关19及第四输出开关21为传输门(transmission gate)。第一电阻22、第二电阻24、第三电阻"及第四电阻"为静电放电 (ESD)保护电阻。第三输出开关19并联耦接于第一输出开关18,第三电阻 23并联耦接于第一电阻22,第四输出开关21并联耦接于第二输出开关20, 第四电阻25并联耦接于该第二电阻24,因此源极驱动器30的第一输出信道 AV0_ODD及第二输出信道AVO-EVEN分别增加了 一组电流路径。
假设第一电阻22、第二电阻24、第三电阻23及第四电阻的电阻值分别 为R，第一输出开关18、第二输出开关20、第三输出开关19及第四输出开 关21的等效电阻值分别为r，则第一输出通道AVO—ODD至第一运算放大器 14间的电阻值为(r+R)/2，第二输出通道AVO—EVEN至第二运算放大器16间 的电阻值为(r+R)/2,也就是第一输出通道AV0-0DD输出的电流比起未并联 耦接第三输出开关19及第三电阻23时放大了二倍，而第二输出通道 AV0 - EVEN输出的电流也比起未并耳关耦接第四输出开关21及第四电阻25时放 大了二倍。
请参考图4，图4为图3的源极驱动器的操作波形图。当控制信号0PC2 由高电平转换为低电平时，第一输出开关18及第二输出开关20关闭，所以 由负载端看到的源极驱动器30为高阻抗状态，此时伽玛电阻分压器11会将
要输出电平的数据分别传送至第一数字模拟转换器12及第二数字模拟转换 器13。
接着，控制信号EQC会转换到高电平，使电荷分享开关26导通，代表 系统进入电荷分享时相t2;此时源极驱动器30的第一输出信道AV0-0DD及 第二输出信道AV0-EVEN的电荷通过电荷分享开关26的路径会重新分布，使 电平到达一中间值，此时电荷分享路径的电阻值为R,电荷分享的电流较未 耦接第三电阻23及第四电阻25时放大了 二倍。
之后，控制信号EQC由高电平转换为低电平，使电荷分享开关26关闭， 电荷分享时相t2结束；此时控制信号0PC2由低电平转换为高电平，使第一 输出开关18及第二输出开关20导通，以使系统进入运算放大器输出时相11; 同一时间，控制信号0PC1也由低电平转换为高电平，以使第三输出开关19 及第四输出开关21导通，所以此时第一输出信道AVO—ODD及第二输出信道 AV0_EVEN相当于分别有两个电流路径对于负载进行充电，电流路径的电阻值 为(r+R)/2。经过一段时间后，控制信号0PC1将由低电平转换为高电平，第 三输出开关19及第四输出开关21关闭，此时充电路径上的电阻值改变为 r+(R/2)，如此便可维持系统的稳定性。
因此，利用前述的架构(第三输出开关19并联耦接于第一输出开关18， 第三电阻23并联耦接于第一电阻22，第四输出开关21并联耦接于第二输出 开关20,第四电阻25并联耦接于该第二电阻24),本发明可提供多个电流 路径给源极驱动器30,以允许源极驱动器30在不同的状态下，动态地使用 这些电流路径，因此，源极驱动器30除了有较好的驱动负载的能力与电荷 分享的效率，同时也兼顾了系统稳定性的需求。
举例来说，对于数据线AVO-ODD(运算放大器14)来说，开关19可视为 一电流路径，而开关18可视为另一电流路径，而于进行数据线的驱动时， 本发明会先同时利用两电流路径来传递运算放大器14所输出的驱动信号， 此时，由于两电流路径呈并联，因此会降低传输路径的等效电阻值，而使驱 动电流增加，也因此增强了运算放大器14的驱动能力。而在其后，本发明 会关闭其中一个电流路径(譬如开关19),而只利用一个电流路径进行驱动信 号的传递，由于单一电流路径的等效电阻值较大，因此便可提供给系统一较 佳的零点，以提升系统的稳定度。
请参考图5，图5为本发明的源极驱动器的第二实施例的示意图。在第
二实施例中，源极驱动器40的第三输出开关19、第三电阻23、第四输出开 关21及第四电阻25与第一实施例的连接方式不同。串联耦接的第三输出开 关19及第三电阻23并联耦接于串联耦接的第一输出开关18及第一电阻22, 所以第一运算放大器14至第一输出通道AVO-ODD之间有两条电流路径，电 阻值为(r+R)/2。同样的，串联耦接的第四输出开关21及第四电阻25并联 耦接于串联耦接的第二输出开关20及第二电阻24,所以第二运算放大器16 至第二输出通道AVO—EVEN之间也有两条电流路径，电阻值为(r+R)/2。因此 源极驱动器40的操作波形图与图3相同，在经过一段时间后，控制信号0PC1 将由低电平转换为高电平，第三输出开关19及第四输出开关21关闭，此时 电流路径的电阻值为r+R,可维持系统的稳定性。
然而，在操作上，本实施例与第一实施例不同之处在于当系统进行电 荷分享时，由于开关18、 19、 20、 21都形成断路，因此第一输出信道AVO-ODD 及第二输出信道AVO—EVEN仅通过电阻22与电阻24进行电荷分享；这代表 着电荷分享路径上的等效电阻值为2R，因此，在本实施例中，电荷分享的效 率虽比第一实施例差，但由于电荷分享路径的阻抗较大，因此可具有较好的 静电放电保护的能力。
请参考图6，图6为本发明的源极驱动器的第三实施例的示意图。在第 三实施例中，第三输出开关19并联耦接于第一输出开关18,第四输出开关 21并联耦接于第二输出开关20,因此源极驱动器50的第 一输出信道AVO_ODD 及第二输出信道AVO-EVEN分别增加了 一组电流路径，源极驱动器50的操作 波形图与图3相同。
因此，在本实施例中，系统进行电荷分享时(此时开关18、 19、 20、 21 均形成断路)，源极驱动器50的电荷分享路径的电阻值为R;而在驱动负载 时(此时开关18、 19、 20、 21均导通)，由于源极驱动器50的第三电阻23 及第四电阻25使用较小的电阻值R/2,因此第一输出通道AV0-0DD至第一运 算放大器14间的电阻值为(r+R)/2，第二输出通道AVO-EVEN至第二运算放 大器16间的电阻值为(r+R)/2;此外，在经过一段时间后，控制信号0PC1 将由低电平转换为高电平，使第三输出开关19及第四输出开关M关闭，此 时电流路径的电阻值为由原本的(r+R)/2改变为r+(R/2),可维欢系统的稳 定性。
因此，在本实施例中，源极驱动器50也可兼顾驱动负载的能力以及系统稳定度。
请参考图7,图7为本发明的源极驱动器的第四实施例的示意图。第四
实施例为第三实施例的一个延伸设计，源极驱动器52使用的第一电阻22、 第二电阻M、第三电阻23及第四电阻25的电阻值分别为R/2，第三电阻23 耦接于第一开关18及第一电阻22之间，第四电阻25耦接于第二开关20及 第二电阻24之间。
因此，在系统驱动负载时(此时开关18、 19、 20、 21均导通)，第一输 出通道AV0-0DD至第一运算放大器14间的电阻值为(r/2)+R，第二输出通 道AVO—EVEN至第二运算放大器16间的电阻值为(r/2 ) +R;系统进行电荷 分享时(此时开关18、 19、 20、 21均形成断路)，源极驱动器52的电荷分享 路径的电阻值为R;此外，在经过一段时间后，控制信号0PC1将由低电平转 换为高电平，使第三输出开关19及第四输出开关n关闭，此时电流路径的 电阻值为由原本的(r/2)十R改变为r+R，可维持系统的稳定性。因此，源极 驱动器52可兼顾驱动负载的能力以及系统稳定度。
请参考图8,图8为本发明的源极驱动器的第五实施例的示意图。第五 实施为第三实施例的另一个延伸设计，源极驱动器54使用的第一电阻22、 第二电阻24、第三电阻23及第四电阻25的电阻值分别为R/2，第三电阻23 耦接于电荷分享开关26及第一电阻22之间，第四电阻25耦接于电荷分享 开关26及第二电阻24之间。
相同地，系统进行电荷分享时，源极驱动器52的电荷分享路径的电阻 值为2R;在系统驱动负载时(此时开关18、 19、 20、 21均导通)，第一输出 通道AV0-0DD至第一运算放大器14间的电阻值为(r+R)/2,第二输出通道 AV0_EVEN至第二运算放大器16间的电阻值为(r+R)/2;此外，在经过一段时 间后，控制信号0PC1将由低电平转换为高电平，使第三输出开关19及第四 输出开关21关闭，此时电流路径的电阻值为由原本的(r+R)/2改变为 r+(R/2)，可维持系统的稳定性。因此，源极驱动器52有较好系统稳定性及 负载驱动效率。第二输出通道AVO-EVEN至第二运算放大器16间的电阻值为 (r+R)/2,源极驱动器54的电荷分享路径的电阻值为2R。源极驱动器54可 兼顾驱动负载的能力以及系统稳定度。 ，
在此请注意，前述的各电阻与各开关的电阻值，仅用于说明，而非本发 明的限制。在实际应用中，电路设计者可以依其需求，自行规划各电阻以及各开关的电阻值，以使源极驱动器具有其所须的负载驱动能力、稳定度、电 荷分享效率。如此的相对应变化，也属本发明的范畴。
综上所述，本发明源极驱动器利用两个并联的输出开关来控制输出电流 的大小，可提高源极驱动器的驱动能力并维持系统的稳定度。源极驱动器的 该第 一输出开关及该第 一 电阻串联耦接于该源极驱动器的第 一输出通道。该 第二输出开关及该第二电阻串联耦接于该源极驱动器的第二输出通道。该第
三输出开关并联耦接于该第一输出开关，该第四输出开关并联耦接于该第二 输出开关。该电荷分享开关耦接于该第一电阻及该第二电阻之间。通过控制 该第三输出开关及该第四输出开关可调整该源极驱动器的输出电流路径的 电阻值的大小。因此，当源极驱动器需要驱动时，该电流路径的电阻值小， 当源极驱动器的系统需稳定时，该电流路径的电阻值大。此外，该第三电阻 并联耦接于该第一电阻，该第四电阻并联耦接于该第二电阻，可减小电荷分 享路径上的电阻值，增加电荷分享的效率。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有电荷分享的源极驱动器，包含一第一运算放大器，该第一运算放大器的输出端耦接于该第一运算放大器的负输入端；一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大器的负输入端；一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端；一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一电阻的第二端耦接于一第一数据线；一第二开关，该第二开关的第一端耦接于该第二运算放大器的输出端；一第二电阻，该第二电阻的第一端耦接于该第二开关的第二端，该第二电阻的第二端耦接于一第二数据线；一第三开关，并联耦接于该第一开关；一第三电阻，并联耦接于该第一电阻；一第四开关，并联耦接于该第二开关；一第四电阻，并联耦接于该第二电阻；及一第五开关，该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端耦接于该第二电阻的第一端。
2. 如权利要求1所述的源极驱动器，还包含 一第一数字至模拟转换器，耦接于该第一运算放大器的正输入端；及 一第二数字至模拟转换器，耦接于该第二运算放大器的正输入端。
3. 如权利要求1所述的源极驱动器，还包含一伽玛电阻分压器，耦接于该第 一数字至模拟转换器及第二数字至模拟 转换器。
4. 如权利要求1所述的源极驱动器，其中该第一开关、该第二开关、 该第三开关及该第四开关为传输门。
5. —种具有电荷分享的源极驱动器，包含一第一运算放大器，该第一运算放大器的输出端耦接于该第一运算放大 器的负输入端；一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大 器的负输入端；一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一 电阻的第二端耦接于一第一数据线；一第二开关，该第二开关的第一端耦接于该第二运算放大器的输出端； 一第二电阻，该第二电阻的第一端耦接于该第二开关的第二端，该第二 电阻的第二端耦接于一第二数据线；一第三开关，该第三开关的第一端耦接于该第一开关的第一端； 一第三电阻，该第三电阻的第一端耦接于该第三开关的第二端，该第三电阻的第二端耦接于该第 一 电阻的第二端；一第四开关，该第四开关的第一端耦接于该第二开关的第一端； 一第四电阻，该第四电阻的第一端耦接于该第四开关的第二端，该第四电阻的第二端耦接于该第二电阻的第二端；及一第五开关，该第五开关的第一端耦接于该第一电阻的第一端，该第五开关的第二端耦接于该第二电阻的第一端。
6. 如权利要求5所述的源极驱动器，还包含 一第一数字至模拟转换器，耦接于该第一运算放大器的正输入端；及 一第二数字至模拟转换器，耦接于该第二运算放大器的正输入端。
7. 如权利要求5所述的源极驱动器，还包含一伽玛电阻分压器，耦接于该第一数字至模拟转换器及第二数字至模拟 转换器。
8. 如权利要求5所述的源极驱动器，其中该第一开关、该第二开关、 该第三开关及该第四开关为传输门。
9. 一种具有电荷分享的源极驱动器，包含一第一运算放大器，该第一运算放大器的输出端耦接于该第一运算放大 器的负输入端；一第二运算放大器，该第二运算放大器的输出端耦接于该第二运算放大 器的负输入端；一第一开关，该第一开关的第一端耦接于该第一运算放大器的输出端； 一第一电阻，该第一电阻的第一端耦接于该第一开关的第二端，该第一 电阻的第二端耦接于一第一数据线；一第二开关，该第二开关的第一端耦接于该第二运算放大器的输出端；一第二电阻，该第二电阻的第一端耦接于该第二开关的第二端，该第二电阻的第二端耦接于一第二数据线；一第三开关，并联耦接于该第一开关； 一第四开关，并联耦接于该第二开关；及一第五开关，该第五开关的第一端耦接于该第一电阻的第一端，该第五 开关的第二端耦接于该第二电阻的第一端。
10. 如权利要求9所述的源极驱动器，还包含一第三电阻，耦接于该第一开关的第二端及该第一电阻的第一端之间；及一第四电阻，耦接于该第二开关的第二端及该第二电阻的第一端之间。
11. 如权利要求9所述的源极驱动器，还包含一第三电阻，耦接于该第五开关的第一端及该第一电阻的第一端之间；及一第四电阻，耦接于该第五开关的第二端及该第二电阻的第一端之间。
12. 如权利要求9所述的源极驱动器，还包含 一第一数字至模拟转换器，耦接于该第一运算放大器的正输入端；及 一第二数字至模拟转换器，耦接于该第二运算放大器的正输入端。
13. 如权利要求9所述的源极驱动器，还包含一伽玛电阻分压器，耦接于该第 一数字至模拟转换器及第二数字至模拟 转换器。
14. 如权利要求9所述的源极驱动器，其中该第一开关、该第二开关、 该第三开关及该第四开关系为传输门。
15. —种源极驱动器，其包含有 一输出緩冲器，用来緩冲并输出一驱动信号； 一第一电流路径，耦接于该输出緩冲器与一数据线之间；以及 一第二电流路径，并联于该第一电流;珞径；其中在一第一驱动时段，该输出緩冲器同时利用该第一电流路径与该第 二电流路径来传递该驱动信号，以驱动该数据线；并在一第二驱动时段，该 输出緩沖器仅利用该第一电流路径来传递该驱动信号，以提升该源极驱动器 的稳定度。
16. 如权利要求15所述的源极驱动器，其中该第一电流路径包含一第 一开关，该第二电流路径包含一第二开关。
17. 如权利要求16所述的源极驱动器，其中在该第一驱动时段时，该 第一开关与该第二开关均导通，以使该第一电流路径与该第二电流路径传递 该驱动信号，在该第二驱动时段时，该第一开关导通而该第二开关形成断路， 使该驱动信号仅通过该第一电流路径传递。
18. 如权利要求15所述的源极驱动器，还包含一电阻，耦接于该第一 电流路径及该数据线之间。
19. 如权利要求15所述的源极驱动器，其中该第一电流路径包含一第 一开关及一第一电阻，该第二电流路径包含一第二开关及一第二电阻。
20. 如权利要求19所述的源极驱动器，其中在该第一驱动时段时，该 第一开关与该第二开关均导通，以使该第一电流路径与该第二电流路径传递 该驱动信号，在该第二驱动时段时，该第一开关导通而该第二开关形成断路， ^^该驱动信号仅通过该第 一 电流路径传递。
全文摘要
源极驱动器包含四个输出开关、两个电阻及一个电荷分享开关。该第一输出开关及该第一电阻串联耦接于该源极驱动器的第一输出通道。该第二输出开关及该第二电阻串联耦接于该源极驱动器的第二输出通道。该第三输出开关并联耦接于该第一输出开关，该第四输出开关并联耦接于该第二输出开关。该电荷分享开关耦接于该第一电阻及该第二电阻之间。通过控制该第三输出开关及该第四输出开关调整该源极驱动器的输出电流路径的电阻值的大小。
文档编号G09G5/00GK101354877SQ200710137379
公开日2009年1月28日 申请日期2007年7月25日 优先权日2007年7月25日
发明者宋光峰, 陈昭安 申请人:联咏科技股份有限公司
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