数据处理装置与其数据处理方法
专利名称：数据处理装置与其数据处理方法
技术领域：
本发明涉及一种数据处理装置，且特别是涉及一种应用于时序控制器中 的数据处理装置。
背景技术：
在面板应用上，经常使用过驱动(overdriving) ^支术来改善液晶反应时 间，使用过驱动技术需要使用存储器(如DRAM)来存储图像数据以作为比对 之用。存储器的输入/输出电路占有时序控制器(Timing Controller)的比 例达1/3,因此在高速操作下，若存储器的正负极双态触发率(toggle rate, 数据由0到1或由1到0的转换比例)很高的话，就会造成相当大的功率消 耗。
一般而言，图像数据的空间相关性极高，但在考量数据传输带宽的利用 效率上，会将图像数据重新排列，以最佳使用传输带宽。数据的重新排列会 使得数据相依丧失，而让存储器的正负极双态触发率增加，进而增加功率消 耗。在时序控制器中，图像数据U、 G、 B)通常为6bit(位)的数据，而存 储器通常为8bit、 16bit.,.等的传输带宽。在传送数据时，为了避免浪费传 输带宽，现有技术会利用先进先出运算单元(first-in first-out)来调整 数据的传输时钟与带宽。因此，图像数据会以8bit为单位^皮传输至存储器中， 因而丧失图像数据原本的数据相依性。
在移动装置的应用上，如笔记本型计算机、移动电话、个人数字助理等， 面板驱动电路的功率消耗通常占有很大部分。因此，若能降低面板驱动电路 的功率消耗便能提高移动装置的续电力与使用时间。。
发明内容
本发明是在提供一种数据处理装置，利用图像数据相依性高的特性，仅 将图像数据的变化差值存储在存储单元中，进而让降低存储器的功率消耗。 本发明是在提供一种时序控制器，利用数据处理装置先对图像数据进行
差值运算，以降低存储单元的正负极双态触发率，进而降低整体时序控制器 的功率消耗。
本发明是在提供一种数据处理方法，适用于存储单元的数据编/解码，尤 其适用于时序控制器中的存储单元。利用图像数据相依性高的特性，先将图 像数据进行差值运算后再存储至存储单元中，以减少存储单元的功率消耗。
本发明提出一种数据处理装置，适用于一存储单元的数据编解码。该数 据处理装置包括输入单元与输出单元，其中，输入单元对一图像数据与前一 取样周期的该图像数据进行减法运算以输出低转态数据并存储于该存储单 元。输出单元耦接于存储单元，对低转态数据与前一取样周期的输出数据进 行加法运算以产生下一取样周期的该输出数据，其中，该输出数据等于该图 像数据。
在本发明一实施例中，上述输入单元包括延迟器与减法器，延迟器接收
图像数据，并延迟一取样周期后输出；减法器耦接于输入数据与延迟器，对
图像数据与延迟器的输出进行减法运算并输出低转态数据。
在本发明一实施例中，上述输出单元包括延迟器与加法器，其中，延迟
器接收输出数据，并延迟一取样周期后输出。加法器耦接延迟器，对低转态
数据与延迟器的输出进行加法运算并输出该输出数据。
在本发明一实施例中，上述图像数据包括红、绿或蓝的数据。 在本发明一实施例中，上述数据处理装置更包括一先进先出运算单元，
耦接于输入单元、输出单元与存储单元之间，用以调整低转态数据的传输带宽。
在本发明一实施例中，上述数据处理装置更包括第一运算单元与第二运 算单元，其中，第一运算单元耦接于存储单元与先进先出运算单元之间，对
先进先出运算单元所输出的低转态数据进异或运算；第二运算单元耦接于存 储单元与先进先出运算单元之间，对存储单元所输出的^[氐转态数据进行反异
或运算。
在本发明一实施例中，上述数据处理装置更包括一存储器控制电路，耦 接于第一运算单元、第二运算单元与存储单元之间，用以读/写该存储单元。
本发明提出一种时序控制器，包括存储单元、数据处理装置、过驱动单 元以及时序控制单元。其中，存储单元用以寄存一图像数据；数据处理装置 耦接于存储单元，并对图像数据进行编/解码，以读/写该存储单元；过驱动
单元根据图像数据，对一新图像数据进行过驱动运算；时序控制单元根据该 过驱动单元的输出，输出一栅极控制信号与一源极控制信号。
从另一个观点来看，本发明另提出一种数据处理方法，适用于一存储单 元的数据编/解码，数据处理方法包括下列步骤首先，接收一图像数据，然 后将图像数据与前一取样周期的图像数据相减后输出 一低转态数据，接着存 储低转态数据至存储单元。
在本发明一实施例中，上述数据处理方法更包括下列步骤将该低转态 数据与前一取样周期的该低转态数据相加后产生一输出数据，其中，该输出 数据等于该图像数据。
本发明因先对图像数据进行差值运算再存储至存储单元中，因此具有以 下优点
1. 由于图像数据的相依性高，因此其数据差值的变化率较低，所以可降 低存储器的正负极双态触发率，进而降低功率消耗。
2. 将本发明应用于面板的驱动电路中，可有效降低时序控制所需的功率 消耗，尤其是在应用过驱动技术的时序控制器中。
3. 本发明的电路实现成本低，可应用于图像数据的存储与读取接口上， 藉以降低存储单元的功率消耗。
为让本发明D上述和其它目的、特征和优点能更明显易懂，下文特举 本发明的较佳实施例，并配合附图，作详细说明如下。
图1为根据本发明第一实施例的数据处理装置的电路图。 图2为4艮据本发明第二实施例的时序控制器的方块图。 图3为根据本发明第三实施例的数据处理方法的流程图。 附图符号说明 '100:数据处理单元 110:输入单元
112、 122、 142、 152:延迟器 114:减法器 120:输出单元 124:加法器
130先进先出运算单元
140第一运算单元
150第二运算单元
160存储器控制电路
170存储单元
144、 154:乘法器200时序控制器
210接收接口
220-数据处理单元
230过驱动单元
240.查询表
250.接口控制器
260:时序控制单元
270:存储单元
280:传送界面
ID:图像数据
OD:输出数据
LTD:低转态数据
具体实施方式
第一实施例
图1为根据本发明第一实施例的数据处理装置的电路图，数据处理单元
100包括输入单元110、输出单元120、先进先出运算单元130、第一运算单 元140、第二运算单元150以及存储器控制电路160。数据处理单元100适用 于存储单元170的数据编/解码，存储单元170 (例如动态随机存取存储器 (DRAM， Dynamic Random Access Memory )、静态随机存取存储器(SRAM, Static Random Access Memory )、 闪存装置(Flash Memory)等)的数据读/ 写均会经由数据处理单元100进行数据的解码与编码。
在数据的输入路径上，包括输入单元110、先进先出运算单元130、第一 运算单元140以及存储器控制电路160。输入单元110耦接于图像数据ID(包 括R、 G或B型态的图像数据)与先进先出运算单元130之间，而第一运算单
元140耦接于先进先出运算单元130与存储器控制电路160之间。在数据的 输出路径上，包括存储器控制电路160、第二运算单元150、先进先出运算单 元130以及输出单元120。第二运算单元150耦接于存储器控制电路160与 先进先出运算单元130之间，而输出单元120则耦接于先进先出运算单元130 与输出数据OD (输出数据OD的内容等于所接收的图像数据ID)之间。
输入单元110包括延迟器112与减法器114,延迟器112会将图像数据 ID延迟一个取样周期，而加法器114则对图像数据ID与前一取样周期的图 像数据ID进行减法运算以输出一低转态数据LTD。低转态数据LTD为图像数 据ID中每个传输单位之间的差值，例如图像数据ID依序为000000、 000001、 000011...,则低转态数据LTD依序为000000、 000001、 0000010...，其中 低转态数据LTD位变化次数较少。低转态数据LTD为图像数据ID中每一取样 周期的数据与前一取样周期的数据进行差值运算后的数据。因此，当图像数 据ID的空间相依性高时，低转态数据LTD便会产生较多的"0"数据，使存 储单元170在存储或读取时所消耗的功率较低。上述减法器114亦可使用加 法器来完成，只要先将延迟器112的输出反向即可。
先进先出运算单元130则用来调整低转态数据LTD的传输带宽，若图像 数据ID为n-bit的数据，而存储单元170的传输带宽为m-bit,则需要先进 先出运算单元130来调整两端的数据型态与传输时钟，以有效利用传输带宽。 因此，不论是在输入路径或是输出路径上，皆须经由先进先出运算单元130 来调整两端的数据传输时钟。
第一运算单元140包括延迟器142与乘法器144，进一步对低转态数据 LTD进行异或(XOR)运算，对低转态数据LTD进行编码，使总线(Bus)上 的数据转态(Data Transition)进一步降低。然后，经由存储器控制电路 160,将低转态数据LTD存储于存储单元170。由于低转态数据LTD已经由输 入单元IIO、第一运算单元140进行编码，因此其凄U居型态较为简洁，在存 储或读取时，存储单元170的正负极双态触发率会有效降低，进而降低功率 消耗。
在读取存储单元170中的数据时，则反向经由存储器控制电路160、第 二运算单元150、先进先出运算单元130以及输出单元120,对低转态数据 LTD进行解码，以恢复原先的数据型态。第二运算单元150尚包括乘法器154 与延迟器152,用来进行反异或运算，而输出单元12Q则包括延迟器122与
加法器124，对低转态数据LTD与延迟器122的输出进行加法运算并产生输 出数据0D。低转态数据LTD与前一取样周期的输出凄t据OD进行加法运算后 会恢复为图像数据ID，也就是输出数据0D。
在本发明另一实施例中，若存储单元170传输带宽与图像数据ID的数据 型态一致，例如皆为6-bit或皆为8bit时，则不需经由先进先出运算单元 130进行数据时钟的转换。而上述输出单元110与输入单元120可直接耦接 于存储控制电路160与图像数据1D之间，仅需进行差值的运算即可有效P争低 图像数据ID的数据转态比例，以降低存储单元170的正负极双态触发率。
在应用上，若要将上述数据处理单元100应用于RGB的图像数据时，需 要将RGB三个图像数据以独立的电路来进行编解码。也就是说，RGB数据需 各配置一组输入单元与一组输出单元，才能达到有效降低正负极双态触发率 的功效。若应用于数据相关性高的其余图像数据时，则可由单一组输入单元 与输出单元来编码与解码即可。
第二实施例
动技术需要存储前一笔图像数据，因此将上述数据处理单元应用于时序控制 器中，可有效降低存储单元的功率消耗。图2为根据本发明第二实施例的时 序控制器的方块图。时序控制器200包括接收接口 210、数据处理单元220、 过驱动单元230、查询表240、接口控制器250、时序控制单元260、存储单 元270以及传送4妄口 280。
数据处理单元220耦接于存储单元270与过驱动单元230之间，过驱动 单元230耦接于接收接口 210 (支持低电压差分信号LVDS的传输接口 )与时 序控制单元260之间，查询表240 (例如由电子可抹除可程序化只读存储器 所构成(electrically erasable and programmable read only memory, EEPROM))存储着过驱动单元230所需的比对数据，可经由EEPROM的接口控 制器250来更新数据。时序控制单元260根据过驱动单元230的输出，输出 栅极控制信号与经由输出接口 280 (支持低摆幅差分信号RSDS的传输接口 ) 输出源极控制信号至面板端的栅极驱动器与源极驱动器。
由于过驱动单元230需要比对前一笔(前一画面)的图像数据与目前的 新图像数据以进行过驱动运算。因此前一笔图像数据会经由数据处理单元220 传送至存储单元270。数据处理单元220会在读取与写入的过程中，对图像
数据进行解码与编码，以降低存储单元170的正负极双态触发率，使整体时 序控制器的消耗功率下降。在电路设计上，数据处理单元220可直接整合至 过驱动单元230，以降低芯片面积。关于数据处理单元220的电路架构与操 作方式请参照上述第 一实施例的说明，在此不加累述。 第三实施例
综合上述实施例的技术手段，可归纳出一种数据处理方法，适用于一存 储单元的数据编/解码，以降低存储单元的功率消耗。图3为根据本发明第三 实施例的数据处理方法的流程图。步骤S310接收一图像数据；步骤S320将 图像数据与前一取样周期的图像数据相减后输出 一低转态数据，换句话说， 低转态数据可表示为图像数据之间的差值；步骤S330存储低转态数据至存储 单元。若需要读取时，则如步骤S340所述，将低转态数据与前一取样周期的 低转态数据相加后产生一输出数据，其中，输出数据等于图像数据。上述图 像数据包括红、绿或蓝的数据。
本发明因利用图像数据相关性高的特性，先将图像数据进行差值运算后 再存储至存储单元中，以减少存储单元的功率消耗。此外，本发明的数据处 理装置亦适用于支持过驱动技术的时序控制器，可降低时序控制器在存储图 像画面上的功率消耗。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 所属技术领域具有通常知识者，在不脱离本发明的精神和范围内，当可作些 许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定 者为准。
权利要求
1.一种数据处理装置，用于一存储单元的数据编/解码，该数据处理装置包括一输入单元，对一图像数据与前一取样周期的该图像数据进行减法运算以输出一低转态数据并存储于该存储单元；以及一输出单元，耦接于该存储单元，对该低转态数据与前一取样周期的一输出数据进行加法运算以产生下一取样周期的该输出数据；其中，该输出数据等于该图像数据。
2. 如权利要求1所述的lt据处理装置，其中，该输入单元包括 一延迟器，接收该图像数据，并延迟一取样周期后输出；以及 一减法器，耦接于该输入数据与该延迟器，对该图像数据与该延迟器的输出进行减法运算并输出该低转态数据。
3. 如权利要求1所述的数据处理装置，其中，该输出单元包括 一延迟器，接收该输出数据，并延迟一取样周期后输出；以及 一加法器，耦接该延迟器，对该低转态数据与延迟器的输出进行加法运算并输出该输出数据。
4. 如权利要求1所述的数据处理装置，其中，该数据处理装置更包括一 先进先出运算单元，耦接于该输入单元、该输出单元与该存储单元之间，用 以调整该低转态数据的传输带宽。
5. 如权利要求4所述的数据处理装置，其中，该数据处理装置更包括 一第一运算单元，耦接于该存储单元与该先进先出运算单元之间，对该先进先出运算单元所输出的该低转态数据进异或运算；以及一第二运算单元，耦接于该存储单元与该先进先出运算单元之间，对该存储单元所输出的该低转态数据进行反异或运算。
6. 如权利要求5所述的数据处理装置，其中，该数据处理装置更包括 一存储器控制电路，耦接于该第一运算单元、该第二运算单元与该存储单元之间，用以读/写该存储单元。
7. —种时序控制器，包括 一存储单元，用以寄存一图像数据；一数据处理装置，耦接于该存储单元，并对该图像数据进行差值运算， 并存储至该存储单元；一过驱动单元，根据该图像数据，对一新图像数据进行过驱动运算；以及一时序控制单元，根据该过驱动单元的输出，输出一栅极控制信号与一 源极控制信号。
8. 如权利要求7所述的时序控制器，其中，该数据处理装置包括 一输入单元，对一图像数据与前一取样周期的该图像数据进行减法运算以输出一低转态数据并存储于该存储单元；以及一输出单元，耦接于该存储单元，对该低转态数据与前一取样周期的该 低转态数据进行加法运算以产生 一输出数据；其中，该输出数据等于该图像数据。
9. 如权利要求8所述的时序控制器，其中，该输入单元包括 一延迟器，接收该图像数据，并延迟一取样周期后输出；以及 一减法器，耦接于该输入数据与该延迟器，对该图像数据与该延迟器的输出进行减法运算并输出该低转态数据。
10. 如权利要求8所述的时序控制器，其中，该输出单元包括 一延迟器，接收该输出数据，并延迟一取样周期后输出；以及 一加法器，耦接该延迟器，对该低转态数据与延迟器的输出进行加法运算并输出该输出数据。
11. 如权利要求8所述的时序控制器，其中，该数据处理装置更包括一先 进先出运算单元，耦接于该输入单元、该输出单元与该存储单元之间，用以 调整该低转态数据的传输带宽。
12. 如权利要求8所述的时序控制器，其中，该数据处理装置更包括 一第一运算单元，耦接于该存储单元与该先进先出运算单元之间，对该先进先出运算单元所输出的该低转态数据进异或运算；以及一第二运算单元，耦接于该存储单元与该先进先出运算单元之间，对该 存储单元所输出的该低转态数据进行反异或运算。
13. 如权利要求12所述的时序控制器，其中，该数据处理装置更包括 一存储器控制电路，耦接于该第一运算单元、第二运算单元与该存储单元之间，用以读/写该存储单元。
14. 一种数据处理方法，用于一存储单元的数据编/解码，该数据处理方 法包括下列步骤接收一图像数据；将该图像数据与前一取样周期的该图像数据相减后输出 一低转态数据；以及存储该低转态数据至该存储单元。
15.如权利要求14所述的数据处理方法，更包括下列步骤 将该低转态数据与前一取样周期的 一输出数据相加后产生下 一取样周期 的该输出数据，其中，该输出数据等于该图像凄t据。
全文摘要
一种数据处理装置与其数据处理方法，适用于一存储单元的数据编/解码，该数据处理装置包括输入单元与输出单元。在写入时，输入单元对一图像数据与前一取样周期的图像数据进行减法运算以输出低转态数据。在读取时，输出单元对低转态数据与前一取样周期的输出数据进行加法运算以产生输出数据，其中输出数据等于图像数据。
文档编号G09G3/20GK101359453SQ20071013821
公开日2009年2月4日 申请日期2007年7月31日 优先权日2007年7月31日
发明者蒋耀庆 申请人:奇美电子股份有限公司
技术领域：
本发明涉及一种数据处理装置，且特别是涉及一种应用于时序控制器中 的数据处理装置。
背景技术：
在面板应用上，经常使用过驱动(overdriving) ^支术来改善液晶反应时 间，使用过驱动技术需要使用存储器(如DRAM)来存储图像数据以作为比对 之用。存储器的输入/输出电路占有时序控制器(Timing Controller)的比 例达1/3,因此在高速操作下，若存储器的正负极双态触发率(toggle rate, 数据由0到1或由1到0的转换比例)很高的话，就会造成相当大的功率消 耗。
一般而言，图像数据的空间相关性极高，但在考量数据传输带宽的利用 效率上，会将图像数据重新排列，以最佳使用传输带宽。数据的重新排列会 使得数据相依丧失，而让存储器的正负极双态触发率增加，进而增加功率消 耗。在时序控制器中，图像数据U、 G、 B)通常为6bit(位)的数据，而存 储器通常为8bit、 16bit.,.等的传输带宽。在传送数据时，为了避免浪费传 输带宽，现有技术会利用先进先出运算单元(first-in first-out)来调整 数据的传输时钟与带宽。因此，图像数据会以8bit为单位^皮传输至存储器中， 因而丧失图像数据原本的数据相依性。
在移动装置的应用上，如笔记本型计算机、移动电话、个人数字助理等， 面板驱动电路的功率消耗通常占有很大部分。因此，若能降低面板驱动电路 的功率消耗便能提高移动装置的续电力与使用时间。。
发明内容
本发明是在提供一种数据处理装置，利用图像数据相依性高的特性，仅 将图像数据的变化差值存储在存储单元中，进而让降低存储器的功率消耗。 本发明是在提供一种时序控制器，利用数据处理装置先对图像数据进行
差值运算，以降低存储单元的正负极双态触发率，进而降低整体时序控制器 的功率消耗。
本发明是在提供一种数据处理方法，适用于存储单元的数据编/解码，尤 其适用于时序控制器中的存储单元。利用图像数据相依性高的特性，先将图 像数据进行差值运算后再存储至存储单元中，以减少存储单元的功率消耗。
本发明提出一种数据处理装置，适用于一存储单元的数据编解码。该数 据处理装置包括输入单元与输出单元，其中，输入单元对一图像数据与前一 取样周期的该图像数据进行减法运算以输出低转态数据并存储于该存储单 元。输出单元耦接于存储单元，对低转态数据与前一取样周期的输出数据进 行加法运算以产生下一取样周期的该输出数据，其中，该输出数据等于该图 像数据。
在本发明一实施例中，上述输入单元包括延迟器与减法器，延迟器接收
图像数据，并延迟一取样周期后输出；减法器耦接于输入数据与延迟器，对
图像数据与延迟器的输出进行减法运算并输出低转态数据。
在本发明一实施例中，上述输出单元包括延迟器与加法器，其中，延迟
器接收输出数据，并延迟一取样周期后输出。加法器耦接延迟器，对低转态
数据与延迟器的输出进行加法运算并输出该输出数据。
在本发明一实施例中，上述图像数据包括红、绿或蓝的数据。 在本发明一实施例中，上述数据处理装置更包括一先进先出运算单元，
耦接于输入单元、输出单元与存储单元之间，用以调整低转态数据的传输带宽。
在本发明一实施例中，上述数据处理装置更包括第一运算单元与第二运 算单元，其中，第一运算单元耦接于存储单元与先进先出运算单元之间，对
先进先出运算单元所输出的低转态数据进异或运算；第二运算单元耦接于存 储单元与先进先出运算单元之间，对存储单元所输出的^[氐转态数据进行反异
或运算。
在本发明一实施例中，上述数据处理装置更包括一存储器控制电路，耦 接于第一运算单元、第二运算单元与存储单元之间，用以读/写该存储单元。
本发明提出一种时序控制器，包括存储单元、数据处理装置、过驱动单 元以及时序控制单元。其中，存储单元用以寄存一图像数据；数据处理装置 耦接于存储单元，并对图像数据进行编/解码，以读/写该存储单元；过驱动
单元根据图像数据，对一新图像数据进行过驱动运算；时序控制单元根据该 过驱动单元的输出，输出一栅极控制信号与一源极控制信号。
从另一个观点来看，本发明另提出一种数据处理方法，适用于一存储单 元的数据编/解码，数据处理方法包括下列步骤首先，接收一图像数据，然 后将图像数据与前一取样周期的图像数据相减后输出 一低转态数据，接着存 储低转态数据至存储单元。
在本发明一实施例中，上述数据处理方法更包括下列步骤将该低转态 数据与前一取样周期的该低转态数据相加后产生一输出数据，其中，该输出 数据等于该图像数据。
本发明因先对图像数据进行差值运算再存储至存储单元中，因此具有以 下优点
1. 由于图像数据的相依性高，因此其数据差值的变化率较低，所以可降 低存储器的正负极双态触发率，进而降低功率消耗。
2. 将本发明应用于面板的驱动电路中，可有效降低时序控制所需的功率 消耗，尤其是在应用过驱动技术的时序控制器中。
3. 本发明的电路实现成本低，可应用于图像数据的存储与读取接口上， 藉以降低存储单元的功率消耗。
为让本发明D上述和其它目的、特征和优点能更明显易懂，下文特举 本发明的较佳实施例，并配合附图，作详细说明如下。
图1为根据本发明第一实施例的数据处理装置的电路图。 图2为4艮据本发明第二实施例的时序控制器的方块图。 图3为根据本发明第三实施例的数据处理方法的流程图。 附图符号说明 '100:数据处理单元 110:输入单元
112、 122、 142、 152:延迟器 114:减法器 120:输出单元 124:加法器
130先进先出运算单元
140第一运算单元
150第二运算单元
160存储器控制电路
170存储单元
144、 154:乘法器200时序控制器
210接收接口
220-数据处理单元
230过驱动单元
240.查询表
250.接口控制器
260:时序控制单元
270:存储单元
280:传送界面
ID:图像数据
OD:输出数据
LTD:低转态数据
具体实施方式
第一实施例
图1为根据本发明第一实施例的数据处理装置的电路图，数据处理单元
100包括输入单元110、输出单元120、先进先出运算单元130、第一运算单 元140、第二运算单元150以及存储器控制电路160。数据处理单元100适用 于存储单元170的数据编/解码，存储单元170 (例如动态随机存取存储器 (DRAM， Dynamic Random Access Memory )、静态随机存取存储器(SRAM, Static Random Access Memory )、 闪存装置(Flash Memory)等)的数据读/ 写均会经由数据处理单元100进行数据的解码与编码。
在数据的输入路径上，包括输入单元110、先进先出运算单元130、第一 运算单元140以及存储器控制电路160。输入单元110耦接于图像数据ID(包 括R、 G或B型态的图像数据)与先进先出运算单元130之间，而第一运算单
元140耦接于先进先出运算单元130与存储器控制电路160之间。在数据的 输出路径上，包括存储器控制电路160、第二运算单元150、先进先出运算单 元130以及输出单元120。第二运算单元150耦接于存储器控制电路160与 先进先出运算单元130之间，而输出单元120则耦接于先进先出运算单元130 与输出数据OD (输出数据OD的内容等于所接收的图像数据ID)之间。
输入单元110包括延迟器112与减法器114,延迟器112会将图像数据 ID延迟一个取样周期，而加法器114则对图像数据ID与前一取样周期的图 像数据ID进行减法运算以输出一低转态数据LTD。低转态数据LTD为图像数 据ID中每个传输单位之间的差值，例如图像数据ID依序为000000、 000001、 000011...,则低转态数据LTD依序为000000、 000001、 0000010...，其中 低转态数据LTD位变化次数较少。低转态数据LTD为图像数据ID中每一取样 周期的数据与前一取样周期的数据进行差值运算后的数据。因此，当图像数 据ID的空间相依性高时，低转态数据LTD便会产生较多的"0"数据，使存 储单元170在存储或读取时所消耗的功率较低。上述减法器114亦可使用加 法器来完成，只要先将延迟器112的输出反向即可。
先进先出运算单元130则用来调整低转态数据LTD的传输带宽，若图像 数据ID为n-bit的数据，而存储单元170的传输带宽为m-bit,则需要先进 先出运算单元130来调整两端的数据型态与传输时钟，以有效利用传输带宽。 因此，不论是在输入路径或是输出路径上，皆须经由先进先出运算单元130 来调整两端的数据传输时钟。
第一运算单元140包括延迟器142与乘法器144，进一步对低转态数据 LTD进行异或(XOR)运算，对低转态数据LTD进行编码，使总线(Bus)上 的数据转态(Data Transition)进一步降低。然后，经由存储器控制电路 160,将低转态数据LTD存储于存储单元170。由于低转态数据LTD已经由输 入单元IIO、第一运算单元140进行编码，因此其凄U居型态较为简洁，在存 储或读取时，存储单元170的正负极双态触发率会有效降低，进而降低功率 消耗。
在读取存储单元170中的数据时，则反向经由存储器控制电路160、第 二运算单元150、先进先出运算单元130以及输出单元120,对低转态数据 LTD进行解码，以恢复原先的数据型态。第二运算单元150尚包括乘法器154 与延迟器152,用来进行反异或运算，而输出单元12Q则包括延迟器122与
加法器124，对低转态数据LTD与延迟器122的输出进行加法运算并产生输 出数据0D。低转态数据LTD与前一取样周期的输出凄t据OD进行加法运算后 会恢复为图像数据ID，也就是输出数据0D。
在本发明另一实施例中，若存储单元170传输带宽与图像数据ID的数据 型态一致，例如皆为6-bit或皆为8bit时，则不需经由先进先出运算单元 130进行数据时钟的转换。而上述输出单元110与输入单元120可直接耦接 于存储控制电路160与图像数据1D之间，仅需进行差值的运算即可有效P争低 图像数据ID的数据转态比例，以降低存储单元170的正负极双态触发率。
在应用上，若要将上述数据处理单元100应用于RGB的图像数据时，需 要将RGB三个图像数据以独立的电路来进行编解码。也就是说，RGB数据需 各配置一组输入单元与一组输出单元，才能达到有效降低正负极双态触发率 的功效。若应用于数据相关性高的其余图像数据时，则可由单一组输入单元 与输出单元来编码与解码即可。
第二实施例
动技术需要存储前一笔图像数据，因此将上述数据处理单元应用于时序控制 器中，可有效降低存储单元的功率消耗。图2为根据本发明第二实施例的时 序控制器的方块图。时序控制器200包括接收接口 210、数据处理单元220、 过驱动单元230、查询表240、接口控制器250、时序控制单元260、存储单 元270以及传送4妄口 280。
数据处理单元220耦接于存储单元270与过驱动单元230之间，过驱动 单元230耦接于接收接口 210 (支持低电压差分信号LVDS的传输接口 )与时 序控制单元260之间，查询表240 (例如由电子可抹除可程序化只读存储器 所构成(electrically erasable and programmable read only memory, EEPROM))存储着过驱动单元230所需的比对数据，可经由EEPROM的接口控 制器250来更新数据。时序控制单元260根据过驱动单元230的输出，输出 栅极控制信号与经由输出接口 280 (支持低摆幅差分信号RSDS的传输接口 ) 输出源极控制信号至面板端的栅极驱动器与源极驱动器。
由于过驱动单元230需要比对前一笔(前一画面)的图像数据与目前的 新图像数据以进行过驱动运算。因此前一笔图像数据会经由数据处理单元220 传送至存储单元270。数据处理单元220会在读取与写入的过程中，对图像
数据进行解码与编码，以降低存储单元170的正负极双态触发率，使整体时 序控制器的消耗功率下降。在电路设计上，数据处理单元220可直接整合至 过驱动单元230，以降低芯片面积。关于数据处理单元220的电路架构与操 作方式请参照上述第 一实施例的说明，在此不加累述。 第三实施例
综合上述实施例的技术手段，可归纳出一种数据处理方法，适用于一存 储单元的数据编/解码，以降低存储单元的功率消耗。图3为根据本发明第三 实施例的数据处理方法的流程图。步骤S310接收一图像数据；步骤S320将 图像数据与前一取样周期的图像数据相减后输出 一低转态数据，换句话说， 低转态数据可表示为图像数据之间的差值；步骤S330存储低转态数据至存储 单元。若需要读取时，则如步骤S340所述，将低转态数据与前一取样周期的 低转态数据相加后产生一输出数据，其中，输出数据等于图像数据。上述图 像数据包括红、绿或蓝的数据。
本发明因利用图像数据相关性高的特性，先将图像数据进行差值运算后 再存储至存储单元中，以减少存储单元的功率消耗。此外，本发明的数据处 理装置亦适用于支持过驱动技术的时序控制器，可降低时序控制器在存储图 像画面上的功率消耗。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 所属技术领域具有通常知识者，在不脱离本发明的精神和范围内，当可作些 许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定 者为准。
权利要求
1.一种数据处理装置，用于一存储单元的数据编/解码，该数据处理装置包括一输入单元，对一图像数据与前一取样周期的该图像数据进行减法运算以输出一低转态数据并存储于该存储单元；以及一输出单元，耦接于该存储单元，对该低转态数据与前一取样周期的一输出数据进行加法运算以产生下一取样周期的该输出数据；其中，该输出数据等于该图像数据。
2. 如权利要求1所述的lt据处理装置，其中，该输入单元包括 一延迟器，接收该图像数据，并延迟一取样周期后输出；以及 一减法器，耦接于该输入数据与该延迟器，对该图像数据与该延迟器的输出进行减法运算并输出该低转态数据。
3. 如权利要求1所述的数据处理装置，其中，该输出单元包括 一延迟器，接收该输出数据，并延迟一取样周期后输出；以及 一加法器，耦接该延迟器，对该低转态数据与延迟器的输出进行加法运算并输出该输出数据。
4. 如权利要求1所述的数据处理装置，其中，该数据处理装置更包括一 先进先出运算单元，耦接于该输入单元、该输出单元与该存储单元之间，用 以调整该低转态数据的传输带宽。
5. 如权利要求4所述的数据处理装置，其中，该数据处理装置更包括 一第一运算单元，耦接于该存储单元与该先进先出运算单元之间，对该先进先出运算单元所输出的该低转态数据进异或运算；以及一第二运算单元，耦接于该存储单元与该先进先出运算单元之间，对该存储单元所输出的该低转态数据进行反异或运算。
6. 如权利要求5所述的数据处理装置，其中，该数据处理装置更包括 一存储器控制电路，耦接于该第一运算单元、该第二运算单元与该存储单元之间，用以读/写该存储单元。
7. —种时序控制器，包括 一存储单元，用以寄存一图像数据；一数据处理装置，耦接于该存储单元，并对该图像数据进行差值运算， 并存储至该存储单元；一过驱动单元，根据该图像数据，对一新图像数据进行过驱动运算；以及一时序控制单元，根据该过驱动单元的输出，输出一栅极控制信号与一 源极控制信号。
8. 如权利要求7所述的时序控制器，其中，该数据处理装置包括 一输入单元，对一图像数据与前一取样周期的该图像数据进行减法运算以输出一低转态数据并存储于该存储单元；以及一输出单元，耦接于该存储单元，对该低转态数据与前一取样周期的该 低转态数据进行加法运算以产生 一输出数据；其中，该输出数据等于该图像数据。
9. 如权利要求8所述的时序控制器，其中，该输入单元包括 一延迟器，接收该图像数据，并延迟一取样周期后输出；以及 一减法器，耦接于该输入数据与该延迟器，对该图像数据与该延迟器的输出进行减法运算并输出该低转态数据。
10. 如权利要求8所述的时序控制器，其中，该输出单元包括 一延迟器，接收该输出数据，并延迟一取样周期后输出；以及 一加法器，耦接该延迟器，对该低转态数据与延迟器的输出进行加法运算并输出该输出数据。
11. 如权利要求8所述的时序控制器，其中，该数据处理装置更包括一先 进先出运算单元，耦接于该输入单元、该输出单元与该存储单元之间，用以 调整该低转态数据的传输带宽。
12. 如权利要求8所述的时序控制器，其中，该数据处理装置更包括 一第一运算单元，耦接于该存储单元与该先进先出运算单元之间，对该先进先出运算单元所输出的该低转态数据进异或运算；以及一第二运算单元，耦接于该存储单元与该先进先出运算单元之间，对该 存储单元所输出的该低转态数据进行反异或运算。
13. 如权利要求12所述的时序控制器，其中，该数据处理装置更包括 一存储器控制电路，耦接于该第一运算单元、第二运算单元与该存储单元之间，用以读/写该存储单元。
14. 一种数据处理方法，用于一存储单元的数据编/解码，该数据处理方 法包括下列步骤接收一图像数据；将该图像数据与前一取样周期的该图像数据相减后输出 一低转态数据；以及存储该低转态数据至该存储单元。
15.如权利要求14所述的数据处理方法，更包括下列步骤 将该低转态数据与前一取样周期的 一输出数据相加后产生下 一取样周期 的该输出数据，其中，该输出数据等于该图像凄t据。
全文摘要
一种数据处理装置与其数据处理方法，适用于一存储单元的数据编/解码，该数据处理装置包括输入单元与输出单元。在写入时，输入单元对一图像数据与前一取样周期的图像数据进行减法运算以输出低转态数据。在读取时，输出单元对低转态数据与前一取样周期的输出数据进行加法运算以产生输出数据，其中输出数据等于图像数据。
文档编号G09G3/20GK101359453SQ20071013821
公开日2009年2月4日 申请日期2007年7月31日 优先权日2007年7月31日
发明者蒋耀庆 申请人:奇美电子股份有限公司
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