移位寄存器电路的制作方法
专利名称：移位寄存器电路的制作方法
技术领域：
本发明是有关于 路。[一种移位寄存器电路，尤指一种具低功率消耗的移位寄存器电
背景技术：
液晶显示装置(Liquid Crystal Display ； LCD)是目前广泛使用的一种平面显示
器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理是利用改变液 晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性， 再配合背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多个像素单 元、源极驱动器以及移位寄存器电路。源极驱动器用来提供多个数据信号至多个像素单 元。移位寄存器电路包含多级移位寄存器以产生多个栅极信号馈入多个像素单元，据以 控制多个数据信号的写入运作。因此，移位寄存器电路即为控制数据信号写入操作的关 键性元件。
0003]图1为已知移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含 多级移位寄存器，其中只显示第(N-I)级移位寄存器111与第N级移位寄存器112。每 一级移位寄存器包含输入单元120、上拉单元130、储能单元135、第一下拉单元140、第 二下拉单元150、及下拉控制单元160。第一下拉单元140具有第一晶体管141与第二晶 体管142，分别用来下拉对应栅极信号SG与对应驱动控制电压VQ。为了提升移位液晶 显示装置的运作效能，可将第一时钟CKl与第二时钟CK2的低电平电压设为低于电源电 压Vss的电压，然而当栅极信号SG为低电平电压时，会使第一晶体管141发生漏电流， 因而导致高功率消耗。若为降低制造成本而将移位寄存器电路100集成于包含像素阵列 的显示面板上，亦即基于GOA(Gate-driver OnArray)架构，则上述高功率消耗会使显示 面板的面板温度上升，如此不但会降低显示质量，亦会降低面板使用寿命。
发明内容
依据本发明的实施例，揭露一种移位寄存器电路，用以提供多个栅极信号至多 条栅极线。此种移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第N级移位 寄存器包含输入单元、上拉单元、储能单元、第一下拉单元、以及第二下拉单元。输入单元用来根据第一输入信号以输出驱动控制电压。电连接于输入单元与第 N栅极线的上拉单元用来根据驱动控制电压与系统时钟以上拉第N栅极信号，其中第N 栅极线用以传输第N栅极信号。电连接于上拉单元与输入单元的储能单元用来根据驱动 控制电压执行充电程序或放电程序。电连接于第N栅极线的第一下拉单元用来根据第二 输入信号以下拉第N栅极信号。第一下拉单元包含第一晶体管与第一单向导通元件。第 一晶体管包含第一端、第二端与栅极端，其中第一端电连接于第N栅极线，栅极端用来 接收第二输入信号。第一单向导通元件包含阳极与阴极，其中阳极电连接于第一晶体管 的第二端，阴极电连接于电源端。第一单向导通元件用来抑制由电源端经第一晶体管流向第N栅极线的漏电流。电连接于输入单元的第二下拉单元用来根据第二输入信号以下 拉驱动控制电压。依据本发明的实施例，还揭露一种移位寄存器电路，用以提供多个栅极信号至 多条栅极线。此种移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第N级移 位寄存器包含输入单元、上拉单元、储能单元、第一下拉单元以及第二下拉单元。输入单元用来根据第一输入信号以输出驱动控制电压。电连接于输入单元与第 N栅极线的上拉单元用来根据驱动控制电压与系统时钟以上拉第N栅极信号，其中第N 栅极线用以传输第N栅极信号。电连接于上拉单元与输入单元的储能单元用来根据驱动 控制电压执行充电程序或放电程序。电连接于第N栅极线的第一下拉单元用来根据第二 输入信号以下拉第N栅极信号。第一下拉单元包含第一晶体管与第一单向导通元件。第 一晶体管包含第一端、第二端与栅极端，其中栅极端用来接收第二输入信号，第二端电 连接于电源端。第一单向导通元件包含阳极与阴极，其中阳极电连接于第N栅极线，阴 极电连接于第一晶体管的第一端。第一单向导通元件用来抑制由电源端经第一晶体管流 向第N栅极线的漏电流。电连接于输入单元的第二下拉单元用来根据第二输入信号以下 拉驱动控制电压。
移位寄存器电路 第(N-I)级移位寄存器 第N级移位寄存器 第(N+1)级移位寄存器
200、 211、 212、 213、
310
311
320
321
330
331
340、
341、
342、
343、
350
351
300、 400、 500
311、411、 511
312、412、 512
313、413、 513
输入单元 第七晶体管 上拉单元 第六晶体管 储能单元 电容
第一下拉单元 第
440
441
442
443
一晶体管 第一单向导通元件 第二晶体管 第二下拉单元 第五晶体管
360、
361、
362、
363、
370
390
CKl
CK2460、560、660第三下拉单元461、561、661第三晶体管462、562、662第二单向导通元件463、563、663第四晶体管下拉控制单元 电源端第一系统时钟 第二系统时钟
GLn-I、
SCn
SGn-2、、GLn> GLn+1 栅极线控制信号、SGn-I、SGn> SGn+1、SGn+2 栅极信号
VQn
Vss驱动控制电压 电源电压具体实施方式
下文依本发明移位寄存器电路，特举实施例配合所附图式作详细说明，但所提 供的实施例并非用以限制本发明所涵盖的范围。
图2为本发明第一实施例的移位寄存器电路的示意图。如图2所示，移位寄存器 电路200包含多级移位寄存器，为方便说明，移位寄存器电路200只显示第(N-I)级移位 寄存器211、第N级移位寄存器212以及第(N+1)级移位寄存器213，其中只有第(N_l) 级移位寄存器211与第N级移位寄存器212显示内部功能单元架构，其余级移位寄存器 是类同于第(N-I)级移位寄存器211或第N级移位寄存器212，不另赘述。在移位寄存 器电路200的运作中，第N级移位寄存器212用来根据栅极信号SGn-I与第一系统时钟 CKl以进行具低功率消耗的运作而产生栅极信号SGn馈入至栅极线GLn，第(N_l)级移 位寄存器211用来根据栅极信号SGn-2与反相于第一系统时钟CKl的第二系统时钟CK2 以进行具低功率消耗的运作而产生栅极信号SGn-I馈入至栅极线GLn-Ι，其余级移位寄 存器可同理类推。下文依第N级移位寄存器212以说明各元件的耦合关系与电路运作原 理。
第N级移位寄存器212包含输入单元310、上拉单元320、储能单元330、第一下 拉单元340、第二下拉单元350、第三下拉单元360、以及下拉控制单元370。电连接于 第(N-I)级移位寄存器211的输入单元310用来根据栅极信号SGn-I以输出驱动控制电压 VQn。电连接于输入单元310与栅极线GLn的上拉单元320用来根据驱动控制电压VQn 与第一系统时钟CKl以上拉栅极信号SGn，其中栅极线GLn用以传输栅极信号SGn。电 连接于上拉单元320与输入单元310的储能单元330用来根据驱动控制电压VQn执行充 电程序或放电程序。第一下拉单元340电连接于栅极线GLn与电源端390，并电连接于 第(N+1)级移位寄存器213以接收栅极信号SGn+Ι。第一下拉单元340用来根据栅极信 号SGn+Ι将栅极信号SGn下拉至电源电压Vss。
第二下拉单元350电连接于输入单元310与电源端390，并电连接于第(N+1)级 移位寄存器213以接收栅极信号SGn+Ι。第二下拉单元350用来根据栅极信号SGn+Ι将驱动控制电压VQn下拉至电源电压Vss。电连接于输入单元310的下拉控制单元370用 来根据驱动控制电压VQn以产生控制信号SCn。电连接于下拉控制单元370、电源端390 与栅极线GLn的第三下拉单元360用来根据控制信号SCn将栅极信号SGn下拉至电源电 压 Vss。
在图2的实施例中，第一下拉单元340包含第一晶体管341与第一单向导通元件 342,第三下拉单元360包含第三晶体管361与第二单向导通元件362，第二下拉单元350 包含第五晶体管351，上拉单元320包含第六晶体管321，输入单元310包含第七晶体管 311，储能单元330包含电容331。第一单向导通元件342用来抑制由电源端390经第一 晶体管341流向栅极线GLn的漏电流，而第二单向导通元件362用来抑制由电源端390经 第三晶体管361流向栅极线GLn的漏电流。在一实施例中，第一单向导通元件342包括 用来执行单向导通运作的第二晶体管；343，而第二单向导通元件362包括用来执行单向导 通运作的第四晶体管363。请注意，上述或以下所述的每一晶体管可为薄膜晶体管(Thin Film Transistor)或场效应晶体管(Field Effecffransistor)。
第一晶体管341包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn,栅极端电连接于第(N+1)级移位寄存器213以接收栅极信号SGn+Ι。第一单向导 通元件342包含阳极与阴极，其中阳极电连接于第一晶体管341的第二端，阴极电连接于 电源端390以接收电源电压Vss。在第一单向导通元件342具有第二晶体管343的实施 例中，第二晶体管343的第一端与栅极端电连接于第一晶体管341的第二端，第二晶体管 343的第二端电连接于电源端390。
第三晶体管361包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn,栅极端电连接于下拉控制单元370以接收控制信号SCn。第二单向导通元件362包 含阳极与阴极，其中阳极电连接于第三晶体管361的第二端，阴极电连接于电源端390以 接收电源电压Vss。在第二单向导通元件362具有第四晶体管363的实施例中，第四晶体 管363的第一端与栅极端电连接于第三晶体管361的第二端，第四晶体管363的第二端电 连接于电源端390。
第七晶体管311包含第一端、第二端与栅极端，其中第一端与栅极端电连接于 第(N-I)级移位寄存器211以接收栅极信号SGn，第二端用来输出驱动控制电压VQn。第 六晶体管321包含第一端、第二端与栅极端，其中第一端用来接收第一系统时钟CK1， 栅极端电连接于第七晶体管311的第二端以接收驱动控制电压VQn，第二端电连接于栅 极线GLn。电容331电连接于第六晶体管321的栅极端与第二端间。第五晶体管351包 含第一端、第二端与栅极端，其中第一端电连接于第七晶体管311的第二端，栅极端电 连接于第(N+1)级移位寄存器213以接收栅极信号SGn+Ι，第二端电连接于电源端390。
由上述可知，在移位寄存器电路200的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元340与第三下拉单元360可分别通过第一单向导通元 件342与第二单向导通元件362的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
图3为本发明第二实施例的移位寄存器电路的示意图。如图3所示，移位寄存器 电路300包含多级移位寄存器，为方便说明，移位寄存器电路300只显示第(N-I)级移位 寄存器311、第N级移位寄存器312以及第(N+1)级移位寄存器313，其中只有第(N_l)级移位寄存器311与第N级移位寄存器312显示内部功能单元架构，其余级移位寄存器是 类同于第(N-I)级移位寄存器311或第N级移位寄存器312，不另赘述。第(N_l)级移 位寄存器311及第N级移位寄存器312分别类似于图2所示的第(N-I)级移位寄存器211 及第N级移位寄存器212，主要差异在于将第一下拉单元340置换为第一下拉单元440， 并将第三下拉单元360置换为第三下拉单元460。
在图3的实施例中，第一下拉单元440包含第一晶体管441与第一单向导通元件 442，第三下拉单元460包含第三晶体管461与第二单向导通元件462。第一单向导通元 件442用来抑制由电源端390经第一晶体管441流向栅极线GLn的漏电流，而第二单向 导通元件462用来抑制由电源端390经第三晶体管461流向栅极线GLn的漏电流。在一 实施例中，第一单向导通元件442包括用来执行单向导通运作的第二晶体管443，而第二 单向导通元件462包括用来执行单向导通运作的第四晶体管463。
第一晶体管441包含第一端、第二端与栅极端，其中栅极端电连接于第(N+1) 级移位寄存器313以接收栅极信号SGn+Ι，第二端电连接于电源端390以接收电源电压 Vss0第一单向导通元件442包含阳极与阴极，其中阳极电连接于栅极线GLn，阴极电连 接于第一晶体管441的第一端。在第一单向导通元件442具有第二晶体管443的实施例 中，第二晶体管443的第一端与栅极端电连接于栅极线GLn，第二晶体管443的第二端电 连接于第一晶体管441的第一端。
第三晶体管461包含第一端、第二端与栅极端，其中栅极端电连接于下拉控制 单元370以接收控制信号SCn，第二端电连接于电源端390以接收电源电压Vs S。第二 单向导通元件462包含阳极与阴极，其中阳极电连接于栅极线GLn，阴极电连接于第三晶 体管461的第一端。在第二单向导通元件462具有第四晶体管463的实施例中，第四晶 体管463的第一端与栅极端电连接于栅极线GLn，第四晶体管463的第二端电连接于第三 晶体管461的第一端。
由上述可知，在移位寄存器电路300的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元440与第三下拉单元460可分别通过第一单向导通元 件442与第二单向导通元件462的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
图4为本发明第三实施例的移位寄存器电路的示意图。如图4所示，移位寄存器 电路400包含多级移位寄存器，为方便说明，移位寄存器电路400只显示第(N-I)级移位 寄存器411、第N级移位寄存器412以及第(N+1)级移位寄存器413，其中只有第(N_l) 级移位寄存器411与第N级移位寄存器412显示内部功能单元架构，其余级移位寄存器 是类同于第(N-I)级移位寄存器411或第N级移位寄存器412，不另赘述。第(N_l)级 移位寄存器411及第N级移位寄存器412是分别类似于图3所示的第(N-I)级移位寄存 器311及第N级移位寄存器312，主要差异在于将第三下拉单元460置换为第三下拉单元 560。
在图4的实施例中，第三下拉单元560包含第三晶体管561与第二单向导通元 件562。在一实施例中，第二单向导通元件562包括用来执行单向导通运作的第四晶体 管563，据以抑制由电源端390经第三晶体管561流向栅极线GLn的漏电流。第三晶体 管561包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于下拉控制单元370以接收控制信号SCn。第二单向导通元件562包含阳极与阴极，其中 阳极电连接于第三晶体管561的第二端，阴极电连接于电源端390以接收电源电压Vss。 在第二单向导通元件562具有第四晶体管563的实施例中，第四晶体管563的第一端与栅 极端电连接于第三晶体管561的第二端，第四晶体管563的第二端电连接于电源端390。
由上述可知，在移位寄存器电路400的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元440与第三下拉单元560可分别通过第一单向导通元 件442与第二单向导通元件562的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
图5为本发明第四实施例的移位寄存器电路的示意图。如图5所示，移位寄存器 电路500包含多级移位寄存器，为方便说明，移位寄存器电路500只显示第(N-I)级移位 寄存器511、第N级移位寄存器512以及第(N+1)级移位寄存器513，其中只有第(N_l) 级移位寄存器511与第N级移位寄存器512显示内部功能单元架构，其余级移位寄存器 是类同于第(N-I)级移位寄存器511或第N级移位寄存器512，不另赘述。第(N_l)级 移位寄存器511及第N级移位寄存器512是分别类似于图2所示的第(N-I)级移位寄存 器211及第N级移位寄存器212，主要差异在于将第三下拉单元360置换为第三下拉单元 660。
在图5的实施例中，第三下拉单元660包含第三晶体管661与第二单向导通元件 662。在一实施例中，第二单向导通元件662包括用来执行单向导通运作的第四晶体管 663，据以抑制由电源端390经第三晶体管661流向栅极线GLn的漏电流。第三晶体管 661包含第一端、第二端与栅极端，其中栅极端电连接于下拉控制单元370以接收控制信 号SCn，第二端电连接于电源端390以接收电源电压Vss。第二单向导通元件662包含阳 极与阴极，其中阳极电连接于栅极线GLn，阴极电连接于第三晶体管661的第一端。在 第二单向导通元件662具有第四晶体管663的实施例中，第四晶体管663的第一端与栅极 端电连接于栅极线GLn，第四晶体管663的第二端电连接于第三晶体管661的第一端。
由上述可知，在移位寄存器电路500的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元340与第三下拉单元660可分别通过第一单向导通元 件342与第二单向导通元件662的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
综上所述，在本发明移位寄存器电路的运作中，即使因栅极信号的低电平电压 低于电源电压而导致下拉单元的漏电流，此漏电流可通过单向导通元件的抑制作用而显 着降低，据以显着降低移位寄存器电路的功率消耗，从而降低面板温度以提高显示质量 并延长面板使用寿命。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明 所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润 饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路 包含多级移位寄存器，该多级移位寄存器的第N级移位寄存器包含输入单元，用来根据第一输入信号以输出驱动控制电压；上拉单元，电连接于该输入单元与该多条栅极线的第N栅极线，该上拉单元用来根 据该驱动控制电压与系统时钟以上拉该多个栅极信号的第N栅极信号，其中该第N栅极 线用以传输该第N栅极信号；储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该驱动控制电 压执行充电程序或放电程序；第一下拉单元，电连接于该第N栅极线，该第一下拉单元用来根据第二输入信号以 下拉该第N栅极信号，该第一下拉单元包含第一晶体管，包含第一端、第二端与栅极端，其中该第一端电连接于该第N栅极 线，该栅极端用来接收该第二输入信号；以及第一单向导通元件，包含阳极与阴极，其中该阳极电连接于该第一晶体管的第二 端，该阴极电连接于电源端，该第一单向导通元件用来抑制由该电源端经该第一晶体管 流向该第N栅极线的漏电流；以及第二下拉单元，电连接于该输入单元，该第二下拉单元用来根据该第二输入信号以 下拉该驱动控制电压。
2.根据权利要求1所述的移位寄存器电路，其中该第一晶体管的栅极端电连接于该多 级移位寄存器的第(N+1)级移位寄存器以接收该多个栅极信号的第(N+1)栅极信号，该 第一晶体管为薄膜晶体管或场效应晶体管。
3.根据权利要求1所述的移位寄存器电路，其中该第一单向导通元件包含第二晶体 管，该第二晶体管的第一端与栅极端电连接于该第一晶体管的第二端，该第二晶体管的 第二端电连接于该电源端，该第二晶体管为薄膜晶体管或场效应晶体管。
4.根据权利要求1所述的移位寄存器电路，其中该第N级移位寄存器还包含下拉控制单元，电连接于该输入单元，该下拉控制单元用来根据该驱动控制电压产 生控制信号；以及第三下拉单元，电连接于该下拉控制单元与该第N栅极线，该第三下拉单元是用来 根据该控制信号以下拉该第N栅极信号。
5.根据权利要求4所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与栅极端，其中该第三晶体管的第一端电连接于 该第N栅极线，该第三晶体管的栅极端电连接于该下拉控制单元以接收该控制信号；以 及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第三晶体管的第二端，该第二单向导通元件的阴极电连接于该电源端，该第二单向导通 元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流；其中该第三晶体管为薄膜晶体管或场效应晶体管。
6.根据权利要求5所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与栅极端电连接于该第三晶体管的第二端，该第四晶体管的 第二端电连接于该电源端，该第四晶体管为薄膜晶体管或场效应晶体管。
7.根据权利要求4所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与栅极端，其中该第三晶体管的栅极端电连接于 该下拉控制单元以接收该控制信号，该第三晶体管的第二端电连接于该电源端；以及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第N栅极线，该第二单向导通元件的阴极电连接于该第三晶体管的第一端，该第二单向 导通元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流； 其中该第三晶体管为薄膜晶体管或场效应晶体管。
8.根据权利要求7所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与一栅极端电连接于该第N栅极线，该第四晶体管的第二端 电连接于该第三晶体管的第一端，该第四晶体管为薄膜晶体管或场效应晶体管。
9.根据权利要求1所述的移位寄存器电路，其中该第二下拉单元包含第五晶体管，该第五晶体管的第一端电连接于该输入单元，该 第五晶体管的栅极端电连接于该多级移位寄存器的第(N+1)级移位寄存器以接收该多个 栅极信号的第(N+1)栅极信号，该第五晶体管的第二端电连接于该电源端；该上拉单元包含第六晶体管，该第六晶体管的第一端用来接收该系统时钟，该第六 晶体管的栅极端电连接于该输入单元，该第六晶体管的第二端电连接于该第N栅极线； 以及该储能单元包含电连接于该第六晶体管的栅极端与第二端间的电容； 其中该第五晶体管与第六晶体管为薄膜晶体管或场效应晶体管。
10.根据权利要求1所述的移位寄存器电路，其中该输入单元包含第七晶体管，该第 七晶体管的第一端与一栅极端电连接于该多级移位寄存器的第(N-I)级移位寄存器以接 收该多个栅极信号的第(N-I)栅极信号，该第七晶体管的第二端用来输出该驱动控制电 压，第七晶体管为薄膜晶体管或场效应晶体管。
11.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路 包含多级移位寄存器，该多级移位寄存器的第N级移位寄存器包含输入单元，用来根据第一输入信号以输出驱动控制电压；上拉单元，电连接于该输入单元与该多条栅极线的第N栅极线，该上拉单元用来根 据该驱动控制电压与系统时钟以上拉该多个栅极信号的第N栅极信号，其中该第N栅极 线用以传输该第N栅极信号；储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该驱动控制电 压执行充电程序或放电程序；第一下拉单元，电连接于该第N栅极线，该第一下拉单元用来根据第二输入信号以 下拉该第N栅极信号，该第一下拉单元包含第一晶体管，包含第一端、第二端与栅极端，其中该栅极端用来接收该第二输入信 号，该第二端电连接于电源端；以及第一单向导通元件，包含阳极与阴极，其中该阳极电连接于该第N栅极线，该阴极 电连接于该第一晶体管的第一端，该第一单向导通元件用来抑制由该电源端经该第一晶 体管流向该第N栅极线的漏电流；以及第二下拉单元，电连接于该输入单元，该第二下拉单元用来根据该第二输入信号以下拉该驱动控制电压。
12.根据权利要求11所述的移位寄存器电路，其中该第一晶体管的栅极端电连接于该 多级移位寄存器的第(N+1)级移位寄存器以接收该多个栅极信号的第(N+1)栅极信号， 该第一晶体管为薄膜晶体管或场效应晶体管。
13.根据权利要求11所述的移位寄存器电路，其中该第一单向导通元件包含第二晶体 管，该第二晶体管的第一端与一栅极端电连接于该第N栅极线，该第二晶体管的第二端 电连接于该第一晶体管的第一端，该第二晶体管为薄膜晶体管或场效应晶体管。
14.根据权利要求11所述的移位寄存器电路，其中该第N级移位寄存器还包含下拉控制单元，电连接于该输入单元，该下拉控制单元用来根据该驱动控制电压产 生控制信号；以及第三下拉单元，电连接于该下拉控制单元与该第N栅极线，该第三下拉单元是用来 根据该控制信号以下拉该第N栅极信号。
15.根据权利要求14所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与栅极端，其中该第三晶体管的第一端电连接于 该第N栅极线，该第三晶体管的栅极端电连接于该下拉控制单元以接收该控制信号；以 及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第三晶体管的第二端，该第二单向导通元件的阴极电连接于该电源端，该第二单向导通 元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流；其中该第三晶体管为薄膜晶体管或场效应晶体管。
16.根据权利要求15所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与一栅极端电连接于该第三晶体管的第二端，该第四晶体管 的第二端电连接于该电源端，该第四晶体管为薄膜晶体管或场效应晶体管。
17.根据权利要求14所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与一栅极端，其中该第三晶体管的栅极端电连接 于该下拉控制单元以接收该控制信号，该第三晶体管的第二端电连接于该电源端；以及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第N栅极线，该第二单向导通元件的阴极电连接于该第三晶体管的第一端，该第二单向 导通元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流；其中该第三晶体管为薄膜晶体管或场效应晶体管。
18.根据权利要求17所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与一栅极端电连接于该第N栅极线，该第四晶体管的第二端 电连接于该第三晶体管的第一端，该第四晶体管为薄膜晶体管或场效应晶体管。
19.根据权利要求11所述的移位寄存器电路，其中该第二下拉单元包含第五晶体管，该第五晶体管的第一端电连接于该输入单元，该 第五晶体管的栅极端电连接于该多级移位寄存器的第(N+1)级移位寄存器以接收该多个 栅极信号的第(N+1)栅极信号，该第五晶体管的第二端电连接于该电源端；以及该上拉单元包含第六晶体管，该第六晶体管的第一端用来接收该系统时钟，该第六 晶体管的栅极端电连接于该输入单元，该第六晶体管的第二端电连接于该第N栅极线；该储能单元包含电连接于该第六晶体管的栅极端与第二端间的电容； 其中该第五晶体管与第六晶体管为薄膜晶体管或场效应晶体管。
20.根据权利要求11所述的移位寄存器电路，其中该输入单元包含第七晶体管，该第 七晶体管的第一端与一栅极端电连接于该多级移位寄存器的第(N-I)级移位寄存器以接 收该多个栅极信号的第(N-I)栅极信号，该第七晶体管的第二端用来输出该驱动控制电 压，第七晶体管为薄膜晶体管或场效应晶体管。
全文摘要
一种移位寄存器电路包含多级移位寄存器以提供多个栅极信号，每一级移位寄存器包含输入单元、上拉单元及下拉单元。输入单元用来根据第一输入信号以输出驱动控制电压。上拉单元根据驱动控制电压与系统时钟以上拉对应栅极线的栅极信号。下拉单元具有下拉晶体管与单向导通元件。下拉晶体管根据第二输入信号将栅极信号下拉至电源端的电源电压。单向导通元件用来抑制由电源端经下拉晶体管流向对应栅极线的漏电流。
文档编号G09G3/36GK102024415SQ201110005178
公开日2011年4月20日 申请日期2011年1月12日 优先权日2010年12月10日
发明者刘俊欣, 徐国华, 陈婉蓉 申请人:友达光电股份有限公司
技术领域：
本发明是有关于 路。[一种移位寄存器电路，尤指一种具低功率消耗的移位寄存器电
背景技术：
液晶显示装置(Liquid Crystal Display ； LCD)是目前广泛使用的一种平面显示
器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理是利用改变液 晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性， 再配合背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多个像素单 元、源极驱动器以及移位寄存器电路。源极驱动器用来提供多个数据信号至多个像素单 元。移位寄存器电路包含多级移位寄存器以产生多个栅极信号馈入多个像素单元，据以 控制多个数据信号的写入运作。因此，移位寄存器电路即为控制数据信号写入操作的关 键性元件。
0003]图1为已知移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含 多级移位寄存器，其中只显示第(N-I)级移位寄存器111与第N级移位寄存器112。每 一级移位寄存器包含输入单元120、上拉单元130、储能单元135、第一下拉单元140、第 二下拉单元150、及下拉控制单元160。第一下拉单元140具有第一晶体管141与第二晶 体管142，分别用来下拉对应栅极信号SG与对应驱动控制电压VQ。为了提升移位液晶 显示装置的运作效能，可将第一时钟CKl与第二时钟CK2的低电平电压设为低于电源电 压Vss的电压，然而当栅极信号SG为低电平电压时，会使第一晶体管141发生漏电流， 因而导致高功率消耗。若为降低制造成本而将移位寄存器电路100集成于包含像素阵列 的显示面板上，亦即基于GOA(Gate-driver OnArray)架构，则上述高功率消耗会使显示 面板的面板温度上升，如此不但会降低显示质量，亦会降低面板使用寿命。
发明内容
依据本发明的实施例，揭露一种移位寄存器电路，用以提供多个栅极信号至多 条栅极线。此种移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第N级移位 寄存器包含输入单元、上拉单元、储能单元、第一下拉单元、以及第二下拉单元。输入单元用来根据第一输入信号以输出驱动控制电压。电连接于输入单元与第 N栅极线的上拉单元用来根据驱动控制电压与系统时钟以上拉第N栅极信号，其中第N 栅极线用以传输第N栅极信号。电连接于上拉单元与输入单元的储能单元用来根据驱动 控制电压执行充电程序或放电程序。电连接于第N栅极线的第一下拉单元用来根据第二 输入信号以下拉第N栅极信号。第一下拉单元包含第一晶体管与第一单向导通元件。第 一晶体管包含第一端、第二端与栅极端，其中第一端电连接于第N栅极线，栅极端用来 接收第二输入信号。第一单向导通元件包含阳极与阴极，其中阳极电连接于第一晶体管 的第二端，阴极电连接于电源端。第一单向导通元件用来抑制由电源端经第一晶体管流向第N栅极线的漏电流。电连接于输入单元的第二下拉单元用来根据第二输入信号以下 拉驱动控制电压。依据本发明的实施例，还揭露一种移位寄存器电路，用以提供多个栅极信号至 多条栅极线。此种移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第N级移 位寄存器包含输入单元、上拉单元、储能单元、第一下拉单元以及第二下拉单元。输入单元用来根据第一输入信号以输出驱动控制电压。电连接于输入单元与第 N栅极线的上拉单元用来根据驱动控制电压与系统时钟以上拉第N栅极信号，其中第N 栅极线用以传输第N栅极信号。电连接于上拉单元与输入单元的储能单元用来根据驱动 控制电压执行充电程序或放电程序。电连接于第N栅极线的第一下拉单元用来根据第二 输入信号以下拉第N栅极信号。第一下拉单元包含第一晶体管与第一单向导通元件。第 一晶体管包含第一端、第二端与栅极端，其中栅极端用来接收第二输入信号，第二端电 连接于电源端。第一单向导通元件包含阳极与阴极，其中阳极电连接于第N栅极线，阴 极电连接于第一晶体管的第一端。第一单向导通元件用来抑制由电源端经第一晶体管流 向第N栅极线的漏电流。电连接于输入单元的第二下拉单元用来根据第二输入信号以下 拉驱动控制电压。
移位寄存器电路 第(N-I)级移位寄存器 第N级移位寄存器 第(N+1)级移位寄存器
200、 211、 212、 213、
310
311
320
321
330
331
340、
341、
342、
343、
350
351
300、 400、 500
311、411、 511
312、412、 512
313、413、 513
输入单元 第七晶体管 上拉单元 第六晶体管 储能单元 电容
第一下拉单元 第
440
441
442
443
一晶体管 第一单向导通元件 第二晶体管 第二下拉单元 第五晶体管
360、
361、
362、
363、
370
390
CKl
CK2460、560、660第三下拉单元461、561、661第三晶体管462、562、662第二单向导通元件463、563、663第四晶体管下拉控制单元 电源端第一系统时钟 第二系统时钟
GLn-I、
SCn
SGn-2、、GLn> GLn+1 栅极线控制信号、SGn-I、SGn> SGn+1、SGn+2 栅极信号
VQn
Vss驱动控制电压 电源电压具体实施方式
下文依本发明移位寄存器电路，特举实施例配合所附图式作详细说明，但所提 供的实施例并非用以限制本发明所涵盖的范围。
图2为本发明第一实施例的移位寄存器电路的示意图。如图2所示，移位寄存器 电路200包含多级移位寄存器，为方便说明，移位寄存器电路200只显示第(N-I)级移位 寄存器211、第N级移位寄存器212以及第(N+1)级移位寄存器213，其中只有第(N_l) 级移位寄存器211与第N级移位寄存器212显示内部功能单元架构，其余级移位寄存器 是类同于第(N-I)级移位寄存器211或第N级移位寄存器212，不另赘述。在移位寄存 器电路200的运作中，第N级移位寄存器212用来根据栅极信号SGn-I与第一系统时钟 CKl以进行具低功率消耗的运作而产生栅极信号SGn馈入至栅极线GLn，第(N_l)级移 位寄存器211用来根据栅极信号SGn-2与反相于第一系统时钟CKl的第二系统时钟CK2 以进行具低功率消耗的运作而产生栅极信号SGn-I馈入至栅极线GLn-Ι，其余级移位寄 存器可同理类推。下文依第N级移位寄存器212以说明各元件的耦合关系与电路运作原 理。
第N级移位寄存器212包含输入单元310、上拉单元320、储能单元330、第一下 拉单元340、第二下拉单元350、第三下拉单元360、以及下拉控制单元370。电连接于 第(N-I)级移位寄存器211的输入单元310用来根据栅极信号SGn-I以输出驱动控制电压 VQn。电连接于输入单元310与栅极线GLn的上拉单元320用来根据驱动控制电压VQn 与第一系统时钟CKl以上拉栅极信号SGn，其中栅极线GLn用以传输栅极信号SGn。电 连接于上拉单元320与输入单元310的储能单元330用来根据驱动控制电压VQn执行充 电程序或放电程序。第一下拉单元340电连接于栅极线GLn与电源端390，并电连接于 第(N+1)级移位寄存器213以接收栅极信号SGn+Ι。第一下拉单元340用来根据栅极信 号SGn+Ι将栅极信号SGn下拉至电源电压Vss。
第二下拉单元350电连接于输入单元310与电源端390，并电连接于第(N+1)级 移位寄存器213以接收栅极信号SGn+Ι。第二下拉单元350用来根据栅极信号SGn+Ι将驱动控制电压VQn下拉至电源电压Vss。电连接于输入单元310的下拉控制单元370用 来根据驱动控制电压VQn以产生控制信号SCn。电连接于下拉控制单元370、电源端390 与栅极线GLn的第三下拉单元360用来根据控制信号SCn将栅极信号SGn下拉至电源电 压 Vss。
在图2的实施例中，第一下拉单元340包含第一晶体管341与第一单向导通元件 342,第三下拉单元360包含第三晶体管361与第二单向导通元件362，第二下拉单元350 包含第五晶体管351，上拉单元320包含第六晶体管321，输入单元310包含第七晶体管 311，储能单元330包含电容331。第一单向导通元件342用来抑制由电源端390经第一 晶体管341流向栅极线GLn的漏电流，而第二单向导通元件362用来抑制由电源端390经 第三晶体管361流向栅极线GLn的漏电流。在一实施例中，第一单向导通元件342包括 用来执行单向导通运作的第二晶体管；343，而第二单向导通元件362包括用来执行单向导 通运作的第四晶体管363。请注意，上述或以下所述的每一晶体管可为薄膜晶体管(Thin Film Transistor)或场效应晶体管(Field Effecffransistor)。
第一晶体管341包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn,栅极端电连接于第(N+1)级移位寄存器213以接收栅极信号SGn+Ι。第一单向导 通元件342包含阳极与阴极，其中阳极电连接于第一晶体管341的第二端，阴极电连接于 电源端390以接收电源电压Vss。在第一单向导通元件342具有第二晶体管343的实施 例中，第二晶体管343的第一端与栅极端电连接于第一晶体管341的第二端，第二晶体管 343的第二端电连接于电源端390。
第三晶体管361包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn,栅极端电连接于下拉控制单元370以接收控制信号SCn。第二单向导通元件362包 含阳极与阴极，其中阳极电连接于第三晶体管361的第二端，阴极电连接于电源端390以 接收电源电压Vss。在第二单向导通元件362具有第四晶体管363的实施例中，第四晶体 管363的第一端与栅极端电连接于第三晶体管361的第二端，第四晶体管363的第二端电 连接于电源端390。
第七晶体管311包含第一端、第二端与栅极端，其中第一端与栅极端电连接于 第(N-I)级移位寄存器211以接收栅极信号SGn，第二端用来输出驱动控制电压VQn。第 六晶体管321包含第一端、第二端与栅极端，其中第一端用来接收第一系统时钟CK1， 栅极端电连接于第七晶体管311的第二端以接收驱动控制电压VQn，第二端电连接于栅 极线GLn。电容331电连接于第六晶体管321的栅极端与第二端间。第五晶体管351包 含第一端、第二端与栅极端，其中第一端电连接于第七晶体管311的第二端，栅极端电 连接于第(N+1)级移位寄存器213以接收栅极信号SGn+Ι，第二端电连接于电源端390。
由上述可知，在移位寄存器电路200的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元340与第三下拉单元360可分别通过第一单向导通元 件342与第二单向导通元件362的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
图3为本发明第二实施例的移位寄存器电路的示意图。如图3所示，移位寄存器 电路300包含多级移位寄存器，为方便说明，移位寄存器电路300只显示第(N-I)级移位 寄存器311、第N级移位寄存器312以及第(N+1)级移位寄存器313，其中只有第(N_l)级移位寄存器311与第N级移位寄存器312显示内部功能单元架构，其余级移位寄存器是 类同于第(N-I)级移位寄存器311或第N级移位寄存器312，不另赘述。第(N_l)级移 位寄存器311及第N级移位寄存器312分别类似于图2所示的第(N-I)级移位寄存器211 及第N级移位寄存器212，主要差异在于将第一下拉单元340置换为第一下拉单元440， 并将第三下拉单元360置换为第三下拉单元460。
在图3的实施例中，第一下拉单元440包含第一晶体管441与第一单向导通元件 442，第三下拉单元460包含第三晶体管461与第二单向导通元件462。第一单向导通元 件442用来抑制由电源端390经第一晶体管441流向栅极线GLn的漏电流，而第二单向 导通元件462用来抑制由电源端390经第三晶体管461流向栅极线GLn的漏电流。在一 实施例中，第一单向导通元件442包括用来执行单向导通运作的第二晶体管443，而第二 单向导通元件462包括用来执行单向导通运作的第四晶体管463。
第一晶体管441包含第一端、第二端与栅极端，其中栅极端电连接于第(N+1) 级移位寄存器313以接收栅极信号SGn+Ι，第二端电连接于电源端390以接收电源电压 Vss0第一单向导通元件442包含阳极与阴极，其中阳极电连接于栅极线GLn，阴极电连 接于第一晶体管441的第一端。在第一单向导通元件442具有第二晶体管443的实施例 中，第二晶体管443的第一端与栅极端电连接于栅极线GLn，第二晶体管443的第二端电 连接于第一晶体管441的第一端。
第三晶体管461包含第一端、第二端与栅极端，其中栅极端电连接于下拉控制 单元370以接收控制信号SCn，第二端电连接于电源端390以接收电源电压Vs S。第二 单向导通元件462包含阳极与阴极，其中阳极电连接于栅极线GLn，阴极电连接于第三晶 体管461的第一端。在第二单向导通元件462具有第四晶体管463的实施例中，第四晶 体管463的第一端与栅极端电连接于栅极线GLn，第四晶体管463的第二端电连接于第三 晶体管461的第一端。
由上述可知，在移位寄存器电路300的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元440与第三下拉单元460可分别通过第一单向导通元 件442与第二单向导通元件462的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
图4为本发明第三实施例的移位寄存器电路的示意图。如图4所示，移位寄存器 电路400包含多级移位寄存器，为方便说明，移位寄存器电路400只显示第(N-I)级移位 寄存器411、第N级移位寄存器412以及第(N+1)级移位寄存器413，其中只有第(N_l) 级移位寄存器411与第N级移位寄存器412显示内部功能单元架构，其余级移位寄存器 是类同于第(N-I)级移位寄存器411或第N级移位寄存器412，不另赘述。第(N_l)级 移位寄存器411及第N级移位寄存器412是分别类似于图3所示的第(N-I)级移位寄存 器311及第N级移位寄存器312，主要差异在于将第三下拉单元460置换为第三下拉单元 560。
在图4的实施例中，第三下拉单元560包含第三晶体管561与第二单向导通元 件562。在一实施例中，第二单向导通元件562包括用来执行单向导通运作的第四晶体 管563，据以抑制由电源端390经第三晶体管561流向栅极线GLn的漏电流。第三晶体 管561包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于下拉控制单元370以接收控制信号SCn。第二单向导通元件562包含阳极与阴极，其中 阳极电连接于第三晶体管561的第二端，阴极电连接于电源端390以接收电源电压Vss。 在第二单向导通元件562具有第四晶体管563的实施例中，第四晶体管563的第一端与栅 极端电连接于第三晶体管561的第二端，第四晶体管563的第二端电连接于电源端390。
由上述可知，在移位寄存器电路400的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元440与第三下拉单元560可分别通过第一单向导通元 件442与第二单向导通元件562的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
图5为本发明第四实施例的移位寄存器电路的示意图。如图5所示，移位寄存器 电路500包含多级移位寄存器，为方便说明，移位寄存器电路500只显示第(N-I)级移位 寄存器511、第N级移位寄存器512以及第(N+1)级移位寄存器513，其中只有第(N_l) 级移位寄存器511与第N级移位寄存器512显示内部功能单元架构，其余级移位寄存器 是类同于第(N-I)级移位寄存器511或第N级移位寄存器512，不另赘述。第(N_l)级 移位寄存器511及第N级移位寄存器512是分别类似于图2所示的第(N-I)级移位寄存 器211及第N级移位寄存器212，主要差异在于将第三下拉单元360置换为第三下拉单元 660。
在图5的实施例中，第三下拉单元660包含第三晶体管661与第二单向导通元件 662。在一实施例中，第二单向导通元件662包括用来执行单向导通运作的第四晶体管 663，据以抑制由电源端390经第三晶体管661流向栅极线GLn的漏电流。第三晶体管 661包含第一端、第二端与栅极端，其中栅极端电连接于下拉控制单元370以接收控制信 号SCn，第二端电连接于电源端390以接收电源电压Vss。第二单向导通元件662包含阳 极与阴极，其中阳极电连接于栅极线GLn，阴极电连接于第三晶体管661的第一端。在 第二单向导通元件662具有第四晶体管663的实施例中，第四晶体管663的第一端与栅极 端电连接于栅极线GLn，第四晶体管663的第二端电连接于第三晶体管661的第一端。
由上述可知，在移位寄存器电路500的运作中，即使栅极信号SGn的低电平电 压低于电源电压Vss，第一下拉单元340与第三下拉单元660可分别通过第一单向导通元 件342与第二单向导通元件662的漏电流抑制作用来降低功率消耗，从而降低面板温度以 提高显示质量并延长面板使用寿命。
综上所述，在本发明移位寄存器电路的运作中，即使因栅极信号的低电平电压 低于电源电压而导致下拉单元的漏电流，此漏电流可通过单向导通元件的抑制作用而显 着降低，据以显着降低移位寄存器电路的功率消耗，从而降低面板温度以提高显示质量 并延长面板使用寿命。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明 所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润 饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路 包含多级移位寄存器，该多级移位寄存器的第N级移位寄存器包含输入单元，用来根据第一输入信号以输出驱动控制电压；上拉单元，电连接于该输入单元与该多条栅极线的第N栅极线，该上拉单元用来根 据该驱动控制电压与系统时钟以上拉该多个栅极信号的第N栅极信号，其中该第N栅极 线用以传输该第N栅极信号；储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该驱动控制电 压执行充电程序或放电程序；第一下拉单元，电连接于该第N栅极线，该第一下拉单元用来根据第二输入信号以 下拉该第N栅极信号，该第一下拉单元包含第一晶体管，包含第一端、第二端与栅极端，其中该第一端电连接于该第N栅极 线，该栅极端用来接收该第二输入信号；以及第一单向导通元件，包含阳极与阴极，其中该阳极电连接于该第一晶体管的第二 端，该阴极电连接于电源端，该第一单向导通元件用来抑制由该电源端经该第一晶体管 流向该第N栅极线的漏电流；以及第二下拉单元，电连接于该输入单元，该第二下拉单元用来根据该第二输入信号以 下拉该驱动控制电压。
2.根据权利要求1所述的移位寄存器电路，其中该第一晶体管的栅极端电连接于该多 级移位寄存器的第(N+1)级移位寄存器以接收该多个栅极信号的第(N+1)栅极信号，该 第一晶体管为薄膜晶体管或场效应晶体管。
3.根据权利要求1所述的移位寄存器电路，其中该第一单向导通元件包含第二晶体 管，该第二晶体管的第一端与栅极端电连接于该第一晶体管的第二端，该第二晶体管的 第二端电连接于该电源端，该第二晶体管为薄膜晶体管或场效应晶体管。
4.根据权利要求1所述的移位寄存器电路，其中该第N级移位寄存器还包含下拉控制单元，电连接于该输入单元，该下拉控制单元用来根据该驱动控制电压产 生控制信号；以及第三下拉单元，电连接于该下拉控制单元与该第N栅极线，该第三下拉单元是用来 根据该控制信号以下拉该第N栅极信号。
5.根据权利要求4所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与栅极端，其中该第三晶体管的第一端电连接于 该第N栅极线，该第三晶体管的栅极端电连接于该下拉控制单元以接收该控制信号；以 及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第三晶体管的第二端，该第二单向导通元件的阴极电连接于该电源端，该第二单向导通 元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流；其中该第三晶体管为薄膜晶体管或场效应晶体管。
6.根据权利要求5所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与栅极端电连接于该第三晶体管的第二端，该第四晶体管的 第二端电连接于该电源端，该第四晶体管为薄膜晶体管或场效应晶体管。
7.根据权利要求4所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与栅极端，其中该第三晶体管的栅极端电连接于 该下拉控制单元以接收该控制信号，该第三晶体管的第二端电连接于该电源端；以及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第N栅极线，该第二单向导通元件的阴极电连接于该第三晶体管的第一端，该第二单向 导通元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流； 其中该第三晶体管为薄膜晶体管或场效应晶体管。
8.根据权利要求7所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与一栅极端电连接于该第N栅极线，该第四晶体管的第二端 电连接于该第三晶体管的第一端，该第四晶体管为薄膜晶体管或场效应晶体管。
9.根据权利要求1所述的移位寄存器电路，其中该第二下拉单元包含第五晶体管，该第五晶体管的第一端电连接于该输入单元，该 第五晶体管的栅极端电连接于该多级移位寄存器的第(N+1)级移位寄存器以接收该多个 栅极信号的第(N+1)栅极信号，该第五晶体管的第二端电连接于该电源端；该上拉单元包含第六晶体管，该第六晶体管的第一端用来接收该系统时钟，该第六 晶体管的栅极端电连接于该输入单元，该第六晶体管的第二端电连接于该第N栅极线； 以及该储能单元包含电连接于该第六晶体管的栅极端与第二端间的电容； 其中该第五晶体管与第六晶体管为薄膜晶体管或场效应晶体管。
10.根据权利要求1所述的移位寄存器电路，其中该输入单元包含第七晶体管，该第 七晶体管的第一端与一栅极端电连接于该多级移位寄存器的第(N-I)级移位寄存器以接 收该多个栅极信号的第(N-I)栅极信号，该第七晶体管的第二端用来输出该驱动控制电 压，第七晶体管为薄膜晶体管或场效应晶体管。
11.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路 包含多级移位寄存器，该多级移位寄存器的第N级移位寄存器包含输入单元，用来根据第一输入信号以输出驱动控制电压；上拉单元，电连接于该输入单元与该多条栅极线的第N栅极线，该上拉单元用来根 据该驱动控制电压与系统时钟以上拉该多个栅极信号的第N栅极信号，其中该第N栅极 线用以传输该第N栅极信号；储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该驱动控制电 压执行充电程序或放电程序；第一下拉单元，电连接于该第N栅极线，该第一下拉单元用来根据第二输入信号以 下拉该第N栅极信号，该第一下拉单元包含第一晶体管，包含第一端、第二端与栅极端，其中该栅极端用来接收该第二输入信 号，该第二端电连接于电源端；以及第一单向导通元件，包含阳极与阴极，其中该阳极电连接于该第N栅极线，该阴极 电连接于该第一晶体管的第一端，该第一单向导通元件用来抑制由该电源端经该第一晶 体管流向该第N栅极线的漏电流；以及第二下拉单元，电连接于该输入单元，该第二下拉单元用来根据该第二输入信号以下拉该驱动控制电压。
12.根据权利要求11所述的移位寄存器电路，其中该第一晶体管的栅极端电连接于该 多级移位寄存器的第(N+1)级移位寄存器以接收该多个栅极信号的第(N+1)栅极信号， 该第一晶体管为薄膜晶体管或场效应晶体管。
13.根据权利要求11所述的移位寄存器电路，其中该第一单向导通元件包含第二晶体 管，该第二晶体管的第一端与一栅极端电连接于该第N栅极线，该第二晶体管的第二端 电连接于该第一晶体管的第一端，该第二晶体管为薄膜晶体管或场效应晶体管。
14.根据权利要求11所述的移位寄存器电路，其中该第N级移位寄存器还包含下拉控制单元，电连接于该输入单元，该下拉控制单元用来根据该驱动控制电压产 生控制信号；以及第三下拉单元，电连接于该下拉控制单元与该第N栅极线，该第三下拉单元是用来 根据该控制信号以下拉该第N栅极信号。
15.根据权利要求14所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与栅极端，其中该第三晶体管的第一端电连接于 该第N栅极线，该第三晶体管的栅极端电连接于该下拉控制单元以接收该控制信号；以 及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第三晶体管的第二端，该第二单向导通元件的阴极电连接于该电源端，该第二单向导通 元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流；其中该第三晶体管为薄膜晶体管或场效应晶体管。
16.根据权利要求15所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与一栅极端电连接于该第三晶体管的第二端，该第四晶体管 的第二端电连接于该电源端，该第四晶体管为薄膜晶体管或场效应晶体管。
17.根据权利要求14所述的移位寄存器电路，其中该第三下拉单元包含第三晶体管，包含第一端、第二端与一栅极端，其中该第三晶体管的栅极端电连接 于该下拉控制单元以接收该控制信号，该第三晶体管的第二端电连接于该电源端；以及第二单向导通元件，包含阳极与阴极，其中该第二单向导通元件的阳极电连接于该 第N栅极线，该第二单向导通元件的阴极电连接于该第三晶体管的第一端，该第二单向 导通元件用来抑制由该电源端经该第三晶体管流向该第N栅极线的漏电流；其中该第三晶体管为薄膜晶体管或场效应晶体管。
18.根据权利要求17所述的移位寄存器电路，其中该第二单向导通元件包含第四晶体 管，该第四晶体管的第一端与一栅极端电连接于该第N栅极线，该第四晶体管的第二端 电连接于该第三晶体管的第一端，该第四晶体管为薄膜晶体管或场效应晶体管。
19.根据权利要求11所述的移位寄存器电路，其中该第二下拉单元包含第五晶体管，该第五晶体管的第一端电连接于该输入单元，该 第五晶体管的栅极端电连接于该多级移位寄存器的第(N+1)级移位寄存器以接收该多个 栅极信号的第(N+1)栅极信号，该第五晶体管的第二端电连接于该电源端；以及该上拉单元包含第六晶体管，该第六晶体管的第一端用来接收该系统时钟，该第六 晶体管的栅极端电连接于该输入单元，该第六晶体管的第二端电连接于该第N栅极线；该储能单元包含电连接于该第六晶体管的栅极端与第二端间的电容； 其中该第五晶体管与第六晶体管为薄膜晶体管或场效应晶体管。
20.根据权利要求11所述的移位寄存器电路，其中该输入单元包含第七晶体管，该第 七晶体管的第一端与一栅极端电连接于该多级移位寄存器的第(N-I)级移位寄存器以接 收该多个栅极信号的第(N-I)栅极信号，该第七晶体管的第二端用来输出该驱动控制电 压，第七晶体管为薄膜晶体管或场效应晶体管。
全文摘要
一种移位寄存器电路包含多级移位寄存器以提供多个栅极信号，每一级移位寄存器包含输入单元、上拉单元及下拉单元。输入单元用来根据第一输入信号以输出驱动控制电压。上拉单元根据驱动控制电压与系统时钟以上拉对应栅极线的栅极信号。下拉单元具有下拉晶体管与单向导通元件。下拉晶体管根据第二输入信号将栅极信号下拉至电源端的电源电压。单向导通元件用来抑制由电源端经下拉晶体管流向对应栅极线的漏电流。
文档编号G09G3/36GK102024415SQ201110005178
公开日2011年4月20日 申请日期2011年1月12日 优先权日2010年12月10日
发明者刘俊欣, 徐国华, 陈婉蓉 申请人:友达光电股份有限公司
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