移位暂存器电路的制作方法
专利名称：移位暂存器电路的制作方法
技术领域：
本发明涉及一种移位暂存器电路，尤其涉及一种具低功率消耗/低电压应力/高 信号传输能力的移位暂存器电路。
背景技术：
液晶显示装置(Liquid Crystal Display ；LCD)是目前广泛使用的一种平面显示 器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理利用改变液晶层两 端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背 光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多像素单元、源极驱动器以 及移位暂存器电路。源极驱动器用来提供多数据信号至多像素单元。移位暂存器电路包含 多级移位暂存器以产生多栅极信号馈入多像素单元，据以控制多数据信号的写入运行。因 此，移位暂存器电路即为控制数据信号写入操作的关键性元件。
在液晶显示装置设计中为了降低制造成本，通常会将移位暂存器电路整合于包含 像素阵列的显示面板上，也即基于GOA(Gate-driver On Array)架构，但若无法降低移位暂 存器电路的功率消耗，则显示面板的操作温度会随的上升，从而降低显示品质，并会降低面 板使用寿命。此外，基于GOA架构的移位暂存器电路的多级移位暂存器配合多栅极线而依 序设置于显示面板的相当狭长的边框区域，也即并非集成于很小的芯片面积内，所以若在 移位暂存器电路的运行中，高频信号、低频信号及直流信号均基于相同的高电平电压与低 电平电压，则不但功率消耗难以降低，各级移位暂存器间的信号传输能力也难以提升，尤其 在低温开机时，低信号传输能力更难以达到快速启动的目的。发明内容
为克服上述现有技术的缺陷，依据本发明的实施例，其揭示一种移位暂存器电路， 用以提供多栅极信号至多栅极线。此种移位暂存器电路包含多级移位暂存器，所述多个级 移位暂存器的第N级移位暂存器包含输入单元、上拉单元、进位单元、第一下拉单元、第二 下拉单元、及第三下拉单元。输入单元用来根据至少一输入信号以输出驱动控制电压。电连 接于输入单元与第N栅极线的上拉单元用来根据驱动控制电压与上拉时钟脉冲以上拉第N 栅极信号。电连接于输入单元的进位单元用来根据驱动控制电压与进位时钟脉冲以输出第 N启始脉冲信号。电连接于输入单元的第一下拉单元用来根据第一下拉时钟脉冲将驱动控 制电压下拉至第一低电源电压。电连接于进位单元的第二下拉单元用来根据第二下拉时钟 脉冲将第N启始脉冲信号下拉至第二低电源电压。电连接于第N栅极线的第三下拉单元用 来根据第三下拉时钟脉冲将第N栅极信号下拉至第三低电源电压。
本发明的可提供具低功率消耗、低电压应力及高信号传输能力(开机快速启动) 等运行特性的移位暂存器电路，不但可符合节能需求，也可提高运行效能。此外，若为降低 制造成本而将移位暂存器电路整合于包含像素阵列的显示面板上，也即基于GOA架构，则 上述低功率消耗、低电压应力及高信号传输能力不但可使显示面板保持在低操作温度以延长面板使用寿命，并可进一步提升显示品质。
图1为本发明第一实施例的移位暂存器电路的示意图。
图2为图1的第N级移位暂存器的一电路实施例的示意图。
图3为本发明第二实施例的移位暂存器电路的示意图。
图4为图3的第N级移位暂存器的一电路实施例的示意图。
其中，附图标记说明如下
100、300移位暂存器电路
111、311第(N-2)级移位暂存器
112、312第(N_l)级移位暂存器
113、313第N级移位暂存器
114、314第(N+1)级移位暂存器
115、315第(N+2)级移位暂存器
120、320 输入单元
121、321 第一晶体管
125、325 进位单元
1洸、3洸第二晶体管
130、330 上拉单元
131、331第三晶体管
140、340第一下拉单元
141、341第四晶体管
142、342第五晶体管
143、343第六晶体管
144、344第七晶体管
145、345第八晶体管
150、350第二下拉单元
151、346第九晶体管
152、351第十晶体管
153、352 第^^一晶体管
巧4、353第十二晶体管
155、3M第十三晶体管
160、360第三下拉单元
161、355第十四晶体管
162、356第十五晶体管
163、361第十六晶体管
164、362第十七晶体管
165、363第十八晶体管
364第十九晶体管
365第二十晶体管
366 第二i^一晶体管
CKca_l第一进位时钟脉冲
CKca_2第二进位时钟脉冲
CKca_3第三进位时钟脉冲
CKca_4第四进位时钟脉冲
CKpd_l第一下拉时钟脉冲
CKpd_lc第一下拉互补时钟脉冲
CKpd_2第二下拉时钟脉冲
CKpd_2c第二下拉互补时钟脉冲
CKpd_3第三下拉时钟脉冲
CKpd_3c第三下拉互补时钟脉冲
CKpu_l第一上拉时钟脉冲
CKpu_2第二上拉时钟脉冲
CKpu_3第三上拉时钟脉冲
CKpu_4第四上拉时钟脉冲
GLn-2、GLn-UGLn, GLn+1、GLn+2 栅极线
SCI、SC2、SC3、SC11、SC12、SC21、SC22、SC31、SC32 控制信号
SGn-2、SGn_l、SGn、SGn+1、SGn+2 栅极信号
Sinl第一输入信号
Sin2第二输入信号
VQn驱动控制电压
Vssl第一低电源电压
Vss2第二低电源电压
Vss3第三低电源电压具体实施方式
下文依本发明移位暂存器电路，特举实施例配合附图作详细说明，但所提供的实 施例并非用以限制本发明所涵盖的范围。
图1为本发明第一实施例的移位暂存器电路的示意图。如图1所示，移位暂存器 电路100包含多级移位暂存器，为方便说明，移位暂存器电路100只显示第(N-幻级移位暂 存器111、第(N-I)级移位暂存器112、第N级移位暂存器113、第(N+1)级移位暂存器114 以及第(N+2)级移位暂存器115，其中只有第N级移位暂存器113显示内部功能单元架构， 其余级移位暂存器类同于第N级移位暂存器113，不另赘述。在移位暂存器电路100的运 行中，第N级移位暂存器113用来根据第一输入信号Sinl、第二输入信号Sin2、第一上拉 时钟脉冲CKpu_l、第一进位时钟脉冲CKca_l、第一下拉时钟脉冲CKpd_l、第二下拉时钟脉 冲CKpd_2、第三下拉时钟脉冲CKpd_3、第一低电源电压Vssl、第二低电源电压Vss2及第三 低电源电压Vss3以产生驱动控制电压VQru栅极信号S&i与启始脉冲信号STn，其中第一输 入信号Sinl可为高电源电压Vdd或为其他级移位暂存器所产生的驱动控制电压、栅极信号或启始脉冲信号，第二输入信号Sin2可为其他级移位暂存器所产生的驱动控制电压、栅 极信号或启始脉冲信号，第二输入信号Sin2可相同或相异于第一输入信号Sinl，其余级移 位暂存器可同理类推。请注意，图1所示的第一上拉时钟脉冲CKpu_l、第二上拉时钟脉冲 CKpu_2、第三上拉时钟脉冲CKpu_3及第四上拉时钟脉冲CKpu_4可具有周期性依序错开或 部分重叠的脉冲，第一进位时钟脉冲CKca_l、第二进位时钟脉冲CKca_2、第三进位时钟脉 冲CKca_3及第四进位时钟脉冲CKca_4也可相对应地具有周期性依序错开或部分重叠的脉 冲。在另一实施例中，移位暂存器电路100的多级移位暂存器可基于互为反相的二上拉时 钟脉冲与互为反相的二进位时钟脉冲以执行栅极信号扫描运行。
第N级移位暂存器113包含输入单元120、进位单元125、上拉单元130、第一下拉 单元140、第二下拉单元150、以及第三下拉单元160。输入单元120用来根据第一输入信 号Sinl与第二输入信号Sin2以输出驱动控制电压VQn。电连接于输入单元120与栅极线 GLn的上拉单元130用来根据驱动控制电压VQn与第一上拉时钟脉冲CKpu_l以上拉栅极 信号S&i，其中栅极线GLn用以传输栅极信号S&i。电连接于输入单元120的进位单元125 用来根据驱动控制电压VQn与第一进位时钟脉冲CKca_l以输出启始脉冲信号STn。第一进 位时钟脉冲CKca_l的工作周期相同或相异于第一上拉时钟脉冲CKpu_l的工作周期。电连 接于输入单元120的第一下拉单元140用来根据第一下拉时钟脉冲CKpd_l将驱动控制电 压VQn下拉至第一低电源电压Vssl。第一下拉时钟脉冲CKpd_l的频率相同或相异于第一 上拉时钟脉冲CKpu_l的频率。电连接于进位单元125的第二下拉单元150用来根据第二 下拉时钟脉冲CKpd_2将启始脉冲信号STn下拉至第二低电源电压Vss2。第二下拉时钟脉 冲CKpd_2的频率相同或相异于第一上拉时钟脉冲CKpu_l的频率。电连接于栅极线GLn的 第三下拉单元160用来根据第三下拉时钟脉冲CKpd_3将栅极信号S&i下拉至第三低电源 电压Vss3。第三下拉时钟脉冲CKpd_3的频率相同或相异于第一上拉时钟脉冲CKpu_l的频 率。
图2为图1的第N级移位暂存器的一电路实施例的示意图。在图2所示的电路实 施例中，输入单元120包含第一晶体管121，进位单元125包含第二晶体管126，上拉单元 130包含第三晶体管131，第一下拉单元140包含第四晶体管141、第五晶体管142、第六晶 体管143、第七晶体管144与第八晶体管145，第二下拉单元150包含第九晶体管151、第十 晶体管152、第十一晶体管153、第十二晶体管巧4与第十三晶体管155，第三下拉单元160 包含第十四晶体管161、第十五晶体管162、第十六晶体管163、第十七晶体管164与第十八 晶体管165。
第一晶体管121包含第一端、第二端与栅极端，其中第一端用来接收第一输入信 号Sinl，栅极端用来接收第二输入信号Sin2，第二端用来输出驱动控制电压VQn。第二晶体 管1 包含第一端、第二端与栅极端，其中第一端用来接收第一进位时钟脉冲CKca_l，第二 端用来输出启始脉冲信号STn，栅极端电连接于第一晶体管121的第二端。第三晶体管131 包含第一端、第二端与栅极端，其中第一端用来接收第一上拉时钟脉冲CKpu_l，第二端电连 接于栅极线GLn，栅极端电连接于第一晶体管121的第二端。
第四晶体管141包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管 121的第二端，栅极端用来接收控制信号SC1，第二端用来接收第一低电源电压Vssl。第五 晶体管142包含第一端、第二端与栅极端，其中第一端用来接收第一下拉时钟脉冲CKpd_l，第二端电连接于第四晶体管141的栅极端。第六晶体管143包含第一端、第二端与栅极端， 其中第一端电连接于第五晶体管142的第二端，栅极端电连接于第一晶体管121的第二端， 第二端用来接收第一低电源电压Vssl。第七晶体管144包含第一端、第二端与栅极端，其 中第一端与栅极端用来接收第一下拉时钟脉冲CKpd_l，第二端电连接于第五晶体管142的 栅极端。第八晶体管145包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管 144的第二端，栅极端电连接于第一晶体管121的第二端，第二端用来接收第一低电源电压 Vssl0
第九晶体管151包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管 126的第二端，栅极端用来接收控制信号SC2，第二端用来接收第二低电源电压Vss2。第十 晶体管152包含第一端、第二端与栅极端，其中第一端用来接收第二下拉时钟脉冲CKpd_2， 第二端电连接于第九晶体管151的栅极端。第十一晶体管153包含第一端、第二端与栅极 端，其中第一端电连接于第十晶体管152的第二端，栅极端电连接于第一晶体管121的第 二端，第二端用来接收第二低电源电压Vss2。第十二晶体管IM包含第一端、第二端与栅 极端，其中第一端与栅极端用来接收第二下拉时钟脉冲CKpd_2，第二端电连接于第十晶体 管152的栅极端。第十三晶体管155包含第一端、第二端与栅极端，其中第一端电连接于第 十二晶体管1 的第二端，栅极端电连接于第一晶体管121的第二端，第二端用来接收第二 低电源电压Vss2。
第十四晶体管161包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn，栅极端用来接收控制信号SC3，第二端用来接收第三低电源电压Vss3。第十五晶体管 162包含第一端、第二端与栅极端，其中第一端用来接收第三下拉时钟脉冲CKpd_3，第二端 电连接于第十四晶体管161的栅极端。第十六晶体管163包含第一端、第二端与栅极端，其 中第一端电连接于第十五晶体管162的第二端，栅极端电连接于第一晶体管121的第二端， 第二端用来接收第三低电源电压Vss3。第十七晶体管164包含第一端、第二端与栅极端，其 中第一端与栅极端用来接收第三下拉时钟脉冲CKpd_3，第二端电连接于第十五晶体管162 的栅极端。第十八晶体管165包含第一端、第二端与栅极端，其中第一端电连接于第十七晶 体管164的第二端，栅极端电连接于第一晶体管121的第二端，第二端用来接收第三低电源 电压Vss3。
在第N级移位暂存器113的运行中，第一进位时钟脉冲CKca_l的高电平电压等于 或较佳地高于第一上拉时钟脉冲CKpu_l的高电平电压，第一进位时钟脉冲CKca_l的低电 平电压等于或较佳地低于第一上拉时钟脉冲CKpu_l的低电平电压，第二低电源电压Vss2 等于或较佳地低于第三低电源电压Vss3，第二低电源电压Vss2等于或较佳地低于第一上 拉时钟脉冲CKpu_l的低电平电压，据以增大启始脉冲信号STn的高低电平压差而提高其信 号传输能力。若第一晶体管121的第一端所接收的第一输入信号Sinl为高电源电压Vdd， 则高电源电压Vdd等于或较佳地高于第一上拉时钟脉冲CKpu_l的高电平电压，据以使第一 晶体管121可轻易地根据高电源电压Vdd以上拉驱动控制电压VQn，如此也可提高信号传输 能力。
第一上拉时钟脉冲CKpu_l的低电平电压等于或较佳地高于第一低电源电压 Vssl，据以抑制第三晶体管131的漏电流。第三低电源电压Vss3等于或较佳地高于第一低 电源电压Vssl，据以抑制第三晶体管131的漏电流。第三低电源电压Vss3低于或较佳地等于第一上拉时钟脉冲CKpu_l的低电平电压，据以抑制第三晶体管131的漏电流，若第三低 电源电压Vss3较佳地等于第一上拉时钟脉冲CKpu_l的低电平电压，则可据以降低第三晶 体管131承受的电压应力。
第一进位时钟脉冲CKca_l的低电平电压等于或较佳地高于第一低电源电压 Vssl，据以抑制第二晶体管126的漏电流。第二低电源电压Vss2等于或较佳地高于第一低 电源电压Vssl，据以抑制第二晶体管1 的漏电流。第二低电源电压Vss2低于或较佳地等 于第一进位时钟脉冲CKca_l的低电平电压，据以抑制第二晶体管126的漏电流，若第二低 电源电压Vss2较佳地等于第一进位时钟脉冲CKca_l的低电平电压，则可据以降低第二晶 体管1 承受的电压应力。
在第一晶体管121的第一端所接收的第一输入信号Sinl为高电源电压Vdd的实 施例中，为达到开机快速启动的目的(尤其在低温开机时)，高电源电压Vdd可于开机后的 起始时段内先维持在第一高电压以执行快速启动运行，于起始时段后，高电源电压Vdd从 第一高电压降为较低的第二高电压以节省功率消耗。
以上所述各电压大小关主要是用来使移位暂存器电路100具有低功率消耗、低电 压应力及高信号传输能力(开机快速启动)等运行特性。除上述电压大小关系外，在第一 输入信号Sinl与第二输入信号Sin2的各种可能设定中，为使第一下拉单元140、第二下拉 单元150与第三下拉单元160可较有效率或正常地执行电压下拉运行，第N级移位暂存器 113可较佳地基于下述各信号间电压大小关系以进行电路运行，下述各电压大小关系为本 领域技术人员所公知，不再赘述其相关的电路运行效能。
第一上拉时钟脉冲CKpu_l的高电平电压高于或等于第一下拉时钟脉冲CKpd_l 的高电平电压。第一上拉时钟脉冲CKpu_l的高电平电压高于或等于第二下拉时钟脉冲 CKpd_2的高电平电压。第一上拉时钟脉冲CKpu_l的高电平电压高于或等于第三下拉时钟 脉冲CKpd_3的高电平电压。
第一进位时钟脉冲CKca_l的高电平电压高于或等于第一下拉时钟脉冲CKpd_l 的高电平电压。第一进位时钟脉冲CKca_l的高电平电压高于或等于第二下拉时钟脉冲 CKpd_2的高电平电压。第一进位时钟脉冲CKca_l的高电平电压高于或等于第三下拉时钟 脉冲CKpd_3的高电平电压。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第一低电源电压Vssl。第二 下拉时钟脉冲CKpd_2的低电平电压低于或等于第一低电源电压Vssl。第三下拉时钟脉冲 CKpd_3的低电平电压低于或等于第一低电源电压Vssl。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第二低电源电压Vss2。第二 下拉时钟脉冲CKpd_2的低电平电压低于或等于第二低电源电压Vss2。第三下拉时钟脉冲 CKpd_3的低电平电压低于或等于第二低电源电压Vss2。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第三低电源电压Vss3。第二 下拉时钟脉冲CKpd_2的低电平电压低于或等于第三低电源电压Vss3。第三下拉时钟脉冲 CKpd_3的低电平电压低于或等于第三低电源电压Vss3。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第一上拉时钟脉冲CKpu_l 的低电平电压。第二下拉时钟脉冲CKpd_2的低电平电压低于或等于第一上拉时钟脉冲 CKpu_l的低电平电压。第三下拉时钟脉冲CKpd_3的低电平电压低于或等于第一上拉时钟脉冲CKpu_l的低电平电压。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第一进位时钟脉冲CKca_l 的低电平电压。第二下拉时钟脉冲CKpd_2的低电平电压低于或等于第一进位时钟脉冲 CKca_l的低电平电压。第三下拉时钟脉冲CKpd_3的低电平电压低于或等于第一进位时钟 脉冲CKca_l的低电平电压。
图3为本发明第二实施例的移位暂存器电路的示意图。如图3所示，移位暂存器 电路300包含多级移位暂存器，为方便说明，移位暂存器电路300只显示第(N-幻级移位暂 存器311、第(N-I)级移位暂存器312、第N级移位暂存器313、第(N+1)级移位暂存器314 以及第(N+2)级移位暂存器315，其中只有第N级移位暂存器313显示内部功能单元架构， 其余级移位暂存器类同于第N级移位暂存器313，不另赘述。在移位暂存器电路300的运行 中，第N级移位暂存器313用来根据第一输入信号Sinl、第二输入信号Sin2、第一上拉时钟 脉冲CKpu_l、第一进位时钟脉冲CKca_l、第一下拉时钟脉冲CKpd_l、第一下拉互补时钟脉 冲CKpd_lc、第二下拉时钟脉冲CKpd_2、第二下拉互补时钟脉冲CKpd_2c、第三下拉时钟脉 冲CKpd_3、第三下拉互补时钟脉冲CKpd_3c、第一低电源电压Vssl、第二低电源电压Vss2及 第三低电源电压Vss3以产生驱动控制电压VQru栅极信号S&i与启始脉冲信号STn，其中第 一输入信号Sinl可为高电源电压Vdd或为其他级移位暂存器所产生的驱动控制电压、栅极 信号或启始脉冲信号，第二输入信号Sin2可为其他级移位暂存器所产生的驱动控制电压、 栅极信号或启始脉冲信号，第二输入信号Sin2可相同或相异于第一输入信号Sinl，其余级 移位暂存器可同理类推。请注意，图3所示的第一上拉时钟脉冲CKpu_l、第二上拉时钟脉冲 CKpu_2、第三上拉时钟脉冲CKpu_3、及第四上拉时钟脉冲CKpu_4可具有周期性依序错开或 部分重叠的脉冲，第一进位时钟脉冲CKca_l、第二进位时钟脉冲CKca_2、第三进位时钟脉 冲CKca_3、及第四进位时钟脉冲CKca_4也可相对应地具有周期性依序错开或部分重叠的 脉冲。在另一实施例中，移位暂存器电路300的多级移位暂存器可基于互为反相的二上拉 时钟脉冲与互为反相的二进位时钟脉冲以执行栅极信号扫描运行。
第N级移位暂存器313包含输入单元320、进位单元325、上拉单元330、第一下拉 单元；340、第二下拉单元350、以及第三下拉单元360。输入单元320用来根据第一输入信 号Sinl与第二输入信号Sin2以输出驱动控制电压VQn。电连接于输入单元320与栅极线 GLn的上拉单元330用来根据驱动控制电压VQn与第一上拉时钟脉冲CKpu_l以上拉栅极 信号S&i，其中栅极线GLn用以传输栅极信号S&i。电连接于输入单元320的进位单元325 用来根据驱动控制电压VQn与第一进位时钟脉冲CKca_l以输出启始脉冲信号STn。电连 接于输入单元320的第一下拉单元340用来根据第一下拉时钟脉冲CKpd_l与第一下拉互 补时钟脉冲CKpd_lc将驱动控制电压VQn下拉至第一低电源电压Vssl。第一下拉互补时 钟脉冲Kpd_lc反相于第一下拉时钟脉冲CKpd_l。电连接于进位单元325的第二下拉单元 350用来根据第二下拉时钟脉冲CKpd_2与第二下拉互补时钟脉冲CKpd_2c将启始脉冲信号 STn下拉至第二低电源电压Vss2。第二下拉互补时钟脉冲CKpd_2c反相于第二下拉时钟脉 冲CKpd_2。电连接于栅极线GLn的第三下拉单元360用来根据第三下拉时钟脉冲CKpd_3 与第三下拉互补时钟脉冲CKpd_3c将栅极信号S&i下拉至第三低电源电压Vss3。第三下拉 互补时钟脉冲CKpd_3c反相于第三下拉时钟脉冲CKpd_3。
请注意，第一下拉互补时钟脉冲CKpd_lc与第一下拉时钟脉冲CKpd_l可具有相同的高/低电平电压，第二下拉互补时钟脉冲CKpd_2c与第二下拉时钟脉冲CKpd_2可具有相 同的高/低电平电压，第三下拉互补时钟脉冲CKpd_3c与第三下拉时钟脉冲CKpd_3也可具 有相同的高/低电平电压。
图4为图3的第N级移位暂存器的一电路实施例的示意图。在图4所示的电路实 施例中，输入单元320包含第一晶体管321，进位单元325包含第二晶体管326，上拉单元 330包含第三晶体管331，第一下拉单元340包含第四晶体管341、第五晶体管342、第六晶 体管343、第七晶体管344、第八晶体管345与第九晶体管346，第二下拉单元350包含第十 晶体管351、第十一晶体管352、第十二晶体管353、第十三晶体管354、第十四晶体管355与 第十五晶体管356，第三下拉单元360包含第十六晶体管361、第十七晶体管362、第十八晶 体管363、第十九晶体管364、第二十晶体管365与第二十一晶体管366。
第一晶体管321包含第一端、第二端与栅极端，其中第一端用来接收第一输入信 号Sinl，栅极端用来接收第二输入信号Sin2，第二端用来输出驱动控制电压VQn。第二晶体 管3 包含第一端、第二端与栅极端，其中第一端用来接收第一进位时钟脉冲CKca_l，第二 端用来输出启始脉冲信号STn，栅极端电连接于第一晶体管321的第二端。第三晶体管331 包含第一端、第二端与栅极端，其中第一端用来接收第一上拉时钟脉冲CKpu_l，第二端电连 接于栅极线GLn，栅极端电连接于第一晶体管321的第二端。
第四晶体管341包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管 321的第二端，栅极端用来接收控制信号SCl 1，第二端用来接收第一低电源电压Vssl。第五 晶体管342包含第一端、第二端与栅极端，其中第一端与栅极端用来接收第一下拉时钟脉 冲CKpd_l，第二端电连接于第四晶体管341的栅极端。第六晶体管343包含第一端、第二端 与栅极端，其中第一端电连接于第五晶体管342的第二端，栅极端电连接于第一晶体管321 的第二端，第二端用来接收第一低电源电压Vssl。第七晶体管344包含第一端、第二端与栅 极端，其中第一端电连接于第一晶体管321的第二端，栅极端用来接收控制信号SC12，第二 端用来接收第一低电源电压Vssl。第八晶体管345包含第一端、第二端与栅极端，其中第 一端与栅极端用来接收第一下拉互补时钟脉冲CKpd_lc，第二端电连接于第七晶体管344 的栅极端。第九晶体管346包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管 345的第二端，栅极端电连接于第一晶体管321的第二端，第二端用来接收第一低电源电压 Vssl0
第十晶体管351包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管 326的第二端，栅极端用来接收控制信号SC21，第二端用来接收第二低电源电压Vss2。第 十一晶体管352包含第一端、第二端与栅极端，其中第一端与栅极端用来接收第二下拉时 钟脉冲CKpd_2，第二端电连接于第十晶体管351的栅极端。第十二晶体管353包含第一端、 第二端与栅极端，其中第一端电连接于第十一晶体管352的第二端，栅极端电连接于第一 晶体管321的第二端，第二端用来接收第二低电源电压Vss2。第十三晶体管邪4包含第一 端、第二端与栅极端，其中第一端电连接于第二晶体管326的第二端，栅极端用来接收控制 信号SC22，第二端用来接收第二低电源电压Vss2。第十四晶体管355包含第一端、第二端 与栅极端，其中第一端与栅极端用来接收第二下拉互补时钟脉冲CKpd_2c，第二端电连接于 第十三晶体管354的栅极端。第十五晶体管356包含第一端、第二端与栅极端，其中第一端 电连接于第十四晶体管355的第二端，栅极端电连接于第一晶体管321的第二端，第二端用来接收第二低电源电压Vss2。
第十六晶体管361包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn，栅极端用来接收控制信号SC31，第二端用来接收第三低电源电压Vss3。第十七晶体 管362包含第一端、第二端与栅极端，其中第一端与栅极端用来接收第三下拉时钟脉冲 CKpd_3，第二端电连接于第十六晶体管361的栅极端。第十八晶体管363包含第一端、第二 端与栅极端，其中第一端电连接于第十七晶体管362的第二端，栅极端电连接于第一晶体 管321的第二端，第二端用来接收第三低电源电压Vss3。第十九晶体管364包含第一端、第 二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用来接收控制信号SC32，第二端用 来接收第三低电源电压Vss3。第二十晶体管365包含第一端、第二端与栅极端，其中第一端 与栅极端用来接收第三下拉互补时钟脉冲CKpd_3c，第二端电连接于第十九晶体管364的 栅极端。第二十一晶体管366包含第一端、第二端与栅极端，其中第一端电连接于第二十晶 体管365的第二端，栅极端电连接于第一晶体管321的第二端，第二端用来接收第三低电源 电压Vss3。
请注意，上述关于图1与图2的移位暂存器电路100与第N级移位暂存器113运 行的信号间电压大小关系均可适用于移位暂存器电路300与第N级移位暂存器313，据以使 移位暂存器电路300可较有效率或正常地执行功能运行，并具有低功率消耗、低电压应力 及高信号传输能力(开机快速启动)等运行特性。
综上所述，借由本发明可提供具低功率消耗、低电压应力及高信号传输能力(开 机快速启动)等运行特性的移位暂存器电路，所以不但可符合节能需求，也可提高运行效 能。此外，若为降低制造成本而将移位暂存器电路整合于包含像素阵列的显示面板上，也即 基于GOA架构，则上述低功率消耗、低电压应力及高信号传输能力不但可使显示面板保持 在低操作温度以延长面板使用寿命，并可进一步提升显示品质。
虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本领域的技 术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围 当视随附的权利要求所界定的范围为准。
权利要求
1.一种移位暂存器电路，用以提供多栅极信号至多栅极线，该移位暂存器电路包含多 级移位暂存器，所述多个级移位暂存器的一第N级移位暂存器包含一输入单元，用来根据至少一输入信号以输出一驱动控制电压；一上拉单元，电连接于该输入单元与所述多个栅极线的一第N栅极线，该上拉单元用 来根据该驱动控制电压与一上拉时钟脉冲以上拉所述多个栅极信号的一第N栅极信号；一进位单元，电连接于该输入单元，该进位单元用来根据该驱动控制电压与一进位时 钟脉冲以输出一第N启始脉冲信号；一第一下拉单元，电连接于该输入单元，该第一下拉单元用来根据一第一下拉时钟脉 冲将该驱动控制电压下拉至一第一低电源电压；一第二下拉单元，电连接于该进位单元，该第二下拉单元用来根据一第二下拉时钟脉 冲将该第N启始脉冲信号下拉至一第二低电源电压；以及一第三下拉单元，电连接于该第N栅极线，该第三下拉单元用来根据一第三下拉时钟 脉冲将该第N栅极信号下拉至一第三低电源电压。
2.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的高电平电压高于或等 于该上拉时钟脉冲的高电平电压。
3.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的低电平电压低于或等 于该上拉时钟脉冲的低电平电压。
4.如权利要求1所述的移位暂存器电路，其中该上拉时钟脉冲的高电平电压高于或等 于该第一下拉时钟脉冲的高电平电压，该上拉时钟脉冲的高电平电压高于或等于该第二下 拉时钟脉冲的高电平电压，且该上拉时钟脉冲的高电平电压高于或等于该第三下拉时钟脉 冲的高电平电压。
5.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的高电平电压高于或等 于该第一下拉时钟脉冲的高电平电压，该进位时钟脉冲的高电平电压高于或等于该第二下 拉时钟脉冲的高电平电压，且该进位时钟脉冲的高电平电压高于或等于该第三下拉时钟脉 冲的高电平电压。
6.如权利要求1所述的移位暂存器电路，其中该第一低电源电压低于或等于该上拉时 钟脉冲的低电平电压，该第二低电源电压低于或等于该上拉时钟脉冲的低电平电压，且该 第三低电源电压低于或等于该上拉时钟脉冲的低电平电压。
7.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低于 或等于该第一低电源电压，该第二下拉时钟脉冲的低电平电压低于或等于该第一低电源电 压，且该第三下拉时钟脉冲的低电平电压低于或等于该第一低电源电压。
8.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低于 或等于该第二低电源电压，该第二下拉时钟脉冲的低电平电压低于或等于该第二低电源电 压，且该第三下拉时钟脉冲的低电平电压低于或等于该第二低电源电压。
9.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低于 或等于该第三低电源电压，该第二下拉时钟脉冲的低电平电压低于或等于该第三低电源电 压，且该第三下拉时钟脉冲的低电平电压低于或等于该第三低电源电压。
10.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低 于或等于该上拉时钟脉冲的低电平电压，该第二下拉时钟脉冲的低电平电压低于或等于该=上拉时钟脉冲的低电平电压，且该第三下拉时钟脉冲的低电平电压低于或等于该上拉时钟 脉冲的低电平电压。
11.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低 于或等于该进位时钟脉冲的低电平电压，该第二下拉时钟脉冲的低电平电压低于或等于该 进位时钟脉冲的低电平电压，且该第三下拉时钟脉冲的低电平电压低于或等于该进位时钟 脉冲的低电平电压。
12.如权利要求1所述的移位暂存器电路，其中该输入单元用来根据异于该第N启始脉 冲信号的一第M启始脉冲信号以输出该驱动控制电压。
13.如权利要求12所述的移位暂存器电路，其中该输入单元用来根据该第M启始脉冲 信号与一高电源电压以输出该驱动控制电压，该高电源电压系高于或等于该上拉时钟脉冲 的高电平电压。
14.如权利要求13所述的移位暂存器电路，其中于该移位暂存器电路开机后的一起始 时段内，该高电源电压维持在一第一高电压，于该起始时段后，该高电源电压降为一低于该 第一高电压的第二高电压。
15.如权利要求1所述的移位暂存器电路，其中该第一下拉单元用来根据该第一下拉 时钟脉冲与一反相于该第一下拉时钟脉冲的第一下拉互补时钟脉冲将该驱动控制电压下 拉至该第一低电源电压。
16.如权利要求1所述的移位暂存器电路，其中该第二下拉单元用来根据该第二下拉 时钟脉冲与一反相于该第二下拉时钟脉冲的第二下拉互补时钟脉冲将该第N启始脉冲信 号下拉至该第二低电源电压。
17.如权利要求1所述的移位暂存器电路，其中该第三下拉单元用来根据该第三下拉 时钟脉冲与一反相于该第三下拉时钟脉冲的第三下拉互补时钟脉冲将该第N栅极信号下 拉至该第三低电源电压。
18.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的工作周期相同或相 异于该上拉时钟脉冲的工作周期。
19.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的频率相同或相 异于该上拉时钟脉冲的频率，该第二下拉时钟脉冲的频率相同或相异于该上拉时钟脉冲的 频率，且该第三下拉时钟脉冲的频率相同或相异于该上拉时钟脉冲的频率。
20.如权利要求1所述的移位暂存器电路，其中该第一低电源电压低于或等于该第二 低电源电压，且该第一低电源电压低于或等于该第三低电源电压。
21.如权利要求1所述的移位暂存器电路，其中该第二低电源电压低于或等于该第三 低电源电压。
全文摘要
本发明提供一种移位暂存器电路，该电路包含多级移位暂存器以提供多栅极信号，每一级移位暂存器包含输入单元、上拉单元、进位单元、第一下拉单元、第二下拉单元及第三下拉单元。输入单元用来根据至少一输入信号以输出驱动控制电压。上拉单元用来根据驱动控制电压与上拉时钟脉冲以上拉栅极信号。进位单元用来根据驱动控制电压与进位时钟脉冲以输出启始脉冲信号。第一下拉单元用来根据第一下拉时钟脉冲以下拉驱动控制电压。第二下拉单元用来根据第二下拉时钟脉冲以下拉启始脉冲信号。第三下拉单元用来根据第三下拉时钟脉冲以下拉栅极信号。本发明符合节能需求，可提高运行效能。此外，可使显示面板保持在低操作温度以延长使用寿命，提升显示品质。
文档编号G09G3/20GK102034423SQ201110020128
公开日2011年4月27日 申请日期2011年1月11日 优先权日2010年12月8日
发明者廖一遂, 陈冠宇 申请人:友达光电股份有限公司
技术领域：
本发明涉及一种移位暂存器电路，尤其涉及一种具低功率消耗/低电压应力/高 信号传输能力的移位暂存器电路。
背景技术：
液晶显示装置(Liquid Crystal Display ；LCD)是目前广泛使用的一种平面显示 器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理利用改变液晶层两 端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背 光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多像素单元、源极驱动器以 及移位暂存器电路。源极驱动器用来提供多数据信号至多像素单元。移位暂存器电路包含 多级移位暂存器以产生多栅极信号馈入多像素单元，据以控制多数据信号的写入运行。因 此，移位暂存器电路即为控制数据信号写入操作的关键性元件。
在液晶显示装置设计中为了降低制造成本，通常会将移位暂存器电路整合于包含 像素阵列的显示面板上，也即基于GOA(Gate-driver On Array)架构，但若无法降低移位暂 存器电路的功率消耗，则显示面板的操作温度会随的上升，从而降低显示品质，并会降低面 板使用寿命。此外，基于GOA架构的移位暂存器电路的多级移位暂存器配合多栅极线而依 序设置于显示面板的相当狭长的边框区域，也即并非集成于很小的芯片面积内，所以若在 移位暂存器电路的运行中，高频信号、低频信号及直流信号均基于相同的高电平电压与低 电平电压，则不但功率消耗难以降低，各级移位暂存器间的信号传输能力也难以提升，尤其 在低温开机时，低信号传输能力更难以达到快速启动的目的。发明内容
为克服上述现有技术的缺陷，依据本发明的实施例，其揭示一种移位暂存器电路， 用以提供多栅极信号至多栅极线。此种移位暂存器电路包含多级移位暂存器，所述多个级 移位暂存器的第N级移位暂存器包含输入单元、上拉单元、进位单元、第一下拉单元、第二 下拉单元、及第三下拉单元。输入单元用来根据至少一输入信号以输出驱动控制电压。电连 接于输入单元与第N栅极线的上拉单元用来根据驱动控制电压与上拉时钟脉冲以上拉第N 栅极信号。电连接于输入单元的进位单元用来根据驱动控制电压与进位时钟脉冲以输出第 N启始脉冲信号。电连接于输入单元的第一下拉单元用来根据第一下拉时钟脉冲将驱动控 制电压下拉至第一低电源电压。电连接于进位单元的第二下拉单元用来根据第二下拉时钟 脉冲将第N启始脉冲信号下拉至第二低电源电压。电连接于第N栅极线的第三下拉单元用 来根据第三下拉时钟脉冲将第N栅极信号下拉至第三低电源电压。
本发明的可提供具低功率消耗、低电压应力及高信号传输能力(开机快速启动) 等运行特性的移位暂存器电路，不但可符合节能需求，也可提高运行效能。此外，若为降低 制造成本而将移位暂存器电路整合于包含像素阵列的显示面板上，也即基于GOA架构，则 上述低功率消耗、低电压应力及高信号传输能力不但可使显示面板保持在低操作温度以延长面板使用寿命，并可进一步提升显示品质。
图1为本发明第一实施例的移位暂存器电路的示意图。
图2为图1的第N级移位暂存器的一电路实施例的示意图。
图3为本发明第二实施例的移位暂存器电路的示意图。
图4为图3的第N级移位暂存器的一电路实施例的示意图。
其中，附图标记说明如下
100、300移位暂存器电路
111、311第(N-2)级移位暂存器
112、312第(N_l)级移位暂存器
113、313第N级移位暂存器
114、314第(N+1)级移位暂存器
115、315第(N+2)级移位暂存器
120、320 输入单元
121、321 第一晶体管
125、325 进位单元
1洸、3洸第二晶体管
130、330 上拉单元
131、331第三晶体管
140、340第一下拉单元
141、341第四晶体管
142、342第五晶体管
143、343第六晶体管
144、344第七晶体管
145、345第八晶体管
150、350第二下拉单元
151、346第九晶体管
152、351第十晶体管
153、352 第^^一晶体管
巧4、353第十二晶体管
155、3M第十三晶体管
160、360第三下拉单元
161、355第十四晶体管
162、356第十五晶体管
163、361第十六晶体管
164、362第十七晶体管
165、363第十八晶体管
364第十九晶体管
365第二十晶体管
366 第二i^一晶体管
CKca_l第一进位时钟脉冲
CKca_2第二进位时钟脉冲
CKca_3第三进位时钟脉冲
CKca_4第四进位时钟脉冲
CKpd_l第一下拉时钟脉冲
CKpd_lc第一下拉互补时钟脉冲
CKpd_2第二下拉时钟脉冲
CKpd_2c第二下拉互补时钟脉冲
CKpd_3第三下拉时钟脉冲
CKpd_3c第三下拉互补时钟脉冲
CKpu_l第一上拉时钟脉冲
CKpu_2第二上拉时钟脉冲
CKpu_3第三上拉时钟脉冲
CKpu_4第四上拉时钟脉冲
GLn-2、GLn-UGLn, GLn+1、GLn+2 栅极线
SCI、SC2、SC3、SC11、SC12、SC21、SC22、SC31、SC32 控制信号
SGn-2、SGn_l、SGn、SGn+1、SGn+2 栅极信号
Sinl第一输入信号
Sin2第二输入信号
VQn驱动控制电压
Vssl第一低电源电压
Vss2第二低电源电压
Vss3第三低电源电压具体实施方式
下文依本发明移位暂存器电路，特举实施例配合附图作详细说明，但所提供的实 施例并非用以限制本发明所涵盖的范围。
图1为本发明第一实施例的移位暂存器电路的示意图。如图1所示，移位暂存器 电路100包含多级移位暂存器，为方便说明，移位暂存器电路100只显示第(N-幻级移位暂 存器111、第(N-I)级移位暂存器112、第N级移位暂存器113、第(N+1)级移位暂存器114 以及第(N+2)级移位暂存器115，其中只有第N级移位暂存器113显示内部功能单元架构， 其余级移位暂存器类同于第N级移位暂存器113，不另赘述。在移位暂存器电路100的运 行中，第N级移位暂存器113用来根据第一输入信号Sinl、第二输入信号Sin2、第一上拉 时钟脉冲CKpu_l、第一进位时钟脉冲CKca_l、第一下拉时钟脉冲CKpd_l、第二下拉时钟脉 冲CKpd_2、第三下拉时钟脉冲CKpd_3、第一低电源电压Vssl、第二低电源电压Vss2及第三 低电源电压Vss3以产生驱动控制电压VQru栅极信号S&i与启始脉冲信号STn，其中第一输 入信号Sinl可为高电源电压Vdd或为其他级移位暂存器所产生的驱动控制电压、栅极信号或启始脉冲信号，第二输入信号Sin2可为其他级移位暂存器所产生的驱动控制电压、栅 极信号或启始脉冲信号，第二输入信号Sin2可相同或相异于第一输入信号Sinl，其余级移 位暂存器可同理类推。请注意，图1所示的第一上拉时钟脉冲CKpu_l、第二上拉时钟脉冲 CKpu_2、第三上拉时钟脉冲CKpu_3及第四上拉时钟脉冲CKpu_4可具有周期性依序错开或 部分重叠的脉冲，第一进位时钟脉冲CKca_l、第二进位时钟脉冲CKca_2、第三进位时钟脉 冲CKca_3及第四进位时钟脉冲CKca_4也可相对应地具有周期性依序错开或部分重叠的脉 冲。在另一实施例中，移位暂存器电路100的多级移位暂存器可基于互为反相的二上拉时 钟脉冲与互为反相的二进位时钟脉冲以执行栅极信号扫描运行。
第N级移位暂存器113包含输入单元120、进位单元125、上拉单元130、第一下拉 单元140、第二下拉单元150、以及第三下拉单元160。输入单元120用来根据第一输入信 号Sinl与第二输入信号Sin2以输出驱动控制电压VQn。电连接于输入单元120与栅极线 GLn的上拉单元130用来根据驱动控制电压VQn与第一上拉时钟脉冲CKpu_l以上拉栅极 信号S&i，其中栅极线GLn用以传输栅极信号S&i。电连接于输入单元120的进位单元125 用来根据驱动控制电压VQn与第一进位时钟脉冲CKca_l以输出启始脉冲信号STn。第一进 位时钟脉冲CKca_l的工作周期相同或相异于第一上拉时钟脉冲CKpu_l的工作周期。电连 接于输入单元120的第一下拉单元140用来根据第一下拉时钟脉冲CKpd_l将驱动控制电 压VQn下拉至第一低电源电压Vssl。第一下拉时钟脉冲CKpd_l的频率相同或相异于第一 上拉时钟脉冲CKpu_l的频率。电连接于进位单元125的第二下拉单元150用来根据第二 下拉时钟脉冲CKpd_2将启始脉冲信号STn下拉至第二低电源电压Vss2。第二下拉时钟脉 冲CKpd_2的频率相同或相异于第一上拉时钟脉冲CKpu_l的频率。电连接于栅极线GLn的 第三下拉单元160用来根据第三下拉时钟脉冲CKpd_3将栅极信号S&i下拉至第三低电源 电压Vss3。第三下拉时钟脉冲CKpd_3的频率相同或相异于第一上拉时钟脉冲CKpu_l的频 率。
图2为图1的第N级移位暂存器的一电路实施例的示意图。在图2所示的电路实 施例中，输入单元120包含第一晶体管121，进位单元125包含第二晶体管126，上拉单元 130包含第三晶体管131，第一下拉单元140包含第四晶体管141、第五晶体管142、第六晶 体管143、第七晶体管144与第八晶体管145，第二下拉单元150包含第九晶体管151、第十 晶体管152、第十一晶体管153、第十二晶体管巧4与第十三晶体管155，第三下拉单元160 包含第十四晶体管161、第十五晶体管162、第十六晶体管163、第十七晶体管164与第十八 晶体管165。
第一晶体管121包含第一端、第二端与栅极端，其中第一端用来接收第一输入信 号Sinl，栅极端用来接收第二输入信号Sin2，第二端用来输出驱动控制电压VQn。第二晶体 管1 包含第一端、第二端与栅极端，其中第一端用来接收第一进位时钟脉冲CKca_l，第二 端用来输出启始脉冲信号STn，栅极端电连接于第一晶体管121的第二端。第三晶体管131 包含第一端、第二端与栅极端，其中第一端用来接收第一上拉时钟脉冲CKpu_l，第二端电连 接于栅极线GLn，栅极端电连接于第一晶体管121的第二端。
第四晶体管141包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管 121的第二端，栅极端用来接收控制信号SC1，第二端用来接收第一低电源电压Vssl。第五 晶体管142包含第一端、第二端与栅极端，其中第一端用来接收第一下拉时钟脉冲CKpd_l，第二端电连接于第四晶体管141的栅极端。第六晶体管143包含第一端、第二端与栅极端， 其中第一端电连接于第五晶体管142的第二端，栅极端电连接于第一晶体管121的第二端， 第二端用来接收第一低电源电压Vssl。第七晶体管144包含第一端、第二端与栅极端，其 中第一端与栅极端用来接收第一下拉时钟脉冲CKpd_l，第二端电连接于第五晶体管142的 栅极端。第八晶体管145包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管 144的第二端，栅极端电连接于第一晶体管121的第二端，第二端用来接收第一低电源电压 Vssl0
第九晶体管151包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管 126的第二端，栅极端用来接收控制信号SC2，第二端用来接收第二低电源电压Vss2。第十 晶体管152包含第一端、第二端与栅极端，其中第一端用来接收第二下拉时钟脉冲CKpd_2， 第二端电连接于第九晶体管151的栅极端。第十一晶体管153包含第一端、第二端与栅极 端，其中第一端电连接于第十晶体管152的第二端，栅极端电连接于第一晶体管121的第 二端，第二端用来接收第二低电源电压Vss2。第十二晶体管IM包含第一端、第二端与栅 极端，其中第一端与栅极端用来接收第二下拉时钟脉冲CKpd_2，第二端电连接于第十晶体 管152的栅极端。第十三晶体管155包含第一端、第二端与栅极端，其中第一端电连接于第 十二晶体管1 的第二端，栅极端电连接于第一晶体管121的第二端，第二端用来接收第二 低电源电压Vss2。
第十四晶体管161包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn，栅极端用来接收控制信号SC3，第二端用来接收第三低电源电压Vss3。第十五晶体管 162包含第一端、第二端与栅极端，其中第一端用来接收第三下拉时钟脉冲CKpd_3，第二端 电连接于第十四晶体管161的栅极端。第十六晶体管163包含第一端、第二端与栅极端，其 中第一端电连接于第十五晶体管162的第二端，栅极端电连接于第一晶体管121的第二端， 第二端用来接收第三低电源电压Vss3。第十七晶体管164包含第一端、第二端与栅极端，其 中第一端与栅极端用来接收第三下拉时钟脉冲CKpd_3，第二端电连接于第十五晶体管162 的栅极端。第十八晶体管165包含第一端、第二端与栅极端，其中第一端电连接于第十七晶 体管164的第二端，栅极端电连接于第一晶体管121的第二端，第二端用来接收第三低电源 电压Vss3。
在第N级移位暂存器113的运行中，第一进位时钟脉冲CKca_l的高电平电压等于 或较佳地高于第一上拉时钟脉冲CKpu_l的高电平电压，第一进位时钟脉冲CKca_l的低电 平电压等于或较佳地低于第一上拉时钟脉冲CKpu_l的低电平电压，第二低电源电压Vss2 等于或较佳地低于第三低电源电压Vss3，第二低电源电压Vss2等于或较佳地低于第一上 拉时钟脉冲CKpu_l的低电平电压，据以增大启始脉冲信号STn的高低电平压差而提高其信 号传输能力。若第一晶体管121的第一端所接收的第一输入信号Sinl为高电源电压Vdd， 则高电源电压Vdd等于或较佳地高于第一上拉时钟脉冲CKpu_l的高电平电压，据以使第一 晶体管121可轻易地根据高电源电压Vdd以上拉驱动控制电压VQn，如此也可提高信号传输 能力。
第一上拉时钟脉冲CKpu_l的低电平电压等于或较佳地高于第一低电源电压 Vssl，据以抑制第三晶体管131的漏电流。第三低电源电压Vss3等于或较佳地高于第一低 电源电压Vssl，据以抑制第三晶体管131的漏电流。第三低电源电压Vss3低于或较佳地等于第一上拉时钟脉冲CKpu_l的低电平电压，据以抑制第三晶体管131的漏电流，若第三低 电源电压Vss3较佳地等于第一上拉时钟脉冲CKpu_l的低电平电压，则可据以降低第三晶 体管131承受的电压应力。
第一进位时钟脉冲CKca_l的低电平电压等于或较佳地高于第一低电源电压 Vssl，据以抑制第二晶体管126的漏电流。第二低电源电压Vss2等于或较佳地高于第一低 电源电压Vssl，据以抑制第二晶体管1 的漏电流。第二低电源电压Vss2低于或较佳地等 于第一进位时钟脉冲CKca_l的低电平电压，据以抑制第二晶体管126的漏电流，若第二低 电源电压Vss2较佳地等于第一进位时钟脉冲CKca_l的低电平电压，则可据以降低第二晶 体管1 承受的电压应力。
在第一晶体管121的第一端所接收的第一输入信号Sinl为高电源电压Vdd的实 施例中，为达到开机快速启动的目的(尤其在低温开机时)，高电源电压Vdd可于开机后的 起始时段内先维持在第一高电压以执行快速启动运行，于起始时段后，高电源电压Vdd从 第一高电压降为较低的第二高电压以节省功率消耗。
以上所述各电压大小关主要是用来使移位暂存器电路100具有低功率消耗、低电 压应力及高信号传输能力(开机快速启动)等运行特性。除上述电压大小关系外，在第一 输入信号Sinl与第二输入信号Sin2的各种可能设定中，为使第一下拉单元140、第二下拉 单元150与第三下拉单元160可较有效率或正常地执行电压下拉运行，第N级移位暂存器 113可较佳地基于下述各信号间电压大小关系以进行电路运行，下述各电压大小关系为本 领域技术人员所公知，不再赘述其相关的电路运行效能。
第一上拉时钟脉冲CKpu_l的高电平电压高于或等于第一下拉时钟脉冲CKpd_l 的高电平电压。第一上拉时钟脉冲CKpu_l的高电平电压高于或等于第二下拉时钟脉冲 CKpd_2的高电平电压。第一上拉时钟脉冲CKpu_l的高电平电压高于或等于第三下拉时钟 脉冲CKpd_3的高电平电压。
第一进位时钟脉冲CKca_l的高电平电压高于或等于第一下拉时钟脉冲CKpd_l 的高电平电压。第一进位时钟脉冲CKca_l的高电平电压高于或等于第二下拉时钟脉冲 CKpd_2的高电平电压。第一进位时钟脉冲CKca_l的高电平电压高于或等于第三下拉时钟 脉冲CKpd_3的高电平电压。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第一低电源电压Vssl。第二 下拉时钟脉冲CKpd_2的低电平电压低于或等于第一低电源电压Vssl。第三下拉时钟脉冲 CKpd_3的低电平电压低于或等于第一低电源电压Vssl。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第二低电源电压Vss2。第二 下拉时钟脉冲CKpd_2的低电平电压低于或等于第二低电源电压Vss2。第三下拉时钟脉冲 CKpd_3的低电平电压低于或等于第二低电源电压Vss2。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第三低电源电压Vss3。第二 下拉时钟脉冲CKpd_2的低电平电压低于或等于第三低电源电压Vss3。第三下拉时钟脉冲 CKpd_3的低电平电压低于或等于第三低电源电压Vss3。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第一上拉时钟脉冲CKpu_l 的低电平电压。第二下拉时钟脉冲CKpd_2的低电平电压低于或等于第一上拉时钟脉冲 CKpu_l的低电平电压。第三下拉时钟脉冲CKpd_3的低电平电压低于或等于第一上拉时钟脉冲CKpu_l的低电平电压。
第一下拉时钟脉冲CKpd_l的低电平电压低于或等于第一进位时钟脉冲CKca_l 的低电平电压。第二下拉时钟脉冲CKpd_2的低电平电压低于或等于第一进位时钟脉冲 CKca_l的低电平电压。第三下拉时钟脉冲CKpd_3的低电平电压低于或等于第一进位时钟 脉冲CKca_l的低电平电压。
图3为本发明第二实施例的移位暂存器电路的示意图。如图3所示，移位暂存器 电路300包含多级移位暂存器，为方便说明，移位暂存器电路300只显示第(N-幻级移位暂 存器311、第(N-I)级移位暂存器312、第N级移位暂存器313、第(N+1)级移位暂存器314 以及第(N+2)级移位暂存器315，其中只有第N级移位暂存器313显示内部功能单元架构， 其余级移位暂存器类同于第N级移位暂存器313，不另赘述。在移位暂存器电路300的运行 中，第N级移位暂存器313用来根据第一输入信号Sinl、第二输入信号Sin2、第一上拉时钟 脉冲CKpu_l、第一进位时钟脉冲CKca_l、第一下拉时钟脉冲CKpd_l、第一下拉互补时钟脉 冲CKpd_lc、第二下拉时钟脉冲CKpd_2、第二下拉互补时钟脉冲CKpd_2c、第三下拉时钟脉 冲CKpd_3、第三下拉互补时钟脉冲CKpd_3c、第一低电源电压Vssl、第二低电源电压Vss2及 第三低电源电压Vss3以产生驱动控制电压VQru栅极信号S&i与启始脉冲信号STn，其中第 一输入信号Sinl可为高电源电压Vdd或为其他级移位暂存器所产生的驱动控制电压、栅极 信号或启始脉冲信号，第二输入信号Sin2可为其他级移位暂存器所产生的驱动控制电压、 栅极信号或启始脉冲信号，第二输入信号Sin2可相同或相异于第一输入信号Sinl，其余级 移位暂存器可同理类推。请注意，图3所示的第一上拉时钟脉冲CKpu_l、第二上拉时钟脉冲 CKpu_2、第三上拉时钟脉冲CKpu_3、及第四上拉时钟脉冲CKpu_4可具有周期性依序错开或 部分重叠的脉冲，第一进位时钟脉冲CKca_l、第二进位时钟脉冲CKca_2、第三进位时钟脉 冲CKca_3、及第四进位时钟脉冲CKca_4也可相对应地具有周期性依序错开或部分重叠的 脉冲。在另一实施例中，移位暂存器电路300的多级移位暂存器可基于互为反相的二上拉 时钟脉冲与互为反相的二进位时钟脉冲以执行栅极信号扫描运行。
第N级移位暂存器313包含输入单元320、进位单元325、上拉单元330、第一下拉 单元；340、第二下拉单元350、以及第三下拉单元360。输入单元320用来根据第一输入信 号Sinl与第二输入信号Sin2以输出驱动控制电压VQn。电连接于输入单元320与栅极线 GLn的上拉单元330用来根据驱动控制电压VQn与第一上拉时钟脉冲CKpu_l以上拉栅极 信号S&i，其中栅极线GLn用以传输栅极信号S&i。电连接于输入单元320的进位单元325 用来根据驱动控制电压VQn与第一进位时钟脉冲CKca_l以输出启始脉冲信号STn。电连 接于输入单元320的第一下拉单元340用来根据第一下拉时钟脉冲CKpd_l与第一下拉互 补时钟脉冲CKpd_lc将驱动控制电压VQn下拉至第一低电源电压Vssl。第一下拉互补时 钟脉冲Kpd_lc反相于第一下拉时钟脉冲CKpd_l。电连接于进位单元325的第二下拉单元 350用来根据第二下拉时钟脉冲CKpd_2与第二下拉互补时钟脉冲CKpd_2c将启始脉冲信号 STn下拉至第二低电源电压Vss2。第二下拉互补时钟脉冲CKpd_2c反相于第二下拉时钟脉 冲CKpd_2。电连接于栅极线GLn的第三下拉单元360用来根据第三下拉时钟脉冲CKpd_3 与第三下拉互补时钟脉冲CKpd_3c将栅极信号S&i下拉至第三低电源电压Vss3。第三下拉 互补时钟脉冲CKpd_3c反相于第三下拉时钟脉冲CKpd_3。
请注意，第一下拉互补时钟脉冲CKpd_lc与第一下拉时钟脉冲CKpd_l可具有相同的高/低电平电压，第二下拉互补时钟脉冲CKpd_2c与第二下拉时钟脉冲CKpd_2可具有相 同的高/低电平电压，第三下拉互补时钟脉冲CKpd_3c与第三下拉时钟脉冲CKpd_3也可具 有相同的高/低电平电压。
图4为图3的第N级移位暂存器的一电路实施例的示意图。在图4所示的电路实 施例中，输入单元320包含第一晶体管321，进位单元325包含第二晶体管326，上拉单元 330包含第三晶体管331，第一下拉单元340包含第四晶体管341、第五晶体管342、第六晶 体管343、第七晶体管344、第八晶体管345与第九晶体管346，第二下拉单元350包含第十 晶体管351、第十一晶体管352、第十二晶体管353、第十三晶体管354、第十四晶体管355与 第十五晶体管356，第三下拉单元360包含第十六晶体管361、第十七晶体管362、第十八晶 体管363、第十九晶体管364、第二十晶体管365与第二十一晶体管366。
第一晶体管321包含第一端、第二端与栅极端，其中第一端用来接收第一输入信 号Sinl，栅极端用来接收第二输入信号Sin2，第二端用来输出驱动控制电压VQn。第二晶体 管3 包含第一端、第二端与栅极端，其中第一端用来接收第一进位时钟脉冲CKca_l，第二 端用来输出启始脉冲信号STn，栅极端电连接于第一晶体管321的第二端。第三晶体管331 包含第一端、第二端与栅极端，其中第一端用来接收第一上拉时钟脉冲CKpu_l，第二端电连 接于栅极线GLn，栅极端电连接于第一晶体管321的第二端。
第四晶体管341包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管 321的第二端，栅极端用来接收控制信号SCl 1，第二端用来接收第一低电源电压Vssl。第五 晶体管342包含第一端、第二端与栅极端，其中第一端与栅极端用来接收第一下拉时钟脉 冲CKpd_l，第二端电连接于第四晶体管341的栅极端。第六晶体管343包含第一端、第二端 与栅极端，其中第一端电连接于第五晶体管342的第二端，栅极端电连接于第一晶体管321 的第二端，第二端用来接收第一低电源电压Vssl。第七晶体管344包含第一端、第二端与栅 极端，其中第一端电连接于第一晶体管321的第二端，栅极端用来接收控制信号SC12，第二 端用来接收第一低电源电压Vssl。第八晶体管345包含第一端、第二端与栅极端，其中第 一端与栅极端用来接收第一下拉互补时钟脉冲CKpd_lc，第二端电连接于第七晶体管344 的栅极端。第九晶体管346包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管 345的第二端，栅极端电连接于第一晶体管321的第二端，第二端用来接收第一低电源电压 Vssl0
第十晶体管351包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管 326的第二端，栅极端用来接收控制信号SC21，第二端用来接收第二低电源电压Vss2。第 十一晶体管352包含第一端、第二端与栅极端，其中第一端与栅极端用来接收第二下拉时 钟脉冲CKpd_2，第二端电连接于第十晶体管351的栅极端。第十二晶体管353包含第一端、 第二端与栅极端，其中第一端电连接于第十一晶体管352的第二端，栅极端电连接于第一 晶体管321的第二端，第二端用来接收第二低电源电压Vss2。第十三晶体管邪4包含第一 端、第二端与栅极端，其中第一端电连接于第二晶体管326的第二端，栅极端用来接收控制 信号SC22，第二端用来接收第二低电源电压Vss2。第十四晶体管355包含第一端、第二端 与栅极端，其中第一端与栅极端用来接收第二下拉互补时钟脉冲CKpd_2c，第二端电连接于 第十三晶体管354的栅极端。第十五晶体管356包含第一端、第二端与栅极端，其中第一端 电连接于第十四晶体管355的第二端，栅极端电连接于第一晶体管321的第二端，第二端用来接收第二低电源电压Vss2。
第十六晶体管361包含第一端、第二端与栅极端，其中第一端电连接于栅极线 GLn，栅极端用来接收控制信号SC31，第二端用来接收第三低电源电压Vss3。第十七晶体 管362包含第一端、第二端与栅极端，其中第一端与栅极端用来接收第三下拉时钟脉冲 CKpd_3，第二端电连接于第十六晶体管361的栅极端。第十八晶体管363包含第一端、第二 端与栅极端，其中第一端电连接于第十七晶体管362的第二端，栅极端电连接于第一晶体 管321的第二端，第二端用来接收第三低电源电压Vss3。第十九晶体管364包含第一端、第 二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用来接收控制信号SC32，第二端用 来接收第三低电源电压Vss3。第二十晶体管365包含第一端、第二端与栅极端，其中第一端 与栅极端用来接收第三下拉互补时钟脉冲CKpd_3c，第二端电连接于第十九晶体管364的 栅极端。第二十一晶体管366包含第一端、第二端与栅极端，其中第一端电连接于第二十晶 体管365的第二端，栅极端电连接于第一晶体管321的第二端，第二端用来接收第三低电源 电压Vss3。
请注意，上述关于图1与图2的移位暂存器电路100与第N级移位暂存器113运 行的信号间电压大小关系均可适用于移位暂存器电路300与第N级移位暂存器313，据以使 移位暂存器电路300可较有效率或正常地执行功能运行，并具有低功率消耗、低电压应力 及高信号传输能力(开机快速启动)等运行特性。
综上所述，借由本发明可提供具低功率消耗、低电压应力及高信号传输能力(开 机快速启动)等运行特性的移位暂存器电路，所以不但可符合节能需求，也可提高运行效 能。此外，若为降低制造成本而将移位暂存器电路整合于包含像素阵列的显示面板上，也即 基于GOA架构，则上述低功率消耗、低电压应力及高信号传输能力不但可使显示面板保持 在低操作温度以延长面板使用寿命，并可进一步提升显示品质。
虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本领域的技 术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围 当视随附的权利要求所界定的范围为准。
权利要求
1.一种移位暂存器电路，用以提供多栅极信号至多栅极线，该移位暂存器电路包含多 级移位暂存器，所述多个级移位暂存器的一第N级移位暂存器包含一输入单元，用来根据至少一输入信号以输出一驱动控制电压；一上拉单元，电连接于该输入单元与所述多个栅极线的一第N栅极线，该上拉单元用 来根据该驱动控制电压与一上拉时钟脉冲以上拉所述多个栅极信号的一第N栅极信号；一进位单元，电连接于该输入单元，该进位单元用来根据该驱动控制电压与一进位时 钟脉冲以输出一第N启始脉冲信号；一第一下拉单元，电连接于该输入单元，该第一下拉单元用来根据一第一下拉时钟脉 冲将该驱动控制电压下拉至一第一低电源电压；一第二下拉单元，电连接于该进位单元，该第二下拉单元用来根据一第二下拉时钟脉 冲将该第N启始脉冲信号下拉至一第二低电源电压；以及一第三下拉单元，电连接于该第N栅极线，该第三下拉单元用来根据一第三下拉时钟 脉冲将该第N栅极信号下拉至一第三低电源电压。
2.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的高电平电压高于或等 于该上拉时钟脉冲的高电平电压。
3.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的低电平电压低于或等 于该上拉时钟脉冲的低电平电压。
4.如权利要求1所述的移位暂存器电路，其中该上拉时钟脉冲的高电平电压高于或等 于该第一下拉时钟脉冲的高电平电压，该上拉时钟脉冲的高电平电压高于或等于该第二下 拉时钟脉冲的高电平电压，且该上拉时钟脉冲的高电平电压高于或等于该第三下拉时钟脉 冲的高电平电压。
5.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的高电平电压高于或等 于该第一下拉时钟脉冲的高电平电压，该进位时钟脉冲的高电平电压高于或等于该第二下 拉时钟脉冲的高电平电压，且该进位时钟脉冲的高电平电压高于或等于该第三下拉时钟脉 冲的高电平电压。
6.如权利要求1所述的移位暂存器电路，其中该第一低电源电压低于或等于该上拉时 钟脉冲的低电平电压，该第二低电源电压低于或等于该上拉时钟脉冲的低电平电压，且该 第三低电源电压低于或等于该上拉时钟脉冲的低电平电压。
7.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低于 或等于该第一低电源电压，该第二下拉时钟脉冲的低电平电压低于或等于该第一低电源电 压，且该第三下拉时钟脉冲的低电平电压低于或等于该第一低电源电压。
8.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低于 或等于该第二低电源电压，该第二下拉时钟脉冲的低电平电压低于或等于该第二低电源电 压，且该第三下拉时钟脉冲的低电平电压低于或等于该第二低电源电压。
9.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低于 或等于该第三低电源电压，该第二下拉时钟脉冲的低电平电压低于或等于该第三低电源电 压，且该第三下拉时钟脉冲的低电平电压低于或等于该第三低电源电压。
10.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低 于或等于该上拉时钟脉冲的低电平电压，该第二下拉时钟脉冲的低电平电压低于或等于该=上拉时钟脉冲的低电平电压，且该第三下拉时钟脉冲的低电平电压低于或等于该上拉时钟 脉冲的低电平电压。
11.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的低电平电压低 于或等于该进位时钟脉冲的低电平电压，该第二下拉时钟脉冲的低电平电压低于或等于该 进位时钟脉冲的低电平电压，且该第三下拉时钟脉冲的低电平电压低于或等于该进位时钟 脉冲的低电平电压。
12.如权利要求1所述的移位暂存器电路，其中该输入单元用来根据异于该第N启始脉 冲信号的一第M启始脉冲信号以输出该驱动控制电压。
13.如权利要求12所述的移位暂存器电路，其中该输入单元用来根据该第M启始脉冲 信号与一高电源电压以输出该驱动控制电压，该高电源电压系高于或等于该上拉时钟脉冲 的高电平电压。
14.如权利要求13所述的移位暂存器电路，其中于该移位暂存器电路开机后的一起始 时段内，该高电源电压维持在一第一高电压，于该起始时段后，该高电源电压降为一低于该 第一高电压的第二高电压。
15.如权利要求1所述的移位暂存器电路，其中该第一下拉单元用来根据该第一下拉 时钟脉冲与一反相于该第一下拉时钟脉冲的第一下拉互补时钟脉冲将该驱动控制电压下 拉至该第一低电源电压。
16.如权利要求1所述的移位暂存器电路，其中该第二下拉单元用来根据该第二下拉 时钟脉冲与一反相于该第二下拉时钟脉冲的第二下拉互补时钟脉冲将该第N启始脉冲信 号下拉至该第二低电源电压。
17.如权利要求1所述的移位暂存器电路，其中该第三下拉单元用来根据该第三下拉 时钟脉冲与一反相于该第三下拉时钟脉冲的第三下拉互补时钟脉冲将该第N栅极信号下 拉至该第三低电源电压。
18.如权利要求1所述的移位暂存器电路，其中该进位时钟脉冲的工作周期相同或相 异于该上拉时钟脉冲的工作周期。
19.如权利要求1所述的移位暂存器电路，其中该第一下拉时钟脉冲的频率相同或相 异于该上拉时钟脉冲的频率，该第二下拉时钟脉冲的频率相同或相异于该上拉时钟脉冲的 频率，且该第三下拉时钟脉冲的频率相同或相异于该上拉时钟脉冲的频率。
20.如权利要求1所述的移位暂存器电路，其中该第一低电源电压低于或等于该第二 低电源电压，且该第一低电源电压低于或等于该第三低电源电压。
21.如权利要求1所述的移位暂存器电路，其中该第二低电源电压低于或等于该第三 低电源电压。
全文摘要
本发明提供一种移位暂存器电路，该电路包含多级移位暂存器以提供多栅极信号，每一级移位暂存器包含输入单元、上拉单元、进位单元、第一下拉单元、第二下拉单元及第三下拉单元。输入单元用来根据至少一输入信号以输出驱动控制电压。上拉单元用来根据驱动控制电压与上拉时钟脉冲以上拉栅极信号。进位单元用来根据驱动控制电压与进位时钟脉冲以输出启始脉冲信号。第一下拉单元用来根据第一下拉时钟脉冲以下拉驱动控制电压。第二下拉单元用来根据第二下拉时钟脉冲以下拉启始脉冲信号。第三下拉单元用来根据第三下拉时钟脉冲以下拉栅极信号。本发明符合节能需求，可提高运行效能。此外，可使显示面板保持在低操作温度以延长使用寿命，提升显示品质。
文档编号G09G3/20GK102034423SQ201110020128
公开日2011年4月27日 申请日期2011年1月11日 优先权日2010年12月8日
发明者廖一遂, 陈冠宇 申请人:友达光电股份有限公司
最新回复(0)