移位缓存器电路的制作方法
专利名称：移位缓存器电路的制作方法
移位缓存器电路技术领域：
本发明有关于一种移位缓存器电路，尤指一种具高驱动能力的移位缓存器电路。背景技术：
液晶显示装置(Liquid Crystal Display ；LCD)是目前广泛使用的一种平面显示 器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理利用改变液晶层两 端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背 光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多个画素单元、源极驱动器 以及移位缓存器电路。源极驱动器用来提供多个数据信号至多个画素单元。移位缓存器电 路包含多个级移位缓存器以产生多个栅极信号馈入多个画素单元，据以控制多个数据信号 的写入运作。因此，移位缓存器电路即为控制数据信号写入操作的关键性组件。图1为现有移位缓存器电路的示意图。如图1所示，移位缓存器电路100包含多 个级移位缓存器，其中只显示第(N-I)级移位缓存器111、第N级移位缓存器112以及第 (N+1)级移位缓存器113。每一级移位缓存器用来根据前一级移位缓存器输出的栅极信号 以产生对应栅极信号馈入至对应栅极线，譬如第(N-I)级移位缓存器111用来根据栅极信 号S&1-2以产生栅极信号S&i-l馈入至栅极线GLn-Ι，第N级移位缓存器112用来根据栅极 信号S&i-l以产生栅极信号S&i馈入至栅极线GLn，第(N+1)级移位缓存器113用来根据 栅极信号S&i以产生栅极信号S&i+l馈入至栅极线GLn+Ι。在第N级移位缓存器112的运 作中，输入单元180的输入晶体管181根据其栅极端接收的高准位电压与其第一端接收的 栅极信号S&i-l以从其第二端输出驱动控制电压VQn，此驱动控制电压VQn约为高准位电 压减去晶体管181的临界电压的电压值，再通过系统频率CK的升缘上拉运作后，可将驱动 控制电压VQn上拉至约为二倍高准位电压减去晶体管181的临界电压的电压值，据以驱动 上拉单元190的上拉晶体管191而产生栅极信号S&i。由上述可知，第N级移位缓存器112 的运作会因输入晶体管181的临界电压而显著降低上拉晶体管191的输出驱动能力。
发明内容依据本发明的实施例，揭露一种移位缓存器电路，用以提供多个栅极信号至多个 栅极线。此种移位缓存器电路包含多个级移位缓存器，所述级移位缓存器的第N级移位缓 存器包含输入单元、上拉单元、储能单元、以及下拉单元。输入单元电连接于第(N-I)级移位缓存器以接收第(N-I)栅极信号，并电连接于 第(N-幻级移位缓存器以接收第(N-幻驱动控制电压。输入单元用来根据第(N-I)栅极信 号与第(N-2)驱动控制电压以输出第N驱动控制电压。电连接于输入单元与第N栅极线 的上拉单元用来根据第N驱动控制电压与系统频率以上拉第N栅极信号，其中第N栅极线 用以传输第N栅极信号。电连接于上拉单元与输入单元的储能单元用来根据第N驱动控制 电压执行充电程序或放电程序。下拉单元电连接于输入单元与第N栅极线，并电连接于第 (N+2)级移位缓存器以接收第(N+幻栅极信号。下拉单元用来根据第(N+幻栅极信号以下拉第N栅极信号与第N驱动控制电压。依据本发明的实施例，另揭露一种移位缓存器电路，用以提供多个栅极信号至多 个栅极线。此种移位缓存器电路包含多个级移位缓存器，所述级移位缓存器的第N级移位 缓存器包含输入单元、上拉单元、进位单元、储能单元、以及下拉单元。输入单元电连接于第(N-I)级移位缓存器以接收第(N-I)启始脉波信号，并电连 接于第(N-幻级移位缓存器以接收第(N-幻驱动控制电压。输入单元用来根据第(N-I)启 始脉波信号与第(N-2)驱动控制电压以输出第N驱动控制电压。电连接于输入单元与第N 栅极线的上拉单元用来根据第N驱动控制电压与系统频率以上拉第N栅极信号，其中第N 栅极线用以传输第N栅极信号。电连接于输入单元的进位单元用来根据第N驱动控制电压 与系统频率以输出第N启始脉波信号。电连接于上拉单元与输入单元的储能单元用来根据 第N驱动控制电压执行充电程序或放电程序。下拉单元电连接于输入单元与第N栅极线， 并电连接于第(N+幻级移位缓存器以接收第(N+幻栅极信号。下拉单元用来根据第(N+2) 栅极信号以下拉第N栅极信号与第N驱动控制电压。
图1为现有移位缓存器电路的示意图。图2为本发明第一实施例的移位缓存器电路的示意图。图3为图2所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴ο图4为图2所示的移位缓存器电路的第N级移位缓存器的另一实施例示意图。图5为本发明第二实施例的移位缓存器电路的示意图。主要组件符号说明
权利要求
1.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包 含多个级移位缓存器，所述级移位缓存器的一第N级移位缓存器包含一输入单元，电连接于所述级移位缓存器的一第(N-I)级移位缓存器以接收所述栅极 信号的一第(N-I)栅极信号，并电连接于所述级移位缓存器的一第(N-2)级移位缓存器以 接收一第(N-幻驱动控制电压，该输入单元用来根据该第(N-I)栅极信号与该第(N-2)驱 动控制电压以输出一第N驱动控制电压；一上拉单元，电连接于该输入单元与所述栅极线的一第N栅极线，该上拉单元用来根 据该第N驱动控制电压与一系统频率以上拉所述栅极信号的一第N栅极信号，其中该第N 栅极线用以传输该第N栅极信号；一储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该第N驱动控 制电压执行一充电程序或一放电程序；以及一下拉单元，电连接于该输入单元与该第N栅极线，并电连接于所述级移位缓存器的 一第(N+幻级移位缓存器以接收所述栅极信号的一第(N+幻栅极信号，该下拉单元用来根 据该第(N+幻栅极信号以下拉该第N栅极信号与该第N驱动控制电压。
2.根据权利要求1所述的移位缓存器电路，其特征在于，该输入单元包含一第一晶体 管，该第一晶体管的一第一端电连接于该第(N-I)级移位缓存器以接收该第(N-I)栅极信 号，该第一晶体管的一栅极端电连接于该第(N-幻级移位缓存器以接收该第(N-幻驱动控 制电压，该第一晶体管的一第二端用来输出该第N驱动控制电压。
3.根据权利要求1所述的移位缓存器电路，其特征在于，该上拉单元包含一第二晶体管，该第二晶体管的一第一端用来接收该系统频率，该第 二晶体管的一栅极端用来接收该第N驱动控制电压，该第二晶体管的一第二端电连接于该 第N栅极线；该储能单元包含一电连接于该第二晶体管的栅极端与第二端间的电容；以及 该下拉单元包含一第三晶体管，具有一电连接于该第N栅极线的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收一电源电压的第二端；以及一第四晶体管，具有一电连接于该输入单元的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收该电源电压的第二端。
4.根据权利要求1所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含 一第一控制单元，电连接于该输入单元，该第一控制单元用来根据该第N驱动控制电压与一第一频率产生一第一控制信号；以及一第一辅助下拉单元，电连接于该第一控制单元、该输入单元与该第N栅极线，该第一 辅助下拉单元用来根据该第一控制信号以下拉该第N栅极信号与该第N驱动控制电压。
5.根据权利要求4所述的移位缓存器电路，其特征在于， 该第一控制单元包含一第五晶体管，具有一用来接收该第一频率的第一端、一栅极端、及一用来输出该第一 控制信号的第二端；一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、 一用来接收该第N驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第七晶体管，具有一用来接收该第一频率的第一端、一用来接收该第一频率的栅极 端、及一电连接于该第五晶体管的栅极端的第二端；以及一第八晶体管，具有一电连接于该第七晶体管的第二端的第一端、一用来接收该第N 驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第一辅助下拉单元包含一第九晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号 的栅极端、及一用来接收该电源电压的第二端；以及一第十晶体管，具有一电连接于该输入单元的第一端、一用来接收该第一控制信号的 栅极端、及一电连接于该第N栅极线的第二端。
6.根据权利要求4所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含 一第二控制单元，电连接于该输入单元，该第二控制单元用来根据该第N驱动控制电压与反相于该第一频率的一第二频率产生一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二 辅助下拉单元用来根据该第二控制信号以下拉该第N栅极信号与该第N驱动控制电压。
7.根据权利要求6所述的移位缓存器电路，其特征在于， 该第二控制单元包含一第十一晶体管，具有一用来接收该第二频率的第一端、一栅极端、及一用来输出该第 二控制信号的第二端；一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第十三晶体管，具有一用来接收该第二频率的第一端、一用来接收该第二频率的栅 极端、及一电连接于该第十一晶体管的栅极端的第二端；以及一第十四晶体管，具有一电连接于该第十三晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第二辅助下拉单元包含一第十五晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信 号的栅极端、及一用来接收该电源电压的第二端；以及一第十六晶体管，具有一电连接于该输入单元的第一端、一用来接收该第二控制信号 的栅极端、及一电连接于该第N栅极线的第二端。
8.—种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包 含多个级移位缓存器，所述级移位缓存器的一第N级移位缓存器包含一输入单元，电连接于所述级移位缓存器的一第(N-I)级移位缓存器以接收一第 (N-I)启始脉波信号，并电连接于所述级移位缓存器的一第(N-幻级移位缓存器以接收一 第(N-幻驱动控制电压，该输入单元用来根据该第(N-I)启始脉波信号与该第(N-幻驱动 控制电压以输出一第N驱动控制电压；一上拉单元，电连接于该输入单元与所述栅极线的一第N栅极线，该上拉单元用来根 据该第N驱动控制电压与一系统频率以上拉所述栅极信号的一第N栅极信号，其中该第N 栅极线用以传输该第N栅极信号；一进位单元，电连接于该输入单元，该进位单元用来根据该第N驱动控制电压与该系 统频率以输出一第N启始脉波信号；一储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该第N驱动控 制电压执行一充电程序或一放电程序；以及一下拉单元，电连接于该输入单元与该第N栅极线，并电连接于所述级移位缓存器的 一第(N+幻级移位缓存器以接收所述栅极信号的一第(N+幻栅极信号，该下拉单元用来根 据该第(N+幻栅极信号以下拉该第N栅极信号与该第N驱动控制电压。
9.根据权利要求8所述的移位缓存器电路，其特征在于，该输入单元包含一第一晶体 管，该第一晶体管的一第一端电连接于该第(N-I)级移位缓存器以接收该第(N-I)启始脉 波信号，该第一晶体管的一栅极端电连接于该第(N-幻级移位缓存器以接收该第(N-2)驱 动控制电压，该第一晶体管的一第二端用来输出该第N驱动控制电压。
10.根据权利要求8所述的移位缓存器电路，其特征在于，该上拉单元包含一第二晶体管，该第二晶体管的一第一端用来接收该系统频率，该第 二晶体管的一栅极端用来接收该第N驱动控制电压，该第二晶体管的一第二端电连接于该 第N栅极线；该储能单元包含一电连接于该第二晶体管的栅极端与第二端间的电容；以及 该下拉单元包含一第三晶体管，具有一电连接于该第N栅极线的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收一电源电压的第二端；以及一第四晶体管，具有一电连接于该输入单元的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收该电源电压的第二端。
11.根据权利要求8所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含一第一控制单元，电连接于该输入单元，该第一控制单元用来根据该第N驱动控制电 压与一第一频率产生一第一控制信号；以及一第一辅助下拉单元，电连接于该第一控制单元、该输入单元与该第N栅极线，该第一 辅助下拉单元用来根据该第一控制信号以下拉该第N栅极信号与该第N驱动控制电压。
12.根据权利要求11所述的移位缓存器电路，其特征在于， 该第一控制单元包含一第五晶体管，具有一用来接收该第一频率的第一端、一栅极端、及一用来输出该第一 控制信号的第二端；一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一用来接收该第N 驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第七晶体管，具有一用来接收该第一频率的第一端、一用来接收该第一频率的栅极 端、及一电连接于该第五晶体管的栅极端的第二端；以及一第八晶体管，具有一电连接于该第七晶体管的第二端的第一端、一用来接收该第N 驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第一辅助下拉单元包含一第九晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该电源电压的第二端；以及一第十晶体管，具有一电连接于该输入单元的第一端、一用来接收该第一控制信号的 栅极端、及一电连接于该第N栅极线的第二端。
13.根据权利要求11所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含一第二控制单元，电连接于该输入单元，该第二控制单元用来根据该第N驱动控制电 压与反相于该第一频率的一第二频率产生一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二 辅助下拉单元用来根据该第二控制信号以下拉该第N栅极信号与该第N驱动控制电压。
14.根据权利要求13所述的移位缓存器电路，其特征在于，该第二控制单元包含 一第十一晶体管，具有一用来接收该第二频率的第一端、一栅极端、及一用来输出该第二控制信号的第二端；一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第十三晶体管，具有一用来接收该第二频率的第一端、一用来接收该第二频率的栅 极端、及一电连接于该第十一晶体管的栅极端的第二端；以及一第十四晶体管，具有一电连接于该第十三晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第二辅助下拉单元包含一第十五晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信 号的栅极端、及一用来接收该电源电压的第二端；以及一第十六晶体管，具有一电连接于该输入单元的第一端、一用来接收该第二控制信号 的栅极端、及一电连接于该第N栅极线的第二端。
15.根据权利要求8所述的移位缓存器电路，其特征在于，该进位单元包含一第十七晶 体管，该第十七晶体管的一第一端用来接收该系统频率，该第十七晶体管的一栅极端用来 接收该第N驱动控制电压，该第十七晶体管的一第二端用来输出该第N启始脉波信号。
全文摘要
一种移位缓存器电路包含多个级移位缓存器以提供多个栅极信号，所述级移位缓存器的第N级移位缓存器包含输入单元、上拉单元及下拉单元。输入单元用来根据第(N-1)级移位缓存器产生的第(N-1)栅极信号与第(N-2)级移位缓存器产生的第(N-2)驱动控制电压以输出第N驱动控制电压。上拉单元根据第N驱动控制电压与系统频率以上拉第N栅极信号。下拉单元根据第(N+2)级移位缓存器产生的第(N+2)栅极信号以下拉第N栅极信号与第N驱动控制电压。
文档编号G09G3/20GK102054426SQ201110031088
公开日2011年5月11日 申请日期2011年1月21日 优先权日2010年12月16日
发明者徐国华, 杨欲忠, 苏国彰, 陈勇志 申请人:友达光电股份有限公司
移位缓存器电路技术领域：
本发明有关于一种移位缓存器电路，尤指一种具高驱动能力的移位缓存器电路。背景技术：
液晶显示装置(Liquid Crystal Display ；LCD)是目前广泛使用的一种平面显示 器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理利用改变液晶层两 端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背 光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多个画素单元、源极驱动器 以及移位缓存器电路。源极驱动器用来提供多个数据信号至多个画素单元。移位缓存器电 路包含多个级移位缓存器以产生多个栅极信号馈入多个画素单元，据以控制多个数据信号 的写入运作。因此，移位缓存器电路即为控制数据信号写入操作的关键性组件。图1为现有移位缓存器电路的示意图。如图1所示，移位缓存器电路100包含多 个级移位缓存器，其中只显示第(N-I)级移位缓存器111、第N级移位缓存器112以及第 (N+1)级移位缓存器113。每一级移位缓存器用来根据前一级移位缓存器输出的栅极信号 以产生对应栅极信号馈入至对应栅极线，譬如第(N-I)级移位缓存器111用来根据栅极信 号S&1-2以产生栅极信号S&i-l馈入至栅极线GLn-Ι，第N级移位缓存器112用来根据栅极 信号S&i-l以产生栅极信号S&i馈入至栅极线GLn，第(N+1)级移位缓存器113用来根据 栅极信号S&i以产生栅极信号S&i+l馈入至栅极线GLn+Ι。在第N级移位缓存器112的运 作中，输入单元180的输入晶体管181根据其栅极端接收的高准位电压与其第一端接收的 栅极信号S&i-l以从其第二端输出驱动控制电压VQn，此驱动控制电压VQn约为高准位电 压减去晶体管181的临界电压的电压值，再通过系统频率CK的升缘上拉运作后，可将驱动 控制电压VQn上拉至约为二倍高准位电压减去晶体管181的临界电压的电压值，据以驱动 上拉单元190的上拉晶体管191而产生栅极信号S&i。由上述可知，第N级移位缓存器112 的运作会因输入晶体管181的临界电压而显著降低上拉晶体管191的输出驱动能力。
发明内容依据本发明的实施例，揭露一种移位缓存器电路，用以提供多个栅极信号至多个 栅极线。此种移位缓存器电路包含多个级移位缓存器，所述级移位缓存器的第N级移位缓 存器包含输入单元、上拉单元、储能单元、以及下拉单元。输入单元电连接于第(N-I)级移位缓存器以接收第(N-I)栅极信号，并电连接于 第(N-幻级移位缓存器以接收第(N-幻驱动控制电压。输入单元用来根据第(N-I)栅极信 号与第(N-2)驱动控制电压以输出第N驱动控制电压。电连接于输入单元与第N栅极线 的上拉单元用来根据第N驱动控制电压与系统频率以上拉第N栅极信号，其中第N栅极线 用以传输第N栅极信号。电连接于上拉单元与输入单元的储能单元用来根据第N驱动控制 电压执行充电程序或放电程序。下拉单元电连接于输入单元与第N栅极线，并电连接于第 (N+2)级移位缓存器以接收第(N+幻栅极信号。下拉单元用来根据第(N+幻栅极信号以下拉第N栅极信号与第N驱动控制电压。依据本发明的实施例，另揭露一种移位缓存器电路，用以提供多个栅极信号至多 个栅极线。此种移位缓存器电路包含多个级移位缓存器，所述级移位缓存器的第N级移位 缓存器包含输入单元、上拉单元、进位单元、储能单元、以及下拉单元。输入单元电连接于第(N-I)级移位缓存器以接收第(N-I)启始脉波信号，并电连 接于第(N-幻级移位缓存器以接收第(N-幻驱动控制电压。输入单元用来根据第(N-I)启 始脉波信号与第(N-2)驱动控制电压以输出第N驱动控制电压。电连接于输入单元与第N 栅极线的上拉单元用来根据第N驱动控制电压与系统频率以上拉第N栅极信号，其中第N 栅极线用以传输第N栅极信号。电连接于输入单元的进位单元用来根据第N驱动控制电压 与系统频率以输出第N启始脉波信号。电连接于上拉单元与输入单元的储能单元用来根据 第N驱动控制电压执行充电程序或放电程序。下拉单元电连接于输入单元与第N栅极线， 并电连接于第(N+幻级移位缓存器以接收第(N+幻栅极信号。下拉单元用来根据第(N+2) 栅极信号以下拉第N栅极信号与第N驱动控制电压。
图1为现有移位缓存器电路的示意图。图2为本发明第一实施例的移位缓存器电路的示意图。图3为图2所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴ο图4为图2所示的移位缓存器电路的第N级移位缓存器的另一实施例示意图。图5为本发明第二实施例的移位缓存器电路的示意图。主要组件符号说明
权利要求
1.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包 含多个级移位缓存器，所述级移位缓存器的一第N级移位缓存器包含一输入单元，电连接于所述级移位缓存器的一第(N-I)级移位缓存器以接收所述栅极 信号的一第(N-I)栅极信号，并电连接于所述级移位缓存器的一第(N-2)级移位缓存器以 接收一第(N-幻驱动控制电压，该输入单元用来根据该第(N-I)栅极信号与该第(N-2)驱 动控制电压以输出一第N驱动控制电压；一上拉单元，电连接于该输入单元与所述栅极线的一第N栅极线，该上拉单元用来根 据该第N驱动控制电压与一系统频率以上拉所述栅极信号的一第N栅极信号，其中该第N 栅极线用以传输该第N栅极信号；一储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该第N驱动控 制电压执行一充电程序或一放电程序；以及一下拉单元，电连接于该输入单元与该第N栅极线，并电连接于所述级移位缓存器的 一第(N+幻级移位缓存器以接收所述栅极信号的一第(N+幻栅极信号，该下拉单元用来根 据该第(N+幻栅极信号以下拉该第N栅极信号与该第N驱动控制电压。
2.根据权利要求1所述的移位缓存器电路，其特征在于，该输入单元包含一第一晶体 管，该第一晶体管的一第一端电连接于该第(N-I)级移位缓存器以接收该第(N-I)栅极信 号，该第一晶体管的一栅极端电连接于该第(N-幻级移位缓存器以接收该第(N-幻驱动控 制电压，该第一晶体管的一第二端用来输出该第N驱动控制电压。
3.根据权利要求1所述的移位缓存器电路，其特征在于，该上拉单元包含一第二晶体管，该第二晶体管的一第一端用来接收该系统频率，该第 二晶体管的一栅极端用来接收该第N驱动控制电压，该第二晶体管的一第二端电连接于该 第N栅极线；该储能单元包含一电连接于该第二晶体管的栅极端与第二端间的电容；以及 该下拉单元包含一第三晶体管，具有一电连接于该第N栅极线的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收一电源电压的第二端；以及一第四晶体管，具有一电连接于该输入单元的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收该电源电压的第二端。
4.根据权利要求1所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含 一第一控制单元，电连接于该输入单元，该第一控制单元用来根据该第N驱动控制电压与一第一频率产生一第一控制信号；以及一第一辅助下拉单元，电连接于该第一控制单元、该输入单元与该第N栅极线，该第一 辅助下拉单元用来根据该第一控制信号以下拉该第N栅极信号与该第N驱动控制电压。
5.根据权利要求4所述的移位缓存器电路，其特征在于， 该第一控制单元包含一第五晶体管，具有一用来接收该第一频率的第一端、一栅极端、及一用来输出该第一 控制信号的第二端；一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、 一用来接收该第N驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第七晶体管，具有一用来接收该第一频率的第一端、一用来接收该第一频率的栅极 端、及一电连接于该第五晶体管的栅极端的第二端；以及一第八晶体管，具有一电连接于该第七晶体管的第二端的第一端、一用来接收该第N 驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第一辅助下拉单元包含一第九晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号 的栅极端、及一用来接收该电源电压的第二端；以及一第十晶体管，具有一电连接于该输入单元的第一端、一用来接收该第一控制信号的 栅极端、及一电连接于该第N栅极线的第二端。
6.根据权利要求4所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含 一第二控制单元，电连接于该输入单元，该第二控制单元用来根据该第N驱动控制电压与反相于该第一频率的一第二频率产生一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二 辅助下拉单元用来根据该第二控制信号以下拉该第N栅极信号与该第N驱动控制电压。
7.根据权利要求6所述的移位缓存器电路，其特征在于， 该第二控制单元包含一第十一晶体管，具有一用来接收该第二频率的第一端、一栅极端、及一用来输出该第 二控制信号的第二端；一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第十三晶体管，具有一用来接收该第二频率的第一端、一用来接收该第二频率的栅 极端、及一电连接于该第十一晶体管的栅极端的第二端；以及一第十四晶体管，具有一电连接于该第十三晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第二辅助下拉单元包含一第十五晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信 号的栅极端、及一用来接收该电源电压的第二端；以及一第十六晶体管，具有一电连接于该输入单元的第一端、一用来接收该第二控制信号 的栅极端、及一电连接于该第N栅极线的第二端。
8.—种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包 含多个级移位缓存器，所述级移位缓存器的一第N级移位缓存器包含一输入单元，电连接于所述级移位缓存器的一第(N-I)级移位缓存器以接收一第 (N-I)启始脉波信号，并电连接于所述级移位缓存器的一第(N-幻级移位缓存器以接收一 第(N-幻驱动控制电压，该输入单元用来根据该第(N-I)启始脉波信号与该第(N-幻驱动 控制电压以输出一第N驱动控制电压；一上拉单元，电连接于该输入单元与所述栅极线的一第N栅极线，该上拉单元用来根 据该第N驱动控制电压与一系统频率以上拉所述栅极信号的一第N栅极信号，其中该第N 栅极线用以传输该第N栅极信号；一进位单元，电连接于该输入单元，该进位单元用来根据该第N驱动控制电压与该系 统频率以输出一第N启始脉波信号；一储能单元，电连接于该上拉单元与该输入单元，该储能单元用来根据该第N驱动控 制电压执行一充电程序或一放电程序；以及一下拉单元，电连接于该输入单元与该第N栅极线，并电连接于所述级移位缓存器的 一第(N+幻级移位缓存器以接收所述栅极信号的一第(N+幻栅极信号，该下拉单元用来根 据该第(N+幻栅极信号以下拉该第N栅极信号与该第N驱动控制电压。
9.根据权利要求8所述的移位缓存器电路，其特征在于，该输入单元包含一第一晶体 管，该第一晶体管的一第一端电连接于该第(N-I)级移位缓存器以接收该第(N-I)启始脉 波信号，该第一晶体管的一栅极端电连接于该第(N-幻级移位缓存器以接收该第(N-2)驱 动控制电压，该第一晶体管的一第二端用来输出该第N驱动控制电压。
10.根据权利要求8所述的移位缓存器电路，其特征在于，该上拉单元包含一第二晶体管，该第二晶体管的一第一端用来接收该系统频率，该第 二晶体管的一栅极端用来接收该第N驱动控制电压，该第二晶体管的一第二端电连接于该 第N栅极线；该储能单元包含一电连接于该第二晶体管的栅极端与第二端间的电容；以及 该下拉单元包含一第三晶体管，具有一电连接于该第N栅极线的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收一电源电压的第二端；以及一第四晶体管，具有一电连接于该输入单元的第一端、一电连接于该第(N+幻级移位 缓存器的栅极端、及一用来接收该电源电压的第二端。
11.根据权利要求8所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含一第一控制单元，电连接于该输入单元，该第一控制单元用来根据该第N驱动控制电 压与一第一频率产生一第一控制信号；以及一第一辅助下拉单元，电连接于该第一控制单元、该输入单元与该第N栅极线，该第一 辅助下拉单元用来根据该第一控制信号以下拉该第N栅极信号与该第N驱动控制电压。
12.根据权利要求11所述的移位缓存器电路，其特征在于， 该第一控制单元包含一第五晶体管，具有一用来接收该第一频率的第一端、一栅极端、及一用来输出该第一 控制信号的第二端；一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一用来接收该第N 驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第七晶体管，具有一用来接收该第一频率的第一端、一用来接收该第一频率的栅极 端、及一电连接于该第五晶体管的栅极端的第二端；以及一第八晶体管，具有一电连接于该第七晶体管的第二端的第一端、一用来接收该第N 驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第一辅助下拉单元包含一第九晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该电源电压的第二端；以及一第十晶体管，具有一电连接于该输入单元的第一端、一用来接收该第一控制信号的 栅极端、及一电连接于该第N栅极线的第二端。
13.根据权利要求11所述的移位缓存器电路，其特征在于，该第N级移位缓存器还包含一第二控制单元，电连接于该输入单元，该第二控制单元用来根据该第N驱动控制电 压与反相于该第一频率的一第二频率产生一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二 辅助下拉单元用来根据该第二控制信号以下拉该第N栅极信号与该第N驱动控制电压。
14.根据权利要求13所述的移位缓存器电路，其特征在于，该第二控制单元包含 一第十一晶体管，具有一用来接收该第二频率的第一端、一栅极端、及一用来输出该第二控制信号的第二端；一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收一电源电压的第二端；一第十三晶体管，具有一用来接收该第二频率的第一端、一用来接收该第二频率的栅 极端、及一电连接于该第十一晶体管的栅极端的第二端；以及一第十四晶体管，具有一电连接于该第十三晶体管的第二端的第一端、一用来接收该 第N驱动控制电压的栅极端、及一用来接收该电源电压的第二端；以及 该第二辅助下拉单元包含一第十五晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信 号的栅极端、及一用来接收该电源电压的第二端；以及一第十六晶体管，具有一电连接于该输入单元的第一端、一用来接收该第二控制信号 的栅极端、及一电连接于该第N栅极线的第二端。
15.根据权利要求8所述的移位缓存器电路，其特征在于，该进位单元包含一第十七晶 体管，该第十七晶体管的一第一端用来接收该系统频率，该第十七晶体管的一栅极端用来 接收该第N驱动控制电压，该第十七晶体管的一第二端用来输出该第N启始脉波信号。
全文摘要
一种移位缓存器电路包含多个级移位缓存器以提供多个栅极信号，所述级移位缓存器的第N级移位缓存器包含输入单元、上拉单元及下拉单元。输入单元用来根据第(N-1)级移位缓存器产生的第(N-1)栅极信号与第(N-2)级移位缓存器产生的第(N-2)驱动控制电压以输出第N驱动控制电压。上拉单元根据第N驱动控制电压与系统频率以上拉第N栅极信号。下拉单元根据第(N+2)级移位缓存器产生的第(N+2)栅极信号以下拉第N栅极信号与第N驱动控制电压。
文档编号G09G3/20GK102054426SQ201110031088
公开日2011年5月11日 申请日期2011年1月21日 优先权日2010年12月16日
发明者徐国华, 杨欲忠, 苏国彰, 陈勇志 申请人:友达光电股份有限公司
最新回复(0)