倒相电路以及显示器的制作方法

xiaoxiao2020-6-26 14

专利名称：倒相电路以及显示器的制作方法
技术领域：
本发明涉及适于应用于例如使用有机EL(电致发光)元件的显示器的倒相电路 (inverter circuit)。此外，本发明涉及包括上述倒相电路的显示器。
背景技术：
近年来，在显示图像的显示器领域中，使用电流驱动型光学元件(例如，有机EL元件)作为像素的发光元件的显示器已经商业化，其中，所述电流驱动型光学元件的发光亮度根据流过其中的电流值而变化。与液晶元件等不同，有机EL元件是自发光元件。因此，在使用有机EL元件的显示器(有机EL显示器)中，通过控制流过有机EL元件的电流值来 I^iifeP介(color gradation)。与液晶显示器的情况一样，有机EL显示器是简单(无源)矩阵系统以及有源矩阵系统作为驱动系统。在前者的系统中，其构造简单，然而，存在诸如难以实现大型且具有高清晰度的显示器的问题。因此，当前，有源矩阵系统已经逐渐发展。在该系统中，通过驱动晶体管来控制流过设置在每个像素中的发光元件的电流。在上述驱动晶体管中，在某些情况下，阈值电压Vth或迁移率μ随时间改变，或者由于制造工艺的变化而导致各像素的阈值电压Vth或迁移率μ各不相同。在各像素的阈值电压Vth或迁移率μ各不相同的情况下，流过驱动晶体管的电流的值也因各像素而各不相同，因此即使将相同的电压施加至驱动晶体管的栅极，各有机EL元件的发光亮度仍各不相同，从而破坏了画面的均勻性。因此，如日本未审查专利申请公开第2008-083272号所描述的，已经开发了具有校正阈值电压Vth或迁移率μ的变化的功能的显示器。阈值电压Vth或迁移率μ的校正由设置在每个像素中的像素电路执行。例如，如图82所示，像素电路包括控制流过有机EL元件111的电流的驱动晶体管Tr·、将信号线 DTL的电压写入驱动晶体管Trltltl的写入晶体管Tr2tltl以及保持电容Cs。换言之，像素电路具有2TrlC电路结构。驱动晶体管Trltltl和写入晶体管Tr2tltl均由例如η沟道MOS型薄膜晶体管(TFT)构成。图81示出了施加至像素电路的电压波形的实例以及驱动晶体管Trltltl的栅极电压Vg和源极电压Vs的变化的实例。图81中的部分㈧示出了将信号电压Vsig和偏置电压 Vtrfs施加至信号线DTL的状态。图81中的部分⑶示出了将使写入晶体管Tr2tltl导通的电压Vdd和使写入晶体管Tr2QQ截止的电压Vss施加至写入线WSL的状态。图81中的部分(C) 示出了将高电压V。。H和低电压ν。Λ施加至电源线PSL的状态。此外，图81中的部分⑶和部分(E)示出了驱动晶体管Trlt 的栅极电压Vg和源极电压Vs根据施加至电源线PSL、信号线DTL以及写入线WSL的电压而瞬时变化的状态。从图81显而易见的是，在一个IH的周期内两次将WS脉冲P施加至写入线WSL，并且通过第一 WS脉冲P来执行阈值校正，而通过第二 WS脉冲P来执行迁移率校正和信号写入。换言之，在图81中WS脉冲P不仅用于信号写入，而且用于驱动晶体管Trltltl的阈值校正和迁移率校正。

发明内容
在有源矩阵系统显示器中，驱动信号线DTL的水平驱动电路(未示出)或顺序选择像素113的写入扫描电路(未示出)被基本构造为包括移位寄存器(未示出)，并包括分别与像素113的行或列对应的缓冲电路(未示出)。例如，写入扫描电路中的缓冲电路均通过使两个倒相电路彼此串联连接而构成。在这种情况下，例如，如图83所示，倒相电路均具有其中两个η沟道MOS型晶体管Tr1和Tr2彼此串联连接的单沟道型电路结构。图83 中示出的倒相电路插入在施加有高电平电压的高电压配线Lh与施加有低电平电压的低电压配线U之间。靠近高电压配线Lh —侧上的晶体管Tr2的栅极连接至高电压配线Lh，而靠近低电压配线k 一侧上的晶体管Tr1的栅极连接至输入端子IN。此外，晶体管Tr1和晶体管Tr2之间的连接点C连接至输出端子OUT。在倒相电路200中，例如，如图84所示，当输入端子IN的电压(输入电压Vin)处于电压Vss时，输出端子OUT的电压(输出电压v。ut)没有处于电压vdd，而是处于电压Vdd-Vth。换言之，输出端子OUT的电压V。ut包括晶体管Tr2的阈值电压Vth2 ；因此，输出电压V。ut极大地受到晶体管Tr2的阈值电压Vth2的变化的影响。因此，考虑到，例如，如图85的倒向电路300中所示，晶体管Tr2的栅极和漏极彼此电分离，并且将施加有比漏极的电压Vdd高的电压Vdd2 (彡Vdd+Vth2)的高电压配线Lh2连接至栅极。此外，例如，考虑如图86的倒相电路400中所示的自举型电路结构。更具体地，考虑如下电路结构，即，将晶体管Trltl插入在晶体管Tr2的栅极和高电压配线Lh之间，以将晶体管Trltl的栅极连接至高电压配线Lh，并将电容元件Cltl插入在晶体管Tr2的栅极与晶体管 Tr10的源极之间的连接点D与连接点C之间。然而，在图83、图85和图86中电路中的任意一个中，即使在输入电压Vin高的情况下，即，即使在输出电压V。ut低的情况下，电流(直通电流)仍经由晶体管Tr1和Tr2从高电压配线Lh流到低电压配线U。结果，倒相电路中的功耗增加。此外，在图83、图85和图86 中的电路中，例如，如图84的部分⑶中的由虚线包围的点所示，当输入电压Vin处于电压 Vdd时，输出电压v。ut没有处于电压Vss，并且输出端子OUT的电压v。ut的峰值变化。结果，各像素电路112的驱动晶体管Trltltl中的阈值校正或迁移率校正各不相同，从而导致了亮度的变化。上述问题不仅可能出现在显示器的扫描电路中而且可能出现在任何其他器件中。期望提供一种在降低功耗的同时允许防止输出电压变化的倒相电路以及包括该倒相电路的显示器。根据本发明的实施方式，提供了第一倒相电路，包括第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第三电压线之间的电连接。第一电容元件和第二电容元件串联插入在输入端子与第二晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至输出端子。根据本发明的实施方式，提供了具有显示部和驱动部的第一显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第一倒相电路相同的组件(constituents elements)。在根据本发明实施方式的第一倒相器电路和第一显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管与第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管与第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电源线和第三电源线的电压所需的时间。此外，在本发明的实施方式中，第一电容元件与第二电容元件串联连接至第二晶体管的栅极，并且第一电容元件与第二电容元件并联连接至输出端子，因此，输出端子的电压瞬变比第二晶体管的栅极的电压瞬变慢。结果，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第二倒相电路，包括第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，并且第一晶体管的漏极和源极的一个端子电连接至第一电压线，而第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，而第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，而第三晶体管的另一端子电连接至第二晶体管的栅极。第一电容元件和第二电容元件串联插入在输入端子与第二晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至输出端子。根据本发明的实施方式，提供了具有显示部和驱动部的第二显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第二倒相电路相同的组件。在根据本发明实施方式的第二倒相电路和第二显示器中，具有连接至输入端子的栅极的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐
10渐增大以增加将第二晶体管的栅极和源极充电到第一电源线和第三电源线的电压所需要的时间。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管与第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，在本发明的实施方式中，第一电容元件和第二电容元件串联连接至第二晶体管的栅极，并且第一电容元件与第二电容元件并联连接至输出端子，因此，输出端子的电压瞬变比第二晶体管的栅极的电压瞬变慢。结果，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变至第二电压线的电压。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第三倒相器电路，包括第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第一端子、电连接至输出端子的第二端子以及电连接至第二晶体管的栅极的第三端子。控制元件允许当下降沿电压或上升沿电压施加至第一端子时第二端子的电压瞬变比第三端子的电压瞬变慢。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第三电压线之间的电连接。根据本发明的实施方式，提供了具有显示部和驱动部的第三显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第三倒相电路相同的组件。在根据本发明实施方式的第三倒相器电路和第三显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，在第一至第三晶体管为η沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。另一方面，在第一至第三晶体管为P沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。
此外，在根据本发明实施方式的第三倒相电路和第三显示器中，在控制元件中，第一端子、第二端子以及第三端子分别电连接至输入端子、输出端子以及第二晶体管的栅极，并且当下降沿电压或者上升沿电压施加至第一端子时，第二端子的电压瞬变比第三端子的电压瞬变慢。因此，在第一至第三晶体管为η沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。另一方面，在第一至第三晶体管为P沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第四倒相电路，包括第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第一端子、电连接至输出端子的第二端子以及电连接至第二晶体管的栅极的第三端子。控制元件允许当下降沿电压或上升沿电压施加至第一端子时第二端子的电压瞬变比第三端子的电压瞬变慢。在这种情况下，第一晶体管的栅极电连接至输入端子，并且第一晶体管的漏极和源极的一个端子电连接至第一电压线，而第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，而第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，而第三晶体管的另一端子电连接至第二晶体管的栅极。根据本发明的实施方式，提供了具有显示部和驱动部的第四显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第四倒相电路相同的组件。在根据本发明实施方式的第四倒相电路和第四显示器中，具有连接至输入端子的栅极的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，在第一至第三晶体管为η沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，在第一晶体管和第三晶体管的栅极电压从低切换到高的情况下，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。另一方面，在第一至第三晶体管为P沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将
12第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，在根据本发明实施方式的第四倒相电路和第四显示器中，在控制元件中，第一端子、第二端子以及第三端子分别电连接至输入端子、输出端子以及第二晶体管的栅极，并且当下降沿电压施加至第一端子时，第二端子的电压瞬变比第三端子的电压瞬变慢。因此，在第一至第三晶体管为η沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。另一方面，在第一至第三晶体管为P沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体导通管，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。根据本发明实施方式的第一至第四倒相电路以及第一至第四显示器可以进一步包括延迟元件，允许施加至输入端子的信号电压的波形具有迟滞变换(dull transition), 从而向第三晶体管的栅极提供具有迟滞波形的信号电压。在这种情况下，将比施加至第一晶体管的栅极的信号更慢的信号施加至第三晶体管的栅极，因此，当第一晶体管和第三晶体管的栅极电压从高切换到低或者从低切换到高时，允许减小第二晶体管的栅-源电压超过第二晶体管的阈值电压所需的时间。根据本发明的实施方式，提供了第五倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压 (输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第一端子(为第五晶体管的源极和漏极的一个端子)与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第四电压线之间的电连接。第一电容元件和第二电容元件串联插入在输入端子与第五晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至第一端子。第五晶体管响应于第一电容元件的端子之间的电压或者与其对应的电压，建立或者断开第五电压线与第一端子之间的电连接。根据本发明的实施方式，提供了具有显示部和驱动部的第五显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第五倒相电路相同的组件。在根据本发明实施方式的第五倒相器电路和第五显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第二晶体管的源极与第四电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件与第二电容元件插入在输入端子与第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件与第二电容元件之间。因此，第一电容元件和第二电容元件并联连接至第五晶体管的源极，并且第一电容元件和第二电容元件串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管的栅极慢。结果，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，例如，当第四晶体管和第一晶体管的栅极电压从低切换到高时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第六倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，而第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，而第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，而第三晶体管的另一端子电连接至第五晶体管的栅极。第四晶体管的栅极电连接至输入端子，第四晶体管的漏极和源极的一个端子电连接至第四电压线，而第四晶体管的另一端子电连接至第二晶体管的栅极。第五晶体管的源极和漏极的一个端子电连接至第五电压线，而第五晶体管的另一端子电连接至第二晶体管的栅极。第一电容元件和第二电容元件串联插入在输入端子与第五晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至第一端子。根据本发明的实施方式，提供了具有显示部和驱动部的第六显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第六倒相电路相同的组件。在根据本发明实施方式的第六倒相器电路和第六显示器中，具有连接至输入端子的栅极的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第四晶体管设置在第二晶体管的栅极与第四电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，彼此串联连接的第一电容元件与第二电容元件插入在输入端子与第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件与第二电容元件之间。因此，第一电容元件和第二电容元件并联连接至第五晶体管的源极，并且第一电容元件和第二电容元件串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管的栅极慢。结果，例如，当第三晶体管的栅极电压、第四晶体管的栅极电压以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，例如，当第四晶体管和第一晶体管的栅极电压从低切换到高时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第七倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子(为第五晶体管的源极和漏极的一个端子)与第四电压线之间的电连接。第一电容元件和第二电容元件串联插入输入端子与第五晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至第一端子。第五晶体管响应于第一电容元件的端子之间的电压或者对应其的电压，建立或者断开第五电压线与第一端子之间的电连接。第六晶体管响应于输入电压与第六电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第六电压线之间的电连接。第七晶体管响应于第五晶体管的栅极电压或者与其对应的电压，建立或者断开第一端子与第二晶体管的栅极之间的电连接。根据本发明的实施方式，提供了具有显示部和驱动部的第七显示器，显示部包括
15多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第七倒相电路相同的组件。在根据本发明实施方式的第七倒相器电路和第七显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第五晶体管的源极与第四电压线之间。此外，响应于输入电压与第六电压线的电压之间的电位差来执行导通/截止操作的第六晶体管设置在第二晶体管的栅极与第六电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压、第六电压线的电压以及第一电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件与第二电容元件插入在输入端子与第五晶体管的栅极之间。此外，第五晶体管的第一端子电连接在第一电容元件与第二电容元件之间。因此，第一电容元件和第二电容元件并联连接至第五晶体管的源极，并且第一电容元件和第二电容元件串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管的栅极慢。结果，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管和第六晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第八倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第二端子、电连接至第一端子(为第五晶体管的源极和漏极的一个端子)的第三端子以及电连接至第五晶体管的栅极的第四端子。控制元件允许当下降沿电压或上升沿电压施加至第二端子时第三端子的电压瞬变比第四端子的电压瞬变慢。第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第一端子与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第四电压线之间的电连接。第五晶体管响应于第四端子与第三端子之间的电压或者对应其的电压，建立或者断开第五电压线与第一端子之间的电连接。根据本发明的实施方式，提供了具有显示部和驱动部的第八显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第八倒相电路相同的组件。在根据本发明实施方式的第八倒相器电路和第八显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第二晶体管的栅极与第四电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，在第一至第五晶体管为η沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第四晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压以及第一电压线的电压所需的时间。另一方面，在第一至第五晶体管为P沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第一晶体管、第三晶体管以及第三晶体管的导通电阻逐渐增大以增大将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压以及第一电压线的电压所需的时间。此外，在根据本发明实施方式的第八倒相电路和第八显示器中，当下降沿电压或者上升沿电压施加至电连接至输入端子的第二端子时，电连接至第五晶体管的源极的第三端子的电压瞬变比电连接至第五晶体管的栅极的第四端子慢。结果，在第一至第五晶体管为η沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第四晶体管和第一晶体管的栅极电压从低切换到高时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。另一方面，在第一至第五晶体管为P沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第四晶体管以及第一晶体管的栅极电压从高切换到低时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第九倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第二端子、电连接至第一端子(为第五晶体管的源极和漏极的一个端子)的第三端子、电连接至第五晶体管的栅极的第四端子。控制元件允许当下降沿电压或上升沿电压施加至第二端子时第三端子的电压瞬变比第四端子的电压瞬变慢。第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与输出端子的电压 (输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第四电压线之间的电连接。第五晶体管响应于第四端子与第三端子之间的电压或者对应其的电压，建立或者断开第五电压线与第一端子之间的电连接。第六晶体管响应于输入电压与第六电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第六电压线之间的电连接。第七晶体管响应于第五晶体管的栅极电压或者对应其的电压，建立或者断开第一端子与第二晶体管的栅极之间的电连接。根据本发明的实施方式，提供了具有显示部和驱动部的第九显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第九倒相电路相同的组件。在根据本发明实施方式的第九倒相器电路和第九显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第五晶体管的源极与第四电压线之间。此外，响应于输入电压与第六电压线的电压之间的电位差来执行导通/截止操作的第六晶体管设置在第二晶体管的栅极与第六电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，在第一至第七晶体管为η沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。另一方面，在第一至第七晶体管为P沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐增大以增大将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六线电压线以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。此外，在根据本发明实施方式的第九倒相电路和第九显示器中，当下降沿电压或者上升沿电压施加至电连接至输入端子的第二端子时，电连接至第五晶体管的源极的第三端子的电压瞬变比电连接至第五晶体管的栅极的第四端子慢。结果，在第一至第七晶体管为η沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管和第六晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。另一方面，在第一至第七晶体管为P沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管和第六晶体管立即截止。此时，在第二晶体导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。根据本发明实施方式的第五至第九倒相电路以及第五至第九显示器可以进一步包括延迟元件，允许施加至输入端子的信号电压的波形具有迟滞变换，从而向第三晶体管的栅极提供具有迟滞波形的信号电压。在这种情况下，将比施加至第一晶体管和第四晶体管的栅极的信号更慢的信号施加至第三晶体管的栅极；结果，当第一晶体管、第三晶体管以及第三晶体管的栅极电压从高切换到低或者从低切换到高时，允许减小第五晶体管的栅-源电压超过第五晶体管的阈值电压所需的时间。根据本发明的实施方式，提供了第十倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六和第七晶体管，均具有相同导电型的沟道。第十倒相电路还包括第一电容元件、第二电容元件和第三电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开第二电压线和输出端子之间的电连接。第三晶体管响应于输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接。第四晶体管响应于输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子) 和第四电压线之间的电连接。第一电容元件和第二电容串联插入在输入端子和第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接至第一端子。第三电容元件插入在第二晶体管的栅极和输出端子之间。第五晶体管响应于第一电容元件的端子之间的电压或与其对应的电压，建立或断开第五电压线和第一端子之间的电连接。第六晶体管响应于输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接。第七晶体管响应于第一端子的电压和第二晶体管的栅极电压之间的电位差或与此对应的电位差，建立或断开第七电压线和第二晶体管的栅极之间的电连接。根据本发明实施方式，提供了具有显示部和驱动部的第十显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十倒相电路相同的组件。在根据本发明实施方式的第十倒相电路和第十显示器中，响应于输入电压和第三电压线的电压之间的电位差执行导通/截止操作的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，响应于输入电压和第四电压线的电压之间的电位差执行导通/ 截止操作的第四晶体管设置在第七晶体管的栅极和第四电压线之间。此外，响应于输入电压和第六电压线的电压之间的电位差执行导通/截止操作的第六晶体管设置在第二晶体管的栅极和第六电压线之间。此外，响应于输入电压和第一电压线的电压之间的电位差执行导通/截止操作的第一晶体管设置在第二晶体管的源极和第一电压线之间。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件和第二电容元件插入在输入端子和第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件和第二电容元件之间。因此，第一电容元件和第二电容并联连接至第五晶体管的源极，第一电容元件和第二电容串联连接至第五晶体管的栅极，因此，第五晶体管源极的电压瞬变比第五晶体管栅极的电压瞬变慢。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。因此，输出电压变为第二电压线的电压。此外，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。根据本发明实施方式，提供了第十一倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十一倒相电路还包括第一电容元件、第二电容元件和第三电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，第三晶体管的另一端子电连接至第五晶体管的栅极。第四晶体管的栅极电连接至输入端子，第四晶体管的漏极和源极的一个端子电连接至第四电压线，第四晶体管的另一端子电连接至第七晶体管的栅极。第五晶体管的漏极和源极的一个端子电连接至第五电压线，第五晶体管的另一端子电连接至第七晶体管的栅极。第六晶体管的栅极电连接至输入端子，第六晶体管的漏极和源极的一个端子电连接至第六电压线，第六晶体管的另一端子电连接至第二晶体管的栅极。第七晶体管的漏极和源极的一个端子电连接至第七电压线，第七晶体管的另一端子电连接至第二晶体管的栅极。第一电容元件和第二电容元件串联插入在输入端子和第五晶体管的栅极之间。第一电容元件和第二电容元件之间的电连接点电连接至第七晶体管的栅极。第三电容元件插入在第二晶体管的栅极和输出端子之间。根据本发明实施方式，提供了具有显示部和驱动部的第十一显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十一倒相电路相同的组件。在根据本发明实施方式的第十一倒相电路和第十一显示器中，具有连接至输入端子的栅极的第三晶体管设置在第五晶体管的栅极和第三电压线之间。具有连接至输入端子的栅极的第四晶体管设置在第七晶体管的栅极和第四电压线之间。具有连接至输入端子的栅极的第六晶体管设置在第二晶体管的栅极和第六电压线之间。具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极和第一电压线之间。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至对应于第三晶体管、第四晶体管、第六晶体管和第一晶体管的电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件和第二电容元件插入在输入端子和第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件和第二电容元件之间。因此，第一电容元件和第二电容并联连接至第五晶体管的源极，第一电容元件和第二电容串联连接至第五晶体管的栅极，因此，第五晶体管源极的电压瞬变比第五晶体管栅极的电压瞬变慢。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。结果，输出电压变为第二电压线的电压。此外，例如，当第三晶体管、第四晶体管、第六晶体管第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。根据本发明实施方式，提供了第十二倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十二倒相电路还包括输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第二端子、电连接至第七晶体管的栅极的第三端子以及电连接至第五晶体管的栅极的第四端子。控制元件允许在下降沿电压或上升沿电压施加至第二端子时，第三端子的电压瞬变比第四端子的电压瞬变慢。第一晶体管响应于输入端子的电压和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开第二电压线和输出端子之间的电连接。第三晶体管响应于输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接。第四晶体管响应于输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子)和第四电压线之间的电连接。第五晶体管响应于第四端子和第三端子之间的电压或与其对应的电压，建立或断开在第五电压线和第一端子之间的电连接。第六晶体管响应于输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接。第七晶体管响应于第一端子的电压和第二晶体管的栅极电压之间的电位差或与此对应的电位差，建立或断开第七电压线和第二晶体管的栅极之间的电连接。根据本发明实施方式，提供了具有显示部和驱动部的第十二显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十二倒相电路相同的组件。在根据本发明实施方式的第十二倒相电路和第十二显示器中，响应于输入电压和第三电压线的电压之间的电位差执行导通/截止操作的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，响应于输入电压和第四电压线的电压之间的电位差执行导通/截止操作的第四晶体管设置在第七晶体管的栅极和第四电压线之间。此外，响应于输入电压和第六电压线的电压之间的电位差执行导通/截止操作的第六晶体管设置在第二晶体管的栅极和第六电压线之间。此外，响应于输入电压和第一电压线的电压之间的电位差执行导通/截止操作的第一晶体管设置在第二晶体管的源极和第一电压线之间。因此，在第一至第七晶体管是η沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。另一方面，在第一至第七晶体管是P沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，在根据本发明实施方式的第十二倒相电路和第十二显示器中，当下降沿电压施加至电连接至输入端子的第二端子时，电连接至第五晶体管的源极的第三端子的电压瞬变比电连接至第五晶体管的栅极的第四端子的电压瞬变慢。因此，在第一至第七晶体管是η沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。结果，输出电压变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。另一方面，在第一至第七晶体管是P沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。结果，输出电压变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。根据本发明实施方式的第十至第十二倒相电路和第十至第十二显示器还可包括延迟元件，允许施加至输入端子的信号电压波形具有迟滞变换(dull transition)，从而将具有迟滞波形的信号电压提供至第三晶体管的栅极。在这种情况下，比施加至第一晶体管的栅极的信号慢的信号施加至第三晶体管的栅极，因此，当第一晶体管和第三晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第五晶体管的栅极与第一端子之间的电压超过第五晶体管的阈值电压所需的时间。
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根据本发明实施方式，提供了第十三倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十三倒相电路还包括第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子。第一晶体管响应于第一输入端子的电压和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开在第二电压线和输出端子之间电的连接。第三晶体管响应于第二输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接。第四晶体管响应于第二输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子)和第四电压线之间的电连接。第一电容元件和第二电容串联插入在第二输入端子和第五晶体管的栅极之间。在第一电容元件和第二电容元件之间的电连接点电连接至第一端子。第五晶体管响应于第一电容元件的端子之间的电压或与其对应的电压，建立或断开第五电压线和第一端子之间的电连接。第六晶体管响应于第一输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接。第七晶体管响应于通过第三输入端子施加至第七晶体管的栅极的信号，建立或断开第一端子和第二晶体管的栅极之间的电连接。根据本发明实施方式，提供了具有显示部和驱动部的第十三显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素，驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十三倒相电路相同的组件。在根据本发明实施方式的第十三倒相电路和第十三显示器中，响应于第二输入端子的电压和第三电压线的电压之间的电位差执行导通/截止操作的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，响应于第二输入端子的电压和第四电压线的电压之间的电位差执行导通/截止操作的第四晶体管设置在第五晶体管的第一端子和第四电压线之间。因此，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第三晶体管和第四晶体管的导通电阻逐渐增加，以增加将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，例如，当第三晶体管和第四晶体管的栅极电压从低切换到高时，第三晶体管和第四晶体管的导通电阻逐渐减小，以减少将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，在本发明实施方式中，彼此串联连接的第一电容元件和第二电容元件插入在第二输入端子和第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件和第二电容元件之间。因此，第一电容元件和第二电容并联连接至第五晶体管的源极，第一电容元件和第二电容串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管栅极的电压瞬变慢。结果，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第四晶体管立即截止。此时，第七晶体管截止，因此，第五晶体管的第一端子的电压逐渐增加。此后，当第五晶体管的第一端子的电压到达预定大小时，第一晶体管和第六晶体管的栅极电压从高切换到低。从而，第一晶体管和第六晶体管截止。接下来，例如，第七晶体管导通。因此，在第五晶体管的第一端子和第二晶体管的栅极之间发生容性耦合，第二晶体管的栅极电压立刻增加，以使第二晶体管导通并使第一晶体管截止。结果，输出电压变为第二电压线的电压。此外，例如，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从低切换到高时，第一晶体管、第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第二晶体管和第五晶体管立即截止。结果，输出电压变为第一电压线的电压。根据本发明实施方式，提供了第十四倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十四倒相电路还包括第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子。第一晶体管的栅极电连接至第一输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，第一晶体管的另一端子电连接至输出端子。第二晶体管的栅极电连接至第七晶体管的漏极和源极的一个端子，第二晶体管的漏极和源极的一个端子电连接至第二电压线，第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至第二输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，第三晶体管的另一端子电连接至第五晶体管的栅极。第四晶体管的栅极电连接至第二输入端子，第四晶体管的漏极和源极的一个端子电连接至第四电压线，第四晶体管的另一端子电连接至第一端子(其为第五晶体管的漏极和源极的一个端子)。第一电容元件和第二电容元件串联插入在第二输入端子和第五晶体管的栅极之间。第一电容元件和第二电容元件之间的电连接点电连接至第一端子。第五晶体管的栅极电连接至第三晶体管的未连接至第三电压线的另一端子，不是第五晶体管的第一端子的另一端子电连接至第五电压线。第六晶体管的栅极电连接至第一输入端子，第六晶体管的漏极和源极的一个端子电连接至第六电压线，第六晶体管的另一端子电连接至第二晶体管的栅极。第七晶体管的栅极电连接至第三输入端子，第七晶体管的漏极和源极的一个端子电连接至第一端子，第七晶体管的另一端子电连接至第二晶体管的栅极。根据本发明实施方式，提供了具有显示部和驱动部的第十四显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十四倒相电路相同的组件。在根据本发明实施方式的第十四倒相电路和第十四显示器中，具有连接至第二输入端子的栅极的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，具有连接至第二输入端子的栅极的第四晶体管设置在第五晶体管的第一端子和第四电压线之间。因此，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第三晶体管和第四晶体管的导通电阻逐渐增加，以增加将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，例如，当第三晶体管和第四晶体管的栅极电压从低切换到高时，第三晶体管和第四晶体管的导通电阻逐渐减小，以减少将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，在本发明的实施方式中，由于第一电容元件和第二电容元件串联连接至第五晶体管的栅极，第一电容元件和第二电容元件并联连接至第五晶体管的源极，所以第五晶体管的源极的电压瞬变比第五晶体管的栅极的电压瞬变慢。结果，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后第四晶体管立即截止。此时，第七晶体管截止，因此，第五晶体管的第一端子的电压逐渐增加。此后，例如，当第五晶体管的第一端子的电压到达预定大小时，第一晶体管和第六晶体管的栅极电压从高切换到低。因此，第一晶体管和第六晶体管截止。接下来，例如，第七晶体管导通。因此，在第五晶体管的第一端子和第二晶体管的栅极之间发生容性耦合，第二晶体管的栅极电压立刻增加以使第二晶体管导通并使第一晶体管截止。结果，输出电压变为第二电压线的电压。此外，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从低切换到高时，第一晶体管、第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第二晶体管和第五晶体管立即截止。结果，输出电压变为第一电压线的电压。第十三或第十四倒相电路的实例包括以下实例。作为第一实例，提供了一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道；第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子，其中，第一晶体管响应于第一输入端子的电压和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接，第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开第二电压线和输出端子之间的电连接，第三晶体管响应于第二输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接，第四晶体管响应于第二输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子)和第四电压线之间的电连接，第一电容元件和第二电容串联插入在第二输入端子和第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接至第一端子，第五晶体管响应于第一电容元件的端子之间的电压或与其对应的电压，建立或断开第五电压线和第一端子之间的电连接，第六晶体管响应于第一输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接，第七晶体管响应于通过第三输入端子施加至第七晶体管的栅极的信号，建立或断开第一端子和第二晶体管的栅极之间的电连接。作为第二实例，提供了一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道；第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子，其中，第一晶体管的栅极电连接至第一输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，第一晶体管的另一端子电连接至输出端子，第二晶体管的栅极电连接至第七晶体管的漏极和源极的一个端子，第二晶体管的漏极和源极的一个端子电连接至第二电压线，第二晶体管的另一端子电连接至输出端子，第三晶体管的栅极电连接至第二输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，第三晶体管的另一端子电连接至第五晶体管的栅极，第四晶体管的栅极电连接至第二输入端子，第四晶体管源的漏极和源极的一个端子电连接至第四电压线，第四晶体管的另一端子电连接至第一端子(其是第五晶体管的漏极和源极的一个端子)，第一电容元件和第二电容元件串联插入在第二输入端子和第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接至第一端子，第五晶体管的栅极电连接至第三晶体管的未连接至第三电压线的另一端子，并且不是第五晶体管的第一端子的另一端子电连接至第五电压线，第六晶体管的栅极电连接至第一输入端子，第六晶体管的漏极和源极的一个端子电连接至第六电压线，第六电晶体的另一端子电连接至第二晶体管的栅极，第七晶体管的栅极电连接至第三输入端子，第七晶体管的漏极和源极的一个端子电连接至第一端子，第七晶体管的另一端子电连接至第二晶体管的栅极。作为第三实例，提供了一种倒相电路，其中，在第一或第二实例中，第二电容元件插入在靠近第五晶体管的栅极的一侧上，第二电容元件的电容比第一电容元件的电容大。作为第四实例，在第三实例的倒相电路中，第一电容元件和第二电容元件的电容可满足以下表达式Cb (Vdd2-Vss)/(Ca+Cb) > Vth5其中，Ca是第一电容元件的电容，Cb是第二电容元件的电容，Vdd2是第五电压线的电压，Vss是第四电压线的电压，Vth5是第五晶体管的阈值电压。作为第五实例，在任何上述倒相电路中，第一电压线、第三电压线、第四电压线和第六电压线具有相同的电位。此外，第二电压线和第五电压线可连接至输出比第一电压线、第三电压线、第四电压线和第六电压线的电压高的电压的电源。在根据本发明的第一至第四倒相电路以及第一至第四显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段；因此，通过第一晶体管和第二晶体管在电压线之间几乎没有电流(直通电流)流动。因此，允许降低功耗。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管和第三晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压；因此，允许消除输出电压的变化。结果，例如，允许降低各像素电路的驱动晶体管中的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。此外，在根据本发明实施方式的第一至第四倒相电路以及第一至第四显示器中，在施加至输入端子的信号电压允许波形具有迟滞变换并且具有迟滞波形的信号电压被提供至第三晶体管的栅极的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第二晶体管的栅-源电压超过第二晶体管的阈值电压所需的时间。因此，允许提高电路操作的速度。在根据本发明实施方式的第五至第九倒相电路以及第五至第九显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段或第四晶体管和第五晶体管同时导通的时间段，因此，通过这些晶体管在电压线之间几乎没有电流(直通电流)流动，因此，允许降低功耗。此外，当第一晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压。因此，允许减少输出电压的峰值从期望值的偏移。因此，例如，允许降低各像素电路的驱动晶体管的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。此外，在根据本发明实施方式的第五至第九倒相电路以及第五至第九显示器中，在施加至输入端子的信号电压允许波形具有迟滞变换并且具有迟滞波形的信号电压被提供至第三晶体管的栅极的情况下，当第一晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第五晶体管的栅-源电压超过第五晶体管的阈值电压所需的时间。因此，允许提高电路操作的速度。在根据本发明实施方式的第十至第十二倒相电路以及第十至第十二显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段，因此，通过第一晶体管和第二晶体管在电压线之间几乎没有电流(直通电流)流动。因此，允许降低功耗。此外，当第一晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压。因此，允许减少输出电压的峰值从期望值的偏移。结果，例如，允许降低各像素电路的驱动晶体管的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。此外，在本发明实施方式中，第一电容元件和第二电容元件没有直接连接至输出端子，因此，施加至第五晶体管的栅极和源极的耦合量并没有受到输出级(output stage) 中的寄生电容的影响。因此，允许增加在第五晶体管和第一端子之间的电压，从而提高倒相电路的速度。此外，在本发明实施方式中，可以仅在低电压侧上设置一条共用电压线以及仅在高电压侧上设置一条共用电压线。因此，在这种情况下，不需要增加倒相电路的耐压性。此外，在本发明中实施方式中，在允许施加至输入端子的信号电压的波形具有迟滞变换并且具有迟滞波形的信号电压被施加至第三晶体管的栅极的情况下，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第五晶体管的栅极和第三端子之间的电压超过第五晶体管的阈值电压所需的时间。因此，允许进一步提高电路操作的速度。在根据本发明实施方式的第十三和第十四倒相电路以及第十三和第十四显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段或第四晶体管和第五晶体管同时导通的时间段，因此，通过第一晶体管和第二晶体管或第四晶体管和第五晶体管在电压线之间几乎没有电流(直通电流)流动。因此，允许降低功耗。此外，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压。因此，允许消除输出电压的变化。结果，例如，允许降低各像素电路的驱动晶体管的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。此外，在根据本发明实施方式的第十三和第十四倒相电路和第十三和第十四显示器中，通过使用具有比施加到第一晶体管和第六晶体管的栅极的电压更快的相位的电压，第五晶体管的第一端子的电压被预先设置为高压，第二晶体管的栅极电压通过经由第七晶体管的容性耦合而立即增大，因此，允许第六晶体管的栅极电压的电压瞬变更快。因此，允许提高电路操作的速度。本发明的其他和进一步的目的、特征和优点将在以下描述中更充分地呈现。

图1是示出根据本发明第一实施方式的倒相电路实例的电路图。图2是示出图1中的倒相电路的输入/输出信号波形实例的波形图。图3是示出图1中的倒相电路的操作实例的波形图。图4是用于描述图1中的倒相电路的操作实例的电路图。
图5是用于描述图4之后的操作实例的电路图。图6是用于描述图5之后的操作实例的电路图。图7是用于描述图6之后的操作实例的电路图。图8是用于描述图7之后的操作实例的电路图。图9是示出根据本发明第二实施方式的倒相电路实例的电路图。图IOA 图IOD是示出图9中延迟元件的变形的电路图。图11是示出图9中倒相电路的操作实例的波形图。图12是示出图9中延迟元件的输入/输出信号波形实例的波形图。图13是用于描述图9中倒相电路的操作实例的电路图。图14是示出图9中倒相电路的变形例的电路图。图15是示出图14中倒相电路的操作实例的波形图。图16是示出图9中倒相电路的另一变形例的电路图。图17是示出图14中倒相电路的另一变形例的电路图。图18是示出根据本发明第三实施方式的倒相电路实例的电路图。图19是示出图18中倒相电路的输入/输出信号波形实例的波形图。图20是示出描述图18中倒相电路的操作实例的波形图。图21是用于描述图18中倒相电路的操作实例的电路图。图22是用于描述图21之后的操作实例的电路图。图23是用于描述图22之后的操作实例的电路图。图M是用于描述图23之后的操作实例的电路图。图25是用于描述图M之后的操作实例的电路图。图沈是用于描述图25之后的操作实例的电路图。图27是示出根据本发明第四实施方式的倒相电路实例的电路图。图观是示出描述图27中倒相电路的操作实例的波形图。图四是用于描述图27中倒相电路的操作实例的电路图。图30是用于描述图四之后的操作实例的电路图。图31是用于描述图30之后的操作实例的电路图。图32是用于描述图31之后的操作实例的电路图。图33是用于描述图32之后的操作实例的电路图。图34是用于描述图33之后的操作实例的电路图。图35是示出图27中倒相电路的变形例的电路图。图36是示出图27中倒相电路的另一变形例的电路图。图37是示出图18中包括延迟元件的倒相电路实例的电路图。图38是示出图27中包括延迟元件的倒相电路实例的电路图。图39A 图39D是示出图37和图38中延迟元件的变形的电路图。图40是示出图37和图38中倒相电路的操作实例的波形图。图41是示出图37和图38中延迟元件的输入/输出信号波形实例的波形图。图42是用于描述图37和图38中倒相电路的操作实例的电路图。图43是示出根据本发明第五实施方式的倒相电路实例的电路图。
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图44是示出图43中倒相电路的输入/输出信号波形实例的波形图。图45是示出图43中倒相电路的操作实例的波形图。图46是用于描述图43中的操作实例的电路图。图47是用于描述图46之后的操作实例的电路图。图48是用于描述图47之后的操作实例的电路图。图49是用于描述图48之后的操作实例的电路图。图50是用于描述图49之后的操作实例的电路图。图51是用于描述图50之后的操作实例的电路图。图52是示出根据本发明第六实施方式的倒相电路实例的电路图。图53是用于描述图43中倒相电路的寄生电容的电路图。图M是用于描述图52中倒相电路的寄生电容的电路图。图55是用于描述图52中倒相电路的操作实例的波形图。图56是用于描述图52中倒相电路的另一操作实例的波形图。图57是用于描述图52中倒相电路的又一操作实例的波形图。图58是示出图52中倒相电路的变形例的电路图。图59是示出图52中倒相电路的另一变形例的电路图。图60是用于描述图59中倒相电路的操作实例的波形图。图61是示出图43中包括延迟元件的倒相电路实例的电路图。图62是示出图52中包括延迟元件的倒相电路实例的电路图。图63是示出图58中包括延迟元件的倒相电路实例的电路图。图64A 图64D是示出图61至图63中的延迟元件的变形的电路图。图65是示出图61 图63中的倒相电路的实例操作的波形图。图66是示出图61 图63中延迟元件的输入/输出波形实例的波形图。图67是用于描述图61 图63中的倒相电路的操作实例的电路图。图68是示出根据本发明第七实施方式的倒相电路的实例的电路图。图69是用于描述图68中的倒相电路的操作实例的波形图。图70是用于描述图68中的倒相电路的操作实例的电路图。图71用于描述图70之后的操作实例的电路图。图72用于描述图71之后的操作实例的电路图。图73是用于描述图72之后的操作实例的电路图。图74是用于描述图73之后的操作实例的电路图。图75是用于描述图74之后的操作实例的电路图。图76是示出图68的倒相电路的变形例的电路图。图77是用于描述图76中的倒相电路的操作实例的电路图。图78是用于描述图77之后的操作实例的电路图。图79是作为根据上述实施方式和变形例中的任何一个倒相电路的应用实例的显示器的示意图。图80是示出图79中的写入线驱动电路和像素电路实例的电路图。图81是示出图79中的显示器的操作实例的波形图。0173]图82是示出现有技术中的显示器的像素电路实例的电路图。
0174]图83是示出现有技术中的倒相电路实例的电路图。
0175]图84是示出图83中的倒相电路的输入/输出信号波形实例的波形图。
0176]图85是示出现有技术的倒相电路的另一实例的电路图。
0177]图86是示出现有技术的倒相电路的又一实例的电路图。
具体实施方式
以下将参照附图详细描述本发明的优选实施方式。将以下列顺序给出描述。
1.第一实施方式(参照图1 图8)
2.第二实施方式(参照图9 图13)
3.第一和第二实施方式的变形例(参照图14 图17)
4.第三实施方式(参照图18 图沈)
5.第四实施方式(参照图27 图34)
6.第三和第四实施方式的变形例(参照图35 图42)
7.第五实施方式(参照图43 图51)
8.第六实施方式(参照图52 57)
9.第五和第六实施方式的变形例(参照图58 图67)
10第七实施方式(参照图68 图75)
11第七实施方式的变形例(参照图76 图78)
12应用实例(参照图79 图81)
13现有技术的描述(参照图82 图86)
第一实施方式
结构
图1示出了根据本发明第一实施方式的倒相电路1的整体结构的实例。倒相电
路1从输出端子OUT输出具有与施加到输入端子IN的脉冲信号(例如，参考图2中的部分 (A))的信号波形基本上倒相的信号波形的脉冲信号(例如，参考图2中的部分(B))。倒相电路1优选地形成在无定形硅或无定形氧化物半导体上，并且包括均具有相同导电类型的沟道的三个晶体管Tr1Jr2和Tr3。除了上述三个晶体管Tr1Jr2和Tr3之外，倒相电路还包括两个电容元件C1和C2，输入端子IN和输出端子OUT。换句话说，倒相电路具有3Tr2C电路结构。晶体管Tri、Tr2和Tr3分别对应于本发明中的“第一晶体管”、“第二晶体管”和“第三晶体管”的具体实例。此外，电容元件C1和C2分别对应于本发明中的“第一电容元件”和 “第二电容元件”的具体实例。晶体管ΤΓι、Tr2和Tr3由(例如)n沟道MOS(金属-氧化物半导体)型薄膜晶体管(TFT)构成。晶体管Tr1响应于(例如)输入端子IN的电压(输入电压Vin)和低压线 Ll的电压八之间的电位差Vgsl (或与此对应的电位差)，建立或断开输出端子OUT和低压线 k之间的电连接。晶体管Tr1的栅极电连接至输入端子IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr1的未连接至低压线k的另一个端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr2的栅极电压Vg2和输出端子OUT的电压(输出电压V。ut)之间的电位差Vgs2 (或与此对应的电位差)，建立或断开高压线Vh和输出端子 OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr3的漏极，并且晶体管Tr2的源极和漏极中的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至的输出端子OUT的另一个端子电连接至高压线Lh。晶体管Tr3响应于输入电压Vin和低压线k的电压\之间的电位差Vgs3 (或与此对应的电位差)，建立或断开晶体管Tr2的栅极和低压线k之间的电连接。Tr3的栅极电连接至输入端子IN，并且Tr3中的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr3的未连接至的低压线k的另一个端子电连接线至晶体管Tr2的栅极。换句话说，晶体管Tr1和Tr3连接至同一电压线(低压线LD，并且晶体管Tr1的源极和漏极的靠近低压线k侧的端子和晶体管Tr3的源极和漏极的靠近低压线k侧的端子具有相同的电位。在本发明中，低压线k对应于“第一电压线”和“第三电压线”的具体实例。在本发明中，高压线Lh对应于“第二电压线”的具体实例。高压线Lh连接至输出高于低压线k的电压八的电压(恒定电压)的电源(未示出)并且高压线Lh的电压Vh在倒相电路1的驱动期间处于电压Vdd。低压线k连接至输出低于高压线Lh的电压Vh的电压(恒定电压)的电源(未示出)并且低压线k的电压八在倒相电路1的驱动期间处于电压Vss( < Vdd)。电容元件C1和C2串联插入在输入端子IN和晶体管Tr2的栅极之间。电容元件C1 和电容元件C2之间的电连接点B电连接至输出端子OUT。电容元件C1插入在靠近晶体管 Tr2的栅极一侧，而电容元件C2插入在靠近晶体管Tr1的栅极一侧。电容元件C2的电容大于电容元件C1的电容。电容元件C1和C2的电容优选地都满足下列表达式(1)。如果电容元件C1和C2的电容满足表达式(1)，则在输入电压Vin(将稍后描述)的下降沿，允许晶体管Tr2的栅-源电压达到或超过晶体管Tr2的阈值电压Vth2，并允许输出电压V。ut从低电平切换至高电平。C2 (Vdd-Vss) / (C^C2) > Vth2 …(1)倒相电路1对应于进一步包括插入在输出级中的晶体管Tr1与Tr2和输入端子IN 之间的控制元件10和晶体管Tr3的现有技术中的倒相电路(图83中的倒相电路200)。在这种情况下，例如，如图1所示，控制元件10包括电连接至输入端子IN的第一端子P1、电连接至输出端子OUT的第二端子P2以及连接至晶体管Tr2的栅极的第三端子P3。例如，如图 1所示，控制元件还包括电容元件C1和C2。例如，当下降沿电压施加至第一端子P1时，控制元件10允许第二端子P2的电压瞬变(voltage transient)慢于第三端子P3的电压瞬变。更具体地，当下降沿电压施加至输入端子IN时，控制元件10允许晶体管Tr2的源极(靠近输出端OUT—侧上的端子)的电压瞬变慢于晶体管Tr2的栅极的电压瞬变。注意，将通过倒相电路1的操作的下列描述来描述控制元件10的操作。操作接下来，下面将参照图3 图8描述倒相电路1的操作的实例。图3是示出倒相电路1的操作实例的波形图。图4 图8是顺序示出倒相电路1的操作实例的电路图。首先，当输入电压Vin处于高电平(Vdd)时，晶体管Tr1和Tr3导通，晶体管Tr2的栅极电压Vg2和源极电压Vs2被充电至低压线k的电压VJ = Vss)(参照图3和图4)。因此，晶体管Tr2截止(处于晶体管Tr2在电压Vgs2 = OV下截止的情况)，并提取电压Vss作为输出电压V。ut。此时，电容元件C2被充电至电压Vdd-Vss。接下来，当输入电压Vin从高电平(Vdd)切换至低电平(Vss)时，晶体管Tr1的栅极电压Vgl和晶体管Tr3的栅极电压Vg3从电压Vdd切换(下降)至电压Vss (图3和图5)。因此，晶体管Tr1的栅极电压上的变化经电容元件C2传递至晶体管Tr2的源极(输出端子OUT) 从而使晶体管Tr2的源极电压Vs2 (输出电压V。ut)变化(降低)Δ Vl ‘。此外，晶体管Tr1的栅极电压的变化也经电容元件C1和C2传递至晶体管Tr2的栅极从而使晶体管Tr2的栅极电压Vg2变化(降低)ΔΥ2'。然而，此时，晶体管Tr1和Tr3是导通的。因此，电流从低压线 Ll流至晶体管Tr2的源极(输出端子OUT)和晶体管Tr2的栅极，从而将晶体管Tr2的源极 (输出端子OUT)和晶体管Tr2的栅极充电至电压Vss。在这种情况下，随着晶体管Tr1和Tr3的栅极电压从电压Vdd切换(降低)至电压 Vss，晶体管Tr1和Tr3的导通电阻逐渐增加，从而增加了将晶体管Tr2的源极(输出端子OUT) 和栅极充电至低压线k的电压\所需要的时间。此外，当晶体管Tr2的源极处(输出端子OUT)的全电容和晶体管Tr2的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr2的源极(输出端子OUT)，而电容元件C1和C2串联连接至晶体管Tr2的栅极。因此，晶体管Tr2的源极(输出端子OUT) 的电压瞬变慢于晶体管Tr2的栅极的电压瞬变。结果，将晶体管Tr2的源极(输出端子OUT) 充电至低压线k的电压\所需的时间长于将晶体管Tr2的栅极充电至低压线k的电压\ 所需的时间。此外，在输入电压Vin处于或超过电压Vss+Vthl并进一步处于或超过电压Vss+Vth3的情况下，晶体管Tr1和Tr3工作在线性区域内。注意，Vthl是晶体管Tr1的阈值电压，Vth3是晶体管Tr3的阈值电压。另一方面，在输入电压Vin小于电压Vss+Vthl，并进一步小于电压Vss+Vth3 的情况下，晶体管Tr1和Tr3工作在饱和区域内。因此，尽管图5中示出的电流流过晶体管 Tr2的源极(输出端子OUT)和栅极，但不允许晶体管Tr1和Tr3的每个端子被充电至电压
Vss0当输入电压Vin从电压Vdd切换至电压Vss时，最终，晶体管Tr2的栅-源电压Vgs2被充电至电压AV1-AVJ参考图3和图6)。此时，当晶体管Tr2的栅-源电压Vgs2超过晶体管Tr2的阈值电压Vth2时，晶体管Tr2导通，并且电流开始从高压线Lh流动。当晶体管Tr2导通时，通过晶体管Tr1和晶体管Tr2来增加晶体管Tr2的源极电压 Vs2 (输出电压OUT)。此外，由于电容元件C1连接在晶体管Tr2的栅极和源极之间，从而形成了自举(bootstrap)，所以晶体管Tr2的栅极电压Vg2随着晶体管Tr2的源极电压Vs2(输出电压V。ut)的增加而增加。之后，当晶体管Tr2的源极电压Vs2(输出电压V。ut)和栅极电压Vg2 达到或超过电压Vss-Vthl，进一步达到或超过电压Vss-Vth3时，晶体管Tr1和Tr3截止，晶体管 Tr2的源极电压Vs2 (输出电压V。ut)和栅极电压Vg2仅通过晶体管Tr2增加。在过去一段时间之后，晶体管Tr2的源极电压Vs2 (输出电压V。ut)变为Vdd，从而从输出端子OUT输出电压Vdd(参考图3和图7)。然后，在经过一段时间之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)(参考图3和图8)。此时，在输入电压Vin低于电压Vss+Vthl，进一步低于Vss+Vth3的阶段，晶体管Tr1和晶体管Tr3截止。因此，经电容元件C1 和C2的耦合被施加至晶体管Tr2的源极(输出端子OUT)和栅极以增加晶体管Tr2的源极电压Vs2 (输出电压V。ut)和栅极电压Vg2。之后，当输入电压Vin达到或超过电压Vss+Vthl，并进一步达到或超过电压Vss+Vth3时，晶体管Tr1和Tr3导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)和栅极，从而将晶体管Tr2的源极(输出端子OUT)和栅极充电至Vss。在这种情况下，随着晶体管Tr1和Tr3的栅极电压从电压Vss切换(增加)至电压 Vdd,晶体管Tr1和Tr3的导通电阻逐渐降低，从而相对降低将晶体管Tr2的源极(输出端子 OUT)和栅极充电至低压线k的电压八所需要的时间。最终，晶体管Tr2的源极电压Vg2 (输出电压V。ut)和栅极电压Vg2达到电压Vss，输出端子输出电压Vss(参考图3和图4)。如上所述，根据第一实施方式的倒相电路1从输出端子OUT输出具有与施加到输入端子IN的脉冲信号的信号波形(例如，参考图2中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图2中的部分(B))。效果图83中示出的现有技术中的倒相电路200具有(例如)单沟道型电路结构，其中，两个η沟道MOS型晶体管Tr1和Tr2彼此串联连接。在倒相电路200中，例如，如图84 所示，当输入电压Vin处于电压Vss时，输出电压V。ut并不处于电压Vdd而是处于电压Vdd-Vth2。换句话说，输出电压V。ut包括晶体管Tr2的阈值电压Vth2，并且输出电压V。ut很大程度上受到晶体管Tr2的阈值电压Vth2的变化的影响。因此，例如，如图85中的倒相电路300所示，考虑将晶体管Tr2的栅极和漏极彼此电分离，并将栅极连接至施加了高于漏极的电压Vdd的电压vdd2( = vdd+vth2)的高压线lH2。此外，例如，考虑了由图86中的倒相电路400表示的自举型电路结构。然而，在图83、图85和图86中的任意一个电路中，即使在输入电压Vin处于高电平，即，即使在输出电压V。ut处于低电平的情况下，电流(直通电流)仍从高压线Lh经晶体管Tr1和Tr2流至低压线Ll。结果，倒相电路中的功耗增加。此外，在图83、图85和图86中的电路中，例如，如由图84的部分⑶中的虚线圈起的点中所示，当输入电压Vin处于电压 Vdd时，输出电压并不处于电压Vss，并且输出电压V。ut的峰值变化。因此，例如，在倒相电路用在有源矩阵有机EL显示器中的扫描器中的情况下，驱动晶体管中的阈值校正和迁移率校正以各像素电路而变化，从而导致亮度的变化。另一方面，在根据第一实施方式的倒相电路1中，响应于输入电压Vin和低压线k 的电压\之间的电位差而执行导通/截止操作的晶体管Tr1和Tr3设置在晶体管Tr2的栅极和低压线k之间以及晶体管Tr2的源极和低压线k之间。因此，当晶体管Tr1和Tr3的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr1和Tr3的导通电阻逐渐增加以增加将晶体管Tr2的栅极和源极充电至低压线k的电压\所需的时间。此外，当晶体管Tr1和Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd)时，晶体管Tr1和Tr3 的导通电阻逐渐减小，从而减少将晶体管Tr2的栅极和源极充电至低压线k的电压\所需的时间。此外，在根据第一实施方式的倒相电路1中，电容元件C1和C2串联地连接至晶体管Tr2的栅极，并且并联地连接至晶体管Tr2的源极。因此，晶体管Tr2的源极的电压瞬变慢于晶体管Tr2的栅极的电压瞬变。结果，当晶体管Tr1和Tr3的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr2的栅-源电压Vgs2超过晶体管Tr2W阈值电压，晶体管Tr2导通，之后，晶体管Tr1和Tr3立即截止。换句话说，当切换的输入电压Vin经电容元件C1和C2施加至晶体管Tr2的栅极和源极，且栅-源电压Vgs2通过一个瞬变差超过阈值电压Vth2时，晶体管Tr2导通，之后，晶体管Tr1和Tr3立即截止。此时，输出电压V。ut变成高
34压线Lh的电压。此外，当晶体管Tr1和Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd)时，晶体管Tr1和Tr3导通，之后，晶体管Tr2立即截止。此时，输出电压V。ut变成低压线k的电压。因此，在根据第一实施方式的倒相电路1中，几乎消除了晶体管Tr1和晶体管Tr2 同时导通的时间段。因此，经晶体管Tr1和Tr2在高压线Lh和低压线k之间几乎没有电流 (直通电流)流动。结果，允许降低功耗。此外，当晶体管Tr1和Tr3的栅极电压从高电平 (Vdd)切换(降低)至低电平(Vss)时，输出电压Vout变成高压线Lh的电压，而当晶体管Tr1 和Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd)时，输出电压V-变成低压线k的电压。因此，允许消除输出电压的变化。结果，例如，允许降低驱动晶体管中阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，从而允许降低从一个像素到另一个像素的亮度的变化。第二实施方式结构图9示出了根据本发明第二实施方式的倒相电路2的整体结构的实例。如根据本发明第一实施方式的倒相电路1的情况一样，倒相电路2从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参考图2中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图2中的部分(B))。倒相电路2的结构与根据第一实施方式的倒相电路1的结构不同之处在于包括延迟元件3。下文中，将主要描述第一实施方式和第二实施方式之间的不同之处，对第一实施方式和第二实施方式之间相似之处将不进行描述。延迟电路3向晶体管Tr3的栅极输入具有与施加至输入端子IN的信号电压的延迟电压波形等同的波形的电压。延迟元件3设置在输入端子IN和晶体管Tr3的栅极之间，并且向晶体管Tr3的栅极输入下降沿比施加至输入端子IN的信号电压的电压波形的下降沿更慢的电压。注意，延迟元件3不仅可允许电压波形的下降沿而且可允许电压的上升沿比施加至输入端子IN的信号电压的电压波形的下降沿和上升沿更慢。然而，在这种情况下，延迟元件3对施加至输入端子IN的信号电压的电压波形进行延迟，使得其下降沿慢于其上升沿。延迟电路3具有图IOA 图IOD中所示的任意电路结构。在图IOA中，延迟元件 3包括电容元件C3。电容元件C3的一端电连接至晶体管Tr3的栅极，而电容元件C3的另一端电连接至低压线K。在图IOB中，延迟元件3包括晶体管Tr4。晶体管Tr4由沟道导电类型与晶体管 Tr1, Tr2和Tr3的沟道导电类型相同的晶体管(例如，η沟道MOS型TFT)构成。晶体管Tr4 的源极电连接至晶体管Tr3的栅极，而晶体管Tr4的漏极电连接至输入端子IN。晶体管Tr4 的栅极电连接至高压线Lm。高压线Lm电连接至输出允许晶体管Tr4执行导通/截止操作的脉冲信号的电源(未示出)。在图IOC中，延迟元件3包括上述晶体管扑4和晶体管Tr5。晶体管Tr5由沟道导电类型与晶体管Tr1Jr2和Tr3的沟道导电类型相同的晶体管(例如，η沟道MOS型TFT)构成。晶体管Tr5的栅极和源极电连接至晶体管Tr3的栅极，而晶体管Tr5的漏极电连接至输入端子IN。
在图IOD中，延迟元件3包括上述晶体管Tr4和上述电容元件C3。操作和效果图11示出了倒相电路2的操作实例。注意，图11示出了图IOD中示出的电路结构用作延迟元件3情况下的波形。倒相电路2的基本操作与图3 图8中所示的相同。当输入电压Vin从高电平(Vdd)切换(降低)至低电平(Vss)时和当输入电压Vin从低电平(Vss) 切换(增加)至高电平(Vdd)时，执行不同于图3 图8中所示的操作。当输入电压Vin从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr1和Tr3 的栅极电压从电压Vdd变成Vss。在根据第一实施方式的倒相电路1中，该电压变化引起通过电容元件C2使得晶体管Tr2的源极电压改变△ V1，进一步引起通过电容元件C2和C1使得晶体管扑2的栅极电压改变Δν2。在这种情况下，因为晶体管Tr3的栅极电压Vg3从电压Vdd 降低至电压Vss，所以AV2的耦合量被施加至晶体管Tr2的栅极，结果，晶体管Tr3的导通电阻逐渐增大以减慢用于将晶体管Tr2的栅极充电至电压Vss的电压瞬变。换句话说，因为晶体管Tr3在施加耦合时从导通切换为截止，所以对晶体管Tr2的栅极施加了 AV2的耦合量。另一方面，在此实施方式中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图12中所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，与输入电压Vin被施加至晶体管Tr3的栅极的情况相比，延迟了晶体管Tr3的截止点(从导通切换到截止的点)，换句话说，在经电容元件C2施加耦合时(参照图13)，晶体管Tr3仍导通。因此，最终，允许施加至晶体管化的栅极的耦合量(Δ V2)降低至比现有技术中的小(参考图11中的部分(C))，并且允许晶体管Tr2的栅-源电压Vgs2增加。结果，允许增加倒相电路2的速度。在该实施方式中，即使在输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd) 的情况下，延迟元件3允许施加至输入端子IN的信号电压的波形如图12所示的迟滞变换，从而向晶体管Tr3的栅极提供带有迟滞波形的信号电压。因此，由于晶体管Tr3的截止点被延迟，所以晶体管Tr3在晶体管Tr1导通之后导通，并且存在在切换输出电压的状态下电流 (直通电流)从高压线Lh流向低压线k的可能性。然而，当考虑到晶体管Tr3导通的工作点和施加至晶体管Tr3的栅极的信号电压的波形时，尽管施加至晶体管Tr3的栅极的信号电压被延迟，晶体管Tr3导通的时刻在图12中所示的上升沿处几乎不变化，另一方面，使晶体管Tr3截止的时刻在下降沿处变化很大。因此，上述直通电流流动的时间段非常短，倒相电路2的功耗与倒相电路1的功耗不会有很大差异。在第一实施方式中，由输入电压Vin的变化引起的耦合被施加至晶体管Tr2的源极和栅极，使得晶体管Tr2的栅-源电压Vgs2利用晶体管Tr2的源极和栅极之间的电压瞬变的差异而具有等于或高于晶体管Tr2的阈值电压Vth2的值。此时，输出端子OUT输出高压线 Lh的电压作为输出电压V。ut，但输出端子OUT的电压瞬变高度依赖于晶体管Tr2的栅-源电压Vgs2。换句话说，在晶体管Tr2的栅-源电压Vgs2快速增加的情况下，输出电压V。ut快速上升，并且在晶体管Tr2的栅-源电压Vgs2逐渐增加的情况下，输出电压V。ut逐渐上升。因此，为了提高倒相电路1的速度，需要晶体管Tr2的栅-源电压Vgs2快速上升，作为实现此的方法，例如，考虑增大电容元件(2的电容。然而，在增大电容元件(2的电容的情况下，倒相电路1所占用的区域增大。结果，例如，在包括具有更大电容的电容元件C2的倒相电路1被用于有机EL显示器中的扫描器等的情况下，会增加显示面板外围部(框架)中
36由倒相电路1占用的区域，从而妨碍了框架区域的减小。此外，电容元件C2的电容的增加引起了晶体管Tr2的源极(输出端子OUT)中的大于AV1的电压变化，从而引起了在晶体管 Tr2的栅极中比AV2更大的电压变化。结果，即使增大了电容元件C2的电容，晶体管Tr2的栅-源电压Vgs2仍具有与Δ V1-AV2相差不大的值。因此，电容元件C2的电容的增加不会很有助于倒相电路1的速度提高。另一方面，在该实施方式，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图12所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，允许提高倒相电路2的速度而不增大电容元件C2的电容。第一和第二实施方式的变形在第一和第二实施方式中，晶体管ΤΓι、Tr2和Tr3由η沟道型TFT构造，但它们可由(例如)ρ沟道MOS型TFT来构造。然而，在这种情况下，高压线L1^n低压线k交换位置，并且当晶体管TiV Tr2和Tr3从低电平(Vss)切换(增加)至高电平(Vdd)时的瞬变响应与当晶体管Tr1, Tr2和Tr3从高电平(Vdd)切换(降低)至低电平(Vss)时的瞬变响应彼此相反。此外，在第二实施方式中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图12所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压，但这样的信号可以通过另一方法施加至晶体管Tr3的栅极。例如，如图14中倒相电路中所示，可以独立于输入端子IN来提供输入端子IN2，并且输入端子IN2和晶体管Tr3的栅极可以彼此电连接，以从外部向输入端子IN2施加一个如图15中部分(B)所示的信号。此外，在第二实施方式和其变形例中，在输入电压Vin从低电平(Vss)切换(增加) 至高电平(Vdd)的情况下，电流(直通电流)可以从高压线Lh流向低压线Ly因此，可添加防止这种电流流动的元件。例如，如图16和图17所示，在控制元件10中可以进一步包括晶体管Tr6。注意，晶体管Tr6由沟道导电类型与晶体管ΤΓι、Tr2和Tr3的沟道导电类型相同的的晶体管(例如，η沟道MOS型TFT)构成。晶体管Tr6并联地连接至晶体管Tr3,并且晶体管Tr6的栅极连接至输入端子IN。在这种情况下，当输入电压Vin从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr3 的导通时间段增大，另一方面，当输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd) 时，在晶体管Tr3导通之前，允许通过未被延迟的输入电压Vin来导通晶体管Tr6。结果，允许降低直通电流。第三实施方式结构图18示出了根据本发明第三实施方式的倒相电路1的整体结构的实例。倒相电路ι从输出端子OUT输出具有与施加至输入端子IN的脉冲信号(例如，参考图19中的部分(A))的信号波形基本上倒相的信号波形的脉冲信号(例如，参考图19中的部分(B))。倒相电路1优选地形成在无定形硅或无定形氧化物半导体上并且包括均具有相同导电类型的沟道的五个晶体管Tr1 Tr5。除了上述五个晶体管Tr1 Tr5之外，倒相电路还包括两个电容元件C1和C2，输入端子IN和输出端子OUT。换句话说，倒相电路具有5Tr2C电路结构。晶体管Tri、Tr2和Tr3分别对应于本发明中的“第一晶体管”、“第二晶体管”和“第三晶体管”的具体实例。此外，Tr4和Tr5分别对应于本发明中的“第四晶体管”和“第五晶体管”的具体实例。此外，电容元件C1和C2分别对应于本发明中的“第一电容元件”和“第二电容元件”的具体实例。晶体管Tr1 Tr5由均具有相同导电类型的沟道的薄膜晶体管(TFT)(例如，η沟道MOS (金属-氧化物半导体)型薄膜晶体管(TFT))构成。晶体管Tr1响应于(例如)输入端子IN的电压(输入电压Vin)和低压线k的电压八之间的电位差Vgsl (或与此对应的电位差)，建立或断开输出端子OUT和低压线k之间的电连接。晶体管Tr1的栅极电连接至输入端子IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr1 的未连接至低压线的k的另一个端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr5 的源极和漏极的未连接至高压线Lh2的一个端子(第一端子X)的电压Vs5和输出端子OUT 的电压(输出电压Vout)之间的电位差Vgs2(或与此对应的电位差)，建立或断开高压线Vhi 和输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr5的第一端子X。晶体管Tr2的源极和漏极中的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至的输出端子OUT的另一个端子电连接至高压线LH1。晶体管Tr3响应于输入电压Vin和低压线k的电压\之间的电位差Vgs3 (或与此对应的电位差)，建立或断开晶体管Tr5的栅极和低压线k之间的电连接。Tr3的栅极电连接至输入端子IN。Tr3的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr3的未连接至低压线k的另一个端子电连接线至晶体管Tr5的栅极。晶体管Tr4响应于输入电压Vin 和低压线k的电压八之间的电位差Vgs4 (或与此对应的电位差)，建立或断开晶体管Tr5的第一端子X和低压线k之间的电连接。晶体管Tr4的栅极电连接至输入端子IN。晶体管 Tr4的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr4的未连接至低压线k的另一个端子电连接线至晶体管Tr5的第一端子X。换句话说，晶体管Trp Tr3和Tr4连接至同一电压线(低压线LJ。因此，晶体管Tr1的靠近低压线k侧上的端子、晶体管Tr3的靠近低压线k侧上的端子以及晶体管Tr4的靠近低压线k侧上的端子具有相同的电位。晶体管Tr5响应于电容元件C1的端子之间的电位差Vgs5 (或与此对应的电位差)，建立或断开高压线Lh2和第一端子X之间的电连接。晶体管Tr5的栅极电连接至晶体管Tr3的源极和漏极中的未连接至低压线k的那个端子。晶体管Tr5的源极和漏极中的一个端子电连接至高压线LH2。晶体管Tr5的未连接至高压线Lh2的另一个端子连接至晶体管Tr2的栅极和晶体管 Tr4的源极和漏极中的未连接至低压线k的那个端子。在本发明中，低压线U对应于“第一电压线”、“第三电压线”和“第四电压线”的具体实例。在本发明中，高压线Lm和高压线Lh2分别对应于“第二电压线”和“第五电压线” 的具体实例。高压线Lhi和Lh2连接至输出高于低压线k的电压\的电压(恒定电压)的电源 (未示出)。高压线Lm的电压Vm在倒相电路1的驱动期间处于电压Vddl，而高压线Lh2的电压Vh2在倒相电路1的驱动期间处于电压Vdd2 (彡Vddl+Vth2)。注意，Vth2是晶体管Tr2的阈值电压。另一方面，低压线k连接至输出低于高压线Lhi的电压Vhi的更低电压(恒定电压) 的电源(未示出)，并且低压线k的电压\在倒相电路1的驱动期间处于电压Vss ( < Vddl)。电容元件C1和C2串联地插入在输入端子IN和晶体管Tr5的栅极之间。电容元件 C1和电容元件C2之间的电连接点B电连接至晶体管Tr5的第一端子X。电容元件C1插入在靠近晶体管Tr5栅极的一侧，而电容元件C2插入在靠近晶体管Tr1栅极的一侧。电容元件 C2的电容大于电容元件C1的电容。电容元件C1和C2的电容优选地都满足下列表达式⑴。如果C1和C2的电容满足表达式(1)，则在输入电压Vin的下降沿(将在稍后描述)，允许晶体管Tr5的栅-源电压达到或超过晶体管Tr5的阈值电压Vth5，从而允许晶体管Tr5导通。结果，允许输出电压V。ut从低电平切换至高电平。C2(Vdd-Vss)Z(C^C2) > Vth5- (1)倒相电路1对应于进一步包括插入在输出级中的晶体管Tr1与Tr2和输入端IN之间的控制元件10和晶体管Tr3 Tr5的现有技术中的倒相电路(图83中的倒相电路200)。在这种情况下，例如，如图18所示，控制元件10包括电连接至输入端子IN的端子P1、电连接至晶体管Tr5的第一端子X的端子P2以及连接至晶体管Tr5的栅极的端子P3。此外，例如，如图18所示，控制元件包括电容元件C1和C2。端子P1I2和P3分别对应于本发明中的“第二端子”、“第三端子”和“第四端子”的具体实例。例如，当下降沿电压施加至端子P1时，控制元件10允许第三端子P2的电压瞬变慢于第四端子P3的电压瞬变。更具体地，当下降沿电压施加至输入端子IN时，控制元件10允许晶体管Tr5的源极(第一端子X)的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。注意，将通过倒相电路1的操作的下列描述来描述控制元件10的操作。操作接下来，下面将参照图20 图39描述倒相电路1的操作的实例。图20是示出倒相电路1的操作实例的波形图。图21 图沈是顺序示出倒相电路1的操作实例的电路图。首先，当输入电压Vin处于高电平(Vddl)时，晶体管Trp Tr3和Tr4导通。然后，晶体管Tr2的栅极电压Vg2和源极电压Vs2充电至低压线k的电压= Vss)，并且晶体管Tr5 的栅极电压Vg5和源极电压Vs5充电至低压线k的电压VJ = Vss)(参照图20和图21)。因此，晶体管Tr2截止(处于晶体管Tr2在电压Vgs2 = OV下截止的情况)，并且晶体管Tr5截止(处于晶体管Tr5在电压Vgs5 = OV下截止的情况)，从而提取电压Vss作为输出电压V。ut。此时，电容元件C2被充电至电压Vdd2-Vss。接下来，当输入电压Vin从高电平(Vddl)切换至低电平(Vss)时，晶体管ΤΓι、Tr3和 Tr4的栅极电压Vgl、Vg3和Vg4从电压Vddl切换(下降)至电压Vss(图20和图22)。因此，晶体管Tr1的栅极电压Vgl的变化经电容元件C2传递至晶体管Tr2的栅极以使晶体管Tr2的栅极电压Vs2变化(降低)AVl'。此外，晶体管Tr1的栅极电压Vgl的变化经电容元件C1和 C2传递至晶体管Tr5的栅极以使晶体管Tr5的栅极电压Vg5变化(降低)Δ V2'。然而，此时，晶体管Tr3和Tr4是导通的。因此，电流从低压线k流至晶体管Tr5的源极和栅极，从而将晶体管Tr5的源极和栅极充电至电压Vss。在这种情况下，随着晶体管Tr3和Tr4的栅极电压从电压Vddl切换(降低)至电压 Vss，晶体管Tr3和Tr4的导通电阻逐渐增加，从而增加将晶体管Tr5的源极和栅极充电至低压线k的电压八所需的时间。此外，当晶体管Tr5的源极处的全电容和晶体管Tr5的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr5的源极，而电容元件C1和C2串联连接至晶体管 Tr5的栅极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，将晶体管Tr5的源极充电至低压线k的电压\所需的时间长于将晶体管Tr5的栅极充电至低压线k的电压\所需的时间。此外，在输入电压Vin处于或超过电压Vss+Vth3，并进一步处于或超过电压Vss+Vth4 的情况下，晶体管Tr3和Tr4工作在线性区域内。注意，Vth3是晶体管Tr3的阈值电压，Vth4 是晶体管Tr4的阈值电压。另一方面，在输入电压Vin小于电压Vss+Vth3，并进一步小于电压 Vss+Vth4的情况下，晶体管Tr3和Tr4工作在饱和区域内。因此，尽管图22中示出的电流流过晶体管Tr5的源极和栅极，但不允许晶体管Tr3和Tr4的每个端子被充电至电压Vss。当输入电压Vin从电压Vddl切换至电压Vss时，最终，晶体管Tr5的栅-源电压Vgs5 改变至电压AV1-AVJ参考图20和图23)。此时，当晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5时，晶体管Tr5导通，并且电流开始从高压线Lh2流动。当晶体管Tr5导通时，通过晶体管Tr4和晶体管Tr5来增加晶体管Tr5的源极电压 Vs50此外，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，从而形成了自举，所以晶体管Tr5的栅极电压Vg5随着晶体管Tr5的源极电压Vs5的增加而增加。之后，当晶体管Tr5 的源极电压Vs5和栅极电压Vg5达到或超过电压Vss-Vth3，进一步达到或超过电压Vss-Vth4时，晶体管Tr3和Tr4截止，并且晶体管Tr5的源极电压Vs5和栅极电压Vg5仅通过晶体管Tr5增加。在过去一段时间之后，当晶体管Tr5的源极电压Vs5(晶体管Tr2的栅极电压Vg2) 达到或超过Vss+Vth2时，晶体管Tr2导通，并且电流开始从高压线Lhi流动(参考图20和图 24) 0注意，Vth2是晶体管Tr2的阈值电压。结果，输出端子OUT的电压V。ut从电压Vss逐渐增加。最终，晶体管Tr2的栅极电压Vg2通过来自晶体管Tr5的电流增加至高压线Lh2的电压VH2 (参照图20和图25)。在这种情况下，高压线Lh2的电压Vh2在驱动倒相电路期间处于大于电压Vddl+Vth2的电压Vdd2，因此，晶体管Tr2向输出端子OUT输出为高压线Lhi的电压Vhi 的电压Vddl。结果，输出端子OUT输出电压Vddl (参照图20和25)。在过一段时间之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vddl)(参考图20和图26)。此时，在输入电压Vin低于电压Vss+Vth3，并进一步低于Vss+Vth4的阶段中，晶体管Tr3和Tr4截止。因此，经电容元件C1和C2的耦合被施加至晶体管Tr5的源极和栅极以增加晶体管Tr5的源极电压Vs5和栅极电压Vg5。之后，当输入电压Vin达到或超过电压 Vss+Vthl, Vss+Vth3和Vss+Vth4时，晶体管Tr1, Tr3和Tr4导通。因此，电流朝着晶体管Tr2的源极(输出端子OUT)和晶体管Tr5的源极和栅极流动，从而将晶体管Tr2的源极(输出端子 OUT)和晶体管Tr5的源极和栅极充电至Vss。在这种情况下，随着晶体管Tiv Tr3和Tr4的栅极电压Vgl、Vg3和Vg4从电压Vss切换(增加)至电压Vddl，晶体管ΤΓι、Tr3和Tr4的导通电阻逐渐减小，以相对减少将晶体管 Tr2和Tr5的源极和栅极充电至低压线k的电压八所需要的时间。最终，晶体管Tr2的源极电压Vs2和晶体管Tr5的源极电压Vs5和栅极电压Vg5达到电压Vss，并且输出端子输出电压 Vss(参考图20和图21)。如上所述，根据第三实施方式的倒相电路1从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参考图19中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图19中的部分(B))。效果
图83中示出的现有技术中的倒相电路200具有(例如)单沟道型的电路结构，其中，两个η沟道MOS型晶体管Tr1和Tr2彼此串联连接。在倒相电路200中，例如，如图84 所示，当输入电压Vin处于电压Vss时，输出电压V。ut并不处于电压Vdd而是处于电压Vdd-Vth2。换句话说，输出电压V。ut包括晶体管Tr2的阈值电压Vth2，并且输出电压V。ut很大程度上受到晶体管Tr2的阈值电压Vth2的变化的影响。因此，例如，如图85中的倒相电路300所示，考虑将晶体管Tr2的栅极和漏极彼此电分离，并将栅极连接至施加了高于漏极的电压Vdd的高电压Vdd2 (彡vdd+vth2)的高压线lH2。此外，例如，考虑了由图86中的倒相电路400所表示的自举型电路结构。然而，在图83、图85和图86中的任意一个电路中，即使在输入电压Vin处于高电平，即，即使在输出电压V-处于低电平的情况下，电流(直通电流)仍从高压线1^经晶体管 Tr1和Tr2流至低压线Ll。结果，倒相电路中的功耗增加。此外，在图83、图85和图86中的电路中，例如，如由图84的部分⑶中的虚线圈起的点中所示，当输入电压Vin处于电压Vdd 时，输出电压并不处于电压Vss，输出电压V。ut的峰值发生变化。因此，例如，在有源矩阵有机 EL显示器中的扫描器中使用倒相电路的情况下，驱动晶体管的阈值校正和迁移率校正从一个像素到另一个像素是变化的，从而导致亮度的变化。另一方面，在根据第三实施方式的倒相电路1中，响应于输入电压Vin和低压线k 的电压\之间的电位差而执行导通/截止操作的晶体管Ta、Tr3和Tr4设置在晶体管Tr2 的源极和低压线k之间，晶体管Tr5的栅极和低压线k之间以及晶体管Tr5的源极和低压线k之间。因此，当晶体管Tr1Jr3和Tr4的栅极电压从高电平(Vddl)切换(降低)至低电平(Vss)时，晶体管TivTr3和Tr4的导通电阻逐渐增加以增加将晶体管Tr2和Tr5的栅极和源极充电至低压线k的电压\所需的时间。此外，当晶体管TiV Tr3和Tr4的栅极电压从低电平(Vss)切换(增加)至高电平(Vddl)时，晶体管ΤΓι、Tr3和Tr4的导通电阻逐渐减小以减少将晶体管Tr2和Tr5的栅极和源极充电至低压线k的电压\所需的时间。此外，在根据第三实施方式的倒相电路1中，电容元件C1和C2串联地连接至晶体管Tr5的栅极，并且并联地连接至晶体管Tr5的源极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，当晶体管Ta、Tr3和Tr4的栅极电压从高电平(Vddl)切换(降低) 至低电平(Vss)时，晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5，从而晶体管Tr5导通，之后，晶体管ΤΓι、Tr3和Tr4立即截止。换句话说，当切换的输入电压Vin经电容元件C1和C2被施加至晶体管Tr5的栅极和源极时，栅-源电压Vgs5通过瞬变差而超过阈值电压Vth5，晶体管Tr2和Tr5导通，之后，晶体管ΤΓι、Tr3和Tr4立即截止。此时，输出电压 Vout变成高压线Lm的电压。此外，当晶体管Tr1Jr3和Tr4的栅极电压从低电平(Vss)切换 (增加)至高电平(Vddl)时，晶体管Tr1, Tr3和Tr4导通，之后，晶体管Tr2和Tr5立即截止。此时，输出电压V。ut变成低压线k的电压。因此，在根据第三实施方式的倒相电路1中，几乎消除了晶体管Tr1和晶体管Tr2 同时导通的时间段或晶体管Tr4和晶体管Tr5同时导通的时间段。因此，在高压线Lhi和低压线k之间经晶体管Tr1和Tr2以及高压线Lm和低压线k之间经晶体管Tr4和Tr5几乎没有电流(直通电流)流过。结果，允许降低功耗。此外，当晶体管1^、Tr3和Tr4的栅极电压从高电平(Vddl)切换(降低)至低电平(Vss)时，输出电压V。ut变成高压线Lhi的电压，而当晶体管Trp TrjPTr4的栅极电压从低电平(Vss)切换(增加)至高电平(Vddl)时，输
41出电压V。ut变成低压线k的电压。因此，允许消除输出电压的变化。结果，例如，允许降低驱动晶体管中阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，从而允许降低从一个像素到另一个像素的亮度的变化。第四实施方式结构图27示出了根据本发明第四实施方式的倒相电路2的整体结构的实例。如根据本发明第三实施方式的倒相电路1的情况一样，倒相电路2从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参考图19中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图19中的部分(B))。倒相电路2的结构与根据第三实施方式的倒相电路1的结构不同之处在于进一步包括在输出级的晶体管Tr1和Tr2之前的晶体管扑6和1^7。下文中，将主要描述第三实施方式和第四实施方式之间的不同之处，对第三实施方式和第四实施方式之间类似之处不进行描述。晶体管Trf^PTr7均由沟道导电类型与晶体管Tr1等的沟道导电类型相同的晶体管 (例如，η沟道MOS型TFT)构成。晶体管Tr6响应于(例如)输入端子IN的电压(输入电压Vin)和低压线k的电压八之间的电位差Vgs6 (或与此对应的电位差)，建立或断开晶体管 Tr2的栅极和低压线k之间的电连接。晶体管Tr6的栅极电连接至输入端子IN，并且晶体管Tr6的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr6的未连接至低压线的k 的另一个端子电连接至晶体管Tr2的栅极。晶体管Tr7响应于晶体管Tr5的栅极电压Vg5和晶体管Tr5的源极(第一端子X)的电压Vs5之间的电位差Vgs7 (或与此对应的电位差)，建立或断开晶体管Tr5的源极(第一端子X)和晶体管Tr2的栅极之间的电连接。晶体管Tr7 的栅极电连接至晶体管Tr5的栅极。晶体管Tr7的源极和漏极中的一个端子电连接至晶体管Tr5的源极(第一端子X)，而晶体管Tr7的未连接至的晶体管Tr5的源极(第一端子X) 的另一个端子电连接至晶体管Tr2的栅极。操作接下来，下面将参照图观图47描述倒相电路2的操作的实例。图28是示出倒相电路2的操作实例的波形图。图四图34是顺序示出倒相电路2的操作实例的电路图。首先，当输入电压Vin处于高电平(Vddl)时，晶体管Tr1JivTi^n Tr6导通。然后，晶体管Tr2的栅极电压Vg2和源极电压Vs2被充电至低压线k的电压VJ = Vss)，并且晶体管Tr5的栅极电压Vg5和源极电压Vs5被充电至低压线k的电压VJ = Vss)(参照图观和图29)。因此，晶体管Tr2截止(处于晶体管Tr2在电压Vgs2 = OV下截止的情况)，晶体管 Tr5截止(处于晶体管Tr5在电压Vgs2 = OV下截止的情况)，然后提取电压Vss作为输出电压V。ut。此时，电容元件C2被充电至电压vdd2-vss。接下来，当输入电压Vin从高电平(Vddl)切换至低电平(Vss)时，晶体管Tr1Jr3Jr4 和Tr6的栅极电压Vgl、Vg3、Vg4和Vg6从电压Vddl切换(下降)至电压Vss(图28和图30)。因此，晶体管Tr1的栅极电压Vgl的变化经电容元件C2传递至晶体管Tr5的源极，从而使晶体管Tr5的源极电压Vs5变化(降低)Δ Vl ‘。此外，晶体管Tr1的栅极电压Vgl的变化还经电容元件C1和C2传递至晶体管Tr5的栅极，从而使晶体管Tr5的栅极电压Vg5变化(降低) AV2'。然而，此时，晶体管Tr3、Tr4和Tr6是导通的。因此，电流从低压线k流至晶体管 Tr5的源极和栅极以及晶体管Tr7的源极和漏极，从而将晶体管Tr5的源极和栅极以及晶体管Tr7的源极和漏极充电至电压Vss。在这种情况下，随着晶体管Tr3、Tr4和Tr6的栅极电压从电压Vddl切换(降低)至电压Vss，晶体管Tr3、Tr4和Tr6的导通电阻逐渐增加以增加将晶体管Tr5的源极和栅极以及晶体管Tr7的源极和漏极充电至低压线k的电压\所需的时间。此外，当晶体管Tr5的源极处的全电容和晶体管Tr5的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr5的源极，而电容元件C1和C2串联连接至晶体管 Tr5的栅极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，将晶体管Tr5的源极充电至低压线k的电压\所需的时间长于将晶体管Tr5的栅极充电至低压线k的电压\所需的时间。此外，在输入电压Vin处于或超过电压Vss+Vth3，并进一步处于或超过电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在线性区域内。另一方面，在输入电压Vin小于电压Vss+Vth3，并进一步小于电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在饱和区域内。因此，尽管图30 中示出的电流流过晶体管Tr5的源极和栅极，但不允许晶体管Tr3和Tr4的每个端子被充电至电压Vss。当输入电压Vin从电压Vddl切换至电压Vss时，最终，晶体管Tr5的栅-源电压Vgs5 改变为电压AV1-AV2(参考图观和图31)。此时，当晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5时，晶体管Tr5导通，并且电流开始从高压线Lh2流动。此外，此时，当晶体管Tr2的栅极电压Vgs2处于电压Vss-AV3时，晶体管Tr7工作在饱和区域。当晶体管Tr5导通时，通过晶体管Tr4、Tr6和晶体管Tr5来增加晶体管Tr5的源极电压Vs5。此外，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，形成了自举，所以晶体管Tr5的栅极电压Vg5随着晶体管Tr5的源极电压Vs5中的增加而增加。之后，当晶体管 Tr5的源极电压Vs5和栅极电压Vg5达到或超过电压Vss-Vth3，进一步达到或超过电压Vss-Vth4 时，晶体管Tr3和Tr4截止，并且当晶体管Tr5的源极电压Vs5达到或超过电压Vss-Vth6时，晶体管Tr6截止。结果，晶体管Tr5的源极电压Vs5和栅极电压Vg5通过来自晶体管Tr5的电流而增加。此外，当晶体管Tr5的栅极电压Vg5增加时，晶体管Tr7从饱和区域切换至线性区域而工作，并且晶体管Tr5的源极电压Vs5和晶体管Tr2的栅极电压Vg2具有相同的电位。在过去一段时间之后，当晶体管Tr5的源极电压Vs5 (晶体管Tr2的栅极电压Vg2)达到或超过Vss+Vth2时，晶体管Tr2导通，并且电流开始从高压线Lm流动(参考图观和图32)。结果，输出端子OUT的电压V。ut从电压Vss逐渐增加。最终，晶体管Tr2的栅极电压Vg2通过来自晶体管Tr5的电流而被增加至高压线Lh2的电压Vh2 (参照图观和图33)。在这种情况下，在驱动倒相电路2期间，高压线Lh2的电压Vh2处于大于电压Vddl+Vth2的电压Vdd2，因此，晶体管Tr2向输出端子OUT输出为高压线Lhi的电压Vhi的电压Vddl。结果，输出端子OUT输出电压Vddl (参照图28和33)。在过一段时间之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vddl)(参考图观和图34)。此时，在输入电压Vin低于电压Vss+Vth3，进一步低于Vss+Vth4的阶段，晶体管Tr3和Tr4截止。因此，经电容元件C1和C2的耦合被施加至晶体管Tr5的源极和栅极以增加晶体管Tr5的源极电压Vs5和栅极电压Vg5。之后，当输入电压Vin达到或超过电压Vss+Vthl、 Vss+Vth3> Vss+Vth4和Vss+Vth6时，晶体管Tr1, Tr3> Tr4和Tr6导通。因此，电流朝着晶体管Tr2 的源极(输出端子OUT)和晶体管Tr5的源极和栅极流动，从而将晶体管Tr2的源极(输出端子OUT)和晶体管Tr5的源极和栅极充电至Vss。在这种情况下，晶体管Tr7的栅极连接至晶体管Tr5的栅极。由于电容元件C1和C2 串联连接至晶体管Tr5的栅极，所以晶体管Tr5的栅极的电压瞬变快。因此，晶体管Tr7的栅极的电压瞬变快，并且晶体管Tr7较早截止。当晶体管Tr7截止时，晶体管Tr2的栅极和晶体管Tr5的栅极彼此断开。结果如图34所示，晶体管Tr6对晶体管Tr2的栅极充电，并且晶体管Tr4对晶体管Tr5的源极充电。因此，晶体管Tr2的栅极的电压瞬变快于晶体管Tr2 的源极的电压瞬变，并且晶体管Tr5的栅极的电压瞬变快于晶体管Tr2的源极的电压瞬变。结果，在输入电压Vin的上升沿，允许进一步减少晶体管Tr1和Tr2同时导通的时间，并进一步允许减小在高压线Lhi和低压线k之间以及在高压线Lh2和低压线k之间流动的电流。因此，在根据第四实施方式的倒相电路2中，几乎消除了晶体管Tr1和晶体管Tr2 同时导通的时间段。因此，由于在高压线Lm和低压线k之间以及在高压线Lh2和低压线k 之间几乎没有电流(直通电流)流动，所以允许降低功耗。此外，当晶体管Tr1和Tr3的栅极电压从高电平(Vddl)切换(降低)至低电平(Vss)时，输出电压V。ut变成高压线Lh的电压，并且当晶体管TrdP Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vddl)时，输出电压V。ut变成低压线k的电压。因此，允许消除输出电压V-的变化。结果，例如，允许降低驱动晶体管中阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，从而允许降低从一个像素到另一个像素的亮度的变化。第三和第四实施方式的变形在第三和第四实施方式中，如图35和图36所示，用于自举的电容元件C3可以设置在晶体管Tr2的栅极和晶体管Tr2的源极(输出端子OUT)之间。此外，在第三和第四实施方式中，例如，如图37和图38所示，延迟元件3可以设置在输入端子IN和晶体管Tr3的栅极之间。延迟电路3向晶体管Tr3的栅极输入具有与施加至输入端子IN的信号电压的延迟电压波形等同的波形的电压。延迟元件3向晶体管Tr3的栅极输入具有比施加至输入端子 IN的信号电压的电压波形的下降沿更慢的下降沿的电压。注意，延迟元件3不仅可允许电压波形的下降沿而且可允许电压波形的上升沿比施加至输入端子IN的信号电压的电压波形的下降沿和上升沿更慢。然而，在这种情况下，延迟元件3对施加至输入端子IN的信号电压的电压波形进行延迟，使得其下降沿慢于其上升沿。延迟电路3具有图39A 图39D中所示的任意电路结构。在图39A中，延迟元件 3包括电容元件C4。电容元件C4的一端电连接至晶体管Tr3的栅极，而电容元件C4的另一端电连接至低压线K。在图39B中，延迟元件3包括晶体管Tr9。晶体管Tr9由沟道导电类型与晶体管Tr1 等的沟道导电类型相同的晶体管(例如，η沟道MOS型TFT)构成。晶体管Tr9的源极电连接至晶体管Tr3的栅极，而晶体管Tr9的漏极电连接至输入端子IN。晶体管Tr9的栅极电连接至高压线LH3。高压线Lh3电连接至输出允许晶体管Tr9执行导通/截止操作的脉冲信号的电源(未示出)。图39C中，延迟元件3包括上述晶体管Tr9和晶体管Tr1(1。晶体管Trltl由沟道导电类型与晶体管Tr1等的沟道导电类型相同的晶体管(例如，η沟道MOS型TFT)构成。晶体管Trltl的栅极和源极电连接至晶体管Tr3的栅极，而晶体管Tr5的漏极电连接至输入端子IN。在图39D中，延迟元件3包括上述晶体管Tr9和上述电容元件C4。操作和效果图40示出了根据任意一个变形例的倒相电路的操作实例。注意，图40示出了将图39D中示出的电路结构用作延迟元件3的情况下的波形。根据变形例的倒相电路的基本操作与图20 图25以及图观图34中所示的相同。当输入电压Vin从高电平(Vddl)切换(降低)至低电平(Vss)时和当输入电压Vin从低电平(Vss)切换(增加)至高电平(Vddl) 时，执行不同于图20 图25以及图观图34中所示的操作。当输入电压Vin从高电平(Vddl)切换(降低)至低电平(Vss)时，晶体管Tr3和Tr4 的栅极电压从电压Vddl变成Vss。在根据第三和第四实施方式的倒相电路1和2中，该电压变化使得晶体管Tr5的源极电压通过电容元件C改变△ V1，进一步使得晶体管Tr5的栅极电压通过电容元件C2和C1改变Δ V2。在这种情况下，因为晶体管Tr3的栅极电压Vg3从电压 Vddl降低至电压Vss，所以对晶体管Tr5的栅极施加了 AV2的耦合量，结果，晶体管Tr3的导通电阻逐渐增大以减慢用于将晶体管Tr5的栅极充电至电压Vss的电压瞬变。换句话说，因为晶体管Tr3在施加耦合时从导通切换到截止，所以对晶体管Tr5的栅极施加了 AV2的耦合量。另一方面，在该变形例中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图41中所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，与输入电压Vin被施加至晶体管Tr3的栅极的情况相比，延迟了晶体管Tr3的截止点 (从导通切换到截止的点)。换句话说，在经电容元件C2施加耦合时，晶体管Tr3仍导通(参照图42)。因此，最终，允许施加至晶体管Tr5的栅极的耦合量(AV2)被降低至比现有技术中的小，并且允许增加晶体管Tr5的栅-源电压Vgs5。结果，允许增加倒相电路2的速度。在该变形例中，即使在输入电压Vin从低电平(Vss)切换(增加)至高电平(Vddl) 的情况下，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图41所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，由于晶体管Tr3的截止点被延迟，所以晶体管Tr3在晶体管Tr1导通之后导通，并且存在在切换输出电压的状态下电流(直通电流)从高压线Lm流向低压线k的可能性。然而，当考虑到晶体管Tr3导通的工作点以及施加至晶体管Tr3的栅极的信号电压的波形时，即使施加至晶体管Tr3的栅极的信号电压被延迟，晶体管Tr3导通的定时在图42中所示的上升沿处几乎不变化，另一方面，使晶体管Tr3截止的定时在下降沿处变化很大。因此，上述直通电流流动的时间段非常短，根据变形例的倒相电路的功耗与倒相电路1和2的功耗不会有很大差异。在第三实施方式和第四实施方式中，由输入电压Vin的变化引起的耦合被施加至晶体管Tr5的源极和栅极，使得晶体管Tr5的栅-源电压Vgs5利用晶体管Tr5的源极和栅极之间的电压瞬变的差异而具有等于或高于晶体管Tr5的阈值电压Vth5的值。此时，输出端子 OUT输出高压线Lhi的电压作为输出电压V。ut，但输出端子OUT的电压瞬变高度依赖于晶体管Tr2的栅-源电压Vgs2。换句话说，在晶体管Tr2的栅-源电压Vgs2快速增加的情况下，输出电压V。ut快速上升，并且在晶体管Tr2的栅-源电压Vgs2逐渐增加的情况下，输出电压V。ut 逐渐上升。因此，为了提高倒相电路1的速度，需要晶体管Tr2的栅-源电压Vgs2快速上升，作为实现此的方法，例如，考虑增大电容元件C2的电容。然而，在增大电容元件(2的电容的情况下，倒相电路所占用的区域增大。结果，例如，在包括具有更大电容的电容元件C2的倒相电路1被用于有机EL显示器中的扫描器等的情况下，在显示面板的外围部(框架)中倒相电路占用的区域增大，从而妨碍了框架区域的减小。此外，电容元件仏的电容的增大引起了在晶体管Tr2的源极(输出端子OUT)中的大于AV1的电压变化，从而引起了在晶体管 Tr2的栅极中的比AV2更大的电压变化。结果，即使增大电容元件C2的电容，晶体管Tr2的栅-源电压Vgs2仍具有与Δ V1-Δ V2不会相差很大的值。因此，电容元件C2的电容的增大倒相电路1的速度提高帮助不是很大。另一方面，在变形实例中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图41所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，允许增大倒相电路的速度而不增大电容元件C2的电容。在第三和第四实施方式及其变形例中，晶体管Tr1 Trltl由η沟道型TFT构成，但它们可由(例如)Ρ沟道MOS型TFT来构成。然而，在这种情况下，当晶体管Tr1-Trltl从低电平切换(增加)至高电平时的瞬变响应与当晶体管Tr1 Trltl从高电平切换(降低) 至低电平时的瞬变响应彼此相反。此外，高压线Lhi由低压线Lu代替，高压线Lh2由低压线 Ll2代替，并且低压线k由高压线Lh代替。注意，在这种情况下，低压线Lu和I^2连接至输出低于高压线Lh的电压的更低电压(恒定电压)的电源(未示出)。低压线Lu的电压在倒相电路1的驱动期间处于电压 Vssl，并且低压线I^2的电压在倒相电路的驱动期间处于电压Vss2(彡Vssl-Vth2)。另一方面，高压线Lh连接至输出高于低压线Lu和I^2的电压的电压(恒定电压)的电源(未示出)，并且高压线Lh的电压在倒相电路的驱动期间处于电压Vdd( > Vssl)。第五实施方式构造图43示出了根据本发明第五实施方式的倒相电路1的整体结构的实例。倒相电路1从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图 44中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图44中的部分(B))。倒相电路1优选地形成在无定形硅或无定形氧化物半导体上，并包括具有相同的导电类型沟道的七个晶体管Tr1 Tr7。除上述七个晶体管Tr1 Tr7以外，倒相电路1还包括三个电容元件C1 C3、输入端子IN和输出端子OUT。换而言之，倒相电路1具有7Tr3C电路结构。晶体管ΤΓι、ΤΓ2、ΤΓ3、ΤΓ4、ΤΓ5、ΤΓ6和Tr7在本发明中分别对应于“第一晶体管”、“第二晶体管”、“第三晶体管”、“第四晶体管”、“第五晶体管”、“第六晶体管”和“第七晶体管”的具体实例。此外，电容元件Cp C2和C3在本发明中分别对应于“第一电容元件”、“第二电容元件”、和“第三电容元件”的具体实例。晶体管Tr1 Tr7由均具有相同导电类型的沟道的薄膜晶体管(TFT)(例如，η沟道MOS (金属氧化物半导体)型薄膜晶体管(TFT))构成。晶体管Tr1例如响应于输入端子 IN的电压(输入电压Vin)与低压线k的电压之间的电位差Vgsl (与此对应的电位差)，建立或断开输出端子OUT与低压线k之间的电连接。晶体管Tr1的栅极电连接至输入端子 IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr1未连接至低压线k的另一端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr7的源极和漏极的未连接至高压线Lh的端子(端子A)的电压Vs7与输出端子OUT的电压(输出电压V。ut) 之间的电位差Vgs2 (与此对应的电位差)，建立或断开高压线Lh与输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr7的端子A。晶体管Tr2的源极和漏极的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至输出端子OUT的另一端子电连接至高压线
LHo晶体管Tr3响应于输入电压Vin与低压线k的电压八之间的电位差Vgs3 (与此对应的电位差)，建立或断开晶体管Tr5的栅极与低压线k之间的电连接。晶体管Tr3的栅极电连接至输入端子IN。晶体管Tr3的源极和漏极的一个端子电连接至低压线1^，而晶体管Tr3 的未连接至低压线k的另一端子电连接至晶体管Tr5的栅极。晶体管Tr4响应于输入电压 Vin与低压线k的电压八之间的电位差Vgs4 (与此对应的电位差)，建立或断开晶体管Tr5的源极和漏极中未连接至高压线Lh的一个端子(端子F)和低压线k之间的电连接。晶体管 Tr4的栅极电连接至输入端子IN。晶体管Tr4的源极和漏极中的一个端子电连接至低压线 Ll,并且晶体管Tr4中未连接至低压线k的另一端子电连接至晶体管Tr5的端子F。晶体管 Tr5响应于电容元件C1的端子间的电压Vgs5 (与此对应的电位差)，建立或断开高压线Lh和端子F之间的电连接。晶体管Tr5的栅极电连接至晶体管Tr3的源极和漏极中未连接至低压线k的端子。晶体管Tr5的源极和漏极的一个端子电连接至高压线Lh。晶体管Tr5未连接至高压线Lh的另一端子(端子F)电连接至晶体管Tr7栅极和晶体管Tr4的源极和漏极中未连接至低压线k的端子。晶体管Tr6响应于输入电压Vin与低压线k的电压\之间的电位差Vgs6(或者与此对应的电位差)，建立或断开晶体管Tr7的源极和漏极中未连接至高压线Lh的端子(端子A)与低压线k之间的电连接。晶体管Tr6的栅极电连接至输入端子IN。晶体管Tr6的源极和漏极中的一个端子电连接至低压线1^，而晶体管Tr6的未连接至低压线k的另一端子电连接至晶体管Tr7的端子A。换而言之，晶体管ΤΓι、Tr3, Tr4, Tr6均连接至同一电压线 (低压线LJ。因此，晶体管Tr1的靠近低压线k侧的端子、晶体管Tr3的靠近低压线k侧的端子、晶体管Tr4的靠近低压线U侧的端子以及晶体管Tr6的靠近低压线k侧的端子均具有相同的电位。晶体管Tr7响应于晶体管Tr5的源极和漏极中未连接至高压线Lh的端子 (端子F)的电压Vs5与晶体管Tr2的栅电压Vg2之间的电位差Vgs7(与此对应的电位差)，建立或断开高压线Lh与晶体管Tr2的栅极之间的电连接。晶体管Tr7的栅极电连接至晶体管 Tr5的端子F。晶体管Tr7的源极和漏极的一个端子电连接至晶体管Tr2的栅极，并且晶体管 Tr7的未连接至晶体管Tr2的栅极的另一端子电连接至高压线Lh。换而言之，晶体管Tr2、Tr5 和Tr7均连接至同一电压线(高压线Lh)。因此，晶体管Tr2的靠近高压线Lh的端子、晶体管Tr5的靠近高压线Lh的端子以及晶体管Tr7的靠近高压线Lh的端子均具有相同的电位。低压线U在本发明中对应于“第一电压线”、“第三电压线”、“第四电压线”和“第六电压线”的具体实例。高压线Lh在本发明中对应于“第二电压线”、“第五电压线”和“第七电压线”的具体实例。高压线1^连接至输出高于低压线1^的电压八的电压的电源(未示出)，并且高压线Lh的电压Vh在倒相电路1的驱动期间处于电压Vdd。电压Vdd具有与施加至输入端子IN 的信号电压(输入电压Vin)的高电压相同的电压值。另一方面，低压线k连接至输出低于高压线Lh的电压Vh的电压(恒定电压)的电源(未示出)，并且低压线k的电压\在倒
47相电路1的驱动期间处于Vss ( < Vdd)。电容元件C1和C2串联插入在输入端子IN和晶体管Tr5的栅极之间。电容元件C1 和C2之间的电连接点D电连接至晶体管Tr5的端子F。电容元件C1插入在靠近晶体管Tr5 的栅极的一侧，而电容元件C2插入在靠近晶体管Tr1的栅极的一侧。电容元件(2的电容大于电容元件(^的电容。电容元件C1和C2的电容优选地满足下面的表达式(1)。如果电容元件C1和C2的电容满足表达式(1)，则在下文将描述的输入电压Vin的下降沿处，允许晶体管Tr5的栅-源电压达到或超过晶体管Tr5的阈值Vth5，从而允许晶体管Tr5导通。结果，允许输出电压V。ut从低电平切换至高电平。C2(Vdd-Vss)Z(C^C2) > Vth5 …⑴在该情况下，包括电容元件C1和C2的电路部件构成了倒相电路1中的控制元件 10。例如，如图43所示，控制元件10包括电连接至输入端子IN的端子P1、电连接至晶体管 Tr5的端子F的端子P2以及电连接至晶体管Tr5的栅极的端子P3。端子P1I2和P3在本发明中分别对应于“第二端子”、“第三端子”和“第四端子”的具体实例。例如，当将下降沿电压施加至端子P1时，控制元件10允许端子P2的电压瞬变慢于端子P3的电压瞬变。更具体地，当将下降沿电压施加至输入端子IN时，控制元件10允许晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。应当注意，将通过倒相电路 1的操作的以下描述来说明控制元件10的操作。晶体管Tr5的源极在本发明中对应于“第一端子”的具体实例。操作接下来，以下将参照图45 图80来描述倒相电路1的操作的实例。图45是示出了倒相电路1的操作的实例的波形图。图46至图51是顺序示出了倒相电路1的操作实例的电路图。首先，当输入电压Vin处于高电平(Vdd)时，晶体管ΤΓι、Tr3> Tr4和Tr6均导通。因此，晶体管Tr2、Tr5和Tr7的栅极电压Vg2、Vg5和Vg7以及晶体管Tr2、Tr5和Tr7的源极电压 Us5和Vs7被充电至低压线Ll的电压Vl( = Vss)(参照图45和图46)。因此，晶体管Tr2, Tr5和Tr7截止(处于晶体管Tr2、Tr5和Tr7分别在电压Vgs2、Vgs5和Vgs7 = OV处截止的情况)，并且提取电压Vss作为输出电压V。ut。此时，电容元件C2被充电至Vdd-Vss的电压。接下来，当输入电压Vin从高电平(Vdd)切换(降低)为低电平(Vss)时，晶体管ΤΓι、 Tr3> Tr4和Tr6的栅极电压Vgl、Vg3、Vg4和Vg6从电压Vdd切换(降低)为电压Vss (参照图45 和图47)。因此，晶体管Tr1的栅极电压Vgl的变化通过电容元件C2传递至晶体管Tr7的栅极，以使晶体管Tr7的栅极电压Vg7改变(降低。此外，晶体管Tr1的栅极电压Vgl 的变化通过电容元件C1和C2也传递至晶体管Tr5的栅极，以使晶体管Tr5的栅极电压Vg5改变(降低)Δ V2'。然而，此时，晶体管ΤΓι、Tr3、Tr4和Tr6均是导通的。因此，电流从低压线k流至晶体管Tr2、Tr5和Tr7的源极和栅极，从而将晶体管Tr2、Tr5和Tr7的源极和栅极充电至电压Vss。在这种情况下，随着晶体管Tri、Tr3、Tr4和Tr6的栅极电压从电压Vdd切换(降低) 为电压Vss，晶体管Tri、Tr3、Tr4和Tr6的导通电阻逐渐增大，以增加将晶体管Tr2、Tr5和Tr7 的源极和栅极充电至低压线k的电压\所需要的时间。
此外，当将晶体管Tr5的源极处的全电容和晶体管Tr5的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr5的源极，并且电容元件C1和C2均串联连接至晶体管Tr5的栅极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，将晶体管Tr5的源极充电至低压线k的电压\所需要的时间大于将晶体管Tr5的栅极充电至低压线k的电压\所需要的时间。此外，在输入电压Vin处于或超过电压Vss+Vth3，并进一步处于或超过电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在线性区域内。应当注意，Vth3为晶体管Tr3的阈值电压，而 Vth4为晶体管Tr4的阈值电压。另一方面，在输入电压Vin小于电压Vss+Vth3，并且进一步在小于电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在饱和区域内。因此，尽管图47中所示的电流流过晶体管Tr5的源极和栅极，但不允许晶体管Tr3和Tr4的每一个端子充电至电压
Vss0当输入电压Vin从电压Vdd切换至电压Vss时，最终，晶体管Tr5的栅-源电压Vgs5变为电压AV1-AVJ参照图45和图48)。此时，当晶体管Tr5的栅-源电压Vgs5超过晶体管 Tr5的阈值电压Vth5时，晶体管Tr5导通，并且电流开始从高压线Lh流动。当晶体管Tr5导通时，通过晶体管Tr4和晶体管Tr5来增加晶体管Tr5的源极电压 Vs50此外，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，从而形成了自举，并且晶体管Tr5的栅极电压Vg5随着晶体管Tr5的源极电压Vs5的增加而增加。此后，当晶体管的源极电压Vs5和栅极电压Vg5达到或超过电压Vss-Vth3，进一步达到或超过Vss-Vth4时，晶体管 Tr3和Tr4截止，并且仅通过晶体管Tr5来增加晶体管Tr5的源极电压Vs5和栅极电压Vg5。在过去一段时间之后，当晶体管Tr5的源极电压Vs5(晶体管Tr7的栅极电压Vg7) 达到或超过电压Vss+Vth7时，晶体管Tr7导通，从而电流开始流过晶体管Tr7(参照图45和图 49)。应当注意，Vth7是晶体管Tr7的阈值电压。结果，晶体管Tr7的源极电压Vs7(晶体管Tr2 的栅极电压Vg2)从电压Vss逐渐增大。现在，将在下文考虑晶体管Tr2的栅极电压Vg2和源极电压Vs2。电容元件C3连接在晶体管Tr2的栅极和源极之间。电容元件C3引起自举，从而晶体管Tr2的源极电压Vs2和栅极电压Vg2彼此相应改变。晶体管Tr2的栅极电压Vg2通过来自晶体管Tr7的电流和晶体管Tr2的源极电压Vs2而增大。因此，与晶体管Tr2的栅极电压Vg2仅通过经由晶体管Tr2的电流来增大的情况相比较，晶体管Tr2的栅极的电压瞬变更快。结果，晶体管Tr2的栅-源电压Vgs2逐渐增大。此时，由于晶体管Tr5是导通的，所以晶体管Tr7的栅极电压Vg7并不跟随晶体管 Tr7的源极电压Vs7的增加，而最终变为高压线Lh的电压Vh( = Vdd)。因此，来自晶体管Tr7 的电流随着晶体管Tr2的栅极电压Vg2(晶体管Tr7的源极电压Vs7)的增大而减小。当考虑到晶体管Tr7的栅-源电压Vgs7达到晶体管Tr7的阈值电压Vth7的情况时，从高压线Lh流出的电流减小至极小的量，通过经由晶体管Tr7的电流而几乎不改变晶体管Tr2的栅极电压Vg2。然而，此时，由于晶体管Tr2是导通的，并且晶体管Tr2的源极电压Vs2增大，所以晶体管Tr2 的栅极电压Vg2通过自举操作而一直增大。结果，晶体管Tr7完全截止。此时，在晶体管Tr2 的栅-源电压Vgs2为电压AVx的情况下，当电压Δ Vx大于晶体管Tr2的阈值电压Vth2时，晶体管Tr2的栅极电压Vg2和源极电压Vs2即使在晶体管Tr7截止后仍持续增大，最终，将高压线Lh的电压Vh( = Vdd)作为电压Vout (参照图45和图50)。
然后，在过去另一时间段之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)(参照图45和图51)。此时，在输入电压Vin低于电压Vss+Vth3，并且进一步低于电压 Vss+Vth4的阶段，晶体管Tr3和Tr4是截止的。因此，将经由电容元件C1和C2的耦合施加至晶体管Tr5的源极和栅极，以增大晶体管Tr5的源极电压Vs5和栅极电压Vg5。此后，当输入电压 Vin 达到或超过电压 Vss+Vthl、Vss+Vth3、Vss+Vth6 和 Vss+Vth4 时，晶体管 Tr1、Tr3、Tr4 和 Tr6 导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)和栅极以及晶体管Tr5的源极和栅极，以将晶体管Tr2的源极(输出端子OUT)和栅极以及晶体管Tr5的源极和栅极充电至电压Vss。在这种情况下，随着晶体管Tiv Tr3> Tr4和Tr6的栅极电压Vgl、Vg3、Vg4和Vg6从电压Vss切换(增大)至电压Vdd时，晶体管Tr1, Tr3、Tr4和Tr6的导通电阻逐渐减小，以相对减少将晶体管Tr2和Tr5的源极和栅极充电至低压线k的电压\所需要的时间。最终，晶体管Tr2的源极电压Vs2以及晶体管Tr5的源极电压Vs5和栅极电压Vg5达到电压Vss，从而输出端子输出电压Vss (参照图45和图46)。如上所述，根据第五实施方式的倒相电路1从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图44中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图44中的部分(B))。效果图83中示出的现有技术中的倒相电路200具有(例如)单沟道型电路结构，其中，两个η沟道MOS型晶体管Tr1和Tr2彼此串联连接。在倒相电路200中，例如，如图84所示，当输入电压Vin处于电压Vss时，输出电压V。ut并不处于电压Vdd，而是处于电压Vdd-Vth2。换而言之，输出电压V。ut包括晶体管Tr2的阈值电压Vth2，并且输出电压V。ut很大程度上受到晶体管Tr2的阈值电压Vth2的变化的影响。因此，例如，如图85中的倒相电路300所示，考虑将晶体管Tr2的栅极和漏极彼此电隔离，并将栅极连接至施加了高于漏极的电压Vdd的电压Vdd2( ^ vdd+vth2)的高压线lH2。此外，例如，考虑了由图86中的倒相电路400表示的自举型电路结构。然而，在图83、图85和图86的任一个电路中，即使在输入电压Vin处于高电平，即，即使在输出电压V。ut处于低电平的情况下，电流(直通电流)仍从高压线Lh经晶体管Tr1 和Tr2流至低压线U。结果，增大了倒相电路中的功耗。此外，在图83、图85和图86的电路中，例如，如图84中的部分⑶的虚线圈起的点所示，当输入电压Vin处于电压Vdd时，输出电压V。ut不处于电压Vss，并且输出电压V。ut的峰值发生改变。因此，例如，在倒相电路用在有源矩阵有机EL显示器的扫描器中的情况下，驱动晶体管中的阈值校正或迁移率校正以各像素电路而变化，从而导致亮度的变化。另一方面，在根据第五实施方式的倒相电路1中，响应于输入电压Vin与低压线k 的电压\之间的电位差来执行导通/截止操作的晶体管Ta、Tr3, Tr4和Tr6设置在晶体管 Tr5的栅极与低压线k之间、晶体管Tr7的栅极与低压线k之间、晶体管Tr2的栅极与低压线k之间以及晶体管Tr2的源极与低压线k之间。因此，当晶体管TrpTivTr4和Tr6的栅极电压从高电平(Vdd)切换(降低)为低电平(Vss)时，晶体管TivTivTr4和Tr6的导通电阻逐渐增大，以增加将晶体管Tr2、Tr5和Tr7的栅极和源极充电至低压线k的电压\所需要的时间。此外，当晶体管Tr1, Tr3、Tr4和Tr6的栅极电压从低电平(Vss)切换(增大)为高电平(Vdd)时，晶体管Trp Tr3、Tr4和Tr6的导通电阻逐渐减小，以减少将晶体管Tr2、Tr5 和Tr7的栅极和源极充电至低压线k的电压\所需要的时间。此外，在本发明的实施方式中，彼此串联连接的电容元件C1和电容元件C2插入在输入端子IN与晶体管Tr5的栅极之间。此外，晶体管Tr5的源极电连接在电容元件C1和电容元件C2之间。因此，电容元件C1 和电容元件C2并联连接至晶体管Tr5的源极，而串联连接至晶体管Tr5的栅极。结果，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。因此，当晶体管Tr3、晶体管 Tr4、晶体管Tr6和晶体管Tr1的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5，从而晶体管Tr5导通，在此之后，晶体管Tr4立即截止。此时，在晶体管Tr7导通的同时，晶体管Tr4截止，并且在晶体管Tr2 导通的同时，晶体管Tr6截止，此后，晶体管Tr7截止。结果，输出电压V。ut变为高压线Lh的电压。此外，晶体管Tr3、晶体管Tr4、晶体管Tr6和晶体管Tr1的栅极电压从低电平(Vss)切换(增大)至高电平(Vdd)，晶体管Tr3、晶体管扑4和晶体管Tr6导通，并在此之后，晶体管 Tr5立即截止。此时，晶体管Tr2截止的同时，晶体管Tr1导通，因此，输出电压变为低压线的电压八。因此，在根据第五实施方式的倒相电路1中，几乎消除了晶体管Tr1和晶体管Tr2 同时导通的时间段、晶体管扑4和晶体管Tr5同时导通的时间段或者晶体管Trf^P晶体管Tr7 同时导通的时间段。因此，在高压线1^和低压线k之间经由晶体管Tr1和晶体管Tr2、经由晶体管扑4和晶体管Tr5、经由晶体管扑6和晶体管Tr7几乎没有电流(直通电路)流动。结果，允许降低功耗。此外，当晶体管ΤΓι、Τι·3、Τι^Π Tr6的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，输出电压￥_变为高压下1^的电压，而当晶体管1^、1^3、1^4和扑6 的栅极电压从低电平(Vss)切换至高电平(Vdd)时，输出电压V。ut变为低压线k的电压。因此，允许消除输出电压V。ut的变化。结果，例如，允许降低驱动晶体管中的阈值校正和迁移率校正从一个像素电路至另一像素电路的变化，从而允许降低亮度从一个像素至另一像素的变化。此外，在第五实施方式中，电容元件C1和C2直接连接至输出端子OUT，因此，施加至晶体管Tr5的栅极和源极的耦合量不会受到输出级中的寄生电容的影响。因此，允许增加晶体管Tr5的栅-源电压Vgs5，并且相应地允许提高倒相电路1的速度。此外，在第五实施方式中，在倒相电路1中，仅在低电压侧设置了一条共用电压线以及仅在高电压侧设置了一条共用电压，并且作为高压侧的电压线的高压线Lh的电压具有与在倒相电路1的驱动期间施加至输入端子IN的信号电压(输入电压Vin)的高电压相同的电压值(Vdd)。因此，倒相电路1仅需要具有与如图83、图85和图86所示的现有技术中的倒相电路同样的耐压性(resistance to pressure)，并且不需要增大倒相电路1的耐压性。因此，在倒相电路1中不需要使用具有高耐压性的元件，并且不存在由于耐压性的缺陷而导致良品率下降，因此，允许保持较低的制造成本。此外，在第五实施方式中，倒相电路1包括最小数目的电压线，如上所述，允许在不增大电容元件C2的电容的情况下提高倒相电路1的速度。因此，例如，在倒相电路1用于有源矩阵有机EL显示器中的扫描器等的情况下，允许减小显示面板的外围部(框架)中倒相电路1所占据的区域，从而实现框架区域的减小。第六实施方式
图52示出了根据本发明第六实施方式的倒相电路2的整体结构的实例。如根据第五实施方式的倒相电路1的情况中那样，倒相电路2从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图44中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图44中部分(B))。倒相电路2的构造与根据本发明第五实施方式的倒相电路1的构造不同之处在于增大电容元件C3的电容并且在输出端子OUT与低压线k之间设置辅助电容Csub。下文中，首先，将描述可能在根据第五实施方式的倒相电路 1中发生的问题，此后，将描述根据第六实施方式的倒相电路2的特性。注意，辅助电容Csub 在本发明中对应于“第四电容元件”的具体实例。问题根据本发明第五实施方式的倒相电路1的晶体管Tr2的栅极电压Vg2和源极电压 Vs2 (输出端子V。ut)考虑如下。如上所述，晶体管Tr2的栅极电源Vg2通过来自晶体管Tr7的电流和经由电容元件C3的晶体管Tr2的源极电压Vs2增大而增大。此时，由于来自晶体管 Tr7的电流随着晶体管Tr2的栅极电压Vg2的增大而减小时，所以在晶体管Tr7截止之后，晶体管Tr2的栅极电压Vg2仅通过晶体管Tr2的源极电压Vs2的增大而增大。在倒相电路1中，在晶体管Tr2的栅极中存在图53中所示的寄生电容Cgs2和Cgd2。因此，晶体管Tr2的栅极电压Vg2的变化量AVg以数学表达式1中所示的恒定比率g而相对于晶体管Tr2的源极电压 Vs2的变化量AVs改变。比值g被称作自举增益。数学表达式权利要求
1.一种倒相电路，包括第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第二晶体管的栅极与所述第三电压线之间的电连接，所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第二晶体管的栅极之间，以及所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述输出端子。
2.一种倒相电路，包括第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第二晶体管的栅极，所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第二晶体管的栅极之间，以及所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述输出端子。
3.根据权利要求1所述的倒相电路，其中，所述第二电容元件插入在靠近所述第一晶体管的栅极的一侧上，以及所述第二电容元件的电容大于所述第一电容元件的电容。
4.根据权利要求3所述的倒相电路，其中，所述第一电容元件与所述第二电容元件的电容满足以下表达式 C2(Vdd-Vss)Z(C^C2) >vth2其中，C1为所述第一电容元件的电容，C2为所述第二电容元件的电容，Vdd为所述第二电压线的电压，Vss为所述第一电压线的电压，Vth2为所述第二晶体管的阈值电压。
5.根据权利要求2所述的倒相电路，其中，所述第一电压线与所述第三电压线具有同一电位。
6.根据权利要求5所述的倒相电路，其中，所述第二电压线连接至输出的电压高于所述第一电压线和所述第三电压线的共用电压的电源。
7.根据权利要求2所述的倒相电路，进一步包括延迟元件，允许施加至所述输入端子的信号电压的波形具有迟滞变换，从而向所述第三晶体管的栅极提供具有迟滞波形的所述信号电压。
8.一种倒相电路，包括第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件，包括电连接至所述输入端子的第一端子、电连接至所述输出端子的第二端子，以及电连接至所述第二晶体管的栅极的第三端子，允许当下降沿电压或上升沿电压施加至所述第一端子时，所述第二端子的电压瞬变比所述第三端子的电压瞬变慢，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第二晶体管的栅极与所述第三电压线之间的电连接。
9.一种倒相电路，包括第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件，包括电连接至所述输入端子的第一端子、电连接至所述输出端子的第二端子，以及电连接至所述第二晶体管的栅极的第三端子，允许当下降沿电压或上升沿电压施加至所述第一端子时，所述第二端子的电压瞬变比所述第三端子的电压瞬变慢，其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，以及所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第二晶体管的栅极。
10.一种显示器，具有显示部和驱动部，所述显示部包括以行的形式设置的多条扫描线、以列的形式设置的多条信号线，以及以矩阵形式设置的多个像素，所述驱动部包括对应于所述扫描线设置的多个倒相电路以驱动每个所述像素，每个所述倒相电路包括第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第二晶体管的栅极，所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第二晶体管的栅极之间，所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述输出端子。
11.一种倒相电路，包括第一晶体管和第二晶体管，均具有相同导电类型的沟道；以及第一电容元件和第二电容元件，其中，所述第一晶体管和所述第二晶体管串联连接在第一电压线与第二电压线之间，所述第一电容元件和所述第二电容元件串联连接在所述第一晶体管的栅极与所述第二晶体管的栅极之间，所述第一电容元件与所述第二电容元件之间的电连接点电连接至输出端子，所述第二电容元件插入在靠近所述第一晶体管的栅极的一侧上，以及所述第二电容元件的电容大于所述第一电容元件的电容。
12.根据权利要求11所述的倒相电路，进一步包括，第三晶体管，其中，所述第三晶体管连接在所述第二晶体管的栅极与第三电压线之间，以及所述第三晶体管的栅极电连接至所述第一晶体管的栅极。
13.一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于作为所述第五晶体管的源极和漏极中的一个端子的第一端子的电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第五晶体管的栅极与所述第三电压线之间的电连接，所述第四晶体管响应于所述输入端子的电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第一端子与所述第四电压线之间的电连接，所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第一端子，以所述第五晶体管响应于所述第一电容元件的端子之间的电压或者与此对应的电压，建立或断开第五电压线与所述第一端子之间的电连接。
14.一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第五晶体管的栅极，所述第四晶体管的栅极电连接至所述输入端子，所述第四晶体管的漏极和源极中的一个端子电连接至第四电压线，以及所述第四晶体管的另一个端子电连接至所述第二晶体管的栅极，所述第五晶体管的漏极和源极中的一个端子电连接至第五电压线，以及所述第五晶体管的另一个端子电连接至所述第二晶体管的栅极，所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，以及所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第二晶体管的栅极。
15.根据权利要求14所述的倒相电路，其中，所述第一电压线、所述第三电压线以及所述第四电压线具有同一电位。
16.根据权利要求14所述的倒相电路，进一步包括延迟元件，允许施加至所述输入端子的信号电压的波形具有迟滞变换，从而向所述第三晶体管的栅极提供具有迟滞波形的所述信号电压。
17.一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电类型的沟道；第一电容元件、第二电容元件和第三电容元件；以及输入端子和输出端子，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第五晶体管的栅极与所述第三电压线之间的电连接，所述第四晶体管响应于所述输入端子的电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或断开作为所述第五晶体管的源极和漏极中的一个端子的第一端子与所述第四电压线之间的电连接，所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第一端子，所述第三电容元件插入在所述第二晶体管的栅极与所述输出端子之间，所述第五晶体管响应于所述第一电容元件的端子之间的电压或者与此对应的电压，建立或断开第五电压线与所述第一端子之间的电连接，所述第六晶体管响应于所述输入端子的电压与第六电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第二晶体管的栅极与所述第六电压线之间的电连接，所述第七晶体管响应于所述第一端子的电压与所述第二晶体管的栅极电压之间的电位差或者与此对应的电位差，建立或断开第七电压线与所述第二晶体管的栅极之间的电连接。
18. 一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电类型的沟道；第一电容元件、第二电容元件和第三电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第五晶体管的栅极，所述第四晶体管的栅极电连接至所述输入端子，所述第四晶体管的漏极和源极中的一个端子电连接至第四电压线，以及所述第四晶体管的另一个端子电连接至所述第七晶体管的栅极，所述第五晶体管的漏极和源极中的一个端子电连接至第五电压线，以及所述第五晶体管的另一个端子电连接至所述第七晶体管的栅极，所述第六晶体管的栅极电连接至所述输入端子，所述第六晶体管的漏极和源极中的一个端子电连接至第六电压线，以及所述第六晶体管的另一个端子电连接至所述第二晶体管的栅极，所述第七晶体管的漏极和源极中的一个端子电连接至第七电压线，以及所述第七晶体管的另一个端子电连接至所述第二晶体管的栅极，所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第七晶体管的栅极，以及所述第三电容元件插入在所述第二晶体管的栅极与所述输出端子之间。
19.根据权利要求18所述的倒相电路，其中所述第一电压线、所述第三电压线、所述第四电压线以及所述第六电压线具有同一电位。
20.根据权利要求18所述的倒相电路，进一步包括延迟元件，允许施加至所述输入端子的信号电压的波形具有迟滞变换，从而向所述第三晶体管的栅极提供具有迟滞波形的所述信号电压。
全文摘要
本发明公开了倒相电路以及显示器。该倒相电路包括第一至第三晶体管以及第一和第二电容元件。第一晶体管响应于输入端子与第一电压线之间的电位差或者与此对应的电位差，建立或断开输出端子与该第一电压线之间的连接。第二晶体管响应于第二晶体管的栅极与输出端子之间的电位差或者与此对应的电位差，建立或断开第二电压线与输出端子之间的连接。第三晶体管响应于输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开第二晶体管的栅极与第三电压线之间的连接。第一和第二电容元件串联插入在输入端子与第二晶体管的栅极之间。第一和第二电容元件之间的连接点连接至输出端子。
文档编号G09G3/32GK102208167SQ20111007121
公开日2011年10月5日申请日期2011年3月23日优先权日2010年3月30日
发明者内野胜秀, 山本哲郎申请人:索尼公司

2010-2011专利技术

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