倒相电路及显示器的制作方法
专利名称：倒相电路及显示器的制作方法
技术领域：
本发明涉及适用于例如使用有机EL(电致发光)元件的显示器的倒相电路。此外， 本发明涉及包括上述倒相电路的显示器。
背景技术：
近年来，在显示图像的显示器的领域中，显示器使用发光亮度根据流过的电流值而改变的电流驱动型光学元件作为像素的发光元件，例如，已经开发了商品化的有机EL元件。与液晶元件等不同，有机EL元件是自发光元件。因此，在使用有机EL元件的显示器(有机EL显示器)中，通过控制流过有机EL元件的电流的值来获得色阶(color gradation) 0与液晶显示器的情况一样，有机EL显示器是简单(无源)矩阵系统以及有源矩阵系统作为驱动系统。在前者的系统中，其构造简单；然而，存在诸如实现大型且高清晰度显示器的困难的问题。因此，当前，有源矩阵系统已经逐渐发展。在该系统中，通过驱动晶体管来控制流过设置在每个像素中的发光元件的电流。在上述驱动晶体管中，在某些情况下，阈值电压Vth或迁移率μ随时间改变，或者阈值电压Vth或迁移率μ因制造工艺的变化而从一个像素到另一个像素变化。在阈值电压 Vth或迁移率μ从一个像素到另一个像素变化的情况下，流过驱动晶体管的电流的值从一个像素到另一个像素变化，因此即使将相同的电压施加至驱动晶体管的栅极，发光亮度仍从一个有机EL元件到另一个变化，从而损害画面的均勻性。因此，如日本未审专利申请公开第2008-083272号所描述的，已经开发了具有校正阈值电压Vth或迁移率μ中的变化的功能的显示器。阈值电压Vth或迁移率μ的校正由设置在每个像素中的像素电路执行。例如，如图19所示，像素电路包括控制流过有机EL元件111的电流的驱动晶体管Tr·、将信号线 DTL的电压写入驱动晶体管Trltltl的写入晶体管Tr2tltl以及保持电容Cs。换言之，像素电路具有2TrlC电路结构。驱动晶体管Trltltl和写入晶体管Tr2tltl均由例如η沟道MOS型薄膜晶体管(TFT)构成。图18示出了施加至像素电路的电压波形的实例以及驱动晶体管Trltltl的栅极电压 Vg和源极电压Vs的实例。图18中的部分㈧示出了将信号电压Vsig和偏置电压Vtrfs施加至信号线DTL的状态。图18中的部分⑶示出了将使写入晶体管Tr2tltl导通的电压Vdd以及使写入晶体管Tr2QQ截止的电压Vss施加至写入线WSL的状态。图18中的部分(C)示出了将高电压火㈣和低电压ν。Λ施加至电源线PSL的状态。此外，图18中的部分⑶和部分 (E)示出了驱动晶体管Trltltl的栅极电压Vg和源极电压Vs根据施加至电源线PSL、信号线 DTL以及写入线WSL的电压而时刻变化的状态。从图18显而易见的是，在一个IH的周期中两次将WS脉冲P施加至写入线WSL，并且通过第一 WS脉冲P来执行阈值校正，通过第二 WS脉冲P来执行迁移率校正和信号写入。 换言之，在图18中WS脉冲P不仅用于信号写入，而且用于驱动晶体管Trltltl的阈值校正和迁移率校正。
发明内容
在有源矩阵系统显示器中，驱动信号线DTL或写入扫描电路(未示出)顺次选择像素113的水平驱动电路(未示出)基本上通过包括移位寄存器(未示出)并且包括分别对应于像素113的行或列的缓冲电路(未示出)而构成。例如，写入扫描电路中的缓冲电路均通过将两个倒相电路彼此串联连接而构成。在这种情况下，例如，如图20所示，倒相电路均具有单沟道类型电路结构，其中两个η沟道MOS型晶体管Tr1和Tr2彼此串联连接。图 20中示出的倒相电路200插入在对其施加了高电平电压的高电压线Lh与对其施加了低电平电压的低电压线k之间。在靠近高电压线Lh的一侧上的晶体管Tr2的栅极连接至高电压线Lh，而在靠近低电压线k的一侧上的晶体管Tr1的栅极连接至输入端子IN。此外，晶体管Tr1与晶体管Tr2之间的连接点C连接至输出端子OUT。在倒相电路200中，例如，如图21所示，当输入端子IN的电压Vin为电压Vss时，输出端子OUT的电压V。ut不是电压Vdd，而是电压vdd-vth。换言之，输出端子OUT的电压v。ut包括晶体管Tr2的阈值电压Vth ；因此，输出端子OUT的电压V。ut极大地受到晶体管Tr2的阈值电压Vth中的变化的影响。因此，可以考虑，例如，如图22中的倒向电路300所示出的，晶体管Tr2的栅极和漏极彼此电分离，并且对其施加了比漏极的电压Vdd高的电压Vdd2(彡Vdd+Vth)的高电压线Lh2 连接至栅极。此外，例如，考虑如图23中的倒相电路400所示的自举电路结构。更具体地， 考虑如下电路结构，即，将晶体管Tr12插入在晶体管Tr2的栅极与高电压线Lh之间，从而将晶体管Tr12的栅极连接至高电压线Lh，并且将电容元件Cltl插入在晶体管Tr2的栅极与晶体管Tr12的源极之间的连接点D与连接点C之间。然而，在图20、图22和图23中的任何一个电路中，即使在输入端子IN的电压Vin 高的情况下，即，即使在输出端子的电压V。ut低的情况下，电流(直通电流)通过晶体管Tr1 和Tr2从高电压线Lh流到低电压线U。结果，倒相电路的功耗增大。此外，在图20、图22和图23中的电路中，例如，如通过图21的部分(B)中的由虚线所点圈的所示，当输入端子IN 的电压Vin处于电压Vdd时，输出端子OUT的电压V。ut没有处于电压Vss，并且输出端子OUT 的电压V。ut的峰值变化。结果，驱动晶体管Trltltl的阈值校正或迁移率校正从一个像素电路 112到另一个变化，从而使得亮度变化。上述问题不仅可以发生在显示器的扫描电路中，还可以发生在任何其他器件中。期望提供一种倒相电路，在降低功耗的同时允许调整输出电压的峰值，以及包括该倒相电路的显示器。根据本发明的实施方式，提供了第一倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于(作为第四晶体管的源极或漏极的)第一端子与输出端子的电压之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第三电压线之间的电连接。第四晶体管响应于施加至第四晶体管的栅极的第一控制信号，建立或者断开第一电容元件与第二晶体管的栅极之间的电连接。第五晶体管响应于施加至第五晶体管的第二控制信号，建立或者断开第一电容元件与第四电压线之间的电连接。第一电容元件插入第五晶体管的未连接至第四电压线的源极或者漏极与第五电压线之间。根据本发明的实施方式，提供了具有显示部和驱动部的第一显示器，显示部包括多条以行设置的扫描线、多条以列设置的信号线、以及多个以矩阵形式设置的像素。驱动部包括多个(均对应于扫描线设置的)倒相电路以驱动每个像素，每个倒相电路包括与第一倒相电路相同的组件。在根据本发明实施方式的第一倒相器电路和第一显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。此外，例如，当输入电压下降时，第三晶体管和第一晶体管的导通电阻逐渐增大以增大将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，例如，当输入电压升高时，第三晶体管和第一晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，在本发明的实施方式中，例如，当输入电压降低时，第二晶体管的栅极源极电压被充电至等于或高于第二晶体管的导通电压的电压。因此，例如，当将电压施加至输入端子时，第三晶体管和第一晶体管截止，并且在那之后，第二晶体管立即导通，因此输出电压改变为第二电压线的电压。此外，例如，在输入电压升高的情况下，第三晶体管和第一晶体管导通，并且在那之后，第二晶体管立即截止。因此，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第二倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，并且第一晶体管的漏极和源极的一个端子电连接至第一电压线，并且第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，并且第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，并且第三晶体管的另一端子电连接至第二晶体管的栅极。向第四晶体管的栅极提供第一控制信号，第四晶体管的漏极和源极的一个端子电连接至第二晶体管的栅极。向第五晶体管的栅极提供第二控制信号，第五晶体管的源极和漏极的一个端子电连接至第四电压线，并且第五晶体管的另一端子电连接至第四晶体管的栅极。第一电容元件插入第五晶体管的另一端子与第五电压线之间。根据本发明的实施方式，提供了具有显示部和驱动部的第二显示器，显示部包括多条以行设置的扫描线、多条以列设置的信号线、以及多个以矩阵形式设置的像素。驱动部包括多个(均对应于扫描线设置的)倒相电路以驱动每个像素，并且每个倒相电路包括与第六倒相电路相同的组件。在根据本发明实施方式的第二倒相器电路和第二显示器中，具有连接至输入端子的栅极的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。此外，例如，当输入电压降低时，第三晶体管和第一晶体管的导通电阻逐渐增大以增大将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，例如，当输入电压升高时，第三晶体管和第一晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，例如，当输入电压降低时， 第二晶体管的栅极被充电至等于或高于第二晶体管的导通电压的电压，因此，例如，并且在那之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止；因此，输出电压改变为第二电压线的电压。此外，例如，当将下降沿电压施加至输入端子时，第三晶体管和第一晶体管截止，并且在那之后，第二晶体管立即导通；因此，输出电压改变为第二电压线的电压。此外，例如，当输入电压升高时，第三晶体管和第一晶体管导通，并且在那之后，第二晶体管立即截止。因此，输出电压改变为第一电压线的电压。在根据本发明的实施方式的第一和第二倒相电路以及第一和第二显示器中，可在第二晶体管的栅极和源极之间插入第二电容元件。在这种情况下，第二电容元件的电容优选小于第一电容元件的电容。根据本发明的实施方式，提供了一种倒相电路，包括第一晶体管和第二晶体管； 第一开关和第二开关；和第一电容元件，其中第一和第二晶体管串联连接在第一电压线和第二电压线之间，第一和第二开关串联连接在电源电压线和第二晶体管的栅极之间，并且交替导通和截止从而不同时导通，第一电容元件的一端连接在第一开关和第二开关之间， 并且第一晶体管的截止状态允许通过第一开关、第一电容的一端以及第二开关从电源电压线向第二晶体管的栅极提供预定的固定电压。在根据本发明实施方式的倒相电路和显示器中，消除了第一晶体管和第二晶体管同时导通的时间段，或第三晶体管、第四晶体管以及第五晶体管同时导通的时间段。因此， 电流(直通电流)几乎不通过这些晶体管在电压线之间流动，因此运行减小功耗。此外，当输入电压降低时，输出电压改变为第二电压线的电压或第一电压线的电压，并且当输入电压升高时，输出电压改变为与上述电压相反的电压。因此，允许减小输出电压的峰值从期望的值的偏移。结果，例如，允许减小从一个像素电路到另一个像素电路的驱动晶体管的阈值校正和迁移率校正中的变化，并且允许减小从一个像素到另一个像素的亮度变化。本发明的其它和进一步的目标、特征和优势将从下面的描述中更全面地体现出来。
图1是示出根据本发明的实施方式的倒相电路的实例的电路图。图2是示出图1中的倒相电路的输入/输出信号波形的实例的波形图。图3是示出图1中的倒相电路的操作的实例的波形图。图4是用于描述图1中的倒相电路的操作的实例的电路图。图5是用于描述图4之后的操作的实例的电路图。图6是用于描述图5之后的操作的实例的电路图。图7是用于描述图6之后的操作的实例的电路图。图8是用于描述图7之后的操作的实例的电路图。图9是用于描述图8之后的操作的实例的电路图。
图10是用于描述图9之后的操作的实例的电路图。图11是用于描述图10之后的操作的实例的电路图。图12是示出图1中的倒相电路的输入/输出信号波形的另一实例的波形图。图13是示出图1中的倒相电路的操作的另一实例的波形图。图14是示出图1中的倒相电路的变形例的电路图。图15是示出图14中的倒相电路的操作的实例的波形图。图16是作为根据上述实施方式及其变形例中的任何一个的倒相电路的应用实例的显示器的示意图。图17是示出图16中的写入线驱动电路和像素电路的实例的电路图。图18是示出图16中的显示器的操作的实例的波形图。图19是示出现有技术中的显示器的像素电路的实例的电路图。图20是示出现有技术中倒相电路的实例的电路图。图21是示出图20中的倒相电路的输入/输出信号波形的实例的波形图。图22是示出现有技术中的倒相电路的另一实例的电路图。图23是示出现有技术中的倒相电路的又一实例的电路图。
具体实施例方式下面将参照附图详细描述本发明的优选实施方式。将按照下面的顺序给出说明。1.实施方式(参见图1 图11)2.变形例(参见图12 图15)3.应用实例(参见图16 图18)4.现有技术的描述(参见图19 图23)实施方式构造图1示出了根据本发明的实施方式的倒相电路1的总体构造的实例。倒相电路1 从输出端子OUT输出具有与向输入端子IN施加的脉冲信号的波形(例如，参见图2中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参见图2中的部分(D))。所述倒相电路1优选形成在非晶硅或非晶氧化物半导体上，并且包括均具有相同导电类型的沟道的五个晶体管Tr1 Tr5。除了上述五个晶体管Tr1 Tr5，倒相电路还包括两个电容元件C1和 C2，输入端子IN和输出端子OUT。换言之，倒相电路1具有5Tr2C电路结构。晶体管ΤΓι、Tr2和Tr3分别对应于本发明中的“第一晶体管”、“第二晶体管”以及 “第三晶体管”的具体实例。此外，晶体管Tr4和Tr5分别对应于本发明中的“第四晶体管” 和“第五晶体管”的具体实例。此外，电容元件Cl和C2分别对应于本发明中的“第一电容元件”和“第二电容元件”的具体实例。晶体管Tr1-Tr5均由具有相同导电类型的沟道的薄膜晶体管(TFT)构成，例如， η沟道MOS (金属氧化物半导体)型薄膜晶体管(TFT)。晶体管Tr1响应于例如输入端子IN 的电压(输入电压Vin)与低电压线k的电压八之间的电位差Vgsl (或与此对应的电位差) 建立或者断开输出端子OUT与低电压线k之间的电连接。晶体管Tr1的栅极电连接至输入端子IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低电压线Ly而晶体管Tr1未连接至低电压线k的另一端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr3的源极和漏极中未连接至低电压线k的一个端子(端子A)的电压Vs3与输出端子OUT的电压 (输出电压V。ut)之间的电位差Vgs2(或与此对应的电位差)建立或者断开高电压线Lhi与输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr3的端子A。晶体管Tr2的源极和漏极中的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至输出端子OUT的另一端子电连接至高电压线LH1。晶体管Tr3响应于输入电压Vin与低电压线k的电压\之间的电位差Vgs3 (或与此对应的电位差)建立或者断开晶体管Tr2的栅极与低电压线k之间的电连接。晶体管Tr3 的栅极电连接至输入端子IN。晶体管Tr3的源极和漏极中的另一端子电连接至低电压线 Ll,而晶体管Tr3的端子A电连接至晶体管Tr2的栅极。换言之，晶体管Tr1和Tr3连接至相同的电压线(低电压线LJ。因此，在晶体管Tr1的靠近低电压线k的一侧上的端子和晶体管Tr3的靠近低电压线k的一侧上的端子具有相同的电位。晶体管Tr4响应于施加至控制端子AZl的控制信号建立或者断开电容元件C1与晶体管Tr2的栅极之间的电连接。晶体管 Tr4的栅极电连接至控制端子AZ1。晶体管Tr4的源极和漏极中的一个端子电连接至电容元件C1，而晶体管Tr4未连接至电容元件C1的另一端子电连接至晶体管Tr2的栅极。晶体管 Tr5响应于施加至控制端子AZ2的控制信号建立或者断开高电压线Lh2与电容元件C1之间的电连接。晶体管Tr5的栅极电连接至控制端子AZ2。晶体管Tr5的源极和漏极中的一个端子电连接至高电压线LH2。晶体管Tr5未连接至高电压线Lh2的另一端子电连接至电容元件C”低电压线k对应于本发明中的“第一电压线”和“第三电压线”的具体实例。高电压线Lhi和高电压线Lh2分别对应于本发明中的“第二电压线”和“第四电压线”的具体实例。高电压线Lhi和Lh2连接至输出比低电压线k的电压\高的电压(恒压)的电源 (未示出)。在倒相电路1的驱动过程中，高电压线Lhi的电压Vhi为电压Vddl，并且在倒相电路1的驱动过程中，高电压线Lh2的电压Vh2为电压Vdd2 (彡Vddl+Vth2)。注意，电压Vth2是晶体管Tr2的阈值电压。另一方面，低电压线k连接至输出比高电压线Lhi的电压Vm低的电压(恒压)的电源(未示出)，并且在倒相电路1的驱动过程中，低电压线U的电压八为电压 Vss (< U。控制端子AZl连接至输出预定脉冲信号的电源S1 (未示出)。控制端子AZ2连接至输出预定脉冲信号的电源未示出)。例如，如图2中的部分(C)中所示，在将低电平施加至控制端子AZ2的同时电源S1输出高电平。另一方面，如图2中的部分(B)中所示，在将低电平施加至控制端子AZl的同时电源&输出高电平。换言之，电源S1和电源&交替输出高电平以防止晶体管Tr4和Tr5同时导通(即，使晶体管Tr4和Tr5交替导通和截止)。 在与输入电压Vin的下降沿的不同的时刻处，电源S1从低到高切换其输出电压(即，电源S1 使晶体管Tr4导通)。例如，在输入电压Vin的下降沿之前，电源S1立即从低到高切换其输出电压。电容元件C1插入在晶体管Tr5未连接至高电压线Lh2的源极或漏极与低电压线k 之间。电容元件(2插入在晶体管Tr2的栅极与晶体管Tr2的源极之间。电容元件(^和(2的电容充分大于晶体管Tr1 Tr5的寄生电容。电容元件C2的电容小于电容元件C1的电容。 电容元件C1的电容具有允许当下降沿电压被施加至输入端子IN并且晶体管Tr3截止时，将晶体管Tr2的栅极充电至Vss+Vth2以上的值。注意，电压Vth2是晶体管Tr2的阈值电压。电容元件C1和C2的电容都优选满足下面的数学表达式1。在电容元件C1和C2的电容充分小于输出端子OUT与低电压线k之间产生的寄生电容C。ut (未示出)的值的情况下，如果电容元件C1和C2的电容满足数学表达式1，则在后述的输入电压Vin的下降沿处，晶体管Tr4导通，并且允许晶体管Tr2的栅极电压达到晶体管Tr2的阈值电压Vth2以上，并且允许输出电压V。ut从低到高切换。数学表达式1C1(Vdd2-Vss)Z(C^C2) > Vth2倒相电路1对应于进一步包括插入在输出级中的晶体管Tr1和Tr2与输入端子IN 之间的控制元件10和电容元件C2的现有技术的倒相电路(图20中的倒相电路200)。在这种情况下，例如，如图1中所示，控制元件10包括电连接至输入端子IN的端子P1、电连接至低电压线k的端子P2、电连接至晶体管Tr2的栅极的端子P3、电连接至高电压线Lh2的端子P4。此外，例如，如图1中所示，控制元件10包括晶体管Tr3 Tr5以及电容元件Q。例如，当将下降沿电压施加至端子P1时，控制元件10使电连接至端子P3的晶体管 Tr2的栅极充电至电压Vss+Vth2以上。此外，例如，当将上升沿电压施加至端子P1时，控制元件10使电连接至端子P3的晶体管Tr2的栅极电压Vg2减小至小于电压Vss+Vth2的电压。注意，控制元件10的操作将通过下面的对倒相电路1的操作的描述进行说明。操作接下来，将参照图3 图11描述倒相电路1的操作的实例。图3是示出倒相电路 1的操作的实例的波形图。图4 图11是顺序地示出倒相电路1的操作的实例的电路图。首先，如图4所示，输入电压Vin为低(Vss)，并且晶体管Tr5导通，晶体管Tr4截止。 此时，晶体管Tr1和Tr3截止，并且电容元件C1被充电至电压Vdd2，晶体管Tr5的源极电压Vs5 为电压Vdd2。此外，晶体管Tr2的栅极电压Vg2也为电压Vdd2，并且晶体管Tr2导通。因此，此时，作为输出电压V。ut的电压Vddl被传输至输出端子OUT。接下来，如图5所示，在输入电压Vin为低(Vss)的状态下，晶体管Tr5截止，然后晶体管Tr4导通。换言之，在输入电压Vin从低(Vss)切换到高(Vddl)之前，晶体管Tr4导通。 在晶体管Tr4导通之前，晶体管Tr2的栅极电压Vg2为电压Vdd2。因此，即使晶体管Tr4从截止切换为导通，晶体管Tr2仍保持导通，并且输出电压V。ut保持在电压Vddl。接着，在输入电压Vin为低(Vss)的状态下，晶体管Tr4截止，并且晶体管Tr5导通。 同样，晶体管Tr4和Tr5反复导通和截止，并且然后当晶体管Tr4导通(晶体管Tr5截止) 时，输入电压Vin从低(Vss)切换到高(Vddl)(参见图6)。然后，晶体管1^和Tr3导通，并且晶体管Tr2的栅极和源极被充电至低电压线k的电压VJ = Vss)。因此，晶体管Tr2截止， 并且作为输出电压V。ut的电压Vss被传输至输出端子OUT。此外，当晶体管Tr4导通时，被充电至电压Vdd2的电容元件C1通过晶体管Tr4连接至低电压线K。因此，电容元件C1靠近晶体管Tr5的一侧上的端子(端子B)的电压从电压Vdd2逐渐减小，最终减小至电压Vss。此后，在输入电压Vin为高(Vdtll)的状态下，晶体管Tr4截止，并且然后晶体管Tr5 导通。同样，晶体管Tr4和Tr5反复导通和截止，并且当晶体管Tr4导通(晶体管Tr5截止) 时，输入电压Vin从高(Vddl)切换为低(Vss) 0然后，晶体管Tr1和Tr3截止。在这种情况下，当晶体管Tr4导通时，如上所述，电容元件C1的电压(端子B的电压)从电压Vdd2逐渐减小(参见图7)。注意，图7中的电压Vx是在输入电压Vin从高(Vddl) 切换到低(Vss)立即之前的电容元件C1的电压(端子B的电压)。此后，在晶体管Tr4导通之后，输入电压Vin从高(Vdtll)切换到低(Vss)以使晶体管Tr3截止(参见图8)。此时，电容元件C1通过晶体管Tr4连接至晶体管Tr2的栅极；因此，电容元件(^对晶体管Tr2的栅极进行充电。结果，电容元件C1的电压与晶体管Tr2的栅极电压Vg2切换为电压Vy。此时，在电压Vy等于或高于低电压线k的电压( = Vss)与晶体管Tr2的阈值电压 Vth2之和的情况下，晶体管Tr2导通，并且电流流过晶体管Tr2以逐渐增大输出电压V。ut (参见图8)。在经过一定时间段后，输出电压V-变为电压Vz。电容元件C2连接在晶体管Tr2 的栅极和源极之间。因此，通过电容元件C2的自举操作，晶体管Tr2的栅极电压Vg2趋于随着晶体管Tr2的源极电压Vs2的变化而变化。然而，随着晶体管Tr4导通并且电容元件C1连接至晶体管Tr2,晶体管Tr2的栅极电压Vg2基本上为电压Vy。下面将考虑电压\。在与电容元件C1和C2相比，晶体管Tr1 Tr5的寄生电容小到可忽略的量的情况下，并且输出端子0UT(参见图9)的寄生电容C。ut远大于电容元件C2 的情况下，电压Vy由使用电压Vx的表达式(1)表示。Vy = C1 (Vx-Vss) / (C^C2) +Vss …(1)从表达式(1)可以显而易见的是，电压Vy由电容元件(^和(2的电容决定，并且当电容元件C1的电容很大时，电压Vy基本上等于电压vx。在输入电压Vin从高(Vddl)切换到低(Vss)之后，晶体管Tr4截止。此时，当晶体管 Tr2的栅极源极电压Vgs2等于或高于晶体管Tr2的阈值电压Vth2 (Vy-Vz > Vth2)时，晶体管Tr2 导通，并且晶体管Tr2的源极电压Vs2持续增大(参见图10)。当晶体管Tr2的源极电压Vs2 增大时，晶体管Tr4截止，因此晶体管Tr2的栅极与电容元件C1彼此分离。因此，通过电容元件C2的自举操作，晶体管Tr2的栅极电压Vg2趋于随着晶体管Tr2的源极电压Vs2的变化而变化。在经过一定时间段之后，作为输出电压V。ut的电压Vddl传输至输出端子OUT。在晶体管Tr4截止之后，晶体管Tr5再次导通。因此，电容元件C1被充电电压Vdd2。在晶体管Tr5截止之后，晶体管Tr4再次导通(参见图9)。因此，再次产生电容耦合，并且电容元件C1对晶体管Tr2的栅极进行充电。结果，电容元件C1的电压与晶体管Tr2 的栅极彼此相等。在晶体管Tr2的栅极电压Vg2此时为电压Va的情况下，晶体管Tr2的栅极源极电压Vgs2变为电压Va-Vddl，并且晶体管Tr4截止。当重复这种操作时，晶体管Tr2的栅极电压Vg2变为电压Vdd2。因此，作为输出电压V。ut的电压Vddl传输至输出端子OUT。因此，在根据实施方式的倒相电路1中，输出端子OUT输出与施加至输入端子IN 的脉冲信号的波形(例如，参见图2中的部分(A))基本上倒相的波形(例如，参见图2中的部分(D))。效果图20中示出的现有技术中的倒相电路200例如具有单沟道型电路结构，其中两个 η沟道MOS型晶体管Tr1和Tr2彼此串联相连。在倒相电路200中，例如，如图21中所示， 当输入电压Vin为电压Vss时，输出电压V。ut不是电压Vdd而是电压Vdd-Vth2。换言之，输出电压V。ut包括晶体管Tr2的阈值电压Vth2，并且输出电压V。ut极大地受到晶体管Tr2的阈值电压Vth2中的变化的影响。因此，可以考虑，例如，如图22中的倒相电路300中所示，晶体管Tr2的栅极和漏极彼此电分离，并且栅极连接至高电压线Lh2，对高电压线Lh2施加比漏极的电压Vdd高的电压Vdd2( = Vdd+Vth2)。此外，例如，考虑通过倒相电路400来表示自举型电路结构。然而，在图20、图22以及图23的任何一个电路中，即使在输入电压Vin为高的情况下，换言之，即使在输出电压V。ut为低的情况下，电流(直通电流)通过晶体管Tr1和Tr2从高电压线Lh流向低电压线K。结果，增大了倒相电路中的功耗。此外，在图20、图22以及图23的电路中，例如，如图21中的部分(B)中由虚线所点圈的所示，当输入端子IN的电压 Vin是电压Vdd时，输出端子OUT的电压V。ut不是Vss，并且输出端子OUT的电压V。ut的峰值改变。因此，例如，在将倒相电路用于有源矩阵有机EL显示器中的扫描器的情况下，驱动晶体管中的阈值校正和迁移率校正从一个像素到另一个像素变化，从而导致亮度变化。另一方面，在根据实施方式的倒相电路1中，响应于输入电压Vin与低电压线k的电压\之间的电位差执行导通/截止操作的晶体管Tr1和Tr3设置在晶体管Tr2的栅极与低电压线k之间以及设置在晶体管Tr2的源极与低电压线U之间。因此，当晶体管Tr1和 Tr3的栅极电压从高(Vddl)切换(减小)到低(Vss)时，晶体管Tr1和Tr3的导通电阻逐渐增大以增大将晶体管Tr2的栅极和源极充电到低电压线k的电压\所需的时间。此外，当晶体管Tr1和Tr3的栅极电压从低(Vss)切换(增大)到高(Vddl)时，晶体管Tr1和Tr3的导通电阻逐渐减小以减小将晶体管Tr2的栅极和源极充电到低电压线k的电压\所需的时间。 此外，在根据实施方式的倒相电路1中，电容元件C1连接至晶体管Tr5的源极，并且通过晶体管Tr4连接至晶体管Tr2的栅极。因此，当将上升沿电压施加至输入端子IN以使晶体管 Tr1和Tr3截止时，晶体管Tr2的栅极通过(电压Vdd2对其进行充电的)电容元件C1被充电至等于或高于电压Vss+Vth2的电压。结果，晶体管Tr2导通，并且输出电压V。ut改变为高电压线Lhi的电压(Vddl)。因此，在根据实施方式的倒相电路1中，消除了晶体管Tr1与晶体管Tr2同时导通的时间段，或者晶体管Tr3 晶体管Tr5同时导通的时间段。因此，在高电压线Lhi与低电压线k之间或在高电压线Lh2与低电压线k之间流动通过晶体管Tr1和Tr2或通过晶体管 Tr3 Tr5几乎没有电流(直通电流)流动。因此，允许减小功耗。此外，当输入电压Vin从高(Vddl)切换(减小)到低(Vss)时，输出电压V-改变为高电压线Lhi的电压，并且当输入电压Vin从低(Vss)切换(增大)到高(Vddl)时，输出电压V-改变为低电压线k的电压。 因此，允许消除输出电压V。ut中的变化。结果，例如，允许减小驱动晶体管的阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，并且允许减小亮度从一个像素到另一个像素的变化。变形例在上述实施方式中，例如，如图12和图13中所示，当将下降沿电压施加至输入端子IN时，晶体管Tr4可以截止，并且在将下降沿电压施加至输入端子IN之后，晶体管Tr4可以导通。在这种情况下，通过晶体管Tr3防止电容元件C1的电压(晶体管Tr5的源极电压) 从电压Vdd2减小。结果，允许高速地操作倒相电路1。此外，在上述实施方式及其变形例中，例如，如图14中所示，电容元件C2可以从倒相电路1中去除。在这种情况下，允许由上述表达式(1)所表示的栅极电压Vy基本上等于电压Vx(参见图15中的部分(E))。因此，允许高速地操作倒相电路1。此外，在上述实施方式及其变形例中，晶体管Tr1 Tr5是由η沟道MOS型TFT构成的；然而，它们可以由P沟道MOS型TFT构成。在这种情况下，当晶体管Tr1 Tr5从低切换(增大)到高时的瞬态响应以及当晶体管1^ 1^5从高切换(减小)到低时的瞬态响应彼此相反。此外，用低电压线Lu代替高电压线Lm，并且用低电压线I^2代替高电压线 Lh2，并且用高电压线Lh代替低电压线K。在这种情况下，低电压线Lu和I^2连接至输出比高电压线Lh的电压低的电压(恒压)的电源(未示出)。在倒相电路的驱动过程中，低电压线Lu的电压为电压Vssl，并且在倒相电路的驱动过程中，低电压线I^2的电压为电压Vss2 (彡Vssl-Vth2)。另一方面，高电压线 Lh连接至输出比低电压线Lu和I^2的电压高的电压(恒压)的电源(未示出)，并且在倒相电路的驱动过程中，高电压线Lh的电压为电压Vdd( > Vssl)。应用实例图16示出了作为根据上述实施方式及其变形例的任何一个的倒相电路1的应用实例的显示器100的整体构造的实例。显示器100包括，例如，显示面板110(显示部)和驱动电路120(驱动部)。显示面板110显示面板110包括显示区域110A，其中二维地排列发出不同颜色的光的三种有机 EL元件111R、11IG以及IllB0显示区域1IOA是通过使用从有机EL元件111R、11IG和11IB 发出的光来显示画面的区域。有机EL元件IllR是发出红光的有机EL元件，有机EL元件 IllG是发出绿光的有机EL元件，并且有机EL元件IllB是发出蓝光的有机EL元件。此外， 根据需要，将有机EL元件111R、111G和IllB总称为有机EL元件111。显示区域IlOA图17示出了显示区域IlOA中的电路结构的实例，以及后述的写入线驱动电路124 的实例。在显示区域IlOA中，二维地设置多个像素电路112，以便分别与有机EL元件111 配对。在该应用实例中，一对有机EL元件111和像素电路112构成一个像素113。更具体地，如图16中所示，一对有机EL元件11IR和像素电路112构成一个红色像素113R，一对有机EL元件IllG和像素电路112构成一个绿色像素113G，并且一对有机EL元件IllB和像素电路112构成一个蓝色像素11 。此外，三个相邻的像素113R、113G和11 构成一个显示像素114。每个像素电路112包括，例如，控制流过有机EL元件111的电流的驱动晶体管 Tr1Q(l、将信号线DTL的电压写入驱动晶体管Trltltl的写入晶体管Tr2tltl以及保持电容Cs。换言之，每个像素电路112具有2TrlC电路结构。驱动晶体管Trltltl和写入晶体管Tr2tltl均由例如η沟道MOS型薄膜晶体管(TFT)构成。驱动晶体管Trltltl或者写入晶体管Tr2tltl可以由例如P沟道MOS型TFT构成。在显示区域1IOA中，多条写入线WSL (扫描线)以行设置，并且多条信号线DTL以列设置。在显示区域IlOA中，多条电源线PSL(向其提供电源电压的部件)沿着写入线WSL 以行设置。一个有机EL元件111设置在每条信号线DTL与每条写入线WSL的交点附近。每条信号线DTL连接至后述的信号线驱动电路123的输出端(未示出)以及写入晶体管Tr2tltl 的漏极和源极(都未示出)中的一个。每条写入线WSL连接至后述的写入线驱动电路124 的输出端(未示出)以及写入晶体管Tr2QQ的栅极(未示出)。每条电源线PSL连接至后述的电源线驱动电路125的输出端(未示出)以及驱动晶体管Trltltl的漏极和源极(都未示出)中的一个。写入晶体管Tr2tltl的漏极和源极(都未示出)中未连接至信号线DTL的另一个连接至驱动晶体管Trltltl的栅极(未示出)以及保持电容Cs的一端。驱动晶体管Trltltl 的漏极和源极(都未示出)中未连接至电源线PSL的另一个和保持电容Cs的另一端连接至有机EL元件111的阳极电极(未示出)。有机EL元件111的阴极电极(未示出)连接至例如地线GND。驱动电路120接着，将参照图16和图17描述驱动电路120中的每个电路。驱动电路120包括时序产生电路121、图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125。时序产生电路121控制图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125，以彼此配合工作。时序产生电路121响应于(同步于) 例如从外部输入的同步信号120B向每个上述电路输出控制信号121A。图像信号处理电路122对从外部输入的图像信号120A执行预定的校正，并向信号线驱动电路123输出校正后的图像信号122A。预定的校正的实例包括伽马校正和过驱动 (overdrive)校正。信号线驱动电路123响应于(同步于)控制信号121A的输入，将从图像信号处理电路122输入的图像信号122A(信号电压Vsig)施加至每条信号线DTL，以将图像信号122A 写入所选择的像素113。注意，写入意味着将预定的电压施加至驱动晶体管Trltltl的栅极。信号线驱动电路123通过包括例如移位寄存器(未示出)而构成，并且包括分别对应于像素113的列的缓冲电路(未示出)。允许信号线驱动电路123响应于(同步于) 控制信号121A的输入，向每条信号线DTL输出两种电压作-和^。更具体地，信号线驱动电路123通过连接至像素113的信号线DTL向写入线驱动电路124选择的像素113顺序提供两种电压(v。fjnvsig)。在这种情况下，偏置电压V。fs具有与信号电压Vsig的值无关的恒定电压值。此外， 信号电压Vsig具有对应于图像信号122A的电压值。信号电压Vsig的最小电压低于偏置电压 Vofs,并且信号电压Vsig的最大电压高于偏置电压v。fs。写入线驱动电路1 通过包括例如移位寄存器(未示出)而构成，并且包括分别对应于像素113的行的缓冲电路5(未示出)。每个缓冲电路5由上述的倒相电路1构成， 并且输出具有与施加至其输入端的脉冲信号基本上相同相位的脉冲信号。允许写入线驱动电路124响应于(同步于)控制信号121A的输入，向每条写入线WSL输出两种电压(Vddl 和Vss)。更具体地，写入线驱动电路1 通过连接至像素113的写入线WSL向要驱动的像素113提供两种电压(Vddl和Vss)，以控制写入晶体管Tr2(l(l。在这种情况下，电压Vddl具有等于或高于写入晶体管Tr2tltl的导通电压的值。电压 Vddl是在后述的消光过程中或者在阈值校正的过程中，从写入线驱动电路IM产生的电压值。电压Vss具有低于写入晶体管Tr2tltl的导通电压和电压Vddl的值。电源线驱动电路125通过包括例如移位寄存器(未示出)而构成，并且包括分别对应于像素113的行的缓冲电路(未示出)。允许电源线驱动电路125响应于(同步于) 控制信号121A的输入，输出两种电压(Ved^PH更具体地，电源线驱动电路125通过连接至像素113的电源线PSL向要驱动的像素113提供两种电压(V-和VcJ，以控制有机EL元件111的发光和消光。在这种情况下，电压V。。l具有低于电压(Vel+V。a)的电压值，电压(Vel+V。a)是有机EL 元件111的阈值电压νε1和有机EL元件111的阴极的电压V。a之和。此外，电压ν。。Η具有等于或高于(UVJ的电压值。接着，下面将描述显示器100的操作(从消光到发光的操作)的实例。在应用实例中，为了保持有机EL元件111的发光亮度恒定，即使驱动晶体管Trltltl的阈值电压Vth或迁移率μ随时间变化，也不包括阈值电压Vth或迁移率μ中变化的校正操作。图18示出了施加至像素电路112的电压波形的实例以及驱动晶体管Trltltl的栅极电压Vg和源极电压Vs的变化的实例。图18中的部分㈧示出了将信号电压Vsig和偏置电压V。fs施加至信号线DTL的状态。图18中的部分⑶示出了将使写入晶体管Tr2tltl导通的电压Vdd以及使写入晶体管Tr2tltl截止的电压Vss施加至写入线WSL的状态。图18中的部分 (C)示出了将电压V。。H和电压ν。Λ施加至电源线PSL的状态。此外，图18中的部分⑶和 (E)示出了通过电源线PSL、信号线DTL以及写入线WSL上的电压的施加，驱动晶体管Trltltl 的栅极电压Vg和源极电压Vs时时刻刻变化的状态。Vth校正准备时间段首先，进行Vth校正的准备。更具体地，当写入线WSL的电压为电压V。ff并且电源线PSL的电压为电压V。。H(即，当有机EL元件111发光时)时，电源线驱动电路125将电源线PSL的电压从电压V。。H减小到电压ν。Λ (Tl)。然后，源极电压Vs改变为电压ν。Λ以使有机 EL元件111截止。此后，当信号线DTL的电压为V。fs时，写入线驱动电路124将写入线WSL 的电压从电压V。ff增大到电压V。n以将驱动晶体管Trltltl的栅极电压改变为电压V。fs。第一 Vth校正时间段接着，进行Vth校正。更具体地，在写入晶体管Tr2tltl导通并且信号线DTL的电压为电压V。fs的同时，电源线驱动电路125将电源线PSL的电压从电压ν。Λ增大到电压Vcxh(T2)。 然后，电流Ids流过驱动晶体管Trltltl的漏极和源极之间，并且增大源极电压Vs。此后，在信号线驱动电路123将信号线DTL的电压从电压Vrfs切换到电压Vsig之前，写入线驱动电路 124将写入线WSL的电压从电压V。n减小到电压V。ff (T3)。结果，驱动晶体管Trltltl的栅极转变为浮置状态，并且Vth校正休止。第一 Vth校正休止时间段在Vth校正休止时间段中，在不同于已经对其执行了 Vth校正的行(像素)的行(像素)中对信号线DTL的电压进行采样。此外，此时，源极电压Vs低于已经对其执行了 Vth校正的行(像素)中的电压v。fs-vth ；因此，在Vth校正休止时间段中，电流1&在已经对其执行了 Vth校正的行(像素)中的驱动晶体管Trltltl的漏极和源极之间流过，并且源极电压Vs增大，并且还借助于通过保持电容Cs的耦合来增大栅极电压\。第二 Vth校正时间段接着，再次进行Vth校正。更具体地，当信号线DTL的电压为电压V。fs时，从而允许 Vth校正，写入线驱动电路IM将写入线WSL的电压从电压V。ff增大到电压V。n，并且驱动晶体管Trltltl的栅极改变为电压Vrfs(T4)。此时，在源极电压Vs低于电压V。fs-Vth的情况下(在 Vth校正尚未完成的情况下)，电流Ids在驱动晶体管Tr·的漏极和源极之间流动，直到切断晶体管Trltltl(直到栅极源极电压Vgs改变为电压Vth)。此后，在信号线驱动电路123将信号线DTL的电压从电压V。fs切换到电压Vsig之前，写入线驱动电路124将写入线WSL的电压从电压V。n减小到电压Vrff(T5)。因此，驱动晶体管Trltltl的栅极改变为浮置状态，因此允许栅极源极电压Vgs保持恒定而与信号线DTL的电压大小无关。注意在Vth校正时间段中，在将保持电容Cs充电至电压Vth并且栅极源极电压Vgs 改变为电压Vth的情况下，驱动电路120完成Vth校正。然而，在栅极源极电压Vgs未达到电压Vth的情况下，驱动电路120反复执行并休止Vth校正直到栅极源极电压Vgs达到电压Vth。写入μ校正时间段在Vth校正休止时间段完成之后，执行写入和μ校正。更具体地，当信号线DTL 的电压为电压Vsig时，写入线驱动电路124将写入线WSL的电压从电压V。ff增大到电压 Von(T6)，并且驱动晶体管Trltltl的栅极连接至信号线DTL。因此，驱动晶体管Trltltl的栅极电压 Vg改变为信号线DTL的电压Vsig。同时，有机EL元件111的阳极电压在该阶段仍小于有机 EL元件111的阈值电压Vel，所以有机EL元件111被切断。因此，电流Ids流入有机EL元件 111的电容元件(未示出)，并且对元件电容进行充电，所以源极电压Vs仅增大电压AVy， 并且然后栅极源极电压Vgs达到电压Vsig+Vth-AVy。因此，μ校正与写入同时进行。在这种情况下，晶体管Tr·的迁移率μ越大，电压AVy越增大，所以在发光之前当栅极源极电压 Vgs仅减小电压AVy时，可以防止迁移率μ从一个像素电路113到另一个变化。发光时间段最后，写入线驱动电路124将写入线WSL的电压从电压V。n减小到电压V。ff (T7)。接着，驱动晶体管Trltltl的栅极转变为浮置状态，并且电流Ids在驱动晶体管Trltltl的漏极和源极之间流动以增大源极电压Vs。结果，将等于或高于阈值电压V61的电压施加至有机EL元件111，并且有机EL元件111发出期望亮度的光。在应用实例中的显示器100中，如上所述，在每个像素113中，执行像素电路112 的导通/截止控制，并且驱动电流从而注入每个像素113的有机EL有机111中，以通过电子和空洞的复合而导致发光，然后，将光提取到外部。结果，图像显示在显示面板110的显示区域IlOA上。在应用实例中，例如，每条写入线驱动电路IM中的缓冲电路5均由多个上述倒相电路1构成。因此，直通电流几乎不流过缓冲电路5 ；因此，允许减小缓冲电路5的功耗。此外，缓冲电路5的输出电压中的变化很小；因此，允许减小驱动晶体管Trltltl的阈值校正和迁移率校正从一个像素驱动电路112到另一个的变化，并且允许减小亮度从一个像素113到另一个的变化。尽管参照实施方式、变形例以及应用实施例描述了本发明，但本发明不限制于此， 并且可以进行各种修改。例如，在上述应用实例中，根据上述实施方式的倒相电路1用于写入线驱动电路 124的输出级；然而，代替写入线驱动电路124的输出级，倒相电路1可以用于电源线驱动电路125的输出级，或者可以同时用于写入线驱动电路IM的输出级和电源线驱动电路125 的输出级。本发明包含于2010年3月31日向日本专利局提交的日本优先权专利申请JP 2010-084224的主题，其全部内容结合与此作为参考。本领域的技术人员应当理解，可根据的设计要求和其它因素，可以进行各种变形、结合、子结合以及替换，只要在所附权利要求书的范围内或其等同物的范围内。
权利要求
1.一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或与此对应的电位差建立或者断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于作为所述第四晶体管的源极或漏极的第一端子的电压与所述输出端子的电压之间的电位差或与此对应的电位差建立或者断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或与此对应的电位差建立或者断开所述第一端子与所述第三电压线之间的电连接，所述第四晶体管响应于施加至所述第四晶体管的栅极的第一控制信号建立或者断开所述第一电容元件与所述第二晶体管的栅极之间的电连接，所述第五晶体管响应于施加至所述第五晶体管的栅极的第二控制信号建立或者断开所述第一电容元件和第四电压线之间的电连接，以及所述第一电容元件插入在所述第五晶体管的未连接至所述第四电压线的源极或漏极与第五电压线之间。
2.一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，并且所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，所述第一晶体管的另一端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，并且所述第二晶体管的另一端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，并且所述第三晶体管的另一端子电连接至所述第二晶体管的栅极，所述第四晶体管的栅极提供有第一控制信号，并且所述第四晶体管的漏极和源极中的一个端子电连接至所述第二晶体管的栅极，所述第五晶体管的栅极提供有第二控制信号，所述第五晶体管的漏极和源极中的一个端子电连接至第四电压线，并且所述第五晶体管的另一端子电连接至所述第四晶体管的另一端子，以及所述第一电容元件插入在所述第五晶体管的所述另一端子与第五电压线之间。
3.根据权利要求2所述的倒相电路，还包括插入在所述第二晶体管的栅极和源极之间的第二电容元件。
4.根据权利要求3所述的倒相电路，其中，所述第二电容元件的电容小于所述第一电容元件的电容。
5.根据权利要求4所述的倒相电路，其中，所述第一电容元件和所述第二电容元件的电容满足下面的表达式C1(Vdd2-Vss)Z(C^C2) > Vth2其中，C1是所述第一电容元件的电容，C2是所述第二电容元件的电容，Vdd2是所述第四电压线的电压，Vss是所述第一电压线的电压，Vth2是所述第二晶体管的阈值电压。
6.根据权利要求2所述的倒相电路，其中所述第一电压线、所述第三电压线以及所述第五电压线具有相同的电位。
7.根据权利要求6所述的倒相电路，其中所述第二电压线和所述第四电压线连接至输出比所述第一电压线、所述第三电压线以及所述第五电压线的共用电压高的电压的电源。
8.根据权利要求7所述的倒相电路，其中所述第四电压线连接至输出比所述第二电压线的电压高出所述第二晶体管的阈值电压以上的电压的电源。
9.根据权利要求2所述的倒相电路，其中所述第四晶体管和所述第五晶体管交替导通和截止，从而不同时导通。
10.根据权利要求9所述的倒相电路，其中所述第四晶体管在所述输入端子的电压下降之前导通。
11.根据权利要求9所述的倒相电路，其中所述第四晶体管在所述输入端子的电压下降之后导通。
12.—种具有显示部和驱动部的显示器，所述显示部包括以行设置的多条扫描线、以列设置的多条信号线以及以矩阵形式设置的多个像素，所述驱动部包括均对应于所述扫描线设置的多个倒相电路以驱动每个所述像素，每个所述倒相电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或与此对应的电位差建立或者断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于作为所述第四晶体管的源极或漏极的第一端子的电压与所述输出端子的电压之间的电位差或与此对应的电位差建立或者断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或与此对应的电位差建立或者断开所述第一端子与所述第三电压线之间的电连接，所述第四晶体管响应于施加至所述第四晶体管的栅极的第一控制信号建立或者断开所述第一电容元件与所述第二晶体管的栅极之间的电连接，第五晶体管响应于施加至所述第五晶体管的栅极的第二控制信号建立或者断开所述第一电容元件与第四电压线之间的电连接，以及所述第一电容元件插入在所述第五晶体管的未连接至所述第四电压线的源极或漏极与第五电压线之间。
13.一种具有显示部和驱动部的显示器，所述显示部包括以行设置的多条扫描线、以列设置的多条信号线以及以矩阵形式设置的多个像素，所述驱动部包括均对应于所述扫描线设置的多个倒相电路以驱动每个所述像素，每个所述倒相电路都包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，并且所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，并且所述第一晶体管的另一端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，并且所述第二晶体管的另一端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，并且所述第三晶体管的另一端子电连接至所述第二晶体管的栅极，所述第四晶体管的栅极提供有第一控制信号，并且所述第四晶体管的漏极和源极中的一个端子电连接至所述第二晶体管的栅极，所述第五晶体管的栅极提供有第二控制信号，所述第五晶体管的漏极和源极中的一个端子电连接至第四电压线，并且所述第五晶体管的另一端子电连接至所述第四晶体管的另一端子，以及所述第一电容元件插入在所述第五晶体管的所述另一端子与第五电压线之间。
14.一种倒相电路，包括 第一晶体管和第二晶体管； 第一开关和第二开关；以及第一电容元件，其中，所述第一晶体管和所述第二晶体管串联连接在第一电压线与第二电压线之间， 所述第一开关和所述第二开关串联连接在电源电压线与所述第二晶体管的栅极之间， 并且交替导通和截止从而不同时导通，所述第一电容元件的一端连接在所述第一开关与所述第二开关之间，以及所述第一晶体管的截止状态允许通过所述第一开关、所述第一电容元件的一端以及所述第二开关将预定的固定电压从电源电压线提供至所述第二晶体管的栅极。
15.根据权利要求14所述的倒相电路，其中所述第一晶体管、所述第二晶体管、所述第一开关以及所述第二开关是η沟道型晶体管，以及所述固定电压高于提供至所述第二电压线的电压。
16.根据权利要求14所述的倒相电路，其中所述第一晶体管、所述第二晶体管、所述第一开关以及所述第二开关是P沟道型晶体管，以及所述固定电压低于提供至所述第二电压线的电压。
全文摘要
本发明公开了倒相电路及显示器。一种倒相电路包括第一晶体管和第二晶体管；第一开关和第二开关；以及第一电容元件，其中第一和第二晶体管串联连接在第一电压线和第二电压线之间，第一和第二开关串联连接在电源电压线和第二晶体管的栅极之间，并且交替导通和截止从而不同时导通，第一电容元件的一端连接在第一开关和第二开关之间，并且第一晶体管的截止状态允许通过第一开关、第一电容元件的一端以及第二开关将预定固定电压从电源电压线提供至第二晶体管的栅极。
文档编号G09G3/20GK102208169SQ20111007257
公开日2011年10月5日 申请日期2011年3月24日 优先权日2010年3月31日
发明者内野胜秀, 山本哲郎 申请人:索尼公司
技术领域：
本发明涉及适用于例如使用有机EL(电致发光)元件的显示器的倒相电路。此外， 本发明涉及包括上述倒相电路的显示器。
背景技术：
近年来，在显示图像的显示器的领域中，显示器使用发光亮度根据流过的电流值而改变的电流驱动型光学元件作为像素的发光元件，例如，已经开发了商品化的有机EL元件。与液晶元件等不同，有机EL元件是自发光元件。因此，在使用有机EL元件的显示器(有机EL显示器)中，通过控制流过有机EL元件的电流的值来获得色阶(color gradation) 0与液晶显示器的情况一样，有机EL显示器是简单(无源)矩阵系统以及有源矩阵系统作为驱动系统。在前者的系统中，其构造简单；然而，存在诸如实现大型且高清晰度显示器的困难的问题。因此，当前，有源矩阵系统已经逐渐发展。在该系统中，通过驱动晶体管来控制流过设置在每个像素中的发光元件的电流。在上述驱动晶体管中，在某些情况下，阈值电压Vth或迁移率μ随时间改变，或者阈值电压Vth或迁移率μ因制造工艺的变化而从一个像素到另一个像素变化。在阈值电压 Vth或迁移率μ从一个像素到另一个像素变化的情况下，流过驱动晶体管的电流的值从一个像素到另一个像素变化，因此即使将相同的电压施加至驱动晶体管的栅极，发光亮度仍从一个有机EL元件到另一个变化，从而损害画面的均勻性。因此，如日本未审专利申请公开第2008-083272号所描述的，已经开发了具有校正阈值电压Vth或迁移率μ中的变化的功能的显示器。阈值电压Vth或迁移率μ的校正由设置在每个像素中的像素电路执行。例如，如图19所示，像素电路包括控制流过有机EL元件111的电流的驱动晶体管Tr·、将信号线 DTL的电压写入驱动晶体管Trltltl的写入晶体管Tr2tltl以及保持电容Cs。换言之，像素电路具有2TrlC电路结构。驱动晶体管Trltltl和写入晶体管Tr2tltl均由例如η沟道MOS型薄膜晶体管(TFT)构成。图18示出了施加至像素电路的电压波形的实例以及驱动晶体管Trltltl的栅极电压 Vg和源极电压Vs的实例。图18中的部分㈧示出了将信号电压Vsig和偏置电压Vtrfs施加至信号线DTL的状态。图18中的部分⑶示出了将使写入晶体管Tr2tltl导通的电压Vdd以及使写入晶体管Tr2QQ截止的电压Vss施加至写入线WSL的状态。图18中的部分(C)示出了将高电压火㈣和低电压ν。Λ施加至电源线PSL的状态。此外，图18中的部分⑶和部分 (E)示出了驱动晶体管Trltltl的栅极电压Vg和源极电压Vs根据施加至电源线PSL、信号线 DTL以及写入线WSL的电压而时刻变化的状态。从图18显而易见的是，在一个IH的周期中两次将WS脉冲P施加至写入线WSL，并且通过第一 WS脉冲P来执行阈值校正，通过第二 WS脉冲P来执行迁移率校正和信号写入。 换言之，在图18中WS脉冲P不仅用于信号写入，而且用于驱动晶体管Trltltl的阈值校正和迁移率校正。
发明内容
在有源矩阵系统显示器中，驱动信号线DTL或写入扫描电路(未示出)顺次选择像素113的水平驱动电路(未示出)基本上通过包括移位寄存器(未示出)并且包括分别对应于像素113的行或列的缓冲电路(未示出)而构成。例如，写入扫描电路中的缓冲电路均通过将两个倒相电路彼此串联连接而构成。在这种情况下，例如，如图20所示，倒相电路均具有单沟道类型电路结构，其中两个η沟道MOS型晶体管Tr1和Tr2彼此串联连接。图 20中示出的倒相电路200插入在对其施加了高电平电压的高电压线Lh与对其施加了低电平电压的低电压线k之间。在靠近高电压线Lh的一侧上的晶体管Tr2的栅极连接至高电压线Lh，而在靠近低电压线k的一侧上的晶体管Tr1的栅极连接至输入端子IN。此外，晶体管Tr1与晶体管Tr2之间的连接点C连接至输出端子OUT。在倒相电路200中，例如，如图21所示，当输入端子IN的电压Vin为电压Vss时，输出端子OUT的电压V。ut不是电压Vdd，而是电压vdd-vth。换言之，输出端子OUT的电压v。ut包括晶体管Tr2的阈值电压Vth ；因此，输出端子OUT的电压V。ut极大地受到晶体管Tr2的阈值电压Vth中的变化的影响。因此，可以考虑，例如，如图22中的倒向电路300所示出的，晶体管Tr2的栅极和漏极彼此电分离，并且对其施加了比漏极的电压Vdd高的电压Vdd2(彡Vdd+Vth)的高电压线Lh2 连接至栅极。此外，例如，考虑如图23中的倒相电路400所示的自举电路结构。更具体地， 考虑如下电路结构，即，将晶体管Tr12插入在晶体管Tr2的栅极与高电压线Lh之间，从而将晶体管Tr12的栅极连接至高电压线Lh，并且将电容元件Cltl插入在晶体管Tr2的栅极与晶体管Tr12的源极之间的连接点D与连接点C之间。然而，在图20、图22和图23中的任何一个电路中，即使在输入端子IN的电压Vin 高的情况下，即，即使在输出端子的电压V。ut低的情况下，电流(直通电流)通过晶体管Tr1 和Tr2从高电压线Lh流到低电压线U。结果，倒相电路的功耗增大。此外，在图20、图22和图23中的电路中，例如，如通过图21的部分(B)中的由虚线所点圈的所示，当输入端子IN 的电压Vin处于电压Vdd时，输出端子OUT的电压V。ut没有处于电压Vss，并且输出端子OUT 的电压V。ut的峰值变化。结果，驱动晶体管Trltltl的阈值校正或迁移率校正从一个像素电路 112到另一个变化，从而使得亮度变化。上述问题不仅可以发生在显示器的扫描电路中，还可以发生在任何其他器件中。期望提供一种倒相电路，在降低功耗的同时允许调整输出电压的峰值，以及包括该倒相电路的显示器。根据本发明的实施方式，提供了第一倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于(作为第四晶体管的源极或漏极的)第一端子与输出端子的电压之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第三电压线之间的电连接。第四晶体管响应于施加至第四晶体管的栅极的第一控制信号，建立或者断开第一电容元件与第二晶体管的栅极之间的电连接。第五晶体管响应于施加至第五晶体管的第二控制信号，建立或者断开第一电容元件与第四电压线之间的电连接。第一电容元件插入第五晶体管的未连接至第四电压线的源极或者漏极与第五电压线之间。根据本发明的实施方式，提供了具有显示部和驱动部的第一显示器，显示部包括多条以行设置的扫描线、多条以列设置的信号线、以及多个以矩阵形式设置的像素。驱动部包括多个(均对应于扫描线设置的)倒相电路以驱动每个像素，每个倒相电路包括与第一倒相电路相同的组件。在根据本发明实施方式的第一倒相器电路和第一显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。此外，例如，当输入电压下降时，第三晶体管和第一晶体管的导通电阻逐渐增大以增大将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，例如，当输入电压升高时，第三晶体管和第一晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，在本发明的实施方式中，例如，当输入电压降低时，第二晶体管的栅极源极电压被充电至等于或高于第二晶体管的导通电压的电压。因此，例如，当将电压施加至输入端子时，第三晶体管和第一晶体管截止，并且在那之后，第二晶体管立即导通，因此输出电压改变为第二电压线的电压。此外，例如，在输入电压升高的情况下，第三晶体管和第一晶体管导通，并且在那之后，第二晶体管立即截止。因此，输出电压改变为第一电压线的电压。根据本发明的实施方式，提供了第二倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，并且第一晶体管的漏极和源极的一个端子电连接至第一电压线，并且第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，并且第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，并且第三晶体管的另一端子电连接至第二晶体管的栅极。向第四晶体管的栅极提供第一控制信号，第四晶体管的漏极和源极的一个端子电连接至第二晶体管的栅极。向第五晶体管的栅极提供第二控制信号，第五晶体管的源极和漏极的一个端子电连接至第四电压线，并且第五晶体管的另一端子电连接至第四晶体管的栅极。第一电容元件插入第五晶体管的另一端子与第五电压线之间。根据本发明的实施方式，提供了具有显示部和驱动部的第二显示器，显示部包括多条以行设置的扫描线、多条以列设置的信号线、以及多个以矩阵形式设置的像素。驱动部包括多个(均对应于扫描线设置的)倒相电路以驱动每个像素，并且每个倒相电路包括与第六倒相电路相同的组件。在根据本发明实施方式的第二倒相器电路和第二显示器中，具有连接至输入端子的栅极的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。此外，例如，当输入电压降低时，第三晶体管和第一晶体管的导通电阻逐渐增大以增大将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，例如，当输入电压升高时，第三晶体管和第一晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第三电压线的电压和第一电压线的电压所需的时间。此外，例如，当输入电压降低时， 第二晶体管的栅极被充电至等于或高于第二晶体管的导通电压的电压，因此，例如，并且在那之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止；因此，输出电压改变为第二电压线的电压。此外，例如，当将下降沿电压施加至输入端子时，第三晶体管和第一晶体管截止，并且在那之后，第二晶体管立即导通；因此，输出电压改变为第二电压线的电压。此外，例如，当输入电压升高时，第三晶体管和第一晶体管导通，并且在那之后，第二晶体管立即截止。因此，输出电压改变为第一电压线的电压。在根据本发明的实施方式的第一和第二倒相电路以及第一和第二显示器中，可在第二晶体管的栅极和源极之间插入第二电容元件。在这种情况下，第二电容元件的电容优选小于第一电容元件的电容。根据本发明的实施方式，提供了一种倒相电路，包括第一晶体管和第二晶体管； 第一开关和第二开关；和第一电容元件，其中第一和第二晶体管串联连接在第一电压线和第二电压线之间，第一和第二开关串联连接在电源电压线和第二晶体管的栅极之间，并且交替导通和截止从而不同时导通，第一电容元件的一端连接在第一开关和第二开关之间， 并且第一晶体管的截止状态允许通过第一开关、第一电容的一端以及第二开关从电源电压线向第二晶体管的栅极提供预定的固定电压。在根据本发明实施方式的倒相电路和显示器中，消除了第一晶体管和第二晶体管同时导通的时间段，或第三晶体管、第四晶体管以及第五晶体管同时导通的时间段。因此， 电流(直通电流)几乎不通过这些晶体管在电压线之间流动，因此运行减小功耗。此外，当输入电压降低时，输出电压改变为第二电压线的电压或第一电压线的电压，并且当输入电压升高时，输出电压改变为与上述电压相反的电压。因此，允许减小输出电压的峰值从期望的值的偏移。结果，例如，允许减小从一个像素电路到另一个像素电路的驱动晶体管的阈值校正和迁移率校正中的变化，并且允许减小从一个像素到另一个像素的亮度变化。本发明的其它和进一步的目标、特征和优势将从下面的描述中更全面地体现出来。
图1是示出根据本发明的实施方式的倒相电路的实例的电路图。图2是示出图1中的倒相电路的输入/输出信号波形的实例的波形图。图3是示出图1中的倒相电路的操作的实例的波形图。图4是用于描述图1中的倒相电路的操作的实例的电路图。图5是用于描述图4之后的操作的实例的电路图。图6是用于描述图5之后的操作的实例的电路图。图7是用于描述图6之后的操作的实例的电路图。图8是用于描述图7之后的操作的实例的电路图。图9是用于描述图8之后的操作的实例的电路图。
图10是用于描述图9之后的操作的实例的电路图。图11是用于描述图10之后的操作的实例的电路图。图12是示出图1中的倒相电路的输入/输出信号波形的另一实例的波形图。图13是示出图1中的倒相电路的操作的另一实例的波形图。图14是示出图1中的倒相电路的变形例的电路图。图15是示出图14中的倒相电路的操作的实例的波形图。图16是作为根据上述实施方式及其变形例中的任何一个的倒相电路的应用实例的显示器的示意图。图17是示出图16中的写入线驱动电路和像素电路的实例的电路图。图18是示出图16中的显示器的操作的实例的波形图。图19是示出现有技术中的显示器的像素电路的实例的电路图。图20是示出现有技术中倒相电路的实例的电路图。图21是示出图20中的倒相电路的输入/输出信号波形的实例的波形图。图22是示出现有技术中的倒相电路的另一实例的电路图。图23是示出现有技术中的倒相电路的又一实例的电路图。
具体实施例方式下面将参照附图详细描述本发明的优选实施方式。将按照下面的顺序给出说明。1.实施方式(参见图1 图11)2.变形例(参见图12 图15)3.应用实例(参见图16 图18)4.现有技术的描述(参见图19 图23)实施方式构造图1示出了根据本发明的实施方式的倒相电路1的总体构造的实例。倒相电路1 从输出端子OUT输出具有与向输入端子IN施加的脉冲信号的波形(例如，参见图2中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参见图2中的部分(D))。所述倒相电路1优选形成在非晶硅或非晶氧化物半导体上，并且包括均具有相同导电类型的沟道的五个晶体管Tr1 Tr5。除了上述五个晶体管Tr1 Tr5，倒相电路还包括两个电容元件C1和 C2，输入端子IN和输出端子OUT。换言之，倒相电路1具有5Tr2C电路结构。晶体管ΤΓι、Tr2和Tr3分别对应于本发明中的“第一晶体管”、“第二晶体管”以及 “第三晶体管”的具体实例。此外，晶体管Tr4和Tr5分别对应于本发明中的“第四晶体管” 和“第五晶体管”的具体实例。此外，电容元件Cl和C2分别对应于本发明中的“第一电容元件”和“第二电容元件”的具体实例。晶体管Tr1-Tr5均由具有相同导电类型的沟道的薄膜晶体管(TFT)构成，例如， η沟道MOS (金属氧化物半导体)型薄膜晶体管(TFT)。晶体管Tr1响应于例如输入端子IN 的电压(输入电压Vin)与低电压线k的电压八之间的电位差Vgsl (或与此对应的电位差) 建立或者断开输出端子OUT与低电压线k之间的电连接。晶体管Tr1的栅极电连接至输入端子IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低电压线Ly而晶体管Tr1未连接至低电压线k的另一端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr3的源极和漏极中未连接至低电压线k的一个端子(端子A)的电压Vs3与输出端子OUT的电压 (输出电压V。ut)之间的电位差Vgs2(或与此对应的电位差)建立或者断开高电压线Lhi与输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr3的端子A。晶体管Tr2的源极和漏极中的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至输出端子OUT的另一端子电连接至高电压线LH1。晶体管Tr3响应于输入电压Vin与低电压线k的电压\之间的电位差Vgs3 (或与此对应的电位差)建立或者断开晶体管Tr2的栅极与低电压线k之间的电连接。晶体管Tr3 的栅极电连接至输入端子IN。晶体管Tr3的源极和漏极中的另一端子电连接至低电压线 Ll,而晶体管Tr3的端子A电连接至晶体管Tr2的栅极。换言之，晶体管Tr1和Tr3连接至相同的电压线(低电压线LJ。因此，在晶体管Tr1的靠近低电压线k的一侧上的端子和晶体管Tr3的靠近低电压线k的一侧上的端子具有相同的电位。晶体管Tr4响应于施加至控制端子AZl的控制信号建立或者断开电容元件C1与晶体管Tr2的栅极之间的电连接。晶体管 Tr4的栅极电连接至控制端子AZ1。晶体管Tr4的源极和漏极中的一个端子电连接至电容元件C1，而晶体管Tr4未连接至电容元件C1的另一端子电连接至晶体管Tr2的栅极。晶体管 Tr5响应于施加至控制端子AZ2的控制信号建立或者断开高电压线Lh2与电容元件C1之间的电连接。晶体管Tr5的栅极电连接至控制端子AZ2。晶体管Tr5的源极和漏极中的一个端子电连接至高电压线LH2。晶体管Tr5未连接至高电压线Lh2的另一端子电连接至电容元件C”低电压线k对应于本发明中的“第一电压线”和“第三电压线”的具体实例。高电压线Lhi和高电压线Lh2分别对应于本发明中的“第二电压线”和“第四电压线”的具体实例。高电压线Lhi和Lh2连接至输出比低电压线k的电压\高的电压(恒压)的电源 (未示出)。在倒相电路1的驱动过程中，高电压线Lhi的电压Vhi为电压Vddl，并且在倒相电路1的驱动过程中，高电压线Lh2的电压Vh2为电压Vdd2 (彡Vddl+Vth2)。注意，电压Vth2是晶体管Tr2的阈值电压。另一方面，低电压线k连接至输出比高电压线Lhi的电压Vm低的电压(恒压)的电源(未示出)，并且在倒相电路1的驱动过程中，低电压线U的电压八为电压 Vss (< U。控制端子AZl连接至输出预定脉冲信号的电源S1 (未示出)。控制端子AZ2连接至输出预定脉冲信号的电源未示出)。例如，如图2中的部分(C)中所示，在将低电平施加至控制端子AZ2的同时电源S1输出高电平。另一方面，如图2中的部分(B)中所示，在将低电平施加至控制端子AZl的同时电源&输出高电平。换言之，电源S1和电源&交替输出高电平以防止晶体管Tr4和Tr5同时导通(即，使晶体管Tr4和Tr5交替导通和截止)。 在与输入电压Vin的下降沿的不同的时刻处，电源S1从低到高切换其输出电压(即，电源S1 使晶体管Tr4导通)。例如，在输入电压Vin的下降沿之前，电源S1立即从低到高切换其输出电压。电容元件C1插入在晶体管Tr5未连接至高电压线Lh2的源极或漏极与低电压线k 之间。电容元件(2插入在晶体管Tr2的栅极与晶体管Tr2的源极之间。电容元件(^和(2的电容充分大于晶体管Tr1 Tr5的寄生电容。电容元件C2的电容小于电容元件C1的电容。 电容元件C1的电容具有允许当下降沿电压被施加至输入端子IN并且晶体管Tr3截止时，将晶体管Tr2的栅极充电至Vss+Vth2以上的值。注意，电压Vth2是晶体管Tr2的阈值电压。电容元件C1和C2的电容都优选满足下面的数学表达式1。在电容元件C1和C2的电容充分小于输出端子OUT与低电压线k之间产生的寄生电容C。ut (未示出)的值的情况下，如果电容元件C1和C2的电容满足数学表达式1，则在后述的输入电压Vin的下降沿处，晶体管Tr4导通，并且允许晶体管Tr2的栅极电压达到晶体管Tr2的阈值电压Vth2以上，并且允许输出电压V。ut从低到高切换。数学表达式1C1(Vdd2-Vss)Z(C^C2) > Vth2倒相电路1对应于进一步包括插入在输出级中的晶体管Tr1和Tr2与输入端子IN 之间的控制元件10和电容元件C2的现有技术的倒相电路(图20中的倒相电路200)。在这种情况下，例如，如图1中所示，控制元件10包括电连接至输入端子IN的端子P1、电连接至低电压线k的端子P2、电连接至晶体管Tr2的栅极的端子P3、电连接至高电压线Lh2的端子P4。此外，例如，如图1中所示，控制元件10包括晶体管Tr3 Tr5以及电容元件Q。例如，当将下降沿电压施加至端子P1时，控制元件10使电连接至端子P3的晶体管 Tr2的栅极充电至电压Vss+Vth2以上。此外，例如，当将上升沿电压施加至端子P1时，控制元件10使电连接至端子P3的晶体管Tr2的栅极电压Vg2减小至小于电压Vss+Vth2的电压。注意，控制元件10的操作将通过下面的对倒相电路1的操作的描述进行说明。操作接下来，将参照图3 图11描述倒相电路1的操作的实例。图3是示出倒相电路 1的操作的实例的波形图。图4 图11是顺序地示出倒相电路1的操作的实例的电路图。首先，如图4所示，输入电压Vin为低(Vss)，并且晶体管Tr5导通，晶体管Tr4截止。 此时，晶体管Tr1和Tr3截止，并且电容元件C1被充电至电压Vdd2，晶体管Tr5的源极电压Vs5 为电压Vdd2。此外，晶体管Tr2的栅极电压Vg2也为电压Vdd2，并且晶体管Tr2导通。因此，此时，作为输出电压V。ut的电压Vddl被传输至输出端子OUT。接下来，如图5所示，在输入电压Vin为低(Vss)的状态下，晶体管Tr5截止，然后晶体管Tr4导通。换言之，在输入电压Vin从低(Vss)切换到高(Vddl)之前，晶体管Tr4导通。 在晶体管Tr4导通之前，晶体管Tr2的栅极电压Vg2为电压Vdd2。因此，即使晶体管Tr4从截止切换为导通，晶体管Tr2仍保持导通，并且输出电压V。ut保持在电压Vddl。接着，在输入电压Vin为低(Vss)的状态下，晶体管Tr4截止，并且晶体管Tr5导通。 同样，晶体管Tr4和Tr5反复导通和截止，并且然后当晶体管Tr4导通(晶体管Tr5截止) 时，输入电压Vin从低(Vss)切换到高(Vddl)(参见图6)。然后，晶体管1^和Tr3导通，并且晶体管Tr2的栅极和源极被充电至低电压线k的电压VJ = Vss)。因此，晶体管Tr2截止， 并且作为输出电压V。ut的电压Vss被传输至输出端子OUT。此外，当晶体管Tr4导通时，被充电至电压Vdd2的电容元件C1通过晶体管Tr4连接至低电压线K。因此，电容元件C1靠近晶体管Tr5的一侧上的端子(端子B)的电压从电压Vdd2逐渐减小，最终减小至电压Vss。此后，在输入电压Vin为高(Vdtll)的状态下，晶体管Tr4截止，并且然后晶体管Tr5 导通。同样，晶体管Tr4和Tr5反复导通和截止，并且当晶体管Tr4导通(晶体管Tr5截止) 时，输入电压Vin从高(Vddl)切换为低(Vss) 0然后，晶体管Tr1和Tr3截止。在这种情况下，当晶体管Tr4导通时，如上所述，电容元件C1的电压(端子B的电压)从电压Vdd2逐渐减小(参见图7)。注意，图7中的电压Vx是在输入电压Vin从高(Vddl) 切换到低(Vss)立即之前的电容元件C1的电压(端子B的电压)。此后，在晶体管Tr4导通之后，输入电压Vin从高(Vdtll)切换到低(Vss)以使晶体管Tr3截止(参见图8)。此时，电容元件C1通过晶体管Tr4连接至晶体管Tr2的栅极；因此，电容元件(^对晶体管Tr2的栅极进行充电。结果，电容元件C1的电压与晶体管Tr2的栅极电压Vg2切换为电压Vy。此时，在电压Vy等于或高于低电压线k的电压( = Vss)与晶体管Tr2的阈值电压 Vth2之和的情况下，晶体管Tr2导通，并且电流流过晶体管Tr2以逐渐增大输出电压V。ut (参见图8)。在经过一定时间段后，输出电压V-变为电压Vz。电容元件C2连接在晶体管Tr2 的栅极和源极之间。因此，通过电容元件C2的自举操作，晶体管Tr2的栅极电压Vg2趋于随着晶体管Tr2的源极电压Vs2的变化而变化。然而，随着晶体管Tr4导通并且电容元件C1连接至晶体管Tr2,晶体管Tr2的栅极电压Vg2基本上为电压Vy。下面将考虑电压\。在与电容元件C1和C2相比，晶体管Tr1 Tr5的寄生电容小到可忽略的量的情况下，并且输出端子0UT(参见图9)的寄生电容C。ut远大于电容元件C2 的情况下，电压Vy由使用电压Vx的表达式(1)表示。Vy = C1 (Vx-Vss) / (C^C2) +Vss …(1)从表达式(1)可以显而易见的是，电压Vy由电容元件(^和(2的电容决定，并且当电容元件C1的电容很大时，电压Vy基本上等于电压vx。在输入电压Vin从高(Vddl)切换到低(Vss)之后，晶体管Tr4截止。此时，当晶体管 Tr2的栅极源极电压Vgs2等于或高于晶体管Tr2的阈值电压Vth2 (Vy-Vz > Vth2)时，晶体管Tr2 导通，并且晶体管Tr2的源极电压Vs2持续增大(参见图10)。当晶体管Tr2的源极电压Vs2 增大时，晶体管Tr4截止，因此晶体管Tr2的栅极与电容元件C1彼此分离。因此，通过电容元件C2的自举操作，晶体管Tr2的栅极电压Vg2趋于随着晶体管Tr2的源极电压Vs2的变化而变化。在经过一定时间段之后，作为输出电压V。ut的电压Vddl传输至输出端子OUT。在晶体管Tr4截止之后，晶体管Tr5再次导通。因此，电容元件C1被充电电压Vdd2。在晶体管Tr5截止之后，晶体管Tr4再次导通(参见图9)。因此，再次产生电容耦合，并且电容元件C1对晶体管Tr2的栅极进行充电。结果，电容元件C1的电压与晶体管Tr2 的栅极彼此相等。在晶体管Tr2的栅极电压Vg2此时为电压Va的情况下，晶体管Tr2的栅极源极电压Vgs2变为电压Va-Vddl，并且晶体管Tr4截止。当重复这种操作时，晶体管Tr2的栅极电压Vg2变为电压Vdd2。因此，作为输出电压V。ut的电压Vddl传输至输出端子OUT。因此，在根据实施方式的倒相电路1中，输出端子OUT输出与施加至输入端子IN 的脉冲信号的波形(例如，参见图2中的部分(A))基本上倒相的波形(例如，参见图2中的部分(D))。效果图20中示出的现有技术中的倒相电路200例如具有单沟道型电路结构，其中两个 η沟道MOS型晶体管Tr1和Tr2彼此串联相连。在倒相电路200中，例如，如图21中所示， 当输入电压Vin为电压Vss时，输出电压V。ut不是电压Vdd而是电压Vdd-Vth2。换言之，输出电压V。ut包括晶体管Tr2的阈值电压Vth2，并且输出电压V。ut极大地受到晶体管Tr2的阈值电压Vth2中的变化的影响。因此，可以考虑，例如，如图22中的倒相电路300中所示，晶体管Tr2的栅极和漏极彼此电分离，并且栅极连接至高电压线Lh2，对高电压线Lh2施加比漏极的电压Vdd高的电压Vdd2( = Vdd+Vth2)。此外，例如，考虑通过倒相电路400来表示自举型电路结构。然而，在图20、图22以及图23的任何一个电路中，即使在输入电压Vin为高的情况下，换言之，即使在输出电压V。ut为低的情况下，电流(直通电流)通过晶体管Tr1和Tr2从高电压线Lh流向低电压线K。结果，增大了倒相电路中的功耗。此外，在图20、图22以及图23的电路中，例如，如图21中的部分(B)中由虚线所点圈的所示，当输入端子IN的电压 Vin是电压Vdd时，输出端子OUT的电压V。ut不是Vss，并且输出端子OUT的电压V。ut的峰值改变。因此，例如，在将倒相电路用于有源矩阵有机EL显示器中的扫描器的情况下，驱动晶体管中的阈值校正和迁移率校正从一个像素到另一个像素变化，从而导致亮度变化。另一方面，在根据实施方式的倒相电路1中，响应于输入电压Vin与低电压线k的电压\之间的电位差执行导通/截止操作的晶体管Tr1和Tr3设置在晶体管Tr2的栅极与低电压线k之间以及设置在晶体管Tr2的源极与低电压线U之间。因此，当晶体管Tr1和 Tr3的栅极电压从高(Vddl)切换(减小)到低(Vss)时，晶体管Tr1和Tr3的导通电阻逐渐增大以增大将晶体管Tr2的栅极和源极充电到低电压线k的电压\所需的时间。此外，当晶体管Tr1和Tr3的栅极电压从低(Vss)切换(增大)到高(Vddl)时，晶体管Tr1和Tr3的导通电阻逐渐减小以减小将晶体管Tr2的栅极和源极充电到低电压线k的电压\所需的时间。 此外，在根据实施方式的倒相电路1中，电容元件C1连接至晶体管Tr5的源极，并且通过晶体管Tr4连接至晶体管Tr2的栅极。因此，当将上升沿电压施加至输入端子IN以使晶体管 Tr1和Tr3截止时，晶体管Tr2的栅极通过(电压Vdd2对其进行充电的)电容元件C1被充电至等于或高于电压Vss+Vth2的电压。结果，晶体管Tr2导通，并且输出电压V。ut改变为高电压线Lhi的电压(Vddl)。因此，在根据实施方式的倒相电路1中，消除了晶体管Tr1与晶体管Tr2同时导通的时间段，或者晶体管Tr3 晶体管Tr5同时导通的时间段。因此，在高电压线Lhi与低电压线k之间或在高电压线Lh2与低电压线k之间流动通过晶体管Tr1和Tr2或通过晶体管 Tr3 Tr5几乎没有电流(直通电流)流动。因此，允许减小功耗。此外，当输入电压Vin从高(Vddl)切换(减小)到低(Vss)时，输出电压V-改变为高电压线Lhi的电压，并且当输入电压Vin从低(Vss)切换(增大)到高(Vddl)时，输出电压V-改变为低电压线k的电压。 因此，允许消除输出电压V。ut中的变化。结果，例如，允许减小驱动晶体管的阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，并且允许减小亮度从一个像素到另一个像素的变化。变形例在上述实施方式中，例如，如图12和图13中所示，当将下降沿电压施加至输入端子IN时，晶体管Tr4可以截止，并且在将下降沿电压施加至输入端子IN之后，晶体管Tr4可以导通。在这种情况下，通过晶体管Tr3防止电容元件C1的电压(晶体管Tr5的源极电压) 从电压Vdd2减小。结果，允许高速地操作倒相电路1。此外，在上述实施方式及其变形例中，例如，如图14中所示，电容元件C2可以从倒相电路1中去除。在这种情况下，允许由上述表达式(1)所表示的栅极电压Vy基本上等于电压Vx(参见图15中的部分(E))。因此，允许高速地操作倒相电路1。此外，在上述实施方式及其变形例中，晶体管Tr1 Tr5是由η沟道MOS型TFT构成的；然而，它们可以由P沟道MOS型TFT构成。在这种情况下，当晶体管Tr1 Tr5从低切换(增大)到高时的瞬态响应以及当晶体管1^ 1^5从高切换(减小)到低时的瞬态响应彼此相反。此外，用低电压线Lu代替高电压线Lm，并且用低电压线I^2代替高电压线 Lh2，并且用高电压线Lh代替低电压线K。在这种情况下，低电压线Lu和I^2连接至输出比高电压线Lh的电压低的电压(恒压)的电源(未示出)。在倒相电路的驱动过程中，低电压线Lu的电压为电压Vssl，并且在倒相电路的驱动过程中，低电压线I^2的电压为电压Vss2 (彡Vssl-Vth2)。另一方面，高电压线 Lh连接至输出比低电压线Lu和I^2的电压高的电压(恒压)的电源(未示出)，并且在倒相电路的驱动过程中，高电压线Lh的电压为电压Vdd( > Vssl)。应用实例图16示出了作为根据上述实施方式及其变形例的任何一个的倒相电路1的应用实例的显示器100的整体构造的实例。显示器100包括，例如，显示面板110(显示部)和驱动电路120(驱动部)。显示面板110显示面板110包括显示区域110A，其中二维地排列发出不同颜色的光的三种有机 EL元件111R、11IG以及IllB0显示区域1IOA是通过使用从有机EL元件111R、11IG和11IB 发出的光来显示画面的区域。有机EL元件IllR是发出红光的有机EL元件，有机EL元件 IllG是发出绿光的有机EL元件，并且有机EL元件IllB是发出蓝光的有机EL元件。此外， 根据需要，将有机EL元件111R、111G和IllB总称为有机EL元件111。显示区域IlOA图17示出了显示区域IlOA中的电路结构的实例，以及后述的写入线驱动电路124 的实例。在显示区域IlOA中，二维地设置多个像素电路112，以便分别与有机EL元件111 配对。在该应用实例中，一对有机EL元件111和像素电路112构成一个像素113。更具体地，如图16中所示，一对有机EL元件11IR和像素电路112构成一个红色像素113R，一对有机EL元件IllG和像素电路112构成一个绿色像素113G，并且一对有机EL元件IllB和像素电路112构成一个蓝色像素11 。此外，三个相邻的像素113R、113G和11 构成一个显示像素114。每个像素电路112包括，例如，控制流过有机EL元件111的电流的驱动晶体管 Tr1Q(l、将信号线DTL的电压写入驱动晶体管Trltltl的写入晶体管Tr2tltl以及保持电容Cs。换言之，每个像素电路112具有2TrlC电路结构。驱动晶体管Trltltl和写入晶体管Tr2tltl均由例如η沟道MOS型薄膜晶体管(TFT)构成。驱动晶体管Trltltl或者写入晶体管Tr2tltl可以由例如P沟道MOS型TFT构成。在显示区域1IOA中，多条写入线WSL (扫描线)以行设置，并且多条信号线DTL以列设置。在显示区域IlOA中，多条电源线PSL(向其提供电源电压的部件)沿着写入线WSL 以行设置。一个有机EL元件111设置在每条信号线DTL与每条写入线WSL的交点附近。每条信号线DTL连接至后述的信号线驱动电路123的输出端(未示出)以及写入晶体管Tr2tltl 的漏极和源极(都未示出)中的一个。每条写入线WSL连接至后述的写入线驱动电路124 的输出端(未示出)以及写入晶体管Tr2QQ的栅极(未示出)。每条电源线PSL连接至后述的电源线驱动电路125的输出端(未示出)以及驱动晶体管Trltltl的漏极和源极(都未示出)中的一个。写入晶体管Tr2tltl的漏极和源极(都未示出)中未连接至信号线DTL的另一个连接至驱动晶体管Trltltl的栅极(未示出)以及保持电容Cs的一端。驱动晶体管Trltltl 的漏极和源极(都未示出)中未连接至电源线PSL的另一个和保持电容Cs的另一端连接至有机EL元件111的阳极电极(未示出)。有机EL元件111的阴极电极(未示出)连接至例如地线GND。驱动电路120接着，将参照图16和图17描述驱动电路120中的每个电路。驱动电路120包括时序产生电路121、图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125。时序产生电路121控制图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125，以彼此配合工作。时序产生电路121响应于(同步于) 例如从外部输入的同步信号120B向每个上述电路输出控制信号121A。图像信号处理电路122对从外部输入的图像信号120A执行预定的校正，并向信号线驱动电路123输出校正后的图像信号122A。预定的校正的实例包括伽马校正和过驱动 (overdrive)校正。信号线驱动电路123响应于(同步于)控制信号121A的输入，将从图像信号处理电路122输入的图像信号122A(信号电压Vsig)施加至每条信号线DTL，以将图像信号122A 写入所选择的像素113。注意，写入意味着将预定的电压施加至驱动晶体管Trltltl的栅极。信号线驱动电路123通过包括例如移位寄存器(未示出)而构成，并且包括分别对应于像素113的列的缓冲电路(未示出)。允许信号线驱动电路123响应于(同步于) 控制信号121A的输入，向每条信号线DTL输出两种电压作-和^。更具体地，信号线驱动电路123通过连接至像素113的信号线DTL向写入线驱动电路124选择的像素113顺序提供两种电压(v。fjnvsig)。在这种情况下，偏置电压V。fs具有与信号电压Vsig的值无关的恒定电压值。此外， 信号电压Vsig具有对应于图像信号122A的电压值。信号电压Vsig的最小电压低于偏置电压 Vofs,并且信号电压Vsig的最大电压高于偏置电压v。fs。写入线驱动电路1 通过包括例如移位寄存器(未示出)而构成，并且包括分别对应于像素113的行的缓冲电路5(未示出)。每个缓冲电路5由上述的倒相电路1构成， 并且输出具有与施加至其输入端的脉冲信号基本上相同相位的脉冲信号。允许写入线驱动电路124响应于(同步于)控制信号121A的输入，向每条写入线WSL输出两种电压(Vddl 和Vss)。更具体地，写入线驱动电路1 通过连接至像素113的写入线WSL向要驱动的像素113提供两种电压(Vddl和Vss)，以控制写入晶体管Tr2(l(l。在这种情况下，电压Vddl具有等于或高于写入晶体管Tr2tltl的导通电压的值。电压 Vddl是在后述的消光过程中或者在阈值校正的过程中，从写入线驱动电路IM产生的电压值。电压Vss具有低于写入晶体管Tr2tltl的导通电压和电压Vddl的值。电源线驱动电路125通过包括例如移位寄存器(未示出)而构成，并且包括分别对应于像素113的行的缓冲电路(未示出)。允许电源线驱动电路125响应于(同步于) 控制信号121A的输入，输出两种电压(Ved^PH更具体地，电源线驱动电路125通过连接至像素113的电源线PSL向要驱动的像素113提供两种电压(V-和VcJ，以控制有机EL元件111的发光和消光。在这种情况下，电压V。。l具有低于电压(Vel+V。a)的电压值，电压(Vel+V。a)是有机EL 元件111的阈值电压νε1和有机EL元件111的阴极的电压V。a之和。此外，电压ν。。Η具有等于或高于(UVJ的电压值。接着，下面将描述显示器100的操作(从消光到发光的操作)的实例。在应用实例中，为了保持有机EL元件111的发光亮度恒定，即使驱动晶体管Trltltl的阈值电压Vth或迁移率μ随时间变化，也不包括阈值电压Vth或迁移率μ中变化的校正操作。图18示出了施加至像素电路112的电压波形的实例以及驱动晶体管Trltltl的栅极电压Vg和源极电压Vs的变化的实例。图18中的部分㈧示出了将信号电压Vsig和偏置电压V。fs施加至信号线DTL的状态。图18中的部分⑶示出了将使写入晶体管Tr2tltl导通的电压Vdd以及使写入晶体管Tr2tltl截止的电压Vss施加至写入线WSL的状态。图18中的部分 (C)示出了将电压V。。H和电压ν。Λ施加至电源线PSL的状态。此外，图18中的部分⑶和 (E)示出了通过电源线PSL、信号线DTL以及写入线WSL上的电压的施加，驱动晶体管Trltltl 的栅极电压Vg和源极电压Vs时时刻刻变化的状态。Vth校正准备时间段首先，进行Vth校正的准备。更具体地，当写入线WSL的电压为电压V。ff并且电源线PSL的电压为电压V。。H(即，当有机EL元件111发光时)时，电源线驱动电路125将电源线PSL的电压从电压V。。H减小到电压ν。Λ (Tl)。然后，源极电压Vs改变为电压ν。Λ以使有机 EL元件111截止。此后，当信号线DTL的电压为V。fs时，写入线驱动电路124将写入线WSL 的电压从电压V。ff增大到电压V。n以将驱动晶体管Trltltl的栅极电压改变为电压V。fs。第一 Vth校正时间段接着，进行Vth校正。更具体地，在写入晶体管Tr2tltl导通并且信号线DTL的电压为电压V。fs的同时，电源线驱动电路125将电源线PSL的电压从电压ν。Λ增大到电压Vcxh(T2)。 然后，电流Ids流过驱动晶体管Trltltl的漏极和源极之间，并且增大源极电压Vs。此后，在信号线驱动电路123将信号线DTL的电压从电压Vrfs切换到电压Vsig之前，写入线驱动电路 124将写入线WSL的电压从电压V。n减小到电压V。ff (T3)。结果，驱动晶体管Trltltl的栅极转变为浮置状态，并且Vth校正休止。第一 Vth校正休止时间段在Vth校正休止时间段中，在不同于已经对其执行了 Vth校正的行(像素)的行(像素)中对信号线DTL的电压进行采样。此外，此时，源极电压Vs低于已经对其执行了 Vth校正的行(像素)中的电压v。fs-vth ；因此，在Vth校正休止时间段中，电流1&在已经对其执行了 Vth校正的行(像素)中的驱动晶体管Trltltl的漏极和源极之间流过，并且源极电压Vs增大，并且还借助于通过保持电容Cs的耦合来增大栅极电压\。第二 Vth校正时间段接着，再次进行Vth校正。更具体地，当信号线DTL的电压为电压V。fs时，从而允许 Vth校正，写入线驱动电路IM将写入线WSL的电压从电压V。ff增大到电压V。n，并且驱动晶体管Trltltl的栅极改变为电压Vrfs(T4)。此时，在源极电压Vs低于电压V。fs-Vth的情况下(在 Vth校正尚未完成的情况下)，电流Ids在驱动晶体管Tr·的漏极和源极之间流动，直到切断晶体管Trltltl(直到栅极源极电压Vgs改变为电压Vth)。此后，在信号线驱动电路123将信号线DTL的电压从电压V。fs切换到电压Vsig之前，写入线驱动电路124将写入线WSL的电压从电压V。n减小到电压Vrff(T5)。因此，驱动晶体管Trltltl的栅极改变为浮置状态，因此允许栅极源极电压Vgs保持恒定而与信号线DTL的电压大小无关。注意在Vth校正时间段中，在将保持电容Cs充电至电压Vth并且栅极源极电压Vgs 改变为电压Vth的情况下，驱动电路120完成Vth校正。然而，在栅极源极电压Vgs未达到电压Vth的情况下，驱动电路120反复执行并休止Vth校正直到栅极源极电压Vgs达到电压Vth。写入μ校正时间段在Vth校正休止时间段完成之后，执行写入和μ校正。更具体地，当信号线DTL 的电压为电压Vsig时，写入线驱动电路124将写入线WSL的电压从电压V。ff增大到电压 Von(T6)，并且驱动晶体管Trltltl的栅极连接至信号线DTL。因此，驱动晶体管Trltltl的栅极电压 Vg改变为信号线DTL的电压Vsig。同时，有机EL元件111的阳极电压在该阶段仍小于有机 EL元件111的阈值电压Vel，所以有机EL元件111被切断。因此，电流Ids流入有机EL元件 111的电容元件(未示出)，并且对元件电容进行充电，所以源极电压Vs仅增大电压AVy， 并且然后栅极源极电压Vgs达到电压Vsig+Vth-AVy。因此，μ校正与写入同时进行。在这种情况下，晶体管Tr·的迁移率μ越大，电压AVy越增大，所以在发光之前当栅极源极电压 Vgs仅减小电压AVy时，可以防止迁移率μ从一个像素电路113到另一个变化。发光时间段最后，写入线驱动电路124将写入线WSL的电压从电压V。n减小到电压V。ff (T7)。接着，驱动晶体管Trltltl的栅极转变为浮置状态，并且电流Ids在驱动晶体管Trltltl的漏极和源极之间流动以增大源极电压Vs。结果，将等于或高于阈值电压V61的电压施加至有机EL元件111，并且有机EL元件111发出期望亮度的光。在应用实例中的显示器100中，如上所述，在每个像素113中，执行像素电路112 的导通/截止控制，并且驱动电流从而注入每个像素113的有机EL有机111中，以通过电子和空洞的复合而导致发光，然后，将光提取到外部。结果，图像显示在显示面板110的显示区域IlOA上。在应用实例中，例如，每条写入线驱动电路IM中的缓冲电路5均由多个上述倒相电路1构成。因此，直通电流几乎不流过缓冲电路5 ；因此，允许减小缓冲电路5的功耗。此外，缓冲电路5的输出电压中的变化很小；因此，允许减小驱动晶体管Trltltl的阈值校正和迁移率校正从一个像素驱动电路112到另一个的变化，并且允许减小亮度从一个像素113到另一个的变化。尽管参照实施方式、变形例以及应用实施例描述了本发明，但本发明不限制于此， 并且可以进行各种修改。例如，在上述应用实例中，根据上述实施方式的倒相电路1用于写入线驱动电路 124的输出级；然而，代替写入线驱动电路124的输出级，倒相电路1可以用于电源线驱动电路125的输出级，或者可以同时用于写入线驱动电路IM的输出级和电源线驱动电路125 的输出级。本发明包含于2010年3月31日向日本专利局提交的日本优先权专利申请JP 2010-084224的主题，其全部内容结合与此作为参考。本领域的技术人员应当理解，可根据的设计要求和其它因素，可以进行各种变形、结合、子结合以及替换，只要在所附权利要求书的范围内或其等同物的范围内。
权利要求
1.一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或与此对应的电位差建立或者断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于作为所述第四晶体管的源极或漏极的第一端子的电压与所述输出端子的电压之间的电位差或与此对应的电位差建立或者断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或与此对应的电位差建立或者断开所述第一端子与所述第三电压线之间的电连接，所述第四晶体管响应于施加至所述第四晶体管的栅极的第一控制信号建立或者断开所述第一电容元件与所述第二晶体管的栅极之间的电连接，所述第五晶体管响应于施加至所述第五晶体管的栅极的第二控制信号建立或者断开所述第一电容元件和第四电压线之间的电连接，以及所述第一电容元件插入在所述第五晶体管的未连接至所述第四电压线的源极或漏极与第五电压线之间。
2.一种倒相电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，并且所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，所述第一晶体管的另一端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，并且所述第二晶体管的另一端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，并且所述第三晶体管的另一端子电连接至所述第二晶体管的栅极，所述第四晶体管的栅极提供有第一控制信号，并且所述第四晶体管的漏极和源极中的一个端子电连接至所述第二晶体管的栅极，所述第五晶体管的栅极提供有第二控制信号，所述第五晶体管的漏极和源极中的一个端子电连接至第四电压线，并且所述第五晶体管的另一端子电连接至所述第四晶体管的另一端子，以及所述第一电容元件插入在所述第五晶体管的所述另一端子与第五电压线之间。
3.根据权利要求2所述的倒相电路，还包括插入在所述第二晶体管的栅极和源极之间的第二电容元件。
4.根据权利要求3所述的倒相电路，其中，所述第二电容元件的电容小于所述第一电容元件的电容。
5.根据权利要求4所述的倒相电路，其中，所述第一电容元件和所述第二电容元件的电容满足下面的表达式C1(Vdd2-Vss)Z(C^C2) > Vth2其中，C1是所述第一电容元件的电容，C2是所述第二电容元件的电容，Vdd2是所述第四电压线的电压，Vss是所述第一电压线的电压，Vth2是所述第二晶体管的阈值电压。
6.根据权利要求2所述的倒相电路，其中所述第一电压线、所述第三电压线以及所述第五电压线具有相同的电位。
7.根据权利要求6所述的倒相电路，其中所述第二电压线和所述第四电压线连接至输出比所述第一电压线、所述第三电压线以及所述第五电压线的共用电压高的电压的电源。
8.根据权利要求7所述的倒相电路，其中所述第四电压线连接至输出比所述第二电压线的电压高出所述第二晶体管的阈值电压以上的电压的电源。
9.根据权利要求2所述的倒相电路，其中所述第四晶体管和所述第五晶体管交替导通和截止，从而不同时导通。
10.根据权利要求9所述的倒相电路，其中所述第四晶体管在所述输入端子的电压下降之前导通。
11.根据权利要求9所述的倒相电路，其中所述第四晶体管在所述输入端子的电压下降之后导通。
12.—种具有显示部和驱动部的显示器，所述显示部包括以行设置的多条扫描线、以列设置的多条信号线以及以矩阵形式设置的多个像素，所述驱动部包括均对应于所述扫描线设置的多个倒相电路以驱动每个所述像素，每个所述倒相电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或与此对应的电位差建立或者断开所述输出端子与所述第一电压线之间的电连接，所述第二晶体管响应于作为所述第四晶体管的源极或漏极的第一端子的电压与所述输出端子的电压之间的电位差或与此对应的电位差建立或者断开第二电压线与所述输出端子之间的电连接，所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或与此对应的电位差建立或者断开所述第一端子与所述第三电压线之间的电连接，所述第四晶体管响应于施加至所述第四晶体管的栅极的第一控制信号建立或者断开所述第一电容元件与所述第二晶体管的栅极之间的电连接，第五晶体管响应于施加至所述第五晶体管的栅极的第二控制信号建立或者断开所述第一电容元件与第四电压线之间的电连接，以及所述第一电容元件插入在所述第五晶体管的未连接至所述第四电压线的源极或漏极与第五电压线之间。
13.一种具有显示部和驱动部的显示器，所述显示部包括以行设置的多条扫描线、以列设置的多条信号线以及以矩阵形式设置的多个像素，所述驱动部包括均对应于所述扫描线设置的多个倒相电路以驱动每个所述像素，每个所述倒相电路都包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件；以及输入端子和输出端子，其中，所述第一晶体管的栅极电连接至所述输入端子，并且所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，并且所述第一晶体管的另一端子电连接至所述输出端子，所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，并且所述第二晶体管的另一端子电连接至所述输出端子，所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，并且所述第三晶体管的另一端子电连接至所述第二晶体管的栅极，所述第四晶体管的栅极提供有第一控制信号，并且所述第四晶体管的漏极和源极中的一个端子电连接至所述第二晶体管的栅极，所述第五晶体管的栅极提供有第二控制信号，所述第五晶体管的漏极和源极中的一个端子电连接至第四电压线，并且所述第五晶体管的另一端子电连接至所述第四晶体管的另一端子，以及所述第一电容元件插入在所述第五晶体管的所述另一端子与第五电压线之间。
14.一种倒相电路，包括 第一晶体管和第二晶体管； 第一开关和第二开关；以及第一电容元件，其中，所述第一晶体管和所述第二晶体管串联连接在第一电压线与第二电压线之间， 所述第一开关和所述第二开关串联连接在电源电压线与所述第二晶体管的栅极之间， 并且交替导通和截止从而不同时导通，所述第一电容元件的一端连接在所述第一开关与所述第二开关之间，以及所述第一晶体管的截止状态允许通过所述第一开关、所述第一电容元件的一端以及所述第二开关将预定的固定电压从电源电压线提供至所述第二晶体管的栅极。
15.根据权利要求14所述的倒相电路，其中所述第一晶体管、所述第二晶体管、所述第一开关以及所述第二开关是η沟道型晶体管，以及所述固定电压高于提供至所述第二电压线的电压。
16.根据权利要求14所述的倒相电路，其中所述第一晶体管、所述第二晶体管、所述第一开关以及所述第二开关是P沟道型晶体管，以及所述固定电压低于提供至所述第二电压线的电压。
全文摘要
本发明公开了倒相电路及显示器。一种倒相电路包括第一晶体管和第二晶体管；第一开关和第二开关；以及第一电容元件，其中第一和第二晶体管串联连接在第一电压线和第二电压线之间，第一和第二开关串联连接在电源电压线和第二晶体管的栅极之间，并且交替导通和截止从而不同时导通，第一电容元件的一端连接在第一开关和第二开关之间，并且第一晶体管的截止状态允许通过第一开关、第一电容元件的一端以及第二开关将预定固定电压从电源电压线提供至第二晶体管的栅极。
文档编号G09G3/20GK102208169SQ20111007257
公开日2011年10月5日 申请日期2011年3月24日 优先权日2010年3月31日
发明者内野胜秀, 山本哲郎 申请人:索尼公司
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