优先权控制装置的制作方法
专利名称：优先权控制装置的制作方法
技术领域：
本发明是有关于一种优先权控制装置，让多个读/写动作产生时间 差，以避免同时读/写一内存而产生冲突。
背景技术：
目前液晶显示器已经广泛应用于各种电子产品上，如电脑监视器、
车用液晶显示屏幕、LCD TV以及可携式信息产品，像是笔记型电脑、 行动电话、数码相机及个人数位助理等。由于液晶显示器具有轻薄化 及低耗电等优点，使其在短短几年间，产品的应用大幅成长。应用在 不同的产品上时，在液晶驱动电路设计上就有不同考虑，比如说在可 携式产品上，为了使显示器使用时间更长，驱动电路必须具有低功率 消耗特性，如果应用在大面积的显示器上，驱动电路就要有高速驱动 大负载的能力。
当显示器的分辨率越来越精细，液晶驱动IC内部SRAM所需要的 容量也随之增加，SRAM容量越大所占的面积也随之增大，所以为了缩 小SRAM的面积以节省成本，目前采用的策略是将现有的双埠8晶体管 (2-port 8-T) SRAM换成单埠6晶体管(l-port 6-T) SRAM，因为2-port 8-T SRAM所占面积比1-port 6-T SRAM来得大，换成1-port 6-T SRAM 将可减少SRAM所占的面积。
在液晶驱动IC应用上，SRAM必需在一段时间内将显示数据输出， 以维持显示器的显示速度，例如每秒60个画面，在SRAM输出显示数 据的同时，驱动IC外部的电路也可能要读/写该SRAM，由于驱动IC 外部对该SRAM的读/写动作并不是由驱动IC本身所控制的，故可能发 生驱动IC内部及驱动IC外部电路同时要读/写该SRAM的情形，然而， l-port 6-T SRAM只有一读/写埠，无法同时进行两读/写动作，当两 读/写动作同时要对1-port 6-T SRAM读/写，将产生冲突，故本发明 提出 一 种优先权控制装置以解决此等问题。
发明内容
本发明的目的是在于提供一种优先权控制装置，在多个读/写信号 同时要求读/写一内存时，可让该些读/写信号产生时间差，以避免发 生冲突。
为达到上述目的，本发明提出 一种优先权控制装置，其包括一 时脉产生器，用以产生一时脉信号； 一时间差产生单元，具有复数信 号路径，该复数信号路径是分别具有不同的信号通过时间，该时间差 产生单元依据该时脉信号控制其接收输入信号的时间；以及， 一逻辑 控制单元，耦接该复数信号路径的输出端，接收该复数信号路径的输 出信号以产生复数控制信号。
另一方面，本发明提出的优先权控制装置，包括 一时脉产生器， 用以产生一时脉信号；复数个感测放大器，每一该感测放大器的一输 入端是用以接收该时脉信号，而每一该感测放大器的另 一输入端是分 别用以接收一读/写信号，不同感测放大器是接收不同来源的读/写信 号，其中，该些感测放大器是分别具有不同的电压升起时间；以及， 一逻辑控制单元，耦接该复数感测放大器输出瑞，用以依据该些感测 放大器的输出信号决定 一 读/写埠的使用权。
本发明提出的优先权控制装置是利用多个具有不同的VT值的感 测放大器，而使同时输入的读/写信号产生时间差，从而可以有效避免 这些读/写信号同时要求读/写该内存的冲突问题。
图l是本发明的优先权控制装置的功能模块示意图2是本发明时间差产生单元的一实施例示意图； 图3a是图2实施例中感测放大器313的电压升起时间示意图； 图3b是图2实施例中感测放大器32 3的电压升起时间示意图； 图3c是图2实施例中感测放大器333的电压升起时间示意图； 图4本发明中逻辑控制单元的一实施例示意图。
具体实施方式
以下将藉由本发明的 一 实例来详细说明本发明的实施方式，在此 实施例中，本发明的优先权控制装置是应用于读/写 一内存的优先权控 制，因该内存仅具有一读/写埠，利用本发明的优先权控制装置可避免 多个不同来源的读/写信号同时要求读/写该内存所产生的冲突。
请参考图1,其为本发明所提出的优先权控制装置的功能方块图。 优先权控制装置100包含一时脉产生器11、一时间差产生单元12及
一逻辑控制单元13。时脉产生器11用于产生一时脉信号CLK。时间差 产生单元12具有复数信号路径，而每一信号路径分别具有不同的信号 通过时间且用以接收不同来源的输入信号，当多个输入信号同时输入 至时间差产生单元12时，经由不同的信号路径，使得该些信号自时间 差产生单元12输出时具有时间差，而不会同时输出，此外，时间差产 生单元12可依据时脉信号CLK控制其接收输入信号的时间。逻辑控制 单元13，与前述信号路径的输出端耦接，以接收这些信号路径的输出 信号，并依据该输出信号产生复数控制信号。
请参见图2，其是时间差产生单元12的一实施例示意图，在此实 施例中，时间差产生单元12具有三个信号路径，而每一信号路径是由 一感测放大器121、 122、或123构成，不同路径的感测放大器具有不 同VT值，因而具有不同的电压升起时间，感测放大器121、 122及123 的一个输入端是分别用以接收第一读/写信号R/W1、第二读/写信号 R/W2、及第三读/写信号R/W3，而另 一个输入端是用以接收时脉信号 CLK。在此实施例中，该第一读/写信号R/W1、第二读/写信号R/W2、 及第三读/写信号R/W3是分别代表第一输出入埠(I/O port)、第二输 出入埠、及第三输出入埠要求读/写内存的请求信号。
请参考图3a、图3b、及图3c，其是分别为感测放大器121、 122、 及123接收到一输入信号后的电压升起时间示意图，时间差产生单元 12中的感测放大器121、 122、及123分别具有不同的电压升起时间， 以图3a为例，当感测放大器121收到输入信号后，电压由Vt升到Va 需要L的时间，故感测放大器121自收到输入信号到使输出信号Poutl 升到VH电压需要L时间，同样地如图3b及图3c图所示，感测放大器 122自收到输入信号到使输出信号Pout2升到Vu电压需要L时间，而
感测放大器123则需要L时间。T,、 T2及T3彼此间的时间差距可依据 实际上的需要进行调整，而1\与L间或L与T3同的时间差距应该要 足够让该内存完成至少一次的读或写动作。由于感测放大器121具有 最短的电压升起时间，代表其具有最高的优先权，当有二个以上的读/ 写信号同时输入到时间差产生单元12时，经由感测放大器121的读./ 写信号将优先读/写该内存。
在上述实施例中，感测放大器121、 122、 123虽然具有不同的电 压升起时间，但在实际情况中仍然有可能出现该内存读/写端口同时有 多个不同来源的读/写信号要求使用的冲突现象，例如当第二读/写信 号R/W2先输入至感测放大器122后，第一读/写信号R/W1才输入至感 测放大器121,由于感测放大器121的电压升起时间L比感测放大器 122的T2来得短，所以感测放大器122与感测放大器121可能同时输 出Vh电压信号，或者是感测放大器121与122两者输出VH电压信号的 时间差不足以让该内存完成第二读/写信号R/W2要求的读/写动作，这 种情况将造成读/写该内存的冲突，为避免此等冲突的产生，本发明利 用时脉产生器21产生时脉信号CLK输入至感测放大器121、 122、 123, 藉以控制感测放大器121、 122、 123接收输入信号的时间，例如每当 时脉信号CLK的脉冲输入至感测放大器121、 122、 123时，感测放大 器121、 122、 123才允许输入信号进入，而时脉信号CLK的周期经过
适当设计后即可避免上述冲突情况的产生，例如时脉信号的周期可大 于L与T,的时间差加上内存完成至少一次的读或写动作所需的时间。
实施，时脉产生器11可以是一振荡器，如果时脉产生器ll持 续产生时脉信号CLK，会耗费相当多的电力，将使其不利应用于一手 持移动装置上，故在本发明的一较佳实施例中，时脉产生器11可设计 成仅在同时有多个输入信号欲输入至时间差产生单元12时，才开始产 生时脉信号CLK,以节省电源。
在本发明的一实施例中，上述感测放大器121、 122、及123的VT 值是可依据应用情况进行动态调整，藉此调整各读/写信号的优先权及 间隔时间，以避免冲突的产生。
请参考图4,是本发明的逻辑控制单元的一实施例示意图，在此
实施例中，逻辑控制单元13是由3个与非门元件(131、 132、 133)及 多个反相器所构成，时间差产生单元12的输出信号Poutl、 Pout2、 及Pout3输入至逻辑控制单元13后，逻辑控制单元13将依据信号 PouU、 Pout2、及Pout3的逻辑准位产生控制信号Cl、 C2及C3,其 中，当Poutl、Pout2、及Pout3的电压准位为Vt时，为逻辑0,当Poutl、 Pout2、及Pout3电压准位为l时，为逻辑1。而控制信号Cl、 C2及 C3是分别对应第一输出入埠、第二输出入埠、及第三输出入埠，当控 制信号Cl、 C2、或C3致能时(升为高电压准位时)，即表示其对应的 输出入埠可以开始读/写该内存了 ，例如，当Poutl为高电压准位(逻 辑1)而Pout 2、及Pout 3为低电压准位(逻辑0)时，逻辑控制单元13 输出的控制信号Cl即会升为高电压准位，进而允许第一输出入埠开始 读/写该内存。
综上所述，本发明提出的优先权控制装置是利用多个具有不同的 VT值的感测放大器，而使同时输入的读/写信号产生时间差，以避免 这些读/写信号同时要求读/写该内存的冲突问题，而这些感测放大器 的VT值更可依据使用者希望的优先权进行调整。
以上所述仅为举例性，而并非用以限制本发明的专利范围，任何 未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包 含于本发明的专利范围中。
权利要求
1.一种优先权控制装置，其包括一时脉产生器，用于产生一时脉信号；一时间差产生单元，具有复数信号路径，该复数信号路径是分别具有不同的信号通过时间，该时间差产生单元依据该时脉信号控制其接收输入信号的时间；以及一逻辑控制单元，耦接该复数信号路径的输出端，接收该复数信号路径的输出信号以产生复数控制信号。
2. 如权利要求1所述的优先权控制装置，其特征在于所述每一信号 路径皆包括 一 感测放大器，不同信号路径的感测放大器具有不同的 V T值，以使该复数信号路径分别具有不同的信号通过时间。
3. 如权利要求1所述的优先权控制装置，其特征在于所述时间差产 生单元可接收复数输入信号，并使该复数输入信号分别经由不同的 该信号路径输出。
4. 如权利要求1所述的优先权控制装置，其特征在于所述时脉产生 器是在同时有复数输入信号欲输入至该时间差产生单元时才产生 该时脉信号。
5. 如权利要求1所述的优先权控制装置，其特征在于所述复数控制信号是决定一读/写埠的使用权。
6. 如权利要求5所述的优先权控制装置，其特征在于所述复数信号路径间的信号通过时间的时间差，是可让该读/写埠完成至少 一 次 的读或写的动作。
7. —种优先权控制装置，其包括一时脉产生器，用于产生一时脉信号；复数个感测放大器，每一该感测放大器的一输入端是用以接收 该时脉信号，而每一该感测放大器的另 一输入端是分别用以接收一 读/写信号，不同感测放大器接收不同来源的读/写信号，其中，该些感测放大器是分别具有不同的电压升起时间；以及一逻辑控制单元，耦接该复数感测放大器输出瑞，用以依据该 些感测放大器的输出信号决定 一读/写埠的使用权。
8. 如权利要求7所述的优先权控制装置，其特征在于所述时脉信号 可控制该些感测放大器接收该些读/写信号的时间。
9. 如权利要求7所述的优先权控制装置，其特征在于当该些读/写信号同时输入该复数感测放大器时，该时脉产生器才产生该时脉信 号。
10. 如权利要求7所述的优先权控制装置，其特征在于所述该些感测 放大器因分别具有不同的电压升起时间，使得 一信号经由不同的该 些感测放大器，输入到输出分别需要不同的时间。
全文摘要
本发明提出一种优先权控制装置，其包括一时脉产生器，用以产生一时脉信号；一时间差产生单元，具有复数信号路径，该复数信号路径是分别具有不同的信号通过时间，该时间差产生单元依据该时脉信号控制其接收输入信号的时间；以及，一逻辑控制单元，耦接该复数信号路径的输出端，接收该复数信号路径的输出信号以产生复数控制信号。
文档编号G09G5/39GK101359455SQ200710140038
公开日2009年2月4日 申请日期2007年8月3日 优先权日2007年8月3日
发明者王建全 申请人:晨星半导体股份有限公司
技术领域：
本发明是有关于一种优先权控制装置，让多个读/写动作产生时间 差，以避免同时读/写一内存而产生冲突。
背景技术：
目前液晶显示器已经广泛应用于各种电子产品上，如电脑监视器、
车用液晶显示屏幕、LCD TV以及可携式信息产品，像是笔记型电脑、 行动电话、数码相机及个人数位助理等。由于液晶显示器具有轻薄化 及低耗电等优点，使其在短短几年间，产品的应用大幅成长。应用在 不同的产品上时，在液晶驱动电路设计上就有不同考虑，比如说在可 携式产品上，为了使显示器使用时间更长，驱动电路必须具有低功率 消耗特性，如果应用在大面积的显示器上，驱动电路就要有高速驱动 大负载的能力。
当显示器的分辨率越来越精细，液晶驱动IC内部SRAM所需要的 容量也随之增加，SRAM容量越大所占的面积也随之增大，所以为了缩 小SRAM的面积以节省成本，目前采用的策略是将现有的双埠8晶体管 (2-port 8-T) SRAM换成单埠6晶体管(l-port 6-T) SRAM，因为2-port 8-T SRAM所占面积比1-port 6-T SRAM来得大，换成1-port 6-T SRAM 将可减少SRAM所占的面积。
在液晶驱动IC应用上，SRAM必需在一段时间内将显示数据输出， 以维持显示器的显示速度，例如每秒60个画面，在SRAM输出显示数 据的同时，驱动IC外部的电路也可能要读/写该SRAM，由于驱动IC 外部对该SRAM的读/写动作并不是由驱动IC本身所控制的，故可能发 生驱动IC内部及驱动IC外部电路同时要读/写该SRAM的情形，然而， l-port 6-T SRAM只有一读/写埠，无法同时进行两读/写动作，当两 读/写动作同时要对1-port 6-T SRAM读/写，将产生冲突，故本发明 提出 一 种优先权控制装置以解决此等问题。
发明内容
本发明的目的是在于提供一种优先权控制装置，在多个读/写信号 同时要求读/写一内存时，可让该些读/写信号产生时间差，以避免发 生冲突。
为达到上述目的，本发明提出 一种优先权控制装置，其包括一 时脉产生器，用以产生一时脉信号； 一时间差产生单元，具有复数信 号路径，该复数信号路径是分别具有不同的信号通过时间，该时间差 产生单元依据该时脉信号控制其接收输入信号的时间；以及， 一逻辑 控制单元，耦接该复数信号路径的输出端，接收该复数信号路径的输 出信号以产生复数控制信号。
另一方面，本发明提出的优先权控制装置，包括 一时脉产生器， 用以产生一时脉信号；复数个感测放大器，每一该感测放大器的一输 入端是用以接收该时脉信号，而每一该感测放大器的另 一输入端是分 别用以接收一读/写信号，不同感测放大器是接收不同来源的读/写信 号，其中，该些感测放大器是分别具有不同的电压升起时间；以及， 一逻辑控制单元，耦接该复数感测放大器输出瑞，用以依据该些感测 放大器的输出信号决定 一 读/写埠的使用权。
本发明提出的优先权控制装置是利用多个具有不同的VT值的感 测放大器，而使同时输入的读/写信号产生时间差，从而可以有效避免 这些读/写信号同时要求读/写该内存的冲突问题。
图l是本发明的优先权控制装置的功能模块示意图2是本发明时间差产生单元的一实施例示意图； 图3a是图2实施例中感测放大器313的电压升起时间示意图； 图3b是图2实施例中感测放大器32 3的电压升起时间示意图； 图3c是图2实施例中感测放大器333的电压升起时间示意图； 图4本发明中逻辑控制单元的一实施例示意图。
具体实施方式
以下将藉由本发明的 一 实例来详细说明本发明的实施方式，在此 实施例中，本发明的优先权控制装置是应用于读/写 一内存的优先权控 制，因该内存仅具有一读/写埠，利用本发明的优先权控制装置可避免 多个不同来源的读/写信号同时要求读/写该内存所产生的冲突。
请参考图1,其为本发明所提出的优先权控制装置的功能方块图。 优先权控制装置100包含一时脉产生器11、一时间差产生单元12及
一逻辑控制单元13。时脉产生器11用于产生一时脉信号CLK。时间差 产生单元12具有复数信号路径，而每一信号路径分别具有不同的信号 通过时间且用以接收不同来源的输入信号，当多个输入信号同时输入 至时间差产生单元12时，经由不同的信号路径，使得该些信号自时间 差产生单元12输出时具有时间差，而不会同时输出，此外，时间差产 生单元12可依据时脉信号CLK控制其接收输入信号的时间。逻辑控制 单元13，与前述信号路径的输出端耦接，以接收这些信号路径的输出 信号，并依据该输出信号产生复数控制信号。
请参见图2，其是时间差产生单元12的一实施例示意图，在此实 施例中，时间差产生单元12具有三个信号路径，而每一信号路径是由 一感测放大器121、 122、或123构成，不同路径的感测放大器具有不 同VT值，因而具有不同的电压升起时间，感测放大器121、 122及123 的一个输入端是分别用以接收第一读/写信号R/W1、第二读/写信号 R/W2、及第三读/写信号R/W3，而另 一个输入端是用以接收时脉信号 CLK。在此实施例中，该第一读/写信号R/W1、第二读/写信号R/W2、 及第三读/写信号R/W3是分别代表第一输出入埠(I/O port)、第二输 出入埠、及第三输出入埠要求读/写内存的请求信号。
请参考图3a、图3b、及图3c，其是分别为感测放大器121、 122、 及123接收到一输入信号后的电压升起时间示意图，时间差产生单元 12中的感测放大器121、 122、及123分别具有不同的电压升起时间， 以图3a为例，当感测放大器121收到输入信号后，电压由Vt升到Va 需要L的时间，故感测放大器121自收到输入信号到使输出信号Poutl 升到VH电压需要L时间，同样地如图3b及图3c图所示，感测放大器 122自收到输入信号到使输出信号Pout2升到Vu电压需要L时间，而
感测放大器123则需要L时间。T,、 T2及T3彼此间的时间差距可依据 实际上的需要进行调整，而1\与L间或L与T3同的时间差距应该要 足够让该内存完成至少一次的读或写动作。由于感测放大器121具有 最短的电压升起时间，代表其具有最高的优先权，当有二个以上的读/ 写信号同时输入到时间差产生单元12时，经由感测放大器121的读./ 写信号将优先读/写该内存。
在上述实施例中，感测放大器121、 122、 123虽然具有不同的电 压升起时间，但在实际情况中仍然有可能出现该内存读/写端口同时有 多个不同来源的读/写信号要求使用的冲突现象，例如当第二读/写信 号R/W2先输入至感测放大器122后，第一读/写信号R/W1才输入至感 测放大器121,由于感测放大器121的电压升起时间L比感测放大器 122的T2来得短，所以感测放大器122与感测放大器121可能同时输 出Vh电压信号，或者是感测放大器121与122两者输出VH电压信号的 时间差不足以让该内存完成第二读/写信号R/W2要求的读/写动作，这 种情况将造成读/写该内存的冲突，为避免此等冲突的产生，本发明利 用时脉产生器21产生时脉信号CLK输入至感测放大器121、 122、 123, 藉以控制感测放大器121、 122、 123接收输入信号的时间，例如每当 时脉信号CLK的脉冲输入至感测放大器121、 122、 123时，感测放大 器121、 122、 123才允许输入信号进入，而时脉信号CLK的周期经过
适当设计后即可避免上述冲突情况的产生，例如时脉信号的周期可大 于L与T,的时间差加上内存完成至少一次的读或写动作所需的时间。
实施，时脉产生器11可以是一振荡器，如果时脉产生器ll持 续产生时脉信号CLK，会耗费相当多的电力，将使其不利应用于一手 持移动装置上，故在本发明的一较佳实施例中，时脉产生器11可设计 成仅在同时有多个输入信号欲输入至时间差产生单元12时，才开始产 生时脉信号CLK,以节省电源。
在本发明的一实施例中，上述感测放大器121、 122、及123的VT 值是可依据应用情况进行动态调整，藉此调整各读/写信号的优先权及 间隔时间，以避免冲突的产生。
请参考图4,是本发明的逻辑控制单元的一实施例示意图，在此
实施例中，逻辑控制单元13是由3个与非门元件(131、 132、 133)及 多个反相器所构成，时间差产生单元12的输出信号Poutl、 Pout2、 及Pout3输入至逻辑控制单元13后，逻辑控制单元13将依据信号 PouU、 Pout2、及Pout3的逻辑准位产生控制信号Cl、 C2及C3,其 中，当Poutl、Pout2、及Pout3的电压准位为Vt时，为逻辑0,当Poutl、 Pout2、及Pout3电压准位为l时，为逻辑1。而控制信号Cl、 C2及 C3是分别对应第一输出入埠、第二输出入埠、及第三输出入埠，当控 制信号Cl、 C2、或C3致能时(升为高电压准位时)，即表示其对应的 输出入埠可以开始读/写该内存了 ，例如，当Poutl为高电压准位(逻 辑1)而Pout 2、及Pout 3为低电压准位(逻辑0)时，逻辑控制单元13 输出的控制信号Cl即会升为高电压准位，进而允许第一输出入埠开始 读/写该内存。
综上所述，本发明提出的优先权控制装置是利用多个具有不同的 VT值的感测放大器，而使同时输入的读/写信号产生时间差，以避免 这些读/写信号同时要求读/写该内存的冲突问题，而这些感测放大器 的VT值更可依据使用者希望的优先权进行调整。
以上所述仅为举例性，而并非用以限制本发明的专利范围，任何 未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包 含于本发明的专利范围中。
权利要求
1.一种优先权控制装置，其包括一时脉产生器，用于产生一时脉信号；一时间差产生单元，具有复数信号路径，该复数信号路径是分别具有不同的信号通过时间，该时间差产生单元依据该时脉信号控制其接收输入信号的时间；以及一逻辑控制单元，耦接该复数信号路径的输出端，接收该复数信号路径的输出信号以产生复数控制信号。
2. 如权利要求1所述的优先权控制装置，其特征在于所述每一信号 路径皆包括 一 感测放大器，不同信号路径的感测放大器具有不同的 V T值，以使该复数信号路径分别具有不同的信号通过时间。
3. 如权利要求1所述的优先权控制装置，其特征在于所述时间差产 生单元可接收复数输入信号，并使该复数输入信号分别经由不同的 该信号路径输出。
4. 如权利要求1所述的优先权控制装置，其特征在于所述时脉产生 器是在同时有复数输入信号欲输入至该时间差产生单元时才产生 该时脉信号。
5. 如权利要求1所述的优先权控制装置，其特征在于所述复数控制信号是决定一读/写埠的使用权。
6. 如权利要求5所述的优先权控制装置，其特征在于所述复数信号路径间的信号通过时间的时间差，是可让该读/写埠完成至少 一 次 的读或写的动作。
7. —种优先权控制装置，其包括一时脉产生器，用于产生一时脉信号；复数个感测放大器，每一该感测放大器的一输入端是用以接收 该时脉信号，而每一该感测放大器的另 一输入端是分别用以接收一 读/写信号，不同感测放大器接收不同来源的读/写信号，其中，该些感测放大器是分别具有不同的电压升起时间；以及一逻辑控制单元，耦接该复数感测放大器输出瑞，用以依据该 些感测放大器的输出信号决定 一读/写埠的使用权。
8. 如权利要求7所述的优先权控制装置，其特征在于所述时脉信号 可控制该些感测放大器接收该些读/写信号的时间。
9. 如权利要求7所述的优先权控制装置，其特征在于当该些读/写信号同时输入该复数感测放大器时，该时脉产生器才产生该时脉信 号。
10. 如权利要求7所述的优先权控制装置，其特征在于所述该些感测 放大器因分别具有不同的电压升起时间，使得 一信号经由不同的该 些感测放大器，输入到输出分别需要不同的时间。
全文摘要
本发明提出一种优先权控制装置，其包括一时脉产生器，用以产生一时脉信号；一时间差产生单元，具有复数信号路径，该复数信号路径是分别具有不同的信号通过时间，该时间差产生单元依据该时脉信号控制其接收输入信号的时间；以及，一逻辑控制单元，耦接该复数信号路径的输出端，接收该复数信号路径的输出信号以产生复数控制信号。
文档编号G09G5/39GK101359455SQ200710140038
公开日2009年2月4日 申请日期2007年8月3日 优先权日2007年8月3日
发明者王建全 申请人:晨星半导体股份有限公司
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