数字模拟转换电路、数据驱动器及显示装置的制作方法
专利名称：数字模拟转换电路、数据驱动器及显示装置的制作方法
技术领域：
本发明涉及一种数字模拟转换电路、数据驱动器以及使用该数据驱动器的显示装置。
背景技术：
最近，显示装置中以薄又轻而且功耗低为特征的液晶显示装置(LCD)得到广泛普及，并且更多地应用于手机(移动电话、蜂窝电话)和PDA(个人数字助理)、笔记本电脑等移动设备的显示部中。但是，最近液晶显示装置的大画面化和应对动态图像的技术也得到提高，不仅实现移动用途，而且也能够实现固定式的大画面显示装置和大画面液晶电视机。 作为这些设备的液晶显示装置，采用能够实现高清晰显示的有源矩阵驱动方式的液晶显示装置。并且，作为薄型显示装置，也开发了采用有机发光二极管(OLED)的有源矩阵驱动方式的显示装置。参照图30，简要说明有源矩阵驱动方式的薄型显示装置(液晶显示装置及有机发光二极管显示装置)的代表性结构。图30(A)是表示薄型显示装置的主要部分的结构的框图。图30(B)是表示液晶显示装置的显示面板的单位像素的主要部分的结构的图。图 30(C)是表示有机发光二极管显示装置的显示面板的单位像素的主要部分的结构的图。在图30(B)和图30(C)中，利用示意性的等效电路示出了单位像素。参照图30(A)，有源矩阵驱动方式的薄型显示装置的代表性结构包括电源电路 940、显示控制器950、显示面板960、栅极驱动器970和数据驱动器980。显示面板960将包括像素开关964和显示元件963的单位像素配置成矩阵状(例如，彩色SXGA面板是配置成 1280 X 3像素列X 1024像素行)。在显示面板960中，扫描线961和数据线962被布线成为网格状，扫描线961向各单位像素发送从栅极驱动器970输出的扫描信号，数据线962向各单位像素发送从数据驱动器980输出的灰度电压信号。栅极驱动器970及数据驱动器980 由显示控制器950控制，并由显示控制器950提供各自需要的时钟CLK、控制信号等。数据驱动器980被提供影像数据。现在，影像数据以数字数据为主流。电源电路940向栅极驱动器970、数据驱动器980提供必要的电源。显示面板960具有半导体基板。作为大画面显示装置等的显示面板960广泛采用在绝缘性基板上形成薄膜晶体管(像素开关等)的半导体基板。在图30的显示装置中，根据扫描信号控制像素开关964的导通/截止，在像素开关964导通(电导通状态)时，显示元件963被施加与影像数据对应的灰度电压信号，显示元件963的亮度根据该灰度电压信号而变化，由此显示图像。1画面量的数据的改写是在1 帧期间(在60Hz驱动时，通常约为0.017秒)中进行的，在各扫描线961中依次选择每1 像素行(每条线)(TFT964导通)，在选择期间内，从各数据线962通过像素开关964向显示元件963提供灰度电压信号。另外，也存在在扫描线中同时选择多个像素行，或以60Hz以上的帧频率进行驱动的情况。在液晶显示装置中，如图30(A)、图30(B)所示，显示面板960具有半导体基板，将作为单位像素的、像素开关964和透明的像素电极973配置成矩阵状；相对基板，在整个面上形成一个透明的电极974 ；以及使这两个基板相对并在其间封入液晶的构造。构成单位像素的显示元件963具有像素电极973、相对基板电极974、液晶电容971及辅助电容 972。并且，在显示面板的背面具有作为电源的背照灯。在像素开关964根据来自扫描线961的扫描信号而导通时，像素电极973被施加来自数据线962的灰度电压信号，根据各像素电极973与相对基板电极974之间的电位差， 透射液晶的背照灯的透射率发生变化，在像素开关964被截止(不导通)后，也利用液晶电容971及辅助电容972将该电位差保持一定期间，由此进行显示。另外，为了防止在液晶显示装置的驱动中的液晶劣化，针对相对基板电极974的公用电压，进行对每个像素通常以1帧周期来切换电压极性(正或负)的驱动(反转驱动)。 因此，针对数据线962的驱动，也进行按照像素单位来改变电压极性进行驱动的点反转驱动、按照帧单位来改变电压极性进行驱动的列反转驱动等。在有机发光二极管显示装置中，如图30(A)、图30 (C)所示，显示面板960具有将作为单位像素的、像素开关964以及由被夹在两个薄膜电极层之间的有机膜构成的有机发光二极管982、和薄膜晶体管(TFT) 981配置成矩阵状的半导体基板，TFT981控制供给有机发光二极管982的电流。TFT981和有机发光二极管982以串联方式连接在被供给不同的电源电压的电源端子984、985之间，显示面板960还具有保持TFT981的控制端子电压的辅助电容983。另外，与1像素对应的显示元件963包括TFT981、有机发光二极管982、电源端子 984,985以及辅助电容983。在像素开关964根据来自扫描线961的扫描信号而导通(电导通)时，TFT981的控制端子被施加来自数据线962的灰度电压信号，与该灰度电压信号对应的电流从TFT981 提供给有机发光二极管982，有机发光二极管982按照与电流对应的亮度进行发光，由此进行显示。在像素开关964被截止(不导通)后，也利用辅助电容983将施加给TFT981的控制端子的该灰度电压信号保持一定期间，由此保持发光。图30(C)示出了像素开关964、 TFT981是η沟道型晶体管的示例，但也能够利用ρ沟道型晶体管构成。并且，也能够实现有机EL元件与电源端子984侧连接的结构。并且，在有机发光二极管显示装置的驱动中，不需要像液晶显示装置那样的反转驱动。有机发光二极管显示装置有对应于来自上述数据线962的灰度电压信号来进行显示的结构，也有接收从数据驱动器输出的灰度电流信号来进行显示的结构，但在本发明中，限定为接收从数据驱动器输出的灰度电压信号来进行显示的结构。在图30 (A)中，栅极驱动器970至少提供2值的扫描信号即可，而数据驱动器980 需要利用与灰度数对应的多值电平的灰度电压信号驱动各数据线962。因此，数据驱动器 980具有数字模拟转换电路(DAC)，其包括将影像数据转换为灰度电压信号的解码器、和将该灰度电压信号放大并输出给数据线962的放大电路。在具有薄型显示装置的高端用途的移动设备、笔记本电脑、监视器、TV等中，在推进高画质化(多颜色化)，针对RGB各8比特影像数据(约1680万种颜色)、甚至10比特影像数据(约11亿种颜色)以上的影像数据的需求也在提高。因此，针对输出与多比特影像数据对应的灰度电压信号的数据驱动器，在要求多灰度电压输出的同时，还要求与灰度对应的非常高精度的电压输出。如果对应多灰度化来增大所产生的参照电压的数量，则导致参照电压产生电路的元件数量和参照电压布线数量的增加、选择与输入影像信号对应的参照电压的解码器电路的开关晶体管的元件数量的增加。即，多灰度化(8 10比特以上) 的发展导致解码电路的面积增加，并导致驱动器的成本增加。多比特DAC的面积取决于解码器结构。利用插补技术(插补放大器)来削减参照电压的数量以及解码器结构中的开关晶体管的数量的技术已被公知。作为这种关联技术的例如专利文献1(日本特开2006-174180 号公报)公开了图31 (A)、图31 (B)(图31 (A)、图31 (B)对应于专利文献1的图8、图9)。针对由插补放大器输出将对两个端子T1、T2的电压V(T1)、V(T2)进行例如一比一插补(内分)得到的电压(Vout = {V(Tl)+V(T2)}/2)的差动放大器，提出了利用较少的参照电压获得多值输出的方法。在图31 (A)中，能够使用A D的4个参照电压实现最多9个电平的线性输出，能够利用 3 比特数字数据 D2 DO (其中，DO 是 LSB (Least Significant Bit)，D2 是 MSB (Most Significant Bit))应对 8 个电平。在图31 (B)中，能够使用A F的6个参照电压实现最多17个电平的线性输出， 能够利用4比特数字数据D3 DO (其中，DO是LSB，D2是MSB)应对16个电平。上述专利文献1公开的结构通过削减参照电压的数量，能够削减解码器面积，但是没有公开削减用于选择参照电压的开关元件数量的解码器的结构。根据输入数字信号 (多比特)，选择参照电压的数字模拟转换器(Digital Analog Converter 简称为“DAC”) 的面积很大程度上取决于解码器结构。并且，在图31(B)中，能够按照特定的电压电平进行选择的两个电压的组合有多种，根据两个电压的组合，如后面所述，存在包括该解码器的DAC的DNL(Differential Non-Linearity 微分非线性)产生恶化的情况。图32是表示专利文献2 (日本特开2009-213132号公报)公开的结构的图(图32 对应于专利文献2的图1)。参照图32，在该DAC中形成从未图示的参照电压产生电路输出的参照电压集合体920，该DAC具有最多C3hXS+l)个的多个参照电压，这些参照电压被划分为(3S+1)个参照电压组(包括Vr{(3S)X(j-l)+l}的第1参照电压组)920-1、(包 Vr {(3S) X (j-D+2}的第 2 参照电压组)920-2、 (包括 Vr {(3S) X (j_l) + (3S+1)}= Vr(3jS+l)的第(3S+1)参照电压组)920-(3S+1)(其中，S是2的幂乘(1、2、4、...)，索引j
是1、2.....h，h是2以上的整数)；解码器910，其由第1 第(3S+1)子解码器911-1
911-(3S+1)和子解码器913构成，第1 第(3S+1)子解码器911能够根据m比特中第1比特组(D(m-l) Dn、D(m-l)B DnB)的值，对各第1 第(3S+1)参照电压组各选择1个参照电压，子解码器913根据m比特中第2比特组(D(n-l) DO、D(n_l)B DOB)的值，从由第1 第(3S+1)子解码器911-1 911-(3S+1)选择的(3S+1)个或者(3S+1)个以下的参照电压中，选择输出包括重复的两个电压V (Tl) ,V(T2)以及插补放大器930，其输出对从子解码器913输出的两个电压V(T1)、V(T2)进行插补(一比一插补)得到的电压电平。另外，在(3S+1)、(3S) X (j-Ι)等中，3S表示3XS，为了简单起见而表述为3S。图32表示针对图31㈧所示的规格，将多个参照电压分组为(3S+1)个(其中，S 是包括1在内的2的幂乘)组来构成解码器，由此削减开关元件数量。但是，图32所示的结构与图31 (B)所示的规格不对应。
在图31 (B)中，输入到端子Tl、T2的电压(参照电压)相对于能够从插补放大器输出的17个电压电平，只能设定A、B、C、D、E、F这6个电压。基于6个电压(参照电压) 的两个电压的组合全部是21种，根据两个电压的组合，能够实现17个电平的线性输出。如图31(B)所示，6个电压A、B、C、D、E、F分别被设定为第1、3、7、11、15、17个输出电压电平。在图32所示的结构中，如图31㈧所示，把分配为3比特(D2、D1、D0)的数字数据的8电平设为1区间，输入到插补放大器930的两个电压的组合V(Tl)、V(T2)采用参照电压A、B、C、D。A、B、C分别被设定为区间内的电平1、3、7，D被设定为下一个区间的第一个电平(电平9)。A与B、C与D之间具有相当于2电平的电位差，B与C之间具有相当于4电平的电位差。基于4个参照电压A、B、C、D的两个电压的组合V(Tl)、V(T2)有(A、A)、(B、 A)、(B、B)、(C、A)、(C、B)、(D、B)、(C、C)、(D、C)这 8 个，根据插补放大器 930 的输出，能够实现下述8个电平的线性输出(其中，电平5中的两个电压的组合包括电压B与C的组合、 电压A与D的组合这两种组合)电平 1=(Α+Α)/2，电平 2=(B+A)/2，电平 3 = (B+BV2，电平 4=(C+A)/2，电平 5 = (C+BV2，电平 6=(D+B)/2，电平 7=(C+C)/2，电平 8=(D+C)/2。在一直输出到下一个区间的电平9 电平16这8个电平的情况下，作为输入到插补放大器930的两个电压的组合V (Tl)、V (T2)，采用4个参照电压D、E、F、G。其中3个参照电压D、E、F分别被设定为区间内的电平9、11、15，参照电压G被设定为下一个区间的第一个电平(电平17)。根据插补放大器930的输出，能够实现下述8个电平的线性输出电平9 ==(D+D)/2，
电平10=(E+D)/2，
电平11=(E+E)/2，
电平12=(F+D)/2，
电平13=(F+E)/2，
电平14=(G+E)/2，
电平15=(F+F)/2，
电平16=(G+F)/2。S卩，得知图32所示的结构针对17个电平需要7个参照电压A G，与图31 (B)所示的规格不对应。专利文献1 日本特开2006-174180号公报专利文献2 日本特开2009-213132号公报下面，对关联技术进行分析。上述专利文献1公开的参照电压的选择方法(图31 (A)、图31 (B))，通过采用插补比为一比一的插补放大器，能够削减输入到解码器的参照电压数量，但是没有公开削减用于选择参照电压的开关元件数量的解码器的具体结构。上述专利文献2公开了与图31 (A)所示的规格对应的解码器结构，但是没有公开与图31(B)所示的规格对应的解码器结构。并且，在上述专利文献2中，能够按照特定的电压电平进行选择的两个电压的组合有多种，根据两个电压的组合，存在包括解码器的DAC 中的DNL产生恶化的情况。
发明内容
本发明的目的在于，提供一种数字模拟转换电路、具有该数字模拟转换电路的数据驱动器、显示装置，该数字模拟转换电路具有插补比为一比一的插补放大器，并具有能够削减开关元件数量、参照电压数量及面积的解码器。除了实现上述目的，本发明的目的还在于，提供一种数字模拟转换电路、具有该数字模拟转换电路的数据驱动器、显示装置，该数字模拟转换电路对于由解码器选择的两个电压的组合能够防止DNL恶化。根据本发明，为了解决前述问题中的至少一种问题，大致采取下述的结构。根据本发明提供一种数字模拟转换电路，具有解码器，根据m比特(其中，m是预定的正整数)的数字数据，从包括相互不同的多个参照电压的参照电压集合体中选择第1 及第2电压；和插补电路，输入由所述解码器选择的所述第1及第2电压，并输出按照一比一的插补比对所述第1及第2电压进行插补得到的电压电平。在本发明中，将所述参照电压集合体的参照电压分组为第1 第(zXS+Ι)(其中，S是包括1在内的2的幂乘的整数， 而且ζ是由2的幂乘+1表示的5以上的整数)参照电压组，将所述第1 第(zXS+Ι)参照电压组分配为所述第1 第(zXS+Ι)行，将属于各参照电压组的参照电压在所述参照电压组内的序列分配为列，在由此得到的(zXS+Ι)行、h列(其中，h是2以上的整数)二维矩阵中，i行j列(其中，i是1以上且(zXS+Ι)以下的整数，j是1以上且h以下的整数) 的矩阵要素，与所述多个参照电压中的第{(j_l) X (zXS+i)}个参照电压对应。在本发明中，所述解码器包括第1 第(zXS+Ι)子解码器，与所述第1 第 (zXS+Ι)参照电压组分别对应地设置，从所述第1 第(zXS+Ι)参照电压组的参照电压中，分别选择所述二维矩阵中与所述m比特的数字数据中的第1比特组的值对应的列上分配的参照电压；和(zXS+Ι)输入2输出型子解码器，输入所述第1 第(zXS+Ι)子解码器的输出，根据所述m比特的数字数据中的第2比特组的值，从由所述第1 第(zXS+Ι)子解码器分别选择的参照电压中选择所述第1及第2电压。在本发明中，所述参照电压集合体包括与能够从所述插补电路输出的多个电压电平中的任意一个电压电平对应的参照电压，并且对于所述z，所述参照电压集合体包括ζ个参照电压，在将第A电压电平作为基准，并且索引为N时，所述ζ个参照电压与第 (4X (z-1) XN+A)、第(4X (z-1) XN+A+2)、从所述第(4X (z-1) XN+A+2)起每间隔 4 电平的第(4X (z-1) XN+A+6)、第(4X (z-1) XN+A+10) 第(4X (z-1) X (N+1) + (A_2))电压电平分别对应，所述N依次取0 (N’ _1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(4X (z-1) XN' +Α)电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(4X(z-l)XN’+A)这(4X (z-1) XN’+1)个电压电平，包括(zXN’+l) 个参照电压。
在本发明中，也可以构成为，所述第1 第(zXS+Ι)子解码器输入所述m比特的数字数据中高位侧的(m-n)比特(其中，η是满足m>n> 1的正整数)的第1比特组， 并分别选择所述二维矩阵中与所述第1比特组的值对应的列上分配的参照电压，从所述第 1 第(zXS+Ι)子解码器输出(zXS+Ι)个或者数量比(zXS+Ι)个少的参照电压，所述 (zXS+Ι)输入2输出型子解码器根据所述m比特的数字数据的低位η比特的第2比特组的值，从由所述第1 第(zXS+Ι)子解码器选择的参照电压中，选择输出所述第1电压及所述第2电压。在本发明中，也可以构成为，所述第1 第(zXS+Ι)子解码器按照从低位比特侧到高位比特侧的顺序对所述高位侧的(m-n)比特进行解码。在本发明中，也可以构成为，所述ζ是5，所述参照电压集合体包括5个参照电压，在将第A电压电平作为基准，并且索引为N时，所述5个参照电压与第(16XN+A)、第 (16XN+A+2)、从所述第(16XN+A+2)起每间隔 4 电平的第(16XN+A+6)、第(16XN+A+10)、 第(16XN+A+14)电压电平分别对应，所述N依次取0 (N’ _1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(16XN’+A)输出电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(16XN’ +A)这(16XN’ +1)个电压电平，包括(5N’ +1)个参照电压。在本发明中，也可以构成为，所述N’表示为N’ =hXS，所述参照电压集合体包括 (5XhXS+l)个参照电压。在本发明中，也可以构成为，所述N’设为64，所述第A设为第0， 并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024 这1025个电压电平，包括321个参照电压，所述1025个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述321 个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。在本发明中，也可以构成为，所述ζ是9，所述参照电压集合体包括9个参照电压，在将第A电压电平作为基准，并且索引为N时，所述9个参照电压与第(32XN+A)、第 (32XN+A+2)、从所述第(32XN+A+2)起每间隔 4 电平的第(32XN+A+6)、第(32XN+A+10)、 第(32XN+A+14)、第(32XN+A+18)、第(32XN+A+22)、第(32XN+A+26)、第(32XN+A+30) 电压电平分别对应，所述N依次取0 (N’ _1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(32XN’+A)电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(32XN’ +A)这(32XN’ +1)个电压电平，包括(9N’ +1)个参照电压。在本发明中，也可以构成为，所述N’表示为N’ =hXS，所述参照电压集合体包括 (9XhXS+l)个参照电压。在本发明中，也可以构成为，所述N’设为32，所述第A设为第0， 并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024 这1025个电压电平，包括289个参照电压，所述1025个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述289 个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。在本发明中，也可以构成为，所述ζ是17，所述参照电压集合体包括17个参照电压，在将第A电压电平作为基准，并且索引为N时，所述17个参照电压与第(64XN+A)、第(64XN+A+2)、从所述第(64XN+A+2)起每间隔 4 电平的第(64XN+A+6)、第(64XN+A+10)、 第(64XN+A+14)、第(64XN+A+18)、第(64XN+A+22)、第(64XN+A+26)、第(64XN+A+30)、 第(64XN+A+34)、第(64XN+A+38)、第(64XN+A+42)、第(64XN+A+46)、第(64XN+A+50)、 第(64XN+A+54)、第(64XN+A+58)、第(64XN+A+62)电压电平分别对应，所述N依次取0 (N’ -1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(64XN’ +A) 电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(64XN’ +A)这 (64XN' +1)个电压电平，包括共(17N，+1)个参照电压。在本发明中，也可以构成为，所述N’表示为N’ =hXS，所述参照电压集合体包括 (17XhXS+l)个参照电压。在本发明中，也可以构成为，所述N’设为16，所述第A设为第 0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024 这1025个电压电平，包括273个参照电压，所述1025个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述273 个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。在本发明中，也可以构成为，具有至少一个其它参照电压集合体，其包括与由所述第1 第(zXS+Ι)参照电压组规定的输出电平的范围不同的范围的多个参照电压，还具有其它解码器，输入所述其它参照电压集合体的参照电压，根据所述m比特的数字数据选择输出所述第3及第4电压，所述其它解码器的输出与所述解码器的输出共同连接，所述插补电路在输入有所述第3及第4电压时，输出按照一比一的插补比对所述第3及第4电压进行插补得到的电压电平。在本发明中，也可以构成为，所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第1电压及第2电压的组合时，与所述一个电压电平对应的所述第1 电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为能够作为所述第1电压及第2电压的组合而选择的电平差的最大值的37. 5%以下。在本发明中，也可以构成为，所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第1电压及第2电压的组合时，与所述一个电压电平对应的所述第1 电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为6电平以下。在本发明中提供一种数据驱动器，该数据驱动器具有所述数字模拟转换电路，接收与输入影像信号对应的输入数字信号，并输出与所述输入数字信号对应的电压，所述数据驱动器通过与所述输入数字信号对应的电压来驱动数据线。根据本发明提供一种显示装置，在数据线与扫描线的交叉部具有包括像素开关和显示元件的单位像素，所述数据线的信号经由通过所述扫描线导通的像素开关写入到显示元件中，所述显示装置具有所述的数据驱动器作为驱动所述数据线的数据驱动器。在本发明中，所述显示元件包括液晶元件或者有机EL元件。根据本发明，能够提供一种DAC、解码器、驱动器、显示装置，能够削减参照电压的数量，并且削减开关元件数量，从而削减面积。并且，根据本发明，能够提供一种DAC、解码器、驱动器、显示装置，对于由解码器选择的两个电压的组合，能够防止DNL恶化。
图1是表示本发明的第1实施方式的结构的图。图2是表示在图1中能够输出的电压电平(level)与参照电压(Vref)的关系的图。图3是说明参照电压组与参照电压组内的参照电压的序列的图。图4是表示图1所示的本发明的第1实施方式的第1规格的图。图5是表示与图4所示的规格对应的本发明的第1实施例的结构的图。图6是表示图5所示的子解码器11-1A 6A的结构的图。图7是表示图5所示的子解码器13A的结构的图。图8是表示图5的变更例的图。图9是表示图8所示的子解码器11-1B IlB的结构的图。图10是表示图8所示的子解码器13B的结构的图。图11是表示图1所示的本发明的第1实施方式的第2规格的图。图12是表示与图11所示的规格对应的本发明的第2实施例的结构的图。图13是表示图12所示的子解码器11-1C IOC的结构的图。图14是表示图12所示的子解码器13C的V(Tl)的选择结构的图。图15是表示图12所示的子解码器13C的V(T2)的选择结构的图。图16是表示图12所示的子解码器13C的与图14所示结构不同的结构的图。图17是表示图1所示的本发明的实施方式的第3规格的图。图18是表示与图17所示的规格对应的本发明的第3实施例的结构的图。图19是表示图18所示的子解码器11-1D 18D的结构的图。图20是表示图18所示的子解码器13D的V(Tl)的选择结构的图。图21是表示图18所示的子解码器13D的V(T2)的选择结构的图。图22表示(A)比较例与(B)本发明的解码器的晶体管开关数量。图23是说明输出电压误差的图。图24是说明在ζ = 5的规格中，与电压电平对应的V(Tl)和V(T2)的组合、与 V(Tl)和V(T2)的电平差的关系的图。图25是说明在ζ = 5的规格中输出电平的变化以及V(Tl)与V(T2)的电平差的变化的图，㈧是表示电平差的变化为6电平以下的图，⑶是表示电平差的变化超过6电平的图。图26是说明在ζ = 9的规格中，与电压电平对应的V(Tl)和V(T2)的组合、与 V(Tl)和V(T2)的电平差的关系的图。图27是说明在ζ = 17的规格中，与电压电平对应的V(Tl)和V(T2)的组合、与 V(Tl)和V(T2)的电平差的关系的图。
图观是表示本发明的第2实施方式的结构的图。图四是说明本发明的第3实施方式的数据驱动器的图。图30(A)是说明显示装置的图，(B)是表示液晶显示装置的显示面板的单位像素的结构的图，(C)是表示有机EL显示装置的显示面板的单位像素的结构的图。图31(A)、⑶是从专利文献1引用了附图等的图。图32是表示专利文献1的图1公开的结构的图。
具体实施例方式说明本发明的实施方式。图1是表示本发明的一个实施方式的结构的图。参照图 1，本实施方式的数字模拟转换电路(DAC)具有从未图示的参照电压产生电路输出的参照电压集合体20 ；包括第1 第(zS+Ι)子解码器11-1 ll-(zS+l)和子解码器13的解码器10;以及插补电路30。作为参照电压产生电路，在后面叙述的图四中表示为参照电压产生电路804。在图四中，解码器电路组805对应于图1中的解码器10的组。下面，为了简化表述，利用zS表示ζ X S。参照电压集合体20包括被序列化的相互不同的多个参照电压，所述多个参照电压被分组为(zS+Ι)个(其中，S是包括1在内的2的幂乘的整数1、2、4、...，而且ζ是2 的幂乘+1得到的5以上的整数5、9、17、...)参照电压组(20-1 20-(zS+l))。第1参照电压组20-1包括第{(j-1) (zS) +1}参照电压Vr {(j_l) (zS) +1}(其中，索引j能够取1、2、. . . h，其中h是2以上的整数)。具体地讲，在索引j取1 h的所有数的情况下，第1参照电压组20-1包括每间隔(zS)的参照电压VHl}、VH(zS)+l}、
Vr{2(zS)+l}.....Vr{(h-1) (zS)+l}0 下面，为了简化表述，利用(j_l) (zS)、2 (zS)等表示
(j-1) X (zXS)、2Χ (ζXS)等。第2参照电压组20-2包括第{(j-1) (zS)+2}参照电压Vr{(j_l) (zS)+2}。具体地讲，在索引j取1 h的所有数的情况下，第2参照电压组20-2包括每间隔(zS)的参照电压 Vr {2}、Vr {(zS) +2}、Vr {2 (zS) +2}、. . .、Vr {(h_l) (zS) +2}。第3参照电压组20-3包括第{(j-1) (zS)+3}参照电压Vr{ (j_l) (zS)+3}。具体地讲，在索引j取1 h的所有数的情况下，第3参照电压组20-3包括每间隔(^)的参照电压 Vr{3}、Vr{(zS)+;3}、VH2(zQ+3}、. . .、Vr{(h_l) (zS) +3} 同样，第(zS+1)参照电压组 20-(zS+l)包括第{(j-1) (zS) + (zS+l)}(第(jzS+1))参照电压 VH(j_l) (zS) + (zS+l)} =Vr(jzS+l)0具体地讲，在索引j取1 h的所有数的情况下，第(zS+Ι)参照电压组 20-(zS+l)包括每间隔(zS)的参照电压 VHzS+l}、Vr{2(zS)+l}、Vr{3(zS)+l}、...、 Vr{h(zS)+l}0下面，为了简化表述，有时利用hzS表示hX (zXS)。在索引j取1 h的所有数的情况下，参照电压集合体20包括(hzS+Ι)个相互不同的多个参照电压。另外，对应于一部分参照电压缺失的情况，存在索引j的一部分也缺失的情况。第1 第(zS+Ι)子解码器11-1 ll_(zS+l)能够根据m比特的数字数据中高位侧的第1比特组(D(m-l) Dn、D(m-l)B DnB，其中，D(Hi-I)B DnB是D(m-l) Dn的互补信号)的值，对第1 第(zS+Ι)参照电压组20-1 20-(zS+l)中对应的每个参照电压组，各选择1个参照电压。
子解码器13能够根据m比特的数字数据中低位侧的第2比特组(D(n_l) DO、 D(n-1)B DOB)的值，从由第1 第(zS+Ι)子解码器11-1 ll_(zS+l)选择的(zS+1) 个、或者(zS+Ι)个以下的参照电压中，选择第1及第2电压V(Tl)、V(T2)并进行输出。插补电路30输出对从子解码器13输出的第1及第2电压V(Tl)、V(T2)进行一比一插补得到的电压电平{V(Tl)+V(T2)}/2。另外，参照电压集合体20中从Vrl到Vr(h(zS)+l)的参照电压是相互不同的电压电平，VrX(X = i (hzS+1))的电压电平按照X的增加或者减少(升序/降序)被序列化。插补电路30能够采用对两个电压(V(Tl)、V(T2))进行一比一插补(Vout = {V(Tl)+V(T2)}/2)的任意的插补电路(参照专利文献2等)。例如，能够采用下述结构的插补电路，即具有两个输入端子T1、T2，对输入到输入端子Τ1、Τ2的电压V(Tl)、V(T2)进行一比一插补的插补电路，或者采用具有相同的作用的插补电路。并且，也可以是使一个输入端子在不同的定时接收电压V(Tl)、V(T2)，并对电压V(Tl)、V(T2)进行一比一插补的插补电路。第1 第(zS+Ι)子解码器11-1 11-(ZS+1)共同输入第1比特组(D(m-l) Dn、D(m-1)B DnB)，由子解码器11-1 11-(zS+Ι)选择的(zS+Ι)个或者(zS+Ι)个以下的参照电压，在参照电压集合体20中是电压电平相互不同、顺序是连续的参照电压。例如，在第1子解码器11-1选择参照电压VrKj-1) (zS)+l}的情况下，第2子解码器11-2选择参照电压VH(j-l) (zS)+2}，第3子解码器11-3选择参照电压VH (j_l) (zS)+3},...，第(zS+1)子解码器 ll_(zS+l)选择参照电压 VrKj-I) (zS) + (zS+l)= Vr(jzS+l)}。对于属于图1所示的参照电压集合体20的参照电压、与从插补电路30输出的电压电平的关系进行说明。图2是表示图1所示的电压电平(level)与参照电压VrX的关系的图。参照图2， 能够从插补电路30输出的电压电平形成为在把被序列化的任意的电压电平集合体的第A 电压电平作为基准时、从第A号到(4(ζ-1)Ν’ +Α)号的连续的(4(z-l)N’ +1)个电压电平。 另外，符号ζ与上述相同是2的幂乘+1得到的5以上的整数5、9、17、. . .。4(z-l)N’表示 4X (z-1) XN'。作为基准的第A号的A，例如可以设为与输出电压电平0 (或者1)对应的 0 (或者1)，或者设为与其它电压电平对应的序号。参照电压集合体20的参照电压在图2所示的电压电平中，在把第A号电压电平作为基准、并采用符号ζ及索引N时，第(4(z-l)N+A)号被分配为Vr(zN+l)，距离第(4(z-l)N+A)为两个电平的第(4(z-l)N+A+2)号被分配为Vr (zN+2)，从第(4 (z-1) N+A+2)号起每间隔4个电平的第(4 (z-1) N+A+6)号被分配为 Vr(zN+3)，第(4(z-1) N+A+10)号被分配为 Vr (zN+4)，· · ·第(4(z-1) (N+l) + (A-2))号被分配为 Vr (ζ (Ν+1))。其中，索引N依次取0 (N’ -1)(其中，N’是1以上的整数)的值，针对各索引N 的值，分配ζ个参照电压。另外，第(4(z-1) N，+Α)号被分配为 Vr(zN' +1)。
S卩，针对能够从插补电路30输出的第A号 第(4 (z-1) N’+A)号这(4(z_l)N’+l) 个电压电平，分配(zN’ +1)个参照电压。具体地讲，与索引N = 0对应的参照电压是这样进行分配的第A号被分配为Vrl，第(2+A)号被分配为Vr2，第(6+A)号被分配为Vr3，第(10+A)号被分配为Vr4, · · ·第(4(z-1) +A-2)号被分配为 Vr (ζ)。与索引N = 1对应的参照电压是这样进行分配的第(4(z-1)+Α)号被分配为 Vr(z+1)，第(4(z-1) +A+2)号被分配为 Vr (z+2)，第(4(z-1) +A+4)号被分配为 Vr (z+3)，· · ·第(4(z-1) X 2+A-2)号被分配为 Vr (2z)。与索引N = (N’ -1)对应的参照电压是这样进行分配的第(4(z-1) (N，-1) +Α)号被分配为 Vr (ζ (N，_1) +1)，第(4(z-1) (N，-1) +A+2)号被分配为 Vr (ζ (N，_1) +2)，第(4(z-1) (N，-1) +A+6)号被分配为 Vr (ζ (N，_1) +3)，第(4(z-1) (N，-1) +A+10)号被分配为 Vr (ζ (N，_1) +4)，· · ·第(4(z-1) N，+ (Α-2))号被分配为 Vr (ζΝ，)。另外，第(4(z-1) N，+Α)号被分配为 Vr(zN' +1)。如图2 所示，把连续的第(4(z-l)N+A)号 第(4(z_l) (N+1)+A_l)号这 4X (z-1) 个电压电平设为1区间，在每1区间具有Z个参照电压，由与各索引N = 0 (N’ -1)对应的N’个区间、索引N= (N’ -1)的区间的下一个区间中开头的第(4(ζ-1)Ν’ +Α)号的电压电平以及与其对应的参照电压Vr (ζΝ’ +1)构成。根据从区间内的ζ个参照电压、与从对相邻区间的最相邻电平所分配的一个参照电压之合计(z+1)个参照电压中选择的电压V(Tl)、V(T2)，从插补电路30输出一个区间的 4(z-1)个电压电平。另夕卜，参照电压Vr(zN’+l)与图1中的Vr(hzS+l)相同，N’ = hXS。并且，在图1 中，Vr(jzS+l)等中的符号S表示被认为是一个整体的上述区间的数量，S = 1表示把每1 区间(4(z-l)个电压电平区间)作为一个整体，S = 2表示把每2区间(4(z-l)X2个电压电平区间)作为一个整体，S = 4表示把每4区间(4 (z-1) X4个电压电平区间)作为一个整体。下面，对图1所示的参照电压集合体20的分组以及由子解码器11-1 ll_(zS+l) 选择的参照电压进行说明。图3是详细地表示图1所示的参照电压集合体20的分组的图。参照图3，图1所示的参照电压集合体20的多个参照电压(最多为(hzS+Ι)个)的分组，能够分别利用(zS+1) 行、h列的二维矩阵表示第1 第(zS+Ι)参照电压组(图1中的20-1 20-(zS+l))、和属
于各参照电压组的参照电压在参照电压组内的序列(例如，1、2.....h-l、h)。图3中的行
序号1 zS+Ι与第1 第(zS+Ι)参照电压组20-1 20-(zS+l)的1 (zS+Ι)对应。
对二维矩阵分配的i行j列(其中，i是1以上而且(zS+Ι)以下的整数，j是1以上而且h以下的整数，h是2以上的整数)的要素，与参照电压Vr ((j-1) (zS)+l)对应。S卩，第1参照电压组20-1包括对二维矩阵的第1行分配的每间隔zS个的参照电压(VrU Vr (zS+1)、Vr (2zS+2) · · ·、Vr {(h_l) (zS) +1})。第2参照电压组20-2包括对二维矩阵的第2行分配的每间隔zS个的参照电压 (Vr2、Vr (zS+2)、Vr (2zS+2) · · ·、Vr{ (h_l) (zS) +2})。第i (其中，1 < i < (zS+1))参照电压组20-i包括对二维矩阵的第i行分配的每间隔 zS 个的参照电压(Vr(i)、Vr(zS+i)、Vr(2zS+i). . .、Vr{(h_l) (zS)+i})。第(zS+1)参照电压组20_(zS+l)包括对二维矩阵的第(zS+Ι)行分配的每间隔zS 个的参照电压(Vr (zS+1)、Vr (2zS+l)、Vr (3zS+l)、. . .、Vr (hzS+1))。第(zS+1)参照电压组20_(zS+l)中的第1 第(h_l)参照电压(对二维矩阵的第(zS+Ι)行的1列 (h-Ι)列分配的参照电压)，分别与第1参照电压组20-1中的第2 第h参照电压(对二维矩阵的第1行的2列 h列分配的参照电压)相同。图3中的二维矩阵的列与图1中的输入数字信号的第1比特组(D(m-l) Dn、 D(m-1)B DnB)的值对应，由图1中的第1 第(zS+Ι)子解码器11-1 ll_(zS+l)选择的参照电压，成为对与第1比特组的值对应的、图3中的第1列 第h列中任意1列分配的参照电压。另外，在图2及图3中示出了第A号 第(4(z-l)N’+A)号这(4(z_l)N’+l)个电压电平、以及Vrl Vr(hzS+1) ( = Vr(zN’ +1))的相互不同的(hzS+Ι)个参照电压的对应关系，但是也可以从第A电压电平起缺少预定个数的电压电平、以及从与其对应的Vrl起缺少预定个数的参照电压。并且，也可以缺少截止到第(4(ζ-1)Ν’ +Α)号的预定个数的电压电平、以及截止到与其对应的Vr (hzS+Ι)的预定个数的参照电压。图3所示的二维矩阵中的参照电压的缺失，如后面说明的图28所示的结构所示， 在构成为m比特的数字数据的第1比特组(D(m-l) Dn、D(m_l)B DnB)的一部分的值选择与解码器10不同的解码器的参照电压的情况下，与该数字数据的一部分的值对应的参照电压被设定为与解码器10的参照电压集合体20不同的参照电压集合体，因而在图3 所示的二维矩阵中产生参照电压的一部分缺失。此时，优选缺失的参照电压是图3所示的二维矩阵的列单位。例如，在缺少二维矩阵的第1列的参照电压的情况下，将缺少Vrl Vr(zS)的参照电压。另外，图3所示的二维矩阵的(zS+Ι)行1列的参照电压Vr(zS+l)与 1行2列的参照电压相同，(zS+Ι)行1列的矩阵要素与Vrl Vr(zS) —起缺失，但作为1 行2列的矩阵要素存在。图2所示的电压电平(level)与参照电压(Vref)的对应关系，例如在ζ = 5时， 对应于图31(B)所示的电平与输入。在图2中，设为ζ = 5 JElevel的A设为1，把N’设为 1，图 2 中的 Vref 为 Vrl、Vr2、Vr3、Vr4、Vr (z) = Vr5,Vr(z+l) = Vr6，并分别设为 A、B、 C、D、E、F，图2所示的电压电平与Vref的对应关系和图31⑶所示的电平与输入的对应关系相同。〈实施例1>图4是利用表的形式表示作为实施例1的、图1所示的DAC的第1规格的图，在图1所示的所述实施方式中，该DAC根据10比特数字数据(m= 10)，输出第0电平 第1023 电平这1024个电压电平。图4所示的level表示插补电路30能够输出的电压电平，Vref 表示输入到解码器10的参照电压，各参照电压按照与序列对应的顺序被示出在与电压电平对应的位置。V(Tl)、V(T2)表示由解码器10选择的第1及第2电压(向插补电路30输入的电压)，D9 DO表示10比特数字数据。图4所示的规格应用了参照图31(B)说明的转换规格，与在图2中设为A = 0、ζ =5、Ν’= 64时的规格对应。此时的参照电压总数为321个。符号S、h被设为hXS = 64， 在S = 1时能够取h = 64，在S = 2时能够取h = 32，在S = 4时能够取h = 16，...。在图4所示的规格中，把16个电平设为1区间，由64个区间构成。1区间的16个电平是根据从区间内的5个参照电压与对相邻区间的最相邻电平分配的1个参照电压之合计6个参照电压中选择的电压V(T1)、V(T2)，从图1所示的插补电路30输出的。此时，1区间的16个电平基本是线性(linear)的特性。针对与10比特数字数据对应的输出电平总数=1024，参照电压的总数为321。第1024电平虽然被分配了参照电压Vr321，但是不包含在1024个输出电平中。另外，在图4中示出了针对第0电平 第1024电平这1025个电压电平，输出第0 电平 第1023电平这1024个电压电平的规格，但也可以是输出第1电平 第1024电平这 1024个电压电平的规格(未图示)。在这种情况下，实现为与参照电压Vrl对应的第0电平不包含在1024个输出电平中的规格。并且，电压电平和参照电压的序列在全部实施例中，表示关于电压而单调变化 (单调增加或者单调减少)的序列。〈实施例1的结构〉图5是表示与图4所示的规格对应的图1所示实施例的一种结构的图。在图5中示出了在图1所示的实施方式中设为ζ = 5,S= Um= 10,η = 4的解码器的结构。第1比特组D(m-l) Dn、D(m_l)B DnB包括D9 D4、D9B D4B。第2比特组 D (n-1) DO、D (n-1) B DOB 包括 D3 DO、D3B DOB。图1中的第1 第(zS+Ι)子解码器11-1 ll_(zS+l)由于(zS+Ι) = 6，所以在图5中包括第1 第6子解码器11-1A 11-6A。各第ι 第6子解码器11-IA 11-6A形成为输入h ( = 64)个参照电压，并根据第1比特组D9 D4、D9B D4B选择输出1个电压的比赛(Tournament)式解码器。第1 子解码器 11-1A 输入 h 个参照电压 Vrl、Vr6、. . ·、Vr(5j_4)、. . ·、Vr(5h_4)，
第6子解码器11-6A输入h个参照电压Vr6.....Vr (5 j+1).....Vr (5h+l)。即，第1子解
码器11-1A和第6子解码器11-6A被重复输入除了 Vrl和Vr(5h+1)之外的(h_l) = 63个参照电压。被重复输入参照电压的子解码器只有子解码器11-1A和11-6A。由第1 第6子解码器11-1A 11-6A选择的电压在图3所示的(zS+Ι) = 6行、 h = 64列的二维矩阵中(其中，ζ = 5，S = 1，h = 64)，对应于对与第1比特组(D9 D4、 D9B D4B)的值对应的列分配的参照电压(Vr(5j-4)、Vr (5j_3)、Vr (5j_2)、Vr (5j_l)、 Vr (5 j)、Vr (5 j+1))，并且对应于输出图4所示规格的1区间的16个电压电平所需要的参照电压。子解码器13A根据第2比特组D3 DO、D3B D0B，从由第1 第6子解码器 11-1A 11-6A 选择的 6 个电压(Vr(5j-4)、Vr(5j-3)、Vr(5j-2)、Vr(5j-1)、Vr (5j)、 Vr(5j+1))中，选择输出 V(Tl)、V (T2)。<子解码器ll_iA(i = 1 6)的结构>图6是表示图5中的第i子解码器ll_iA(i = 1 6)的结构的图。第1 第6 子解码器11-1A 11-6A的电路结构彼此相同，只是输入的参照电压的组不同。在图6中， 第1子解码器11-IA被输入最左侧的参照电压组20-1A，第2子解码器11-2A被输入参照电压组20-2A，第6子解码器11-6A被输入参照电压组20-6A，但是作为子解码器只示出了一个第i子解码器。在图6中，第1 第6子解码器ll_iA(i = 1 6)分别从参照电压组 20-1A 20-6A中，选择各参照电压组内的序列为第j个的参照电压Vr (5j-4)、Vr (5j_3)、 Vr (5 j-2)、Vr (5 j_l)、Vr (5 j)、Vr (5 j+1)。在图6中，各开关利用Nch晶体管构成。在利用Pch晶体管构成的情况下，通过将图6中的Nch晶体管替换为Pch晶体管，并切换数字信号的正转信号和反转信号(Dy和 DyB) (y = 0、1、. . .、9)而构成。如图6所示，子解码器ll_iA(i = 1 6)构成为输入h( = 64)个参照电压，按照第1比特组D9 D4、D9B D4B的从低位侧比特(D4、D4B)到高位侧比特的顺序依次进行选择(比赛式开关)，利用(D9、D9B)选择输出一个电压。〈子解码器13A的结构〉图7是表示图5中的子解码器13A的结构示例的图。子解码器13A根据第2比特组D3 DO、D3B DOB，从由子解码器11-1A 11-6A选择的电压(Vr (5j_4)、Vr (5j_3)、 Vr (5j-2)、Vr (5j_l)、Vr (5j)、Vr (5j+1))中，选择输出 V (Tl)、V (T2)。低位侧 4 比特的 D3 DO、D3B DOB的选择顺序是任意的。在图7中示出了按照从最低位比特的(DO、DOB)到 (D3、D3B)的顺序进行选择的结构。在图7中，D3 DO (D!3B DOB)的值与被选择输出为 V(Tl)、V(T2)的参照电压的对应关系如下面的表1所示。表1
权利要求
1.一种数字模拟转换电路，具有解码器，根据m比特的数字数据，从包括相互不同的多个参照电压的参照电压集合体中选择第1电压及第2电压，其中，m是预定的正整数；和插补电路，输入由所述解码器选择的所述第1电压及第2电压，并输出按照一比一的插补比对所述第1电压及第2电压进行插补而得到的电压电平，所述数字模拟转换电路的特征在于，将所述参照电压集合体的参照电压分组为第1 第(zXS+Ι)参照电压组，其中，S是包括1在内的2的幂乘的整数，并且ζ是由2的幂乘+1表示的5以上的整数，所述多个参照电压排列为(zXS+Ι)行、h列的二维矩阵，其中，h为2以上的整数， 所述第1 第(zXS+Ι)参照电压组分配到所述二维矩阵的所述第1 第(zXS+Ι)行， 所述各参照电压组的第k个参照电压分配到所述二维矩阵的第k列，其中，k为1以上且h 以下的整数，所述二维矩阵的i行j列的矩阵要素与所述多个参照电压中的第Kj-1) X (zXS+i)} 个参照电压对应，其中，i是1以上且(zXS+Ι)以下的整数，j是1以上且h以下的整数， 所述解码器包括第1 第(zXS+Ι)子解码器，与所述第1 第(zXS+Ι)参照电压组分别对应地设置， 接收所述第1 第(zXS+Ι)参照电压组的各组的多个参照电压，共同接收所述m比特的数字数据的第1比特组，从所述第1 第(zXS+Ι)参照电压组的多个参照电压中，分别选择所述二维矩阵中与所述m比特的数字数据的所述第1比特组的值对应的列上分配的参照电压；和(ζ X S+1)输入2输出型子解码器，输入所述第1 第(ζ X S+1)子解码器的输出，根据所述m比特的数字数据中的第2比特组的值，从由所述第1 第(zXS+Ι)子解码器分别选择的参照电压中选择所述第1电压及第2电压，所述参照电压集合体包括与能够从所述插补电路输出的多个电压电平中的任意一个电压电平对应的参照电压，对于所述ζ，所述参照电压集合体包括ζ个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述ζ个参照电压与第(4 X (z-1) XN+A)、 第(4 X (z-1) XN+A+2)、从所述第(4X (z-1) XN+A+2)起每间隔4电平的第(4X (z-1) XN+A+6)、 第(4X (z-1) XN+A+10) 第(4X (z-1) X (N+1) + (A_2))电压电平分别对应， 所述N取 (N’ -1)的值，其中，N，是1以上的整数，所述参照电压集合体还包括与第(4X (z-1) XN' +Α)电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(4X(z-l)XN’+A)这(4X (z-1) X N’ +1) 个电压电平，包括共(zXN’ +1)个参照电压。
2.根据权利要求1所述的数字模拟转换电路，其特征在于，所述第1 第(zXS+Ι)子解码器输入所述m比特的数字数据中高位侧的(m-n)比特的第1比特组，并分别选择所述二维矩阵中与所述第1比特组的值对应的列上分配的参照电压，其中，η是满足m>n> 1的正整数，从所述第1 第(zXS+Ι)子解码器输出(zXS+Ι)个或者比(zXS+Ι)个少的数量的参照电压，所述(zXS+Ι)输入2输出型子解码器根据所述m比特的数字数据的低位η比特的第 2比特组的值，从由所述第1 第(zXS+Ι)子解码器选择的参照电压中，选择输出所述第1 电压及所述第2电压。
3.根据权利要求2所述的数字模拟转换电路，其特征在于，所述第1 第(zXS+Ι)子解码器按照从低位比特侧到高位比特侧的顺序对所述高位侧的(m-n)比特进行解码。
4.根据权利要求1 3中任意一项所述的数字模拟转换电路，其特征在于， 所述ζ是5，所述参照电压集合体包括5个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述5个参照电压与第(16XN+A)、 第(16XN+A+2)、从所述第(16XN+A+2)起每间隔4电平的第(16XN+A+6)、 第(16XN+A+10)、第(16XN+A+14)电压电平分别对应，所述N取 (N’ -1)的值，其中，N，是1以上的整数，所述参照电压集合体还包括与第(16XN’ +A)输出电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(16XN’+A)这(16XN’+1)个电压电平，包括共(5N’ +1)个参照电压。
5.根据权利要求4所述的数字模拟转换电路，其特征在于， 所述N’表示为N’ = hXS，所述参照电压集合体包括(5XhXS+l)个参照电压。
6.根据权利要求5所述的数字模拟转换电路，其特征在于，所述N’设为64，所述第A设为第0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024这1025个电压电平，包括321个参照电压，所述1025 个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述321个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。
7.根据权利要求1 3中任意一项所述的数字模拟转换电路，其特征在于， 所述ζ是9，所述参照电压集合体包括9个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述9个参照电压与第(32 X N+A)、 第(32XN+A+2)、从所述第(32XN+A+2)起每间隔4电平的第(32XN+A+6)、 第(32XN+A+10)、 第(32XN+A+14)、第(32XN+A+18)、 第(32XN+A+22)、 第(32XN+A+26)、第(32XN+A+30)电压电平分别对应， 所述N取 (N’ -1)的值，其中，N，是1以上的整数， 所述参照电压集合体还包括与第(32XN’ +A)电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(32XN’+A)这(32XN’+1)个电压电平，包括共(9N’ +1)个参照电压。
8.根据权利要求7所述的数字模拟转换电路，其特征在于， 所述N’表示为N’ = hXS，所述参照电压集合体包括(9XhXS+l)个参照电压。
9.根据权利要求8所述的数字模拟转换电路，其特征在于，所述N’设为32，所述第A设为第0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024这1025个电压电平，包括289个参照电压，所述1025 个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述289个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。
10.根据权利要求1 3中任意一项所述的数字模拟转换电路，其特征在于， 所述ζ是17，所述参照电压集合体包括17个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述17个参照电压与第(64XN+A)、 第(64XN+A+2)、从所述第(64XN+A+2)起每间隔4电平的第(64XN+A+6)、 第(64XN+A+10)、 第(64XN+A+14)、 第(64XN+A+18)、 第(64XN+A+22)、 第(64XN+A+26)、 第(64XN+A+30)、 第(64XN+A+34)、 第(64XN+A+38)、 第(64XN+A+42)、 第(64XN+A+46)、 第(64XN+A+50)、 第(64XN+A+54)、 第(64XN+A+58)、第(64XN+A+62)电压电平分别对应，所述N依次取0 (N’ -1)的值，其中，N’是1以上的整数， 所述参照电压集合体还包括与第(64XN’ +A)电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(64XN’+A)这(64XN’+1)个电压电平，包括共(17N’ +1)个参照电压。
11.根据权利要求10所述的数字模拟转换电路，其特征在于， 所述N’表示为N’ = hXS，所述参照电压集合体包括(17XhXS+l)个参照电压。
12.根据权利要求1所述的数字模拟转换电路，其特征在于，所述N’设为16，所述第A设为第0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024这1025个电压电平，包括273个参照电压，所述1025 个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述273个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。
13.根据权利要求1所述的数字模拟转换电路，其特征在于，具有至少一个其它参照电压集合体，所述其它参照电压集合体包括与由所述第1 第 (zXS+1)参照电压组规定的输出电平的范围不同的范围的多个参照电压，还具有其它解码器，输入所述其它参照电压集合体的参照电压，根据所述m比特的数字数据选择输出第3电压及第4电压，输出所述第3电压的所述其它解码器的输出节点与输出所述第1电压的所述解码器的输出节点共同连接，输出所述第4电压的所述其它解码器的输出节点与输出所述第2电压的所述解码器的输出节点共同连接，在输入有所述第3电压及第4电压时，所述插补电路输出按照一比一的插补比对所述第3电压及第4电压进行插补而得到的电压电平。
14.根据权利要求1所述的数字模拟转换电路，其特征在于， 所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第 1电压及第2电压的组合时，与所述一个电压电平对应的所述第1电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为能够作为所述第1电压及第2电压的组合而选择的电平差的最大值的37. 5%以下。
15.根据权利要求1所述的数字模拟转换电路，其特征在于， 所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第 1电压及第2电压的组合时，与所述一个电压电平对应的所述第1电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为6电平以下。
16.一种数据驱动器，其特征在于，具有权利要求1所述的数字模拟转换电路，接收与输入影像信号对应的输入数字信号，并输出与所述输入数字信号对应的电压，所述数据驱动器通过与所述输入数字信号对应的电压来驱动数据线。
17.—种显示装置，在数据线与扫描线的交叉部具有包括像素开关和显示元件的单位像素，所述数据线的信号经由通过所述扫描线导通的像素开关写入到显示元件中，所述显示装置的特征在于，具有权利要求16所述的数据驱动器作为驱动所述数据线的数据驱动器。
18.一种显示装置，其特征在于，具有权利要求17所述的数据驱动器，所述显示元件包括液晶元件或者有机EL元件。
全文摘要
一种数字模拟转换电路、数据驱动器及显示装置。将参照电压集合体的参照电压分组为第1～第(z×S+1)参照电压组。解码器包括第1～第(z×S+1)子解码器，与第1～第(z×S+1)参照电压组分别对应地设置，从第1～第(z×S+1)参照电压组的参照电压中，分别选择二维矩阵中与输入数字信号的第1比特组的值对应的列上分配的参照电压；和子解码器，输入第1～第(z×S+1)子解码器的输出，根据输入数字信号的第2比特组的值，从由第1～第(z×S+1)子解码器分别选择的参照电压中选择第1及第2电压。插补电路输入由解码器选择的第1及第2电压，并输出按照一比一的插补比对第1及第2电压进行插补而得到的电压电平。
文档编号G09G3/36GK102201193SQ20111007881
公开日2011年9月28日 申请日期2011年3月28日 优先权日2010年3月26日
发明者土弘 申请人:瑞萨电子株式会社
技术领域：
本发明涉及一种数字模拟转换电路、数据驱动器以及使用该数据驱动器的显示装置。
背景技术：
最近，显示装置中以薄又轻而且功耗低为特征的液晶显示装置(LCD)得到广泛普及，并且更多地应用于手机(移动电话、蜂窝电话)和PDA(个人数字助理)、笔记本电脑等移动设备的显示部中。但是，最近液晶显示装置的大画面化和应对动态图像的技术也得到提高，不仅实现移动用途，而且也能够实现固定式的大画面显示装置和大画面液晶电视机。 作为这些设备的液晶显示装置，采用能够实现高清晰显示的有源矩阵驱动方式的液晶显示装置。并且，作为薄型显示装置，也开发了采用有机发光二极管(OLED)的有源矩阵驱动方式的显示装置。参照图30，简要说明有源矩阵驱动方式的薄型显示装置(液晶显示装置及有机发光二极管显示装置)的代表性结构。图30(A)是表示薄型显示装置的主要部分的结构的框图。图30(B)是表示液晶显示装置的显示面板的单位像素的主要部分的结构的图。图 30(C)是表示有机发光二极管显示装置的显示面板的单位像素的主要部分的结构的图。在图30(B)和图30(C)中，利用示意性的等效电路示出了单位像素。参照图30(A)，有源矩阵驱动方式的薄型显示装置的代表性结构包括电源电路 940、显示控制器950、显示面板960、栅极驱动器970和数据驱动器980。显示面板960将包括像素开关964和显示元件963的单位像素配置成矩阵状(例如，彩色SXGA面板是配置成 1280 X 3像素列X 1024像素行)。在显示面板960中，扫描线961和数据线962被布线成为网格状，扫描线961向各单位像素发送从栅极驱动器970输出的扫描信号，数据线962向各单位像素发送从数据驱动器980输出的灰度电压信号。栅极驱动器970及数据驱动器980 由显示控制器950控制，并由显示控制器950提供各自需要的时钟CLK、控制信号等。数据驱动器980被提供影像数据。现在，影像数据以数字数据为主流。电源电路940向栅极驱动器970、数据驱动器980提供必要的电源。显示面板960具有半导体基板。作为大画面显示装置等的显示面板960广泛采用在绝缘性基板上形成薄膜晶体管(像素开关等)的半导体基板。在图30的显示装置中，根据扫描信号控制像素开关964的导通/截止，在像素开关964导通(电导通状态)时，显示元件963被施加与影像数据对应的灰度电压信号，显示元件963的亮度根据该灰度电压信号而变化，由此显示图像。1画面量的数据的改写是在1 帧期间(在60Hz驱动时，通常约为0.017秒)中进行的，在各扫描线961中依次选择每1 像素行(每条线)(TFT964导通)，在选择期间内，从各数据线962通过像素开关964向显示元件963提供灰度电压信号。另外，也存在在扫描线中同时选择多个像素行，或以60Hz以上的帧频率进行驱动的情况。在液晶显示装置中，如图30(A)、图30(B)所示，显示面板960具有半导体基板，将作为单位像素的、像素开关964和透明的像素电极973配置成矩阵状；相对基板，在整个面上形成一个透明的电极974 ；以及使这两个基板相对并在其间封入液晶的构造。构成单位像素的显示元件963具有像素电极973、相对基板电极974、液晶电容971及辅助电容 972。并且，在显示面板的背面具有作为电源的背照灯。在像素开关964根据来自扫描线961的扫描信号而导通时，像素电极973被施加来自数据线962的灰度电压信号，根据各像素电极973与相对基板电极974之间的电位差， 透射液晶的背照灯的透射率发生变化，在像素开关964被截止(不导通)后，也利用液晶电容971及辅助电容972将该电位差保持一定期间，由此进行显示。另外，为了防止在液晶显示装置的驱动中的液晶劣化，针对相对基板电极974的公用电压，进行对每个像素通常以1帧周期来切换电压极性(正或负)的驱动(反转驱动)。 因此，针对数据线962的驱动，也进行按照像素单位来改变电压极性进行驱动的点反转驱动、按照帧单位来改变电压极性进行驱动的列反转驱动等。在有机发光二极管显示装置中，如图30(A)、图30 (C)所示，显示面板960具有将作为单位像素的、像素开关964以及由被夹在两个薄膜电极层之间的有机膜构成的有机发光二极管982、和薄膜晶体管(TFT) 981配置成矩阵状的半导体基板，TFT981控制供给有机发光二极管982的电流。TFT981和有机发光二极管982以串联方式连接在被供给不同的电源电压的电源端子984、985之间，显示面板960还具有保持TFT981的控制端子电压的辅助电容983。另外，与1像素对应的显示元件963包括TFT981、有机发光二极管982、电源端子 984,985以及辅助电容983。在像素开关964根据来自扫描线961的扫描信号而导通(电导通)时，TFT981的控制端子被施加来自数据线962的灰度电压信号，与该灰度电压信号对应的电流从TFT981 提供给有机发光二极管982，有机发光二极管982按照与电流对应的亮度进行发光，由此进行显示。在像素开关964被截止(不导通)后，也利用辅助电容983将施加给TFT981的控制端子的该灰度电压信号保持一定期间，由此保持发光。图30(C)示出了像素开关964、 TFT981是η沟道型晶体管的示例，但也能够利用ρ沟道型晶体管构成。并且，也能够实现有机EL元件与电源端子984侧连接的结构。并且，在有机发光二极管显示装置的驱动中，不需要像液晶显示装置那样的反转驱动。有机发光二极管显示装置有对应于来自上述数据线962的灰度电压信号来进行显示的结构，也有接收从数据驱动器输出的灰度电流信号来进行显示的结构，但在本发明中，限定为接收从数据驱动器输出的灰度电压信号来进行显示的结构。在图30 (A)中，栅极驱动器970至少提供2值的扫描信号即可，而数据驱动器980 需要利用与灰度数对应的多值电平的灰度电压信号驱动各数据线962。因此，数据驱动器 980具有数字模拟转换电路(DAC)，其包括将影像数据转换为灰度电压信号的解码器、和将该灰度电压信号放大并输出给数据线962的放大电路。在具有薄型显示装置的高端用途的移动设备、笔记本电脑、监视器、TV等中，在推进高画质化(多颜色化)，针对RGB各8比特影像数据(约1680万种颜色)、甚至10比特影像数据(约11亿种颜色)以上的影像数据的需求也在提高。因此，针对输出与多比特影像数据对应的灰度电压信号的数据驱动器，在要求多灰度电压输出的同时，还要求与灰度对应的非常高精度的电压输出。如果对应多灰度化来增大所产生的参照电压的数量，则导致参照电压产生电路的元件数量和参照电压布线数量的增加、选择与输入影像信号对应的参照电压的解码器电路的开关晶体管的元件数量的增加。即，多灰度化(8 10比特以上) 的发展导致解码电路的面积增加，并导致驱动器的成本增加。多比特DAC的面积取决于解码器结构。利用插补技术(插补放大器)来削减参照电压的数量以及解码器结构中的开关晶体管的数量的技术已被公知。作为这种关联技术的例如专利文献1(日本特开2006-174180 号公报)公开了图31 (A)、图31 (B)(图31 (A)、图31 (B)对应于专利文献1的图8、图9)。针对由插补放大器输出将对两个端子T1、T2的电压V(T1)、V(T2)进行例如一比一插补(内分)得到的电压(Vout = {V(Tl)+V(T2)}/2)的差动放大器，提出了利用较少的参照电压获得多值输出的方法。在图31 (A)中，能够使用A D的4个参照电压实现最多9个电平的线性输出，能够利用 3 比特数字数据 D2 DO (其中，DO 是 LSB (Least Significant Bit)，D2 是 MSB (Most Significant Bit))应对 8 个电平。在图31 (B)中，能够使用A F的6个参照电压实现最多17个电平的线性输出， 能够利用4比特数字数据D3 DO (其中，DO是LSB，D2是MSB)应对16个电平。上述专利文献1公开的结构通过削减参照电压的数量，能够削减解码器面积，但是没有公开削减用于选择参照电压的开关元件数量的解码器的结构。根据输入数字信号 (多比特)，选择参照电压的数字模拟转换器(Digital Analog Converter 简称为“DAC”) 的面积很大程度上取决于解码器结构。并且，在图31(B)中，能够按照特定的电压电平进行选择的两个电压的组合有多种，根据两个电压的组合，如后面所述，存在包括该解码器的DAC的DNL(Differential Non-Linearity 微分非线性)产生恶化的情况。图32是表示专利文献2 (日本特开2009-213132号公报)公开的结构的图(图32 对应于专利文献2的图1)。参照图32，在该DAC中形成从未图示的参照电压产生电路输出的参照电压集合体920，该DAC具有最多C3hXS+l)个的多个参照电压，这些参照电压被划分为(3S+1)个参照电压组(包括Vr{(3S)X(j-l)+l}的第1参照电压组)920-1、(包 Vr {(3S) X (j-D+2}的第 2 参照电压组)920-2、 (包括 Vr {(3S) X (j_l) + (3S+1)}= Vr(3jS+l)的第(3S+1)参照电压组)920-(3S+1)(其中，S是2的幂乘(1、2、4、...)，索引j
是1、2.....h，h是2以上的整数)；解码器910，其由第1 第(3S+1)子解码器911-1
911-(3S+1)和子解码器913构成，第1 第(3S+1)子解码器911能够根据m比特中第1比特组(D(m-l) Dn、D(m-l)B DnB)的值，对各第1 第(3S+1)参照电压组各选择1个参照电压，子解码器913根据m比特中第2比特组(D(n-l) DO、D(n_l)B DOB)的值，从由第1 第(3S+1)子解码器911-1 911-(3S+1)选择的(3S+1)个或者(3S+1)个以下的参照电压中，选择输出包括重复的两个电压V (Tl) ,V(T2)以及插补放大器930，其输出对从子解码器913输出的两个电压V(T1)、V(T2)进行插补(一比一插补)得到的电压电平。另外，在(3S+1)、(3S) X (j-Ι)等中，3S表示3XS，为了简单起见而表述为3S。图32表示针对图31㈧所示的规格，将多个参照电压分组为(3S+1)个(其中，S 是包括1在内的2的幂乘)组来构成解码器，由此削减开关元件数量。但是，图32所示的结构与图31 (B)所示的规格不对应。
在图31 (B)中，输入到端子Tl、T2的电压(参照电压)相对于能够从插补放大器输出的17个电压电平，只能设定A、B、C、D、E、F这6个电压。基于6个电压(参照电压) 的两个电压的组合全部是21种，根据两个电压的组合，能够实现17个电平的线性输出。如图31(B)所示，6个电压A、B、C、D、E、F分别被设定为第1、3、7、11、15、17个输出电压电平。在图32所示的结构中，如图31㈧所示，把分配为3比特(D2、D1、D0)的数字数据的8电平设为1区间，输入到插补放大器930的两个电压的组合V(Tl)、V(T2)采用参照电压A、B、C、D。A、B、C分别被设定为区间内的电平1、3、7，D被设定为下一个区间的第一个电平(电平9)。A与B、C与D之间具有相当于2电平的电位差，B与C之间具有相当于4电平的电位差。基于4个参照电压A、B、C、D的两个电压的组合V(Tl)、V(T2)有(A、A)、(B、 A)、(B、B)、(C、A)、(C、B)、(D、B)、(C、C)、(D、C)这 8 个，根据插补放大器 930 的输出，能够实现下述8个电平的线性输出(其中，电平5中的两个电压的组合包括电压B与C的组合、 电压A与D的组合这两种组合)电平 1=(Α+Α)/2，电平 2=(B+A)/2，电平 3 = (B+BV2，电平 4=(C+A)/2，电平 5 = (C+BV2，电平 6=(D+B)/2，电平 7=(C+C)/2，电平 8=(D+C)/2。在一直输出到下一个区间的电平9 电平16这8个电平的情况下，作为输入到插补放大器930的两个电压的组合V (Tl)、V (T2)，采用4个参照电压D、E、F、G。其中3个参照电压D、E、F分别被设定为区间内的电平9、11、15，参照电压G被设定为下一个区间的第一个电平(电平17)。根据插补放大器930的输出，能够实现下述8个电平的线性输出电平9 ==(D+D)/2，
电平10=(E+D)/2，
电平11=(E+E)/2，
电平12=(F+D)/2，
电平13=(F+E)/2，
电平14=(G+E)/2，
电平15=(F+F)/2，
电平16=(G+F)/2。S卩，得知图32所示的结构针对17个电平需要7个参照电压A G，与图31 (B)所示的规格不对应。专利文献1 日本特开2006-174180号公报专利文献2 日本特开2009-213132号公报下面，对关联技术进行分析。上述专利文献1公开的参照电压的选择方法(图31 (A)、图31 (B))，通过采用插补比为一比一的插补放大器，能够削减输入到解码器的参照电压数量，但是没有公开削减用于选择参照电压的开关元件数量的解码器的具体结构。上述专利文献2公开了与图31 (A)所示的规格对应的解码器结构，但是没有公开与图31(B)所示的规格对应的解码器结构。并且，在上述专利文献2中，能够按照特定的电压电平进行选择的两个电压的组合有多种，根据两个电压的组合，存在包括解码器的DAC 中的DNL产生恶化的情况。
发明内容
本发明的目的在于，提供一种数字模拟转换电路、具有该数字模拟转换电路的数据驱动器、显示装置，该数字模拟转换电路具有插补比为一比一的插补放大器，并具有能够削减开关元件数量、参照电压数量及面积的解码器。除了实现上述目的，本发明的目的还在于，提供一种数字模拟转换电路、具有该数字模拟转换电路的数据驱动器、显示装置，该数字模拟转换电路对于由解码器选择的两个电压的组合能够防止DNL恶化。根据本发明，为了解决前述问题中的至少一种问题，大致采取下述的结构。根据本发明提供一种数字模拟转换电路，具有解码器，根据m比特(其中，m是预定的正整数)的数字数据，从包括相互不同的多个参照电压的参照电压集合体中选择第1 及第2电压；和插补电路，输入由所述解码器选择的所述第1及第2电压，并输出按照一比一的插补比对所述第1及第2电压进行插补得到的电压电平。在本发明中，将所述参照电压集合体的参照电压分组为第1 第(zXS+Ι)(其中，S是包括1在内的2的幂乘的整数， 而且ζ是由2的幂乘+1表示的5以上的整数)参照电压组，将所述第1 第(zXS+Ι)参照电压组分配为所述第1 第(zXS+Ι)行，将属于各参照电压组的参照电压在所述参照电压组内的序列分配为列，在由此得到的(zXS+Ι)行、h列(其中，h是2以上的整数)二维矩阵中，i行j列(其中，i是1以上且(zXS+Ι)以下的整数，j是1以上且h以下的整数) 的矩阵要素，与所述多个参照电压中的第{(j_l) X (zXS+i)}个参照电压对应。在本发明中，所述解码器包括第1 第(zXS+Ι)子解码器，与所述第1 第 (zXS+Ι)参照电压组分别对应地设置，从所述第1 第(zXS+Ι)参照电压组的参照电压中，分别选择所述二维矩阵中与所述m比特的数字数据中的第1比特组的值对应的列上分配的参照电压；和(zXS+Ι)输入2输出型子解码器，输入所述第1 第(zXS+Ι)子解码器的输出，根据所述m比特的数字数据中的第2比特组的值，从由所述第1 第(zXS+Ι)子解码器分别选择的参照电压中选择所述第1及第2电压。在本发明中，所述参照电压集合体包括与能够从所述插补电路输出的多个电压电平中的任意一个电压电平对应的参照电压，并且对于所述z，所述参照电压集合体包括ζ个参照电压，在将第A电压电平作为基准，并且索引为N时，所述ζ个参照电压与第 (4X (z-1) XN+A)、第(4X (z-1) XN+A+2)、从所述第(4X (z-1) XN+A+2)起每间隔 4 电平的第(4X (z-1) XN+A+6)、第(4X (z-1) XN+A+10) 第(4X (z-1) X (N+1) + (A_2))电压电平分别对应，所述N依次取0 (N’ _1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(4X (z-1) XN' +Α)电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(4X(z-l)XN’+A)这(4X (z-1) XN’+1)个电压电平，包括(zXN’+l) 个参照电压。
在本发明中，也可以构成为，所述第1 第(zXS+Ι)子解码器输入所述m比特的数字数据中高位侧的(m-n)比特(其中，η是满足m>n> 1的正整数)的第1比特组， 并分别选择所述二维矩阵中与所述第1比特组的值对应的列上分配的参照电压，从所述第 1 第(zXS+Ι)子解码器输出(zXS+Ι)个或者数量比(zXS+Ι)个少的参照电压，所述 (zXS+Ι)输入2输出型子解码器根据所述m比特的数字数据的低位η比特的第2比特组的值，从由所述第1 第(zXS+Ι)子解码器选择的参照电压中，选择输出所述第1电压及所述第2电压。在本发明中，也可以构成为，所述第1 第(zXS+Ι)子解码器按照从低位比特侧到高位比特侧的顺序对所述高位侧的(m-n)比特进行解码。在本发明中，也可以构成为，所述ζ是5，所述参照电压集合体包括5个参照电压，在将第A电压电平作为基准，并且索引为N时，所述5个参照电压与第(16XN+A)、第 (16XN+A+2)、从所述第(16XN+A+2)起每间隔 4 电平的第(16XN+A+6)、第(16XN+A+10)、 第(16XN+A+14)电压电平分别对应，所述N依次取0 (N’ _1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(16XN’+A)输出电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(16XN’ +A)这(16XN’ +1)个电压电平，包括(5N’ +1)个参照电压。在本发明中，也可以构成为，所述N’表示为N’ =hXS，所述参照电压集合体包括 (5XhXS+l)个参照电压。在本发明中，也可以构成为，所述N’设为64，所述第A设为第0， 并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024 这1025个电压电平，包括321个参照电压，所述1025个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述321 个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。在本发明中，也可以构成为，所述ζ是9，所述参照电压集合体包括9个参照电压，在将第A电压电平作为基准，并且索引为N时，所述9个参照电压与第(32XN+A)、第 (32XN+A+2)、从所述第(32XN+A+2)起每间隔 4 电平的第(32XN+A+6)、第(32XN+A+10)、 第(32XN+A+14)、第(32XN+A+18)、第(32XN+A+22)、第(32XN+A+26)、第(32XN+A+30) 电压电平分别对应，所述N依次取0 (N’ _1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(32XN’+A)电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(32XN’ +A)这(32XN’ +1)个电压电平，包括(9N’ +1)个参照电压。在本发明中，也可以构成为，所述N’表示为N’ =hXS，所述参照电压集合体包括 (9XhXS+l)个参照电压。在本发明中，也可以构成为，所述N’设为32，所述第A设为第0， 并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024 这1025个电压电平，包括289个参照电压，所述1025个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述289 个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。在本发明中，也可以构成为，所述ζ是17，所述参照电压集合体包括17个参照电压，在将第A电压电平作为基准，并且索引为N时，所述17个参照电压与第(64XN+A)、第(64XN+A+2)、从所述第(64XN+A+2)起每间隔 4 电平的第(64XN+A+6)、第(64XN+A+10)、 第(64XN+A+14)、第(64XN+A+18)、第(64XN+A+22)、第(64XN+A+26)、第(64XN+A+30)、 第(64XN+A+34)、第(64XN+A+38)、第(64XN+A+42)、第(64XN+A+46)、第(64XN+A+50)、 第(64XN+A+54)、第(64XN+A+58)、第(64XN+A+62)电压电平分别对应，所述N依次取0 (N’ -1)(其中，N’是1以上的整数)的值，所述参照电压集合体还包括与第(64XN’ +A) 电压电平对应的1个参照电压，对于能够从所述插补电路输出的第A 第(64XN’ +A)这 (64XN' +1)个电压电平，包括共(17N，+1)个参照电压。在本发明中，也可以构成为，所述N’表示为N’ =hXS，所述参照电压集合体包括 (17XhXS+l)个参照电压。在本发明中，也可以构成为，所述N’设为16，所述第A设为第 0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024 这1025个电压电平，包括273个参照电压，所述1025个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述273 个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。在本发明中，也可以构成为，具有至少一个其它参照电压集合体，其包括与由所述第1 第(zXS+Ι)参照电压组规定的输出电平的范围不同的范围的多个参照电压，还具有其它解码器，输入所述其它参照电压集合体的参照电压，根据所述m比特的数字数据选择输出所述第3及第4电压，所述其它解码器的输出与所述解码器的输出共同连接，所述插补电路在输入有所述第3及第4电压时，输出按照一比一的插补比对所述第3及第4电压进行插补得到的电压电平。在本发明中，也可以构成为，所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第1电压及第2电压的组合时，与所述一个电压电平对应的所述第1 电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为能够作为所述第1电压及第2电压的组合而选择的电平差的最大值的37. 5%以下。在本发明中，也可以构成为，所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第1电压及第2电压的组合时，与所述一个电压电平对应的所述第1 电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为6电平以下。在本发明中提供一种数据驱动器，该数据驱动器具有所述数字模拟转换电路，接收与输入影像信号对应的输入数字信号，并输出与所述输入数字信号对应的电压，所述数据驱动器通过与所述输入数字信号对应的电压来驱动数据线。根据本发明提供一种显示装置，在数据线与扫描线的交叉部具有包括像素开关和显示元件的单位像素，所述数据线的信号经由通过所述扫描线导通的像素开关写入到显示元件中，所述显示装置具有所述的数据驱动器作为驱动所述数据线的数据驱动器。在本发明中，所述显示元件包括液晶元件或者有机EL元件。根据本发明，能够提供一种DAC、解码器、驱动器、显示装置，能够削减参照电压的数量，并且削减开关元件数量，从而削减面积。并且，根据本发明，能够提供一种DAC、解码器、驱动器、显示装置，对于由解码器选择的两个电压的组合，能够防止DNL恶化。
图1是表示本发明的第1实施方式的结构的图。图2是表示在图1中能够输出的电压电平(level)与参照电压(Vref)的关系的图。图3是说明参照电压组与参照电压组内的参照电压的序列的图。图4是表示图1所示的本发明的第1实施方式的第1规格的图。图5是表示与图4所示的规格对应的本发明的第1实施例的结构的图。图6是表示图5所示的子解码器11-1A 6A的结构的图。图7是表示图5所示的子解码器13A的结构的图。图8是表示图5的变更例的图。图9是表示图8所示的子解码器11-1B IlB的结构的图。图10是表示图8所示的子解码器13B的结构的图。图11是表示图1所示的本发明的第1实施方式的第2规格的图。图12是表示与图11所示的规格对应的本发明的第2实施例的结构的图。图13是表示图12所示的子解码器11-1C IOC的结构的图。图14是表示图12所示的子解码器13C的V(Tl)的选择结构的图。图15是表示图12所示的子解码器13C的V(T2)的选择结构的图。图16是表示图12所示的子解码器13C的与图14所示结构不同的结构的图。图17是表示图1所示的本发明的实施方式的第3规格的图。图18是表示与图17所示的规格对应的本发明的第3实施例的结构的图。图19是表示图18所示的子解码器11-1D 18D的结构的图。图20是表示图18所示的子解码器13D的V(Tl)的选择结构的图。图21是表示图18所示的子解码器13D的V(T2)的选择结构的图。图22表示(A)比较例与(B)本发明的解码器的晶体管开关数量。图23是说明输出电压误差的图。图24是说明在ζ = 5的规格中，与电压电平对应的V(Tl)和V(T2)的组合、与 V(Tl)和V(T2)的电平差的关系的图。图25是说明在ζ = 5的规格中输出电平的变化以及V(Tl)与V(T2)的电平差的变化的图，㈧是表示电平差的变化为6电平以下的图，⑶是表示电平差的变化超过6电平的图。图26是说明在ζ = 9的规格中，与电压电平对应的V(Tl)和V(T2)的组合、与 V(Tl)和V(T2)的电平差的关系的图。图27是说明在ζ = 17的规格中，与电压电平对应的V(Tl)和V(T2)的组合、与 V(Tl)和V(T2)的电平差的关系的图。
图观是表示本发明的第2实施方式的结构的图。图四是说明本发明的第3实施方式的数据驱动器的图。图30(A)是说明显示装置的图，(B)是表示液晶显示装置的显示面板的单位像素的结构的图，(C)是表示有机EL显示装置的显示面板的单位像素的结构的图。图31(A)、⑶是从专利文献1引用了附图等的图。图32是表示专利文献1的图1公开的结构的图。
具体实施例方式说明本发明的实施方式。图1是表示本发明的一个实施方式的结构的图。参照图 1，本实施方式的数字模拟转换电路(DAC)具有从未图示的参照电压产生电路输出的参照电压集合体20 ；包括第1 第(zS+Ι)子解码器11-1 ll-(zS+l)和子解码器13的解码器10;以及插补电路30。作为参照电压产生电路，在后面叙述的图四中表示为参照电压产生电路804。在图四中，解码器电路组805对应于图1中的解码器10的组。下面，为了简化表述，利用zS表示ζ X S。参照电压集合体20包括被序列化的相互不同的多个参照电压，所述多个参照电压被分组为(zS+Ι)个(其中，S是包括1在内的2的幂乘的整数1、2、4、...，而且ζ是2 的幂乘+1得到的5以上的整数5、9、17、...)参照电压组(20-1 20-(zS+l))。第1参照电压组20-1包括第{(j-1) (zS) +1}参照电压Vr {(j_l) (zS) +1}(其中，索引j能够取1、2、. . . h，其中h是2以上的整数)。具体地讲，在索引j取1 h的所有数的情况下，第1参照电压组20-1包括每间隔(zS)的参照电压VHl}、VH(zS)+l}、
Vr{2(zS)+l}.....Vr{(h-1) (zS)+l}0 下面，为了简化表述，利用(j_l) (zS)、2 (zS)等表示
(j-1) X (zXS)、2Χ (ζXS)等。第2参照电压组20-2包括第{(j-1) (zS)+2}参照电压Vr{(j_l) (zS)+2}。具体地讲，在索引j取1 h的所有数的情况下，第2参照电压组20-2包括每间隔(zS)的参照电压 Vr {2}、Vr {(zS) +2}、Vr {2 (zS) +2}、. . .、Vr {(h_l) (zS) +2}。第3参照电压组20-3包括第{(j-1) (zS)+3}参照电压Vr{ (j_l) (zS)+3}。具体地讲，在索引j取1 h的所有数的情况下，第3参照电压组20-3包括每间隔(^)的参照电压 Vr{3}、Vr{(zS)+;3}、VH2(zQ+3}、. . .、Vr{(h_l) (zS) +3} 同样，第(zS+1)参照电压组 20-(zS+l)包括第{(j-1) (zS) + (zS+l)}(第(jzS+1))参照电压 VH(j_l) (zS) + (zS+l)} =Vr(jzS+l)0具体地讲，在索引j取1 h的所有数的情况下，第(zS+Ι)参照电压组 20-(zS+l)包括每间隔(zS)的参照电压 VHzS+l}、Vr{2(zS)+l}、Vr{3(zS)+l}、...、 Vr{h(zS)+l}0下面，为了简化表述，有时利用hzS表示hX (zXS)。在索引j取1 h的所有数的情况下，参照电压集合体20包括(hzS+Ι)个相互不同的多个参照电压。另外，对应于一部分参照电压缺失的情况，存在索引j的一部分也缺失的情况。第1 第(zS+Ι)子解码器11-1 ll_(zS+l)能够根据m比特的数字数据中高位侧的第1比特组(D(m-l) Dn、D(m-l)B DnB，其中，D(Hi-I)B DnB是D(m-l) Dn的互补信号)的值，对第1 第(zS+Ι)参照电压组20-1 20-(zS+l)中对应的每个参照电压组，各选择1个参照电压。
子解码器13能够根据m比特的数字数据中低位侧的第2比特组(D(n_l) DO、 D(n-1)B DOB)的值，从由第1 第(zS+Ι)子解码器11-1 ll_(zS+l)选择的(zS+1) 个、或者(zS+Ι)个以下的参照电压中，选择第1及第2电压V(Tl)、V(T2)并进行输出。插补电路30输出对从子解码器13输出的第1及第2电压V(Tl)、V(T2)进行一比一插补得到的电压电平{V(Tl)+V(T2)}/2。另外，参照电压集合体20中从Vrl到Vr(h(zS)+l)的参照电压是相互不同的电压电平，VrX(X = i (hzS+1))的电压电平按照X的增加或者减少(升序/降序)被序列化。插补电路30能够采用对两个电压(V(Tl)、V(T2))进行一比一插补(Vout = {V(Tl)+V(T2)}/2)的任意的插补电路(参照专利文献2等)。例如，能够采用下述结构的插补电路，即具有两个输入端子T1、T2，对输入到输入端子Τ1、Τ2的电压V(Tl)、V(T2)进行一比一插补的插补电路，或者采用具有相同的作用的插补电路。并且，也可以是使一个输入端子在不同的定时接收电压V(Tl)、V(T2)，并对电压V(Tl)、V(T2)进行一比一插补的插补电路。第1 第(zS+Ι)子解码器11-1 11-(ZS+1)共同输入第1比特组(D(m-l) Dn、D(m-1)B DnB)，由子解码器11-1 11-(zS+Ι)选择的(zS+Ι)个或者(zS+Ι)个以下的参照电压，在参照电压集合体20中是电压电平相互不同、顺序是连续的参照电压。例如，在第1子解码器11-1选择参照电压VrKj-1) (zS)+l}的情况下，第2子解码器11-2选择参照电压VH(j-l) (zS)+2}，第3子解码器11-3选择参照电压VH (j_l) (zS)+3},...，第(zS+1)子解码器 ll_(zS+l)选择参照电压 VrKj-I) (zS) + (zS+l)= Vr(jzS+l)}。对于属于图1所示的参照电压集合体20的参照电压、与从插补电路30输出的电压电平的关系进行说明。图2是表示图1所示的电压电平(level)与参照电压VrX的关系的图。参照图2， 能够从插补电路30输出的电压电平形成为在把被序列化的任意的电压电平集合体的第A 电压电平作为基准时、从第A号到(4(ζ-1)Ν’ +Α)号的连续的(4(z-l)N’ +1)个电压电平。 另外，符号ζ与上述相同是2的幂乘+1得到的5以上的整数5、9、17、. . .。4(z-l)N’表示 4X (z-1) XN'。作为基准的第A号的A，例如可以设为与输出电压电平0 (或者1)对应的 0 (或者1)，或者设为与其它电压电平对应的序号。参照电压集合体20的参照电压在图2所示的电压电平中，在把第A号电压电平作为基准、并采用符号ζ及索引N时，第(4(z-l)N+A)号被分配为Vr(zN+l)，距离第(4(z-l)N+A)为两个电平的第(4(z-l)N+A+2)号被分配为Vr (zN+2)，从第(4 (z-1) N+A+2)号起每间隔4个电平的第(4 (z-1) N+A+6)号被分配为 Vr(zN+3)，第(4(z-1) N+A+10)号被分配为 Vr (zN+4)，· · ·第(4(z-1) (N+l) + (A-2))号被分配为 Vr (ζ (Ν+1))。其中，索引N依次取0 (N’ -1)(其中，N’是1以上的整数)的值，针对各索引N 的值，分配ζ个参照电压。另外，第(4(z-1) N，+Α)号被分配为 Vr(zN' +1)。
S卩，针对能够从插补电路30输出的第A号 第(4 (z-1) N’+A)号这(4(z_l)N’+l) 个电压电平，分配(zN’ +1)个参照电压。具体地讲，与索引N = 0对应的参照电压是这样进行分配的第A号被分配为Vrl，第(2+A)号被分配为Vr2，第(6+A)号被分配为Vr3，第(10+A)号被分配为Vr4, · · ·第(4(z-1) +A-2)号被分配为 Vr (ζ)。与索引N = 1对应的参照电压是这样进行分配的第(4(z-1)+Α)号被分配为 Vr(z+1)，第(4(z-1) +A+2)号被分配为 Vr (z+2)，第(4(z-1) +A+4)号被分配为 Vr (z+3)，· · ·第(4(z-1) X 2+A-2)号被分配为 Vr (2z)。与索引N = (N’ -1)对应的参照电压是这样进行分配的第(4(z-1) (N，-1) +Α)号被分配为 Vr (ζ (N，_1) +1)，第(4(z-1) (N，-1) +A+2)号被分配为 Vr (ζ (N，_1) +2)，第(4(z-1) (N，-1) +A+6)号被分配为 Vr (ζ (N，_1) +3)，第(4(z-1) (N，-1) +A+10)号被分配为 Vr (ζ (N，_1) +4)，· · ·第(4(z-1) N，+ (Α-2))号被分配为 Vr (ζΝ，)。另外，第(4(z-1) N，+Α)号被分配为 Vr(zN' +1)。如图2 所示，把连续的第(4(z-l)N+A)号 第(4(z_l) (N+1)+A_l)号这 4X (z-1) 个电压电平设为1区间，在每1区间具有Z个参照电压，由与各索引N = 0 (N’ -1)对应的N’个区间、索引N= (N’ -1)的区间的下一个区间中开头的第(4(ζ-1)Ν’ +Α)号的电压电平以及与其对应的参照电压Vr (ζΝ’ +1)构成。根据从区间内的ζ个参照电压、与从对相邻区间的最相邻电平所分配的一个参照电压之合计(z+1)个参照电压中选择的电压V(Tl)、V(T2)，从插补电路30输出一个区间的 4(z-1)个电压电平。另夕卜，参照电压Vr(zN’+l)与图1中的Vr(hzS+l)相同，N’ = hXS。并且，在图1 中，Vr(jzS+l)等中的符号S表示被认为是一个整体的上述区间的数量，S = 1表示把每1 区间(4(z-l)个电压电平区间)作为一个整体，S = 2表示把每2区间(4(z-l)X2个电压电平区间)作为一个整体，S = 4表示把每4区间(4 (z-1) X4个电压电平区间)作为一个整体。下面，对图1所示的参照电压集合体20的分组以及由子解码器11-1 ll_(zS+l) 选择的参照电压进行说明。图3是详细地表示图1所示的参照电压集合体20的分组的图。参照图3，图1所示的参照电压集合体20的多个参照电压(最多为(hzS+Ι)个)的分组，能够分别利用(zS+1) 行、h列的二维矩阵表示第1 第(zS+Ι)参照电压组(图1中的20-1 20-(zS+l))、和属
于各参照电压组的参照电压在参照电压组内的序列(例如，1、2.....h-l、h)。图3中的行
序号1 zS+Ι与第1 第(zS+Ι)参照电压组20-1 20-(zS+l)的1 (zS+Ι)对应。
对二维矩阵分配的i行j列(其中，i是1以上而且(zS+Ι)以下的整数，j是1以上而且h以下的整数，h是2以上的整数)的要素，与参照电压Vr ((j-1) (zS)+l)对应。S卩，第1参照电压组20-1包括对二维矩阵的第1行分配的每间隔zS个的参照电压(VrU Vr (zS+1)、Vr (2zS+2) · · ·、Vr {(h_l) (zS) +1})。第2参照电压组20-2包括对二维矩阵的第2行分配的每间隔zS个的参照电压 (Vr2、Vr (zS+2)、Vr (2zS+2) · · ·、Vr{ (h_l) (zS) +2})。第i (其中，1 < i < (zS+1))参照电压组20-i包括对二维矩阵的第i行分配的每间隔 zS 个的参照电压(Vr(i)、Vr(zS+i)、Vr(2zS+i). . .、Vr{(h_l) (zS)+i})。第(zS+1)参照电压组20_(zS+l)包括对二维矩阵的第(zS+Ι)行分配的每间隔zS 个的参照电压(Vr (zS+1)、Vr (2zS+l)、Vr (3zS+l)、. . .、Vr (hzS+1))。第(zS+1)参照电压组20_(zS+l)中的第1 第(h_l)参照电压(对二维矩阵的第(zS+Ι)行的1列 (h-Ι)列分配的参照电压)，分别与第1参照电压组20-1中的第2 第h参照电压(对二维矩阵的第1行的2列 h列分配的参照电压)相同。图3中的二维矩阵的列与图1中的输入数字信号的第1比特组(D(m-l) Dn、 D(m-1)B DnB)的值对应，由图1中的第1 第(zS+Ι)子解码器11-1 ll_(zS+l)选择的参照电压，成为对与第1比特组的值对应的、图3中的第1列 第h列中任意1列分配的参照电压。另外，在图2及图3中示出了第A号 第(4(z-l)N’+A)号这(4(z_l)N’+l)个电压电平、以及Vrl Vr(hzS+1) ( = Vr(zN’ +1))的相互不同的(hzS+Ι)个参照电压的对应关系，但是也可以从第A电压电平起缺少预定个数的电压电平、以及从与其对应的Vrl起缺少预定个数的参照电压。并且，也可以缺少截止到第(4(ζ-1)Ν’ +Α)号的预定个数的电压电平、以及截止到与其对应的Vr (hzS+Ι)的预定个数的参照电压。图3所示的二维矩阵中的参照电压的缺失，如后面说明的图28所示的结构所示， 在构成为m比特的数字数据的第1比特组(D(m-l) Dn、D(m_l)B DnB)的一部分的值选择与解码器10不同的解码器的参照电压的情况下，与该数字数据的一部分的值对应的参照电压被设定为与解码器10的参照电压集合体20不同的参照电压集合体，因而在图3 所示的二维矩阵中产生参照电压的一部分缺失。此时，优选缺失的参照电压是图3所示的二维矩阵的列单位。例如，在缺少二维矩阵的第1列的参照电压的情况下，将缺少Vrl Vr(zS)的参照电压。另外，图3所示的二维矩阵的(zS+Ι)行1列的参照电压Vr(zS+l)与 1行2列的参照电压相同，(zS+Ι)行1列的矩阵要素与Vrl Vr(zS) —起缺失，但作为1 行2列的矩阵要素存在。图2所示的电压电平(level)与参照电压(Vref)的对应关系，例如在ζ = 5时， 对应于图31(B)所示的电平与输入。在图2中，设为ζ = 5 JElevel的A设为1，把N’设为 1，图 2 中的 Vref 为 Vrl、Vr2、Vr3、Vr4、Vr (z) = Vr5,Vr(z+l) = Vr6，并分别设为 A、B、 C、D、E、F，图2所示的电压电平与Vref的对应关系和图31⑶所示的电平与输入的对应关系相同。〈实施例1>图4是利用表的形式表示作为实施例1的、图1所示的DAC的第1规格的图，在图1所示的所述实施方式中，该DAC根据10比特数字数据(m= 10)，输出第0电平 第1023 电平这1024个电压电平。图4所示的level表示插补电路30能够输出的电压电平，Vref 表示输入到解码器10的参照电压，各参照电压按照与序列对应的顺序被示出在与电压电平对应的位置。V(Tl)、V(T2)表示由解码器10选择的第1及第2电压(向插补电路30输入的电压)，D9 DO表示10比特数字数据。图4所示的规格应用了参照图31(B)说明的转换规格，与在图2中设为A = 0、ζ =5、Ν’= 64时的规格对应。此时的参照电压总数为321个。符号S、h被设为hXS = 64， 在S = 1时能够取h = 64，在S = 2时能够取h = 32，在S = 4时能够取h = 16，...。在图4所示的规格中，把16个电平设为1区间，由64个区间构成。1区间的16个电平是根据从区间内的5个参照电压与对相邻区间的最相邻电平分配的1个参照电压之合计6个参照电压中选择的电压V(T1)、V(T2)，从图1所示的插补电路30输出的。此时，1区间的16个电平基本是线性(linear)的特性。针对与10比特数字数据对应的输出电平总数=1024，参照电压的总数为321。第1024电平虽然被分配了参照电压Vr321，但是不包含在1024个输出电平中。另外，在图4中示出了针对第0电平 第1024电平这1025个电压电平，输出第0 电平 第1023电平这1024个电压电平的规格，但也可以是输出第1电平 第1024电平这 1024个电压电平的规格(未图示)。在这种情况下，实现为与参照电压Vrl对应的第0电平不包含在1024个输出电平中的规格。并且，电压电平和参照电压的序列在全部实施例中，表示关于电压而单调变化 (单调增加或者单调减少)的序列。〈实施例1的结构〉图5是表示与图4所示的规格对应的图1所示实施例的一种结构的图。在图5中示出了在图1所示的实施方式中设为ζ = 5,S= Um= 10,η = 4的解码器的结构。第1比特组D(m-l) Dn、D(m_l)B DnB包括D9 D4、D9B D4B。第2比特组 D (n-1) DO、D (n-1) B DOB 包括 D3 DO、D3B DOB。图1中的第1 第(zS+Ι)子解码器11-1 ll_(zS+l)由于(zS+Ι) = 6，所以在图5中包括第1 第6子解码器11-1A 11-6A。各第ι 第6子解码器11-IA 11-6A形成为输入h ( = 64)个参照电压，并根据第1比特组D9 D4、D9B D4B选择输出1个电压的比赛(Tournament)式解码器。第1 子解码器 11-1A 输入 h 个参照电压 Vrl、Vr6、. . ·、Vr(5j_4)、. . ·、Vr(5h_4)，
第6子解码器11-6A输入h个参照电压Vr6.....Vr (5 j+1).....Vr (5h+l)。即，第1子解
码器11-1A和第6子解码器11-6A被重复输入除了 Vrl和Vr(5h+1)之外的(h_l) = 63个参照电压。被重复输入参照电压的子解码器只有子解码器11-1A和11-6A。由第1 第6子解码器11-1A 11-6A选择的电压在图3所示的(zS+Ι) = 6行、 h = 64列的二维矩阵中(其中，ζ = 5，S = 1，h = 64)，对应于对与第1比特组(D9 D4、 D9B D4B)的值对应的列分配的参照电压(Vr(5j-4)、Vr (5j_3)、Vr (5j_2)、Vr (5j_l)、 Vr (5 j)、Vr (5 j+1))，并且对应于输出图4所示规格的1区间的16个电压电平所需要的参照电压。子解码器13A根据第2比特组D3 DO、D3B D0B，从由第1 第6子解码器 11-1A 11-6A 选择的 6 个电压(Vr(5j-4)、Vr(5j-3)、Vr(5j-2)、Vr(5j-1)、Vr (5j)、 Vr(5j+1))中，选择输出 V(Tl)、V (T2)。<子解码器ll_iA(i = 1 6)的结构>图6是表示图5中的第i子解码器ll_iA(i = 1 6)的结构的图。第1 第6 子解码器11-1A 11-6A的电路结构彼此相同，只是输入的参照电压的组不同。在图6中， 第1子解码器11-IA被输入最左侧的参照电压组20-1A，第2子解码器11-2A被输入参照电压组20-2A，第6子解码器11-6A被输入参照电压组20-6A，但是作为子解码器只示出了一个第i子解码器。在图6中，第1 第6子解码器ll_iA(i = 1 6)分别从参照电压组 20-1A 20-6A中，选择各参照电压组内的序列为第j个的参照电压Vr (5j-4)、Vr (5j_3)、 Vr (5 j-2)、Vr (5 j_l)、Vr (5 j)、Vr (5 j+1)。在图6中，各开关利用Nch晶体管构成。在利用Pch晶体管构成的情况下，通过将图6中的Nch晶体管替换为Pch晶体管，并切换数字信号的正转信号和反转信号(Dy和 DyB) (y = 0、1、. . .、9)而构成。如图6所示，子解码器ll_iA(i = 1 6)构成为输入h( = 64)个参照电压，按照第1比特组D9 D4、D9B D4B的从低位侧比特(D4、D4B)到高位侧比特的顺序依次进行选择(比赛式开关)，利用(D9、D9B)选择输出一个电压。〈子解码器13A的结构〉图7是表示图5中的子解码器13A的结构示例的图。子解码器13A根据第2比特组D3 DO、D3B DOB，从由子解码器11-1A 11-6A选择的电压(Vr (5j_4)、Vr (5j_3)、 Vr (5j-2)、Vr (5j_l)、Vr (5j)、Vr (5j+1))中，选择输出 V (Tl)、V (T2)。低位侧 4 比特的 D3 DO、D3B DOB的选择顺序是任意的。在图7中示出了按照从最低位比特的(DO、DOB)到 (D3、D3B)的顺序进行选择的结构。在图7中，D3 DO (D!3B DOB)的值与被选择输出为 V(Tl)、V(T2)的参照电压的对应关系如下面的表1所示。表1
权利要求
1.一种数字模拟转换电路，具有解码器，根据m比特的数字数据，从包括相互不同的多个参照电压的参照电压集合体中选择第1电压及第2电压，其中，m是预定的正整数；和插补电路，输入由所述解码器选择的所述第1电压及第2电压，并输出按照一比一的插补比对所述第1电压及第2电压进行插补而得到的电压电平，所述数字模拟转换电路的特征在于，将所述参照电压集合体的参照电压分组为第1 第(zXS+Ι)参照电压组，其中，S是包括1在内的2的幂乘的整数，并且ζ是由2的幂乘+1表示的5以上的整数，所述多个参照电压排列为(zXS+Ι)行、h列的二维矩阵，其中，h为2以上的整数， 所述第1 第(zXS+Ι)参照电压组分配到所述二维矩阵的所述第1 第(zXS+Ι)行， 所述各参照电压组的第k个参照电压分配到所述二维矩阵的第k列，其中，k为1以上且h 以下的整数，所述二维矩阵的i行j列的矩阵要素与所述多个参照电压中的第Kj-1) X (zXS+i)} 个参照电压对应，其中，i是1以上且(zXS+Ι)以下的整数，j是1以上且h以下的整数， 所述解码器包括第1 第(zXS+Ι)子解码器，与所述第1 第(zXS+Ι)参照电压组分别对应地设置， 接收所述第1 第(zXS+Ι)参照电压组的各组的多个参照电压，共同接收所述m比特的数字数据的第1比特组，从所述第1 第(zXS+Ι)参照电压组的多个参照电压中，分别选择所述二维矩阵中与所述m比特的数字数据的所述第1比特组的值对应的列上分配的参照电压；和(ζ X S+1)输入2输出型子解码器，输入所述第1 第(ζ X S+1)子解码器的输出，根据所述m比特的数字数据中的第2比特组的值，从由所述第1 第(zXS+Ι)子解码器分别选择的参照电压中选择所述第1电压及第2电压，所述参照电压集合体包括与能够从所述插补电路输出的多个电压电平中的任意一个电压电平对应的参照电压，对于所述ζ，所述参照电压集合体包括ζ个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述ζ个参照电压与第(4 X (z-1) XN+A)、 第(4 X (z-1) XN+A+2)、从所述第(4X (z-1) XN+A+2)起每间隔4电平的第(4X (z-1) XN+A+6)、 第(4X (z-1) XN+A+10) 第(4X (z-1) X (N+1) + (A_2))电压电平分别对应， 所述N取 (N’ -1)的值，其中，N，是1以上的整数，所述参照电压集合体还包括与第(4X (z-1) XN' +Α)电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(4X(z-l)XN’+A)这(4X (z-1) X N’ +1) 个电压电平，包括共(zXN’ +1)个参照电压。
2.根据权利要求1所述的数字模拟转换电路，其特征在于，所述第1 第(zXS+Ι)子解码器输入所述m比特的数字数据中高位侧的(m-n)比特的第1比特组，并分别选择所述二维矩阵中与所述第1比特组的值对应的列上分配的参照电压，其中，η是满足m>n> 1的正整数，从所述第1 第(zXS+Ι)子解码器输出(zXS+Ι)个或者比(zXS+Ι)个少的数量的参照电压，所述(zXS+Ι)输入2输出型子解码器根据所述m比特的数字数据的低位η比特的第 2比特组的值，从由所述第1 第(zXS+Ι)子解码器选择的参照电压中，选择输出所述第1 电压及所述第2电压。
3.根据权利要求2所述的数字模拟转换电路，其特征在于，所述第1 第(zXS+Ι)子解码器按照从低位比特侧到高位比特侧的顺序对所述高位侧的(m-n)比特进行解码。
4.根据权利要求1 3中任意一项所述的数字模拟转换电路，其特征在于， 所述ζ是5，所述参照电压集合体包括5个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述5个参照电压与第(16XN+A)、 第(16XN+A+2)、从所述第(16XN+A+2)起每间隔4电平的第(16XN+A+6)、 第(16XN+A+10)、第(16XN+A+14)电压电平分别对应，所述N取 (N’ -1)的值，其中，N，是1以上的整数，所述参照电压集合体还包括与第(16XN’ +A)输出电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(16XN’+A)这(16XN’+1)个电压电平，包括共(5N’ +1)个参照电压。
5.根据权利要求4所述的数字模拟转换电路，其特征在于， 所述N’表示为N’ = hXS，所述参照电压集合体包括(5XhXS+l)个参照电压。
6.根据权利要求5所述的数字模拟转换电路，其特征在于，所述N’设为64，所述第A设为第0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024这1025个电压电平，包括321个参照电压，所述1025 个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述321个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。
7.根据权利要求1 3中任意一项所述的数字模拟转换电路，其特征在于， 所述ζ是9，所述参照电压集合体包括9个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述9个参照电压与第(32 X N+A)、 第(32XN+A+2)、从所述第(32XN+A+2)起每间隔4电平的第(32XN+A+6)、 第(32XN+A+10)、 第(32XN+A+14)、第(32XN+A+18)、 第(32XN+A+22)、 第(32XN+A+26)、第(32XN+A+30)电压电平分别对应， 所述N取 (N’ -1)的值，其中，N，是1以上的整数， 所述参照电压集合体还包括与第(32XN’ +A)电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(32XN’+A)这(32XN’+1)个电压电平，包括共(9N’ +1)个参照电压。
8.根据权利要求7所述的数字模拟转换电路，其特征在于， 所述N’表示为N’ = hXS，所述参照电压集合体包括(9XhXS+l)个参照电压。
9.根据权利要求8所述的数字模拟转换电路，其特征在于，所述N’设为32，所述第A设为第0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024这1025个电压电平，包括289个参照电压，所述1025 个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述289个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。
10.根据权利要求1 3中任意一项所述的数字模拟转换电路，其特征在于， 所述ζ是17，所述参照电压集合体包括17个参照电压， 在将第A电压电平作为基准，并且索引为N时， 所述17个参照电压与第(64XN+A)、 第(64XN+A+2)、从所述第(64XN+A+2)起每间隔4电平的第(64XN+A+6)、 第(64XN+A+10)、 第(64XN+A+14)、 第(64XN+A+18)、 第(64XN+A+22)、 第(64XN+A+26)、 第(64XN+A+30)、 第(64XN+A+34)、 第(64XN+A+38)、 第(64XN+A+42)、 第(64XN+A+46)、 第(64XN+A+50)、 第(64XN+A+54)、 第(64XN+A+58)、第(64XN+A+62)电压电平分别对应，所述N依次取0 (N’ -1)的值，其中，N’是1以上的整数， 所述参照电压集合体还包括与第(64XN’ +A)电压电平对应的1个参照电压， 对于能够从所述插补电路输出的第A 第(64XN’+A)这(64XN’+1)个电压电平，包括共(17N’ +1)个参照电压。
11.根据权利要求10所述的数字模拟转换电路，其特征在于， 所述N’表示为N’ = hXS，所述参照电压集合体包括(17XhXS+l)个参照电压。
12.根据权利要求1所述的数字模拟转换电路，其特征在于，所述N’设为16，所述第A设为第0，并且所述m比特的数字数据设为10比特，对于能够从所述插补电路输出的第0 第1024这1025个电压电平，包括273个参照电压，所述1025 个电压电平中的1024个电压电平被分配到所述10比特的数字数据，在所述解码器中，根据所述10比特的数字数据，从所述273个参照电压中选择所述第1电压及第2电压，并根据所选择的所述第1电压及第2电压，从所述插补电路输出所述1024个电压电平中的一个电压电平。
13.根据权利要求1所述的数字模拟转换电路，其特征在于，具有至少一个其它参照电压集合体，所述其它参照电压集合体包括与由所述第1 第 (zXS+1)参照电压组规定的输出电平的范围不同的范围的多个参照电压，还具有其它解码器，输入所述其它参照电压集合体的参照电压，根据所述m比特的数字数据选择输出第3电压及第4电压，输出所述第3电压的所述其它解码器的输出节点与输出所述第1电压的所述解码器的输出节点共同连接，输出所述第4电压的所述其它解码器的输出节点与输出所述第2电压的所述解码器的输出节点共同连接，在输入有所述第3电压及第4电压时，所述插补电路输出按照一比一的插补比对所述第3电压及第4电压进行插补而得到的电压电平。
14.根据权利要求1所述的数字模拟转换电路，其特征在于， 所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第 1电压及第2电压的组合时，与所述一个电压电平对应的所述第1电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为能够作为所述第1电压及第2电压的组合而选择的电平差的最大值的37. 5%以下。
15.根据权利要求1所述的数字模拟转换电路，其特征在于， 所述(zXS+Ι)输入2输出型的子解码器构成为，关于从由所述第1 第(zXS+Ι)子解码器选择的参照电压中选择并输入到所述插补电路的所述第1电压及第2电压的组合，在从所述插补电路输出的电压电平的序列中，具有多个与一个电压电平对应的所述第 1电压及第2电压的组合时，与所述一个电压电平对应的所述第1电压及第2电压的电平差、所述序列中与和所述一个电压电平相邻的电压电平对应的所述第1电压及第2电压的电平差这两个电平差之间的差为6电平以下。
16.一种数据驱动器，其特征在于，具有权利要求1所述的数字模拟转换电路，接收与输入影像信号对应的输入数字信号，并输出与所述输入数字信号对应的电压，所述数据驱动器通过与所述输入数字信号对应的电压来驱动数据线。
17.—种显示装置，在数据线与扫描线的交叉部具有包括像素开关和显示元件的单位像素，所述数据线的信号经由通过所述扫描线导通的像素开关写入到显示元件中，所述显示装置的特征在于，具有权利要求16所述的数据驱动器作为驱动所述数据线的数据驱动器。
18.一种显示装置，其特征在于，具有权利要求17所述的数据驱动器，所述显示元件包括液晶元件或者有机EL元件。
全文摘要
一种数字模拟转换电路、数据驱动器及显示装置。将参照电压集合体的参照电压分组为第1～第(z×S+1)参照电压组。解码器包括第1～第(z×S+1)子解码器，与第1～第(z×S+1)参照电压组分别对应地设置，从第1～第(z×S+1)参照电压组的参照电压中，分别选择二维矩阵中与输入数字信号的第1比特组的值对应的列上分配的参照电压；和子解码器，输入第1～第(z×S+1)子解码器的输出，根据输入数字信号的第2比特组的值，从由第1～第(z×S+1)子解码器分别选择的参照电压中选择第1及第2电压。插补电路输入由解码器选择的第1及第2电压，并输出按照一比一的插补比对第1及第2电压进行插补而得到的电压电平。
文档编号G09G3/36GK102201193SQ20111007881
公开日2011年9月28日 申请日期2011年3月28日 优先权日2010年3月26日
发明者土弘 申请人:瑞萨电子株式会社
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