电平电压选择电路及数据驱动器的制作方法
专利名称：电平电压选择电路及数据驱动器的制作方法
技术领域：
本发明涉及一种电平电压选择电路、数据驱动器及使用其的显示装置、数模转换电路。
背景技术：
近来，显示装置中，以薄型、轻量、低耗电为特征的液晶显示装置(IXD)得到广泛普及，大多用于移动电话机(mobile phone，cellphone)、PDA(个人数字助理)、笔记本电脑等移动设备的显示部。但最近以来，液晶显示装置的的大画面化及对应动画的技术也得到提高，不仅可用于移动设备，而且也可实现定置式大画面显示装置、大画面液晶电视。作为这些液晶显示装置，使用可进行高精细显示的主动矩阵驱动方式的液晶显示装置。并且，作为薄型显示设备，也开发出了利用了有机发光二极管(OLED)的主动矩阵驱动方式的显示
直ο参照图12，概要说明主动矩阵驱动方式的薄型显示装置(液晶显示装置及有机发光二极管显示装置)的典型构成。图12(A)是表示薄型显示装置的要部构成的框图。图 12(B)是表示液晶显示装置的显示面板的单位像素的要部构成的图。图12(C)是表示有机发光二极管显示装置的显示面板的单位像素的要部构成的图。在图12(B)和图12(C)中， 单位像素以模式化的等价电路表示。参照图12(A)，主动矩阵驱动方式的薄型显示装置的典型构成包括电源电路 940、显示控制器950、显示面板960、栅极驱动器970、数据驱动器980。显示面板960中，包括像素开关％4和显示元件963的单位像素以矩阵状配置(例如彩色SXGA面板中，1280X3 像素列X 1024像素行)。显示面板960中，向各像素单位传送由栅极驱动器970输出的扫描信号的扫描线961及传送由数据驱动器980输出的灰度电压信号的数据线962以格子状布线。栅极驱动器970及数据驱动器980由显示控制器950进行控制，各自所需的时钟脉冲CLK、控制信号等，由显示控制器950提供。图像数据被提供到数据驱动器980。现在，图像数据中，数字数据成为主流。电源电路940向栅极驱动器970、数据驱动器980提供必要的电源。显示面板960具有半导体基板。作为大画面显示装置等的显示面板960，广泛使用在绝缘性基板上形成了薄膜晶体管(像素开关等)的半导体基板。在图12(A)的显示装置中，根据扫描信号控制像素开关964的接通/断开，像素开关964接通时(电导通状态)，与图像数据对应的灰度电压信号被施加到显示元件963，对应该灰度电压信号，显示元件963的亮度变化，从而显示图像。1个画面的数据的改写以1 帧期间(60Hz驱动时通常约为0.017秒)进行，各扫描线961中，每1像素行(各行)依次被选择(TFT964接通)，在选择期间内，灰度电压信号从各数据线962根据像素开关964被提供到显示元件963。此外，存在扫描线中多个像素行被同时选择的情况或以60Hz以上的帧频被驱动的情况。在液晶显示装置中，如图12(A)、图12(B)所示，显示面板960具有使半导体基板和相向基板这二个基板相向并在其间封入液晶的构造；其中，上述半导体基板中，作为单位像素，以矩阵状配置像素开关964和透明的像素电极973 ；上述相向基板在整个面上形成有一个透明的电极974。构成单位像素的显示元件963具有像素电极973、相向基板电极974、 液晶电容971及辅助电容972。并且，在显示面板的背面，作为光源具有背光灯。根据来自扫描线961的扫描信号使像素开关964接通时，来自数据线962的灰度电压信号被施加到像素电极973，由于各像素电极973和相向基板电极974之间的电位差， 透过液晶的背光灯的透过率改变，在像素开关964断开(非导通)之后，液晶电容971及辅助电容972以一定期间保持该电位差，从而进行显示。此外，在液晶显示装置的驱动中，为了防止液晶的老化，对相向基板电极974的共用电压按照各像素通常以1帧周期进行切换电压极性(正或负)的驱动(反转驱动)。因此，数据线962的驱动也进行以像素单位改变并驱动电压极性的点反转驱动、以帧单位改变并驱动电压极性的行反转驱动等。在有机发光二极管显示装置中，如图12(A)、图12(C)所示，显示面板960具有作为单位像素将有机发光二极管982和薄膜晶体管(TFT)981以矩阵状配置的半导体基板， 其中，上述有机发光二极管982由像素开关964及被二个薄膜电极层夹持的有机膜构成， 上述薄膜晶体管(TFT)981控制提供到有机发光二极管982的电流。TFT981和有机发光二极管982在提供不同电源电压的电源端子984、985之间以串联方式连接，进一步具有保持TFT981的控制端子电压的辅助电容983。此外，和1个像素对应的显示元件963包括 TFT981、有机发光二极管982、电源端子984、985及辅助电容983。根据来自扫描线961的扫描信号使像素开关964接通(电导通)时，来自数据线962的灰度电压信号被施加到TFT981的控制端子，与该灰度电压信号对应的电流通过 TFT981被提供到有机发光二极管982，以与电流对应的亮度使有机发光二极管982发光，从而进行显示。在像素开关964断开(非电导通)后，以辅助电容983以一定期间保持施加到TFT981的控制端子的该灰度电压信号，从而保持发光。图12中，示出了像素开关964、 TFT981是Nch型晶体管的例子，但也可由Pch型晶体管构成。并且，也可是有机EL元件连接到电源端子984 —侧的构成。并且在有机发光二极管显示装置的驱动中，无需液晶显示装置中的反转驱动。有机发光二极管显示装置与对应来自上述数据线962的灰度电压信号进行显示的构成不同，也包括接收由数据驱动器输出的分级电流信号并进行显示的构成，但在本说明书中，限定为接收由数据驱动器输出的灰度电压信号并进行显示的构成。在图12(A)中，数据驱动器970提供至少2值的扫描信号即可，与之相对，数据驱动器980需要以与灰度数对应的多值电平的灰度电压信号驱动各数据线962。因此，数据驱动器980具有将图像数据转换为灰度电压信号的解码器；和包括将该灰度电压信号放大输出到数据线962的放大电路的数字模拟转换电路(DAC)。在液晶显示装置、有机发光二极管显示装置等具有薄型显示装置的高端用途的移动设备、笔记本PC、监视器、TV等中，越来越高画质化(多色化)，图像数字数据的多位化的需求也越来越大。多位DAC的面积取决于解码器构造。并且，在液晶显示装置中，存在液晶驱动电压的低电源电压化的要求。而在 OLED(Organic light-emitting diode 有机发光二极管)显示装置中，无需液晶驱动中的极性反转，对电源电压的动态范围较大。为了实现这一点，液晶显示装置及有机发光二极管显示装置在数据驱动器980中，作为电平电压选择电路(解码器)的开关，均需要使Pch晶体管开关(Pch-SW)和Nch晶体管开关(Nch-SW)搭配(抱t合t )的构成(以Pch-SW 和Nch-SW的漏极/源极间流动的电流的方向为相同方向的方式进行并联连接，向各自的栅极输入互补的控制信号，共同控制接通/断开的CMOS开关)。但是，当设为CMOS开关构造时，解码器面积增加，驱动器成本增大。此外，专利文献1公开了如下构成在对多位数字数据进行译码、输出与多位数字数据对应的电信号(电压)的解码器电路中，作为不增加横向大小地降低输出候补的基准电压排列的纵向大小的构成，在对多个相邻配置的候补输出设置的初级子解码器电路中， 在与输出候补的排列方向正交的方向上并列配置单元解码器(SWE、SW0)。专利文献1所述的发明用于降低解码器的纵向大小，是和下述本发明的课题、用于解决课题的方法等完全不同的发明。专利文献1 日本特开2007-279367号公报以下说明参考技术的课题。参照图6，说明驱动器的输出范围。此外，图6是为了说明参考技术的课题而由本申请发明人作成的图。图6(A)表示LCD驱动器的输出范围。LCD驱动器相对共用电极电压COM进行正极和负极的极性反转驱动。正极电压范围和负极电压范围分别分为高电位侧和低电位侧，但考虑到共用电极电压的调整幅度Vdifl，各自的电压范围要求可输出比 (1/2) X (VDD-VSS)大的范围(关于VSS，一般为接地电位=0V)。图6 (B)表示主动矩阵驱动(电压程序型)的OLED驱动器的输出范围。OLED驱动器不存在LCD那样的极性反转驱动。图6(B)中，示例了输出范围为(VSS+Vdif2) VDD的例子。电位差Vdif2取决于在显示面板上形成的OLED元件发光所需的电极间电位差、控制提供到OLED元件的电流的显示面板上的晶体管的阈值电压。在图6(A)、图6(B)中，各驱动器需要对电源电压具有较大的输出范围。因此，在各驱动器中，对应数据信号(数字图像信号)选择与输出电压对应的电平的电压的解码器也需要较大的输出电压范围。在解码器中，高电位侧(VDD侧)的电平电压(参照电压)可通过Pch晶体管开关(Pch-SW)选择，选择低电位侧(VSS侧)的电平电压的Pch-SW因基板偏压效果而阈值电压(绝对值)增加，晶体管的栅极/源极间电压Vgs (绝对值)也变小，因此接通电阻变大(电流驱动能力降低)，存在无法选择输出低电位侧(VSS侧)的电平电压的情况。因此，在解码器中，需要增大选择低电位侧(VSS侧)的电平电压的Pch-SW的晶体管大小(栅极宽度W)、或者使选择低电位侧(VSS侧)的电平电压的Pch-SW和Nch晶体管开关(Nch-SW)搭配。因此，解码器的面积大幅增加。图7 (A)、图7 (B)是表示在构成解码器的基准大小的Pch_SW、Nch-Sff中输入的参照电压(电平电压)和输出的选择电压的图。图7(C)、图7⑶是表示Pch-SW、Nch-SW中的1个平均的选择电压和接通电阻(特性71、72)的关系的图。横轴是选择电压(开关的输出电压)，纵轴是晶体管开关的接通电阻值。此外，图7是为了说明参考技术的课题由本申请发明人作成的图。在图7(C)中，(a-Ι)的Vpa VDD表示仅通过Pch-SW可以以足够的动作速度选择的电压范围。Pch-SW的栅极电位是Low电位(VSQ，当选择电压是高电位时(因此是输入的参照电压处于VDD Vpa时)，栅极/源极间电压Vgs的绝对值变大，接通电阻值较小。此外，在图7(C)中，纵轴的Ro表示考虑到了选择电压的输出延迟的Pch-SW的接通电阻的
容许上限值。在图7(C)中，如接通电阻特性71所示，表示(a-2)的Vpb Vpa可通过Pch SW 选择但接通电阻高、动作速度不足的电压范围。需要与Nch-SW的CMOS化或使Pch-SW的栅极宽度(W)比标准大小足够大，降低接通电阻。在图7(C)中，(a-3)的VSS Vpb表示仅通过Pch-SW不能输出选择电压的电压范围，需要与Nch-SW的CMOS化。接着，在图7(D)中，如接通电阻特性72所示，(b_l)的VSS Vna表示仅通过 Nch-SW可以以充分的动作速度选择的电压范围。Nch-SW的栅极电位是高电位(VDD)，当选择电压是低电位时(输入的参照电压处于VSS Vna时)，栅极/源极间电压Vgs的绝对值变大，接通电阻值小。此外，在图7(D)中，纵轴Ro表示考虑到了选择电压的输出延迟的 Nch-Sff的接通电阻的容许上限值。在图7 (D)中，(b-2)的Vnb Vna表示可通过Nch-SW选择但接通电阻高、动作速度不足的电压范围。需要与Pch-SW搭配或使Nch-SW的栅极宽度(W)比基准大小足够大， 降低接通电阻。在图7 (D)中，(b-3)的Vnb VDD表示仅通过Nch-SW不可选择的电压范围，需要与Pch-SW的搭配。图8是表示和OLED对应的解码器、或和IXD的正极输出范围对应的正极解码器的例子的图。图8是为了说明参考技术的课题而由本申请的发明人作成的图。参照图8，作为解码器的输出范围，具有32个电平(VI V32)。Vl是低电位侧， V32是高电位侧。上半部分的V17 V32是可单独由Pch-SW构成用于输入并选择V17 V32的电路的区域(Pch-SW的接通电阻小，栅极/源极间电压Vgs的绝对值大)。V9 V16是可单独由Pch-SW构成用于输入并选择V9 V16的电路(Pch-SW的接通电阻略小，栅极/源极间电压Vgs的绝对值略大)、但需要增大Pch-SW的栅极宽度(W) 的区域。Vl V8是不可单独由Pch-SW构成用于输入并选择Vl V8的电路、需要与 Nch-Sff的搭配的区域。图9是表示数据驱动器(的LSI的1芯片)980的典型构成例的示意图。图9表示OLED的电路块，或LCD的正极/负极的一个电路块。图9是为了说明参考技术的课题而由本申请发明人作成的图。参照图9，包括输出多个电平电压的电平电压发生电路704(参照电压发生电路)；与输出数q对应的解码器705-1 705-q;和放大电路(输出电路)706_1 706_q。 数据驱动器的输出Sl Sq从芯片的长边的端部取出。越是多输出，芯片的长边越长。从电平电压发生电路704输出的多个电平电压(参照电压)被共同输入到解码器 705-1 705-q，多个电平电压布线沿着LSI芯片(数据驱动器)980的长边方向布线。向对应各输出Sl Sq而设置的解码器705-1 705_q分别提供数字数据信号。构成数字数据信号的各位线与芯片980的短边方向平行地布线。解码器705-1 705-q的每-个中， 由Pch-SW单独构成的Pch元件区域705p、由Nch-SW单独构成的Nch元件区域705N相对短边方向配置在图的上下(顺序任意)。这是因为，在硅LSI中，Pch元件和Nch元件分别形成在彼此不同的N阱和P阱内，同一阱内的元件之间的分离距离小，但不同阱之间的元件间的分离距离大。因此，与将Pch的元件区域705P和Nch的元件区域705N在长边方向上交替配置相比，将Pch的元件区域705P和Nch的元件区域705N相对短边方向上下配置时，因解码器705-1 705-q的输出间的元件间隔小，所以可减小输出S1、S2、…Sq的间距(输出间隔)，结果可减小LSI芯片980的面积。此外，配置在芯片右侧的解码器705-1 705-q的各解码器，将从电平电压发生电路704输出的多个电平电压(参照电压)在图9中从解码器左侧输入，并通过Pch的元件区域705P和Nch的元件区域705N的开关进行选择，例如从解码器的输出端子输出所选择的电平电压(参照下述图10、图11等)，从解码器输出的电压形成通过布线输入到位于解码器下的放大电路的布局构造。并且，在图9中，当然也可是如下构成在电平电压发生电路704的左侧具有解码器及放大电路，从解码器右侧输入由电平电压发生电路704输出的多个电平电压。图10是表示参考技术(下述本发明的比较例)的1输出的解码器的构成的图。图 10是为了说明参考技术的课题而由本申请发明人作成的图。图10的解码器是表示由CMOS 开关构成图8中的用于选择VSS侧的电平电压Vl V8的各开关的比较例(参考例)的构成例的图。在图10中，Pch-SW所示范围的晶体管开关(〇内用X标记)形成在图9的Pch 元件区域705P中，Nch-SW所示范围的晶体管开关(〇内用X标记)形成在图9的Nch元件区域705N内。在图10中，Pch-SW所示范围的开关组，构成通过锦标赛(tournament)方式将电平电压组Vl V32选择并输出一个到输出OUT的解码器，具有32+16+8+4+2 = 62个Pch_SW。 即，根据由最下位的位的第1位或其互补信号(DO、DOB)而接通(导通)的16个Pch-SW 从32个之中选择16个，并根据由第2位或其互补信号(D1、D1B)而接通(导通)的8个 Pch-Sff从16个之中选择8个，根据由第3位或其互补信号(D2、D2B)而接通(导通)的4 个Pch-SW从8个之中选择4个，根据由第4位或其互补信号(D3、D3B)接通(导通)的2 个Pch-SW，从4个之中选择2个，根据由第5位或其互补信号(D4、D4B)接通(导通)的1 个Pch-SW从2个之中选择1个。选择电平电压组Vl V8的Pch-SWl 16与各个Nch-Sffl 16构成CMOS开关。 并且，在图10中，对构成一个CMOS开关的Pch-SW、Nch-SW标注相同的标记。参照图10，具有4个Pch_SWl、3、5、7，一个扩散层(源极)分别连接到电平电压组V1、V3、V5、V7，栅极共同连接到数据信号(最下位的位)DO ；和4个Nch_SWl、3、5、7，一个扩散层(漏极)连接到V1、V3、V5、V7，栅极共同连接到D0B(D0的互补信号)。并具有4个Pch_SW2、4、6、8，一个扩散层(源极)分别连接到电平电压组V2、V4、 V6、V8，栅极共同连接到DBO ；和4个Nch-SW2、4、6、8，一个扩散层(漏极)分别连接到V2、 V4、V6、V8，栅极共同连接到D0。Nch_SWl、2的另一个扩散层(源极)之间连接，通过Pch/Nch区域之间的布线连接到Pch-SWl、2的另一个扩散层(漏极)。Nch-SffU2的另一个扩散层(源极)连接到栅极与DlB连接的Nch-SW9的一个扩散层(漏极)。Nch-Sff3,4的另一个扩散层(源极)之间连接，通过Pch/Nch区域之间的布线连接到Pch-SW3、4的另一个扩散层(漏极)。Nch-SW3、4的另一个扩散层(源极)连接到栅极与数据信号Dl连接的Nch-SWlO的一个扩散层(漏极)。Nch-Sff5,6的另一个扩散层(源极)彼此之间连接，通过Pch/Nch区域之间的布线连接到Pch-SW5、6的另一个扩散层(漏极)。Nch-SW5、6的另一个扩散层(源极)连接到栅极与DlB连接的Nch-SWll的一个扩散层(漏极)。Nch-Sff7,8的另一个扩散层(源极)彼此之间连接，通过Pch/Nch区域之间的布线连接到Pch-SW7、8的另一个扩散层(漏极)。Nch-SW7、8的另一个扩散层(源极)连接到栅极与Dl连接的Nch-SW12的一个扩散层(漏极)。Pch-SffU2的另一个扩散层(漏极)连接到栅极与Dl连接的Pch_SW9的一个扩散层(源极)。Pch_SW3、4的另一个扩散层(漏极)连接到栅极与DlB连接的Pch-SWlO的一个扩散层(源极)。Pch_SW5、6的另一个扩散层(漏极)连接到栅极与Dl连接的Pch-SWll的一个扩散层(源极)。Pch_SW7、8的另一个扩散层(漏极)连接到栅极与DlB连接的Pch_SW12的一个扩散层(源极)。Nch-SffgUO的另一个扩散层(源极)之间连接，通过Pch/Nch元件区域间的布线连接到Pch-SW9、10的另一个扩散层(漏极)。Nch-SW9、10的另一个扩散层(源极)连接到栅极与数据信号D2B连接的Nch-SW13的一个扩散层(漏极)。Nch-Sffl 1,12的另一个扩散层(源极)通过Pch/Nch元件区域间的布线连接到 Pch-SWll、12的另一个扩散层(漏极)。Nch-SWll、12的另一个扩散层(源极)连接到栅极与数据信号D2连接的Nch-SWH的一个扩散层(漏极)。Pch_SW9、10的另一个扩散层(漏极)连接到栅极与数据信号D2连接的Pch_SW13 的一个扩散层(源极)。Pch-SWl 1、12的另一个扩散层(漏极)连接到栅极与D2B连接的Pch_SW14的一个扩散层(源极)。Nch_SW13、14的另一个扩散层(源极)通过Pch/Nch元件区域间的布线连接到 Pch-SW13、14的另一个扩散层(漏极)。Nch_SW13、14的另一个扩散层(源极)连接到栅极与数据信号D!3B连接的 Nch-Sffl5的一个扩散层(漏极)。Nch_SW13、14的另一个扩散层(漏极)连接到栅极与数据信号D3连接的Nch_SW15 的一个扩散层(漏极)。Nch-Sffl 5的另一个扩散层(源极)通过Pch/Nch元件区域间的布线连接到 Pch-SW15的另一个扩散层(漏极)，在Nch元件区域内连接到栅极与数据信号D4B连接的 Nch-Sffie的一个扩散层(漏极)。Pch-SW15的另一个扩散层(漏极)在Pch元件区域内连接到栅极与数据信号D4 连接的Pch-SW的一个扩散层(源极)。Nch-Sffie的另一个扩散层(源极)和Pch-SWie的另一个扩散层(漏极)连接到输出OUT。与Pch-SWl 16对应的Nch-SWl 16分别构成等价的CMOS开关。
对图10的参考技术(比较例)进行研究，根据数据信号DO (DOB) D4(D4B)选择电平电压Vl V8的开关是CMOS构造，因此这些开关的接通电阻变低，Pch/Nch元件区域间的布线增加，布线面积增大。例如在图10所示的例子中，与数据信号DO (DOB) D4(D4B) 的布线区域不同，作为用于实现CMOS连接的Pch/Nch元件区域间的布线，需要在数据信号的DO和DlB之间确保4条布线，在Dl和D2B之间确保2条布线，在D2和D!3B之间确保1 条布线，在D3和D4之间确保1条布线。因此，位线间的间距变大，解码器的面积增大。并且，图9的解码器的横向尺寸增大，输出Sl Sq间的间距增大。并且，如参照图8所说明的，对于未CMOS化的通过Pch-SW单独选择的参照电压 V9 V16，为了降低接通电阻，需要增大Pch-SW的栅极尺寸(栅极宽度W)。图11是表示与图10的参考技术不同的参考技术(比较例)的构成的图。图11 也和图10 —样，是为了说明参考技术的课题而由本申请发明人作成的图。如图11所示， 将电平电压Vl V8的各布线设置在各Pch/Nch元件区域内，通过Pch-sw、Nch-Sff分别选择Vl V8。此外，在图11中，Pch-SWl 16和Nch-SWl 16和图10 —样，相同编号的 Pch-Sff 和 Nch-SW 构成 CMOS 开关。根据图11所示的参考技术，无需图10所示的Pch/Nch元件区域间的布线。在图 11的构成中，电平电压布线(VI V8)增加以用于Nch-SW区域，但通过将这些电平电压布线(VI V8)布线在Nch元件区域上，面积不会增加。但在图11所示的参考技术中，选择电平电压V9 V16的Pch-SW的接通电阻较高， 需要增大这些Pch-SW的栅极宽度(W)。
发明内容
因此，本发明的目的在于提供一种解码器及具有该解码器的数据驱动器和显示装置，其在对应数字数据从多个电平电压进行选择时，可抑制追加元件个数增加、并可抑制 Pch/Nch间的布线连接增加、抑制面积增大。为至少解决上述一个课题，本发明大致如下构成。根据本发明的一个侧面，设N为2以上的整数，在根据N位数字信号从多个电平电压中选择输出一个电平电压的电平电压选择电路中，上述多个电平电压包括第1电平电压组、第2电平电压组及第3电平电压组，上述第1电平电压组和上述第2电平电压组各自的电压范围彼此不重叠，上述第3电平电压组和上述第2电平电压组共同包含一个或多个电平电压。在本发明中具有第1子解码器，具有多个开关，其接收上述第1电平电压组，根据上述N位数字信号中预定的下位侧L位的信号被控制导通和非导通，并且，从上述第1电平电压组中选择第 1个数的电平电压并从上述第1个数的输出端输出；第2子解码器，具有多个开关，其接收上述第2电平电压组，根据上述N位数字信号中的上述L位的信号被控制导通和非导通，并且，从上述第2电平电压组中选择第2个数的电平电压并从上述第2个数的输出端输出；第3子解码器，具有多个开关，其接收个数为由上述第1及第2子解码器输出的上述第1个数与上述第2个数之和的电平电压，根据上述N位数字信号中预定的上位侧M位的信号被控制导通和非导通，并且，从个数为由上述第1及第2子解码器输出的上述第1个数与上述第2个数之和的电平电压中选择一个电平电压并输出到输出端子；第4子解码器，具有多个开关，接收上述第3电平电压组，根据上述N位数字信号中预定的下位侧P位的信号被控制导通和非导通，并且，从上述第3电平电压组中选择第3 个数的电平电压并从上述第3个数的输出端输出；第5子解码器，具有至少一个开关，其接收由上述第4子解码器的上述第3个数的输出端输出的电平电压，并且，根据上述N位数字信号中预定的上位侧Q位的信号，从由上述第4子解码器的上述第3个数的输出端输出的电压中选择一个并输出到上述输出端子； 以及第6子解码器，具有至少一个开关，其根据上述N位数字信号中预定的K位信号将上述第1子解码器的上述第1个数的输出端中的至少一个输出端与上述第4子解码器的上述第3个数的输出端中的至少一个输出端之间的连接被控制为导通或非导通，在导通时， 将输出到上述第1子解码器的上述至少一个输出端的电平电压从上述第4子解码器的上述至少一个输出端输出。在本发明中，上述第1至第3子解码器的上述各开关由第1极性的晶体管构成，上述第4至第6子解码器的上述各开关由第2极性的晶体管构成。在本发明中，上述N、L、M、P、Q、K分别是正整数，满足以下关系P 大于 L，L为1以上、且小于N，M大于Q，且Q为1以上，P与Q之和等于N，且L与M之和等于N，K为1以上。根据本发明，提供一种具有该电平电压选择电路的数据驱动器及具有该数据驱动器的显示装置。根据本发明，可提供一种可抑制追加元件个数增加、且可抑制Pch/Nch间的布线连接增加、抑制面积增大的解码器、数据驱动器和显示装置。根据本发明，可抑制使Pch-SW 和Nch-SW搭配而CMOS化的开关组的边界附近的开关的栅极宽度的增加。
图1是表示本发明的一个实施方式的构成的图。图2是表示本发明的第1实施例的构成的图。图3是表示本发明的第2实施例的构成的图。图4是表示本发明的第3实施例的构成的图。图5是表示本发明的第4实施例的构成的图。图6是表示IXD驱动器的输出范围的一例和OLED显示器驱动器的输出范围的一例的示意图。图7是说明Pch-SW和Nch-SW的选择电压和接通电阻的关系的图。图8是表示灰度电压和Pch-SW、Nch-SW的输出范围的关系的图。图9是表示数据驱动器(LSI芯片)的布局的示意图。
图10是表示参考技术(比较例)的解码器(电平电压选择电路)的构成的一例的图。图11是表示其他参考技术(比较例)的解码器(电平电压选择电路)的构成的一例的图。图12是表示典型的显示装置和显示元件(液晶元件、有机EL元件)的构成的一例的图。
具体实施例方式以下说明本发明的实施方式。图1是表示本发明的一个实施方式的构成的图。参照图1，根据N位的数字信号从多个电平电压中选择输出一个电平电压的解码器电路(电平电压选择电路)具有第1子解码器110，输入第1电平电压组170A，根据N位数据信号(N为2以上的规定正整数)中的下位L位的数据信号(及互补信号)，选择多个(a个)电平电压，并从输出端(a个)输出；第2子解码器120，输入第2电平电压组170B，根据下位L位的数据信号(及互补信号)，选择多个(b个)电平电压，并从输出端(b个)输出；第3子解码器130，根据N位数据信号中的上位M位的数据信号(及互补信号)， 从根据第1、第2子解码器11、120选择的多个电平电压(a+b个)中选择一个；第4子解码器140，输入第3电平电压组170C，根据N位数据信号中的下位P位的数据信号(及互补信号)，选择多个(c个)电平电压，并从输出端(c个)输出；第5子解码器150，根据N位数据信号中的上位Q位的数据信号(及/或互补信号)，从由第4子解码器140的c个输出端选择输出的电平电压中选择一个；以及第6子解码器160，根据N位数字信号中的K位(及/或互补信号)，将第1子解码器110的a个输出端中的至少一个输出端与第4子解码器140的c个输出端中的至少一个输出端之间的连接被控制为导通或非导通，并且，在导通时，将由第1子解码器110的a个输出端中的至少一个输出端输出的电压输出到第4子解码器140的c个输出端中的至少一个输出端。第3子解码器130的输出和第5子解码器150的输出连接到输出端子OUT。第 1子解码器110的输出端111被输出a个电压。第2子解码器120的输出端121被输出b 个电压。第4子解码器140的输出端131被输出c个电压。构成第1、第2、第3子解码器110、120、130的各开关由第1极性的晶体管构成，构成第4、第5、第6子解码器140、150、160的各开关由第2极性的晶体管构成。此外，输出端子OUT和接地端间的电容C表示输出负荷电容。例如，图1的解码器电路应用于图9的数据驱动器的解码器705-1 705-q时，图1的输出负荷电容C对应于直至与图9的解码器705-1 705-q的各输出端子(图1的输出端子OUT)连接的放大电路706-1 706-q的输入为止的布线电容、放大电路706_1 706_q的输入电容等对应。因此，图1的解码器电路需要在规定期间内使负荷电容C充电放电的驱动能力。在图1中，1(、1^、1、1 、0满足以下关系P > L、N > L ^ U
M > Q > 1、P+Q = L+M = N、K 彡 1。如下述实施例所示，N位数据信号中的K位可以如下构成，与P位的上位的位的一部分(例如上位的1位或2位)位的位置重叠，与M位的下位的位(例如下位的1位或2 位)位的位置重叠。第3电平电压组170C包括与第2电平电压组170B重复的电平电压(共同具有一个或多个电平电压)。即，第3电平电压组170C可包含第2电平电压组170B的一部分或全部。在第6子解码器160中，第1子解码器110的a个输出端中的至少一个输出端与第4子解码器140的c个输出端中的至少一个输出端之间的连接为导通状态时，第5子解码器150将由第6子解码器160选择的电平电压从第4子解码器140的c个输出端中的至少一个输出端输入。即，第1开关(由第2极性的晶体管构成)(未图示)和第2开关(由第1极性的晶体管构成)(未图示)构成等价的CMOS开关(未图示)；其中，在第6子解码器160中，上述第1开关的第1端子连接到第1子解码器110的a个输出端中的至少一个输出端，并根据K位中对应的位线控制接通/断开；在第3子解码器130中，上述第2开关的第1端子与第6子解码器160的上述第1开关共同连接到第1子解码器110的a个输出端中的至少一个输出端，并根据与M位中的控制该第1开关的接通/断开的位信号互补的位信号来控制接通/断开。此时，第6子解码器160的第1开关和第3子解码器130的第2 开关均接通时，各第2端子根据第5子解码器150及第3子解码器130的该第2开关的后段电路而连接到输出端子OUT。在第6子解码器160中，第1子解码器110的a个输出端中的至少一个输出端与第4子解码器140的c个输出端中的至少一个输出端之间的连接为非导通状态时，第5子解码器150输入并选择由第4子解码器140选择的c个电平电压，输出到输出端子OUT。并且，在本实施方式中，可以由如下的第2极性的第1晶体管开关(未图示)和第 1极性的第2晶体管开关(未图示)构成等价的CMOS开关；其中，上述第2极性的第1晶体管开关配置在接收第3电平电压组170C的第4子解码器140中；上述第1极性的第2晶体管开关配置在第2或第3子解码器120或130中，与第4子解码器140的上述第2极性的第1晶体管开关对应地设置，并且，根据与控制上述第2极性的第1晶体管开关的导通和非导通的位信号互补的位信号，与上述第2极性的第1晶体管开关共同地控制为导通或非导通。此外，也可以由如下的第2极性的第1晶体管开关(未图示)和第1极性的第2 晶体管开关(未图示)构成等价的CMOS开关；其中，上述第2极性的第1晶体管开关，在第 5子解码器150中，根据Q位的至少一个位信号的正信号及互补信号中的一方被控制为导通或非导通；上述第1极性的第2晶体管开关，在第3子解码器130中，根据M位中的上述 Q位的至少一个位信号的正信号及互补信号中的另一方所对应的位信号被控制为导通或非导通，并与上述第1晶体管开关对应。以下说明实施例。(实施例1)图2是表示图1所示实施方式的具体构成的一例的图。在图1中，
N =5，K = 1 :D3,L = 3 :D0 D2、D0B D2B，M = 2 :D3 D4、D3B D4B，P = 4 :D0 D2、D0B D3B，Q = 1 :D4B,第1电平电压组V9 V32，第2电平电压组Vl V8，第3电平电压组Vl V8(与第2电平电压组的Vl V8全部重复)。并且，图2 的 Vl V32 与图 8 的 Vl V32 (VSS < Vl < V2 < . . . < V32 < VDD) 对应。V17 V32是可由Pch-SW单独构成的区域(Pch-SW的接通电阻小，栅极/源极间电压Vgs的绝对值大)。V9 V16可由Pch-SW单独构成(Pch-SW的接通电阻略大，栅极/源极间电压Vgs的绝对值略小)、但需要增大Pch-SW的栅极宽度(W)的区域。Vl V8是不可由Pch-SW单独构成、需要与Nch-SW搭配(CMOS化)的区域。在图2中，第1、第2、第3子解码器110、120、130由开关(Pch-SW)构成，其中，上述开关(Pch-SW)由PchMOS晶体管(传输晶体管)构成；第4、第5、第6子解码器140、150、 160由开关(Nch-SW)构成，其中，上述开关(Nch-SW)由Nch型MOS晶体管(传输晶体管) 构成。第1子解码器110具有42个Pch-sw，其输入第1电平电压组V9 V32共M个电平电压，根据5位数据信号的下位3位及其互补信号(D0、D0B)、(D1、D1B)、(D2、D2B)，以3 级的锦标赛方式选择输出3个电平电压(图1的a = 3)。S卩，根据(D0、D0B)，第1级的M 个Pch-SW中的12个接通，从M个电平电压中选择12个；根据(Dl、DlB)，第2级的12个 Pch-SW中的6个接通，从12个电平电压中选择6个；根据(D2、D2B)，第3级的6个Pch-SW 中的3个接通，从6个电平电压中选择3个；由此，选择输出M + 8 = 3个电平电压。所选择的3个电平电压从构成3个输出端的节点N2、N3、N4分别输出。在该例中，从节点N2选择输出8个电平电压V9 V16中的1个，从节点N3选择输出8个电平电压V17 V24中的1个，从节点N4选择输出8个电平电压V25 V32中的1个。第2子解码器120具有14个Pch_SW，其输入第2电平电压组Vl V8共8个参照电压，根据5位数据信号的下位3位及其互补信号(DO,DOB)、(DUDlB)、(D2、D2B)，以锦标赛方式选择将1个电压输出到构成输出端的节点Nl (图1的b = 1)。第3子解码器130具有6个Pch_SW，从第1子解码器110的输出节点N2、N3、N4 及第2子解码器120的输出节点m分别选择输出的4个选择电压中(图1的a+b = 4)， 根据5位数据信号的上位2位及其互补信号(D3、D3B)、(D4、D4B)以锦标赛方式选择1个。 在第3子解码器130中，当D3 = High、D4 = High时，选择节点N4、N7的路径而与输出端子OUT导通；当D3 = High、D4 = Low时，选择N2、N6的路径而与输出端子OUT导通；当D3 =Low、D4 = Hight时，选择节点N3、N7的路径而与输出端子OUT导通；当D3 = Low、D4 = Low时，选择节点N1、N6的路径而与输出端子OUT导通。第4子解码器140具有15个Nch-SWl 15，其输入第3电平电压组Vl V8共8 个参照电压，根据数据信号的下位3位及其互补信号(DO, DOB), (D1、D1B)、(D2、D2B)以及1位的互补信号D3B，以锦标赛方式将1个电压输出到节点N5(图1的c = 1)。第5子解码器150具有Nch-SW16，其栅极连接到5位数据信号的最上位的位信号 D4的互补信号D4B，并连接在第4子解码器140的输出端(节点N5)和输出端子OUT之间。第5子解码器150的Nch_SW16与Pch_SW16同时地控制为接通/断开，并等价地构成CMOS开关，其中，在第3子解码器130中，Pch-SWie的栅极连接到最上位的位信号D4， 并连接在节点N6和输出端子OUT之间。第6子解码器160具有Nch_SW17，其栅极连接到位信号D3，并连接在第1子解码器110的输出端(节点N2)和第2子解码器120的输出端(节点N5)之间。此外，第6子解码器160的Nch_SW17与第3子解码器130中的Pch_SW17构成等价的CMOS开关；其中，上述Pch-SW17中，其栅极连接到位信号D3的互补信号D3B，一个扩散层(源极)连接到第1子解码器110的第1输出端(节点拟)，并且，另一个扩散层(漏极)连接到节点N6。S卩，Nch-SW17和Pch-SW17各自的第1端子(漏极和源极)共同连接到节点N2，各自的第2端子(源极和漏极)分别根据Nch-SWie和Pch-SWie连接到输出端子OUT，根据位信号(D3、D3B)及(D4、D4B)控制为同时接通或同时断开，作为等价的CMOS 开关发挥作用。第2子解码器120的14个Pch-SWl 14、第4子解码器140的14个Nch-SWl 14和图11 一样，相同附图标记的Pch-SW和Nch-SW之间构成CMOS开关。即，在图2中，相同附图标记的Pch-SW和Nch-SW之间作为等价的CMOS开关发挥作用。并且，在本实施例中，第2电平电压组Vl V8和第3电平电压组Vl V8相同。 图2的解码器电路应用于图9的数据驱动器的解码器705-1 705-q时，电平电压组Vl V8优选如下构成从电平电压发生电路704输出后分支为第2及第3电平电压组，第2电平电压组Vl V8与第1电平电压组V9 V32 —起在解码器705-1 705-q的Pch元件区域705P —侧、沿数据驱动器的长边方向布线，第3电平电压组Vl V8在解码器705-1 705-q的Nch元件区域705N —侧沿着数据驱动器的长边方向布线。根据本实施例，相对图11的参考例，追加了 1个开关Nch_SW17及连接节点N2和节点N5之间的Pch/Nch区域间的布线。即，根据追加的第6子解码器160的较少个数的晶体管开关及Pch/Nch区域间的较少布线，以数据信号上位侧的2位(D3、D3B)、(D4、D4B)控制接通/断开，使选择电平电压组V9 V16的开关为等价的CMOS开关构造，可降低接通电阻。 即，选择第1电平电压组Vl V32的Pch-SW中，在选择位于由完全CMOS化的开关选择的电平电压组Vl V8旁边的电平电压组V9 V16的路径上，串联的开关中、根据数据信号上位侧的2位(D3、D3B)、(D4、D4B)控制接通/断开的Pch_SW15、17、16，与对应的Nch-Sff 15, 16、17 —起构成等价的CMOS，因此，即使不增大根据数据信号的下位3位(D0、D0B) (D2、 D2B)控制接通/断开的第1子解码器110的Pch-SW的栅极宽度(W)，也可抑制选择V9 V16的路径上的开关的接通电阻的增大，可抑制面积增大。并且在本实施例中，作为子解码器的构造，优选上述锦标赛方式。当不是锦标赛方式的构造时，为实现CMOS化而追加的开关、晶体管数会增加。根据本实施例，使选择V9 V16的开关中、根据数据信号的上位的位而选择的开关CMOS化，从而降低接通电阻，可抑制根据数据信号的下位的位控制接通/断开的晶体管开关的栅极宽度的增大。
在图2所示的例子中，数据信号的位数N设为5位，但例如N = 6位以上时，相当于图2的V9 V16的电压电平数是N = 5时(8个电压电平)的2倍以上。因此，N = 6 位以上时，选择相当于V9 V16的电压电平的晶体管开关数超过2倍，因此若要对这些晶体管开关直接增加栅极宽度、或全部进行CMOS化时，解码器的面积明显增加。根据本实施例，仅通过追加第6子解码器160的较少个数的晶体管开关，可使从上位开始至少2位的 Pch-SW实现CMOS化，抑制下位的位一侧的Pch-SW的栅极宽度的增大，抑制解码器的面积增大。越是多位的数据信号，本实施例的解码器面积增大的抑制效果越大，和未应用本实施例的解码器相比，解码器的面积减小。此外，图2所示的本实施例应用于参照图8说明的OLED的输出范围所对应的解码器，或和LCD的正极输出范围对应的正极解码器的构造。(实施例2)图3是表示本发明的第2实施例的构成的图。本实施例是在图1中为以下的例子N =5L =2:D0 -DUDOB --DlBM =3:D2 -D4、D2B --D4BP =4:D0 -D3、D0B --D3BQ =1:D4BK =2:D2 乂 D3、D2B第1电平电压组V9 V32第2电平电压组V1 V8第3电平电压组Vl V8(与第2电平电压组的Vl V8全部重复)。参照图3，第1子解码器110由36个Pch-SW构成，从第1电平电压组V9 V32 ( 个电平电压)中，根据(D0、D0B) (D1、D1B)选择6个电压，并从6个输出端(节点N3 N8，图1的“a” = 6)输出。第2子解码器120由12个Pch-SW构成，输入第2电平电压组 Vl V8共8个电平电压，根据(D0、D0B) (D1、D1B)选择2个电压，并从2个输出端(节点N1、N2，图1的“b”= 2)输出。第3子解码器130由14个Pch-SW构成，输入来自第1、第2子解码器110、120的 8个输出端(附 N8、图1的a+b = 8)的电压，根据数据信号的上位3位(D2、D2B) (D4、 D4B)选择一个电压，并输出到输出端(OUT)。第4子解码器140由15个Nch-SW构成，输入第3电平电压组Vl V8共8个电平电压，根据(D0、D0B) (D2、D2B)、D!3B选择1个电压，并从输出端(节点附0，图1的“C” =1)输出。第5子解码器150具有Nch-SW16，其栅极连接到D4B，并连接在第4子解码器140 的输出端(节点N10)和输出端子OUT之间。第6子解码器160具有Nch-SW17，一个扩散层(漏极)连接到节点N9，另一个扩散层(源极)连接到第4子解码器140的输出端(节点N10)，栅极分别连接到D3;和 Nch-SW18、19，一个扩散层(漏极)连接到第1子解码器110的第1、第2输出端(节点N3、 N4)，栅极连接到D2B、D2，Nch_SW18、19的另一个扩散层(源极)共同连接到节点N9。
图3的实施例是对图2的构成追加Nch_SW18、19，并使选择V9 V16的Pch-SW 中根据(D2、D2B)选择的开关进一步CMOS化的实施例。因此，在选择V9 V16的Pch-SW 中，使根据(D2、D2B) (D4、D4B)选择的开关CMOS化，实现接通电阻的低电阻化。这样一来，无需增大选择V9 V16的第1子解码器110的Pch-SW中、根据(DO、DOB)、(DU DIB) 选择的开关的栅极宽度，可抑制面积增大。即，仅通过追加第6子解码器160的较少的 Pch-SW(Pch-SW17、18、19)及Pch/Nch间的较少布线(节点N3和附0间、节点N4和附0间的布线)，可降低选择V9 V16的开关的接通电阻，减小解码器面积。本实施例也和上述第1实施例一样，适用于锦标赛构造。并且，也可适用于和本实施例的OLED的输出范围对应的解码器，或和LCD的正极输出范围对应的正极解码器。(实施例3)图4是表示本发明的第3实施例的构成的图。本实施例是表示电平电压Vl V4 无法由Pch-SW选择时的构成例。电平电压组Vl V4由Nch-SW单独选择。本实施例在图 1中N =5L =3:D0 -D2、D0B --D2BM =2:D3 -D4、D3B --D4BP =4:D0 -D3、D0B --D3BQ =1:D4BK =2:D3第1电平电压组V9 V32第2电平电压组V5 V8第3电平电压组Vl V8(V5 V8与第2电平电压组的V5 V8重复)。参照图4，第1子解码器110由42个Pch-SW构成，从第1电平电压组V9 V32 (24 个电平电压)中，根据(D0、D0B) (D2、D2B)选择3个电压，并从3个输出端(节点N2、N3、 N4，图1的“a” = 3)输出。第2子解码器120由7个Pch-SW构成，输入第2电平电压组V5 V8共4个电平电压，根据(DO、DOB) (D2、D2B)选择1个电压，并从输出端(节点Ni，图1的“b”= 1)输出。第3子解码器130由6个Pch-SW构成，输入来自第1、第2子解码器110、120的 4个输出端(Ni N4)的电压，根据数据信号的上位2位(D3、D3B)、(D4、D4B)选择一个电压，并输出到输出端子(OUT)。第4子解码器140由15个Nch-SW构成，输入第3电平电压组Vl V8共8个电平电压，根据(DO,D0B) (D2、D2B)、D!3B选择1个电压，并从输出端(节点N5，图1的“C” =1)输出。第5子解码器150具有Nch-SW16，其栅极连接到D4B，连接在第4子解码器140的输出端(节点N5)和输出端子OUT之间。第6子解码器160具有Nch_SW17，一个扩散层(漏极)连接到节点N2，另一个扩散层(源极)连接到第4子解码器140的输出端(节点N5)，栅极连接到D3。第6子解码器160的Nch_SW17和第3子解码器130中的Pch_SW17构成等价的CMOS开关；其中，上述Pch-SW17其栅极连接到D3的互补信号D3B，并且连接在第1子解码器110的第1输出端(节点N2)和节点N6之间。第2子解码器120的Pch-SW5 14和第4子解码器140的Nch_SW5 14与图2 一样，相同附图标记的Pch-SW和Nch-SW之间构成CMOS开关。第4子解码器140的Nch_SW15和第3子解码器130的Pch_SW15构成CMOS开关。第6子解码器150的Nch_SW16和第3子解码器130的Pch_SW16构成CMOS开关。在本实施例中，在选择V9 V16的开关中，根据(D3、D3B)、(D4、D4B)控制接通/ 断开的开关是CMOS开关的等价构成，接通电阻降低。因此，在选择V9 V16的路径上的开关中，可抑制根据(D0、D0B) (D2、D2B)控制接通/断开的第1子解码器110的Pch-SW的栅极宽度(W)的尺寸的增大。即，仅通过追加第6子解码器的较少的Nch-SW及Pch/Nch间的较少布线(节点N2和Nch-SW17间的布线)，可降低选择V9 V16的开关的接通电阻，减小解码器面积。图4所示的实施例可适用于与OLED的输出范围对应的解码器，或与IXD的正极输出范围对应的正极解码器。(实施例4)图5是表示本发明的第4实施例的构成的图。本实施例是表示可适用于与LCD的负极输出范围对应的负极解码器的构成的电平电压选择电路的构成的图。参照图5，Pch-SW 和Nch-SW与图2的构成调换，随着开关极性的调换而调换位信号的正信号和互补信号的位置，进一步，与负极输出范围对应的电平电压组Vl V32的大小关系，是和与正极输出范围对应的电平电压组Vl V32相反的、VSS < V32 < . . . < Vl < VDD0 V17 V32是可单独由Nch-SW构成的区域(Nch-SW的接通电阻小，栅极/源极间电压Vgs大)。V9 V16是可单独由Nch-SW构成(Nch-SW的接通电阻略大，栅极/源极间电压Vgs略小)、但需要增大 Nch-Sff的栅极宽度(W)的区域。Vl V8是不可由Nch-SW单独构成而需要与Pch-SW搭配 (CMOS化)的区域。在图5所示的例子中，第1子解码器110由42个Nch-SW构成，输入第1电平电压组V9 V32，根据(D0、D0B)、(D1、D1B)、(D2、D2B)选择3个电压，并输出到3个输出端(节点 N2、N3、N4，图 1 的 “a” = 3)。第2子解码器120由14个Nch-SW构成，输入第2电平电压组Vl V8(V1 > V2 > ...>V8)，根据(DO、DOB)、(DU DIB), (D2、D2B)选择1个电压，并输出到1个输出端 (节点Ni，图1的“b”= 1)。第3子解码器130输入来自第2、第1子解码器120、110的4个输出端(节点附 N4)的电压，根据(D3、D3B)、(D4、D4B)选择一个，并输出到输出端子(OUT)。第4子解码器140由15个Pch-SW构成，输入第3电平电压组Vl V8，根据(D0、 DOB)、(DU DIB)、(D2、D2B)、D3选择1个电压，并输出到1个输出端(节点N5，图1的“C” =1)。第5子解码器150具有Nch-SW16，连接在第4子解码器140的输出端(节点N5) 和输出端子OUT之间，根据数据信号的最上位的位D4控制接通/断开。第6子解码器160具有Nch_SW17，一个扩散层(漏极)连接到第1子解码器110 的输出端(节点拟)，另一个扩散层(源极)连接到第4子解码器140的输出端(节点N5)。
第2子解码器120的14个Nch-SWl 14、及第4子解码器140的14个Pch-SWl 14和图2 —样，相同附图标记的Pch-SW和Nch-SW之间构成CMOS开关。第3子解码器130的Nch_SW15 (根据D!3B控制接通/断开)和第4子解码器140 的Pch-SW15 (根据D3控制接通/断开)构成CMOS开关。第3子解码器130的Nch-SWie (根据D4B控制接通/断开)和第5子解码器150 的Pch-SWie (根据D4控制接通/断开)构成CMOS开关。第3子解码器130的Nch_SW17(根据D3控制接通/断开)和第6子解码器160 的Pch-SW17(根据D!3B控制接通/断开)构成CMOS开关。S卩，在图5中，相同附图标记的 Pch-Sff和Nch-SW之间构成CMOS开关。根据本实施例，通过追加第6子解码器160的个数较少的晶体管开关(Pch_SW17) 及Pch/Nch区域间的较少布线(节点N2和N5间的布线)，选择电平电压组V9 V16的开关中、根据数据信号上位侧的2位(D3、D3B)、(D4、D4B)控制接通/断开的开关形成CMOS开关构造，可降低接通电阻。选择电平电压组V9 V16的开关中，即使不增大根据数据信号的下位3位(D0、D0B) (D2、D2B)控制接通/断开的Nch-SW的栅极宽度(W)，也可抑制选择V9 V16的路径上的开关的接通电阻的增大，抑制面积增大。此外，上述专利文献的公开内容通过引用加入到本说明书中。在要遥全部公开 (包括权利要求)框架内，可进一步根据其基本技术思想进行实施方式或实施例的变更、调整。并且，在本发明的权利要求范围框架内，可进行各种公开要素的多种组合或选择。艮口， 本发明当然包括本领域技术人员根据包括权利要求范围在内的所有公开、技术思想可获得的各种变形、修正。
权利要求
1.一种电平电压选择电路，接收多个电平电压，根据N位数字信号从多个电平电压中选择一个电平电压，并将所选择的上述电平电压输出到输出端子，其中，设N为2以上的整数，其特征在于，上述多个电平电压包括第1电平电压组、第2电平电压组及第3电平电压组； 上述第1电平电压组和上述第2电平电压组各自的电压范围彼此不重叠； 上述第3电平电压组和上述第2电平电压组共同包含一个或多个电平电压； 上述电平电压选择电路具有第1子解码器，具有多个开关，其接收上述第1电平电压组，根据上述N位数字信号中预定的下位侧L位的信号被控制导通和非导通，从上述第1电平电压组中选择第1个数的电平电压，并从上述第1个数的输出端输出；第2子解码器，具有多个开关，其接收上述第2电平电压组，根据上述N位数字信号中的上述L位的信号被控制导通和非导通，从上述第2电平电压组中选择第2个数的电平电压，并从上述第2个数的输出端输出；第3子解码器，具有多个开关，其接收个数为由上述第1及第2子解码器输出的上述第 1个数与上述第2个数之和的电平电压，根据上述N位数字信号中预定的上位侧M位的信号被控制导通和非导通，从个数为由上述第1及第2子解码器输出的上述第1个数与上述第 2个数之和的电平电压中选择一个电平电压，并输出到输出端子；第4子解码器，具有多个开关，其接收上述第3电平电压组，根据上述N位数字信号中预定的下位侧P位的信号被控制导通和非导通，从上述第3电平电压组中选择第3个数的电平电压，并从上述第3个数的输出端输出；第5子解码器，具有至少一个开关，其接收由上述第4子解码器的上述第3个数的输出端输出的电平电压，根据上述N位数字信号中预定的上位侧Q位的信号，从由上述第4子解码器的上述第3个数的输出端输出的电压中选择一个，并输出到上述输出端子；以及第6子解码器，具有至少一个开关，其配置在上述第1子解码器的上述第1个数的输出端中的一个输出端与上述第4子解码器的上述第3个数的输出端中的一个输出端之间，根据上述N位数字信号中的预定的K位的信号被控制为导通或非导通，并且，在导通时，将输出到上述第1子解码器的上述一个输出端的电平电压输出到上述第4子解码器的上述一个输出端；上述第1至第3子解码器的各上述开关由第1极性的晶体管构成； 上述第4至第6子解码器的各上述开关由第2极性的晶体管构成； 上述N、L、M、P、Q、K分别是正整数，且满足以下关系 L为1以上、且小于N; P大于L;M大于Q、且Q为1以上； P与Q之和等于N、且L与M之和等于N ； K为1以上。
2.根据权利要求1所述的电平电压选择电路，其特征在于，上述第6子解码器的上述至少一个开关包括第1开关，该第1开关由第2极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端上，并根据上述K位的一个位信号的正信号及互补信号中的一方被控制导通和非导通；上述第3子解码器中的上述多个开关包括第2开关，该第2开关由第1极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端上，并根据上述M位中、上述K位的上述一个位信号的正信号及互补信号中的另一方所对应的位信号被控制导通和非导通；上述第1及第2开关被共同地控制导通和非导通，构成等价CMOS开关。
3.根据权利要求1所述的电平电压选择电路，其特征在于，上述第4子解码器的上述多个开关包括第1开关，该第1开关由第2极性的第1晶体管构成，并根据上述P位的一个位信号的正信号及互补信号中的一方被控制导通和非导通；上述第2或第3子解码器的上述多个开关包括第2开关，该第2开关由第1极性的第 2晶体管构成，与上述第4子解码器的上述第1开关对应地设置，并根据与上述P位的上述一个位信号的正信号及互补信号中的另一方对应的位信号被控制导通和非导通； 上述第1及第2开关被共同地控制导通和非导通，构成第1等价CMOS开关； 上述第5子解码器的上述多个开关包括第3开关，该第3开关由第2极性的第3晶体管构成，并根据上述Q位的一个位信号的正信号及互补信号中的一方被控制导通和非导通；上述第3子解码器的上述多个开关包括第4开关，该第4开关由第1极性的第4晶体管构成，与上述第5子解码器的上述第3开关对应地设置，并根据上述M位中、上述Q位的上述一个位信号的正信号及互补信号中的另一方所对应的位信号被控制导通和非导通； 上述第3及第4开关被共同地控制导通和非导通，构成第2等价CMOS开关。
4.根据权利要求1所述的电平电压选择电路，其特征在于，提供给上述第4子解码器的上述第3电平电压组共同地包含提供给上述第2子解码器的上述第2电平电压组的全部或一部分，共同的上述电平电压被布线连接到上述子解码器及上述第4子解码器各自的输入端。
5.根据权利要求1所述的电平电压选择电路，其特征在于，组合上述第1及第3电平电压组而得到的电平电压组包括彼此值不同的电平电压，上述第1、第2、第3子解码器构成如下的锦标赛电路根据上述N位数据信号的最下位的第1位从上述2N个电平电压中选择个电平电压，根据上述第1位的上一位的第2位从个电平电压中选择2n_2个电平电压，最后根据上述N位数据信号的最上位的第N位信号选择根据第N位的下一位的第(N-I)位所选择的二个电平电压中的一个； 上述第3电平电压组具有个数为2H的电平电压； 上述第4子解码器的上述多个开关，包括多个第1开关，该第1开关由第2极性的晶体管构成，根据上述P位中从最下位的上述第1位到第(P-I)位的各个位的正信号或其互补信号被控制导通和非导通；并且，构成如下的锦标赛电路从个数为上述2H的电平电压中根据上述第1位选择个数为2P_2的电平电压，根据第(P-I)位从根据下一位的第(P-2)位所选择的二个电平电压中选择一个电平电压；进一步包括第2开关，该第2开关由第2极性的晶体管构成，输入根据上述第(P-I)位所选择的上述一个电平电压，并根据第P位的正信号及互补信号中的一方被控制导通和非导通；上述第2子解码器的上述多个开关，包括多个第3开关，该第3开关由第1极性的晶体管构成，根据上述L位中、从上述第 1位到上述第(P-I)位的各个位的正信号或其互补信号所对应的位信号被控制导通及非导通，并且与上述第4子解码器的各上述第1开关对应；上述第4子解码器的上述第1开关和上述第2子解码器的上述第3开关的多对中的各对被控制导通和非导通，分别构成多个第1等价CMOS开关； 上述第3子解码器的上述多个开关，包括第4开关，该第4开关由第1极性的晶体管构成，根据包含于上述M位中、且与上述第P位的正信号及其互补信号中的另一方对应的位信号被控制导通及非导通，并且与上述第4子解码器的上述第2开关对应；上述第4子解码器的上述第2开关和上述第3子解码器的上述第4开关被控制导通和非导通，并构成第2等价CMOS开关；上述第5子解码器的上述多个开关包括第5开关，该第5开关由第2极性的晶体管构成，并根据上述Q位的一个位信号的正信号或其互补信号被控制导通和非导通；上述第3子解码器的上述多个开关还包括第6开关，该第6开关由第1极性的晶体管构成，根据包含于上述M位中、且与上述Q位的上述一个位信号的正信号及其互补信号中的另一方对应的位信号被控制导通和非导通，并与上述第5子解码器的上述第5开关对应；上述第5子解码器的上述第5开关和上述第3子解码器的上述第6开关被控制导通和非导通，并构成第3等价CMOS开关；上述第6子解码器的上述至少一个开关包括第7开关，该第7开关由第2极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端，并根据上述K位的一个位信号的正信号及其互补信号中的一方被控制导通和非导通；上述第3子解码器的上述多个开关还包括第8开关，该第8开关由第1极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端，并根据包含于上述M位中、且与上述K位的上述一个位信号的正信号及其互补信号中的另一方对应的位信号被控制导通和非导通；上述第6子解码器的上述第7开关和上述第3子解码器的上述第8开关被控制导通和非导通，并构成等价CMOS开关。
6.根据权利要求1所述的电平电压选择电路，其特征在于，组合上述第1至第3电平电压组而得到的电平电压组包括彼此值不同的电平电压，上述第1、第2、第3子解码器构成如下的锦标赛电路根据上述N位数据信号的最下位的第1位从上述2N个电平电压中选择个电平电压，根据上述第1位的上一位的第2位从个电平电压中选择2N_2个电平电压，最后根据上述N位数据信号的最上位的第N位信号选择根据第N位的下一位的第(N-I)位所选择的二个电平电压中的一个； 上述第3电平电压组具有个数为2H的电平电压； 上述第2子解码器的上述多个开关，包括多个第1开关，该第1开关由第1极性的晶体管构成，根据上述L位中从最下位的第1位到第L位的各个位的正信号或其互补信号被控制导通和非导通，并从上述第2电平电压组中选择上述第2个数的电平电压； 上述第4子解码器的上述多个开关，包括多个第2开关，该第2开关由第2极性的晶体管构成，根据上述P位中从上述第1 位到上述第L位的各个位的正信号或其互补信号所对应的位信号被控制导通和非导通，从上述第3电平电压组的上述个数为2H的电平电压中选择个数为2ρ_Η的电平电压，并与上述第2子解码器的各上述第1开关对应；进一步包括多个第3开关，该第3开关由第2极性的晶体管构成，根据上述P位中从上述第(L+1)位到第P位的各个位的正信号或其互补信号被控制导通和非导通，并从上述个数为的电平按压中选择上述第3个数的电平电压；上述第2子解码器的上述第1开关和上述第4子解码器的上述第2开关的多对分别构成多个第1等价CMOS开关；上述第3子解码器的上述多个开关包括多个第4开关，该第4开关由第1极性的晶体管构成，根据包含于上述M位中、且与从上述第(L+1)位到上述第P位的各个位的正信号或其互补信号对应的位信号被控制导通和非导通，并与上述第4子解码器的各上述第3开关对应；上述第4子解码器的上述第3开关和上述第3子解码器的上述第4开关的多对分别构成多个第2等价CMOS开关；上述第5子解码器的上述多个开关包括第5开关，该第5开关由第2极性的晶体管构成，并根据上述Q位的一个位信号的正信号或其互补信号被控制导通和非导通；上述第3子解码器的上述多个开关还包括第6开关，该第6开关由第1极性的晶体管构成，根据包含于上述M位中、且与上述Q位的上述一个位信号的正信号及其互补信号中的另一方对应的位信号被控制导通和非导通，并与上述第5子解码器的上述第5开关对应；上述第5子解码器的上述第5开关和上述第3子解码器的上述第6开关构成第3等价 CMOS开关；上述第6子解码器的上述至少一个开关包括第7开关，该第7开关由第2极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端与上述第4 子解码器的上述第3个数的输出端中的上述一个输出端之间，并根据上述K位的正信号或其互补信号被控制导通和非导通；上述第3子解码器的上述多个开关还包括第8开关，该第8开关由第1极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端，并根据包含于上述M位中、且与上述K位的正信号或其互补信号对应的位信号被控制导通和非导通；上述第6子解码器的上述第7开关和上述第3子解码器的上述第8开关构成等价CMOS 开关。
7.根据权利要求5所述的电平电压选择电路，其特征在于，连接上述第1子解码器的输出端和上述第6子解码器之间的布线包括极性不同的区域之间的布线。
8.一种数据驱动器，包括权利要求1所述的上述电平电压选择电路，上述电平电压选择电路将多个参照电压作为上述第1至第3电平电压组输入，并将根据上述N位数字信号所选择的电压输出到放大电路，上述放大电路将上述所选择的电压放大输出到连接有数据线的输出端。
9.一种显示装置，具有权利要求8所述的数据驱动器。
10.根据权利要求9所述的显示装置，包括液晶或有机发光二极管作为显示元件。
11.一种数模转换电路，包括权利要求1所述的上述电平电压选择电路，输入数字信号，转换为模拟电压信号并输出。
全文摘要
本发明提供一种电平电压选择电路及数据驱动器，可抑制追加元件个数、Pch/Nch间的布线连接数及面积增大。具有第1子解码器，接收第1电平电压组并输出根据N位数据的下位L位选择的电压；第2子解码器，输入第2电平电压组并输出根据下位L位选择的电压；第3子解码器，根据上位M位从由第1、第2子解码器选择的电压中选择一个；第4子解码器，输出根据下位P位从第3电平电压组中选择的电压；第5子解码器，从由第4子解码器输出的电压中选择根据上位Q位所选择的一个；第6子解码器，根据K位控制第1子解码器的输出中的至少一个输出和第4子解码器的输出中的至少一个输出之间的导通/非导通。
文档编号G09G3/36GK102208174SQ20111008411
公开日2011年10月5日 申请日期2011年3月30日 优先权日2010年3月30日
发明者土弘 申请人:瑞萨电子株式会社
技术领域：
本发明涉及一种电平电压选择电路、数据驱动器及使用其的显示装置、数模转换电路。
背景技术：
近来，显示装置中，以薄型、轻量、低耗电为特征的液晶显示装置(IXD)得到广泛普及，大多用于移动电话机(mobile phone，cellphone)、PDA(个人数字助理)、笔记本电脑等移动设备的显示部。但最近以来，液晶显示装置的的大画面化及对应动画的技术也得到提高，不仅可用于移动设备，而且也可实现定置式大画面显示装置、大画面液晶电视。作为这些液晶显示装置，使用可进行高精细显示的主动矩阵驱动方式的液晶显示装置。并且，作为薄型显示设备，也开发出了利用了有机发光二极管(OLED)的主动矩阵驱动方式的显示
直ο参照图12，概要说明主动矩阵驱动方式的薄型显示装置(液晶显示装置及有机发光二极管显示装置)的典型构成。图12(A)是表示薄型显示装置的要部构成的框图。图 12(B)是表示液晶显示装置的显示面板的单位像素的要部构成的图。图12(C)是表示有机发光二极管显示装置的显示面板的单位像素的要部构成的图。在图12(B)和图12(C)中， 单位像素以模式化的等价电路表示。参照图12(A)，主动矩阵驱动方式的薄型显示装置的典型构成包括电源电路 940、显示控制器950、显示面板960、栅极驱动器970、数据驱动器980。显示面板960中，包括像素开关％4和显示元件963的单位像素以矩阵状配置(例如彩色SXGA面板中，1280X3 像素列X 1024像素行)。显示面板960中，向各像素单位传送由栅极驱动器970输出的扫描信号的扫描线961及传送由数据驱动器980输出的灰度电压信号的数据线962以格子状布线。栅极驱动器970及数据驱动器980由显示控制器950进行控制，各自所需的时钟脉冲CLK、控制信号等，由显示控制器950提供。图像数据被提供到数据驱动器980。现在，图像数据中，数字数据成为主流。电源电路940向栅极驱动器970、数据驱动器980提供必要的电源。显示面板960具有半导体基板。作为大画面显示装置等的显示面板960，广泛使用在绝缘性基板上形成了薄膜晶体管(像素开关等)的半导体基板。在图12(A)的显示装置中，根据扫描信号控制像素开关964的接通/断开，像素开关964接通时(电导通状态)，与图像数据对应的灰度电压信号被施加到显示元件963，对应该灰度电压信号，显示元件963的亮度变化，从而显示图像。1个画面的数据的改写以1 帧期间(60Hz驱动时通常约为0.017秒)进行，各扫描线961中，每1像素行(各行)依次被选择(TFT964接通)，在选择期间内，灰度电压信号从各数据线962根据像素开关964被提供到显示元件963。此外，存在扫描线中多个像素行被同时选择的情况或以60Hz以上的帧频被驱动的情况。在液晶显示装置中，如图12(A)、图12(B)所示，显示面板960具有使半导体基板和相向基板这二个基板相向并在其间封入液晶的构造；其中，上述半导体基板中，作为单位像素，以矩阵状配置像素开关964和透明的像素电极973 ；上述相向基板在整个面上形成有一个透明的电极974。构成单位像素的显示元件963具有像素电极973、相向基板电极974、 液晶电容971及辅助电容972。并且，在显示面板的背面，作为光源具有背光灯。根据来自扫描线961的扫描信号使像素开关964接通时，来自数据线962的灰度电压信号被施加到像素电极973，由于各像素电极973和相向基板电极974之间的电位差， 透过液晶的背光灯的透过率改变，在像素开关964断开(非导通)之后，液晶电容971及辅助电容972以一定期间保持该电位差，从而进行显示。此外，在液晶显示装置的驱动中，为了防止液晶的老化，对相向基板电极974的共用电压按照各像素通常以1帧周期进行切换电压极性(正或负)的驱动(反转驱动)。因此，数据线962的驱动也进行以像素单位改变并驱动电压极性的点反转驱动、以帧单位改变并驱动电压极性的行反转驱动等。在有机发光二极管显示装置中，如图12(A)、图12(C)所示，显示面板960具有作为单位像素将有机发光二极管982和薄膜晶体管(TFT)981以矩阵状配置的半导体基板， 其中，上述有机发光二极管982由像素开关964及被二个薄膜电极层夹持的有机膜构成， 上述薄膜晶体管(TFT)981控制提供到有机发光二极管982的电流。TFT981和有机发光二极管982在提供不同电源电压的电源端子984、985之间以串联方式连接，进一步具有保持TFT981的控制端子电压的辅助电容983。此外，和1个像素对应的显示元件963包括 TFT981、有机发光二极管982、电源端子984、985及辅助电容983。根据来自扫描线961的扫描信号使像素开关964接通(电导通)时，来自数据线962的灰度电压信号被施加到TFT981的控制端子，与该灰度电压信号对应的电流通过 TFT981被提供到有机发光二极管982，以与电流对应的亮度使有机发光二极管982发光，从而进行显示。在像素开关964断开(非电导通)后，以辅助电容983以一定期间保持施加到TFT981的控制端子的该灰度电压信号，从而保持发光。图12中，示出了像素开关964、 TFT981是Nch型晶体管的例子，但也可由Pch型晶体管构成。并且，也可是有机EL元件连接到电源端子984 —侧的构成。并且在有机发光二极管显示装置的驱动中，无需液晶显示装置中的反转驱动。有机发光二极管显示装置与对应来自上述数据线962的灰度电压信号进行显示的构成不同，也包括接收由数据驱动器输出的分级电流信号并进行显示的构成，但在本说明书中，限定为接收由数据驱动器输出的灰度电压信号并进行显示的构成。在图12(A)中，数据驱动器970提供至少2值的扫描信号即可，与之相对，数据驱动器980需要以与灰度数对应的多值电平的灰度电压信号驱动各数据线962。因此，数据驱动器980具有将图像数据转换为灰度电压信号的解码器；和包括将该灰度电压信号放大输出到数据线962的放大电路的数字模拟转换电路(DAC)。在液晶显示装置、有机发光二极管显示装置等具有薄型显示装置的高端用途的移动设备、笔记本PC、监视器、TV等中，越来越高画质化(多色化)，图像数字数据的多位化的需求也越来越大。多位DAC的面积取决于解码器构造。并且，在液晶显示装置中，存在液晶驱动电压的低电源电压化的要求。而在 OLED(Organic light-emitting diode 有机发光二极管)显示装置中，无需液晶驱动中的极性反转，对电源电压的动态范围较大。为了实现这一点，液晶显示装置及有机发光二极管显示装置在数据驱动器980中，作为电平电压选择电路(解码器)的开关，均需要使Pch晶体管开关(Pch-SW)和Nch晶体管开关(Nch-SW)搭配(抱t合t )的构成(以Pch-SW 和Nch-SW的漏极/源极间流动的电流的方向为相同方向的方式进行并联连接，向各自的栅极输入互补的控制信号，共同控制接通/断开的CMOS开关)。但是，当设为CMOS开关构造时，解码器面积增加，驱动器成本增大。此外，专利文献1公开了如下构成在对多位数字数据进行译码、输出与多位数字数据对应的电信号(电压)的解码器电路中，作为不增加横向大小地降低输出候补的基准电压排列的纵向大小的构成，在对多个相邻配置的候补输出设置的初级子解码器电路中， 在与输出候补的排列方向正交的方向上并列配置单元解码器(SWE、SW0)。专利文献1所述的发明用于降低解码器的纵向大小，是和下述本发明的课题、用于解决课题的方法等完全不同的发明。专利文献1 日本特开2007-279367号公报以下说明参考技术的课题。参照图6，说明驱动器的输出范围。此外，图6是为了说明参考技术的课题而由本申请发明人作成的图。图6(A)表示LCD驱动器的输出范围。LCD驱动器相对共用电极电压COM进行正极和负极的极性反转驱动。正极电压范围和负极电压范围分别分为高电位侧和低电位侧，但考虑到共用电极电压的调整幅度Vdifl，各自的电压范围要求可输出比 (1/2) X (VDD-VSS)大的范围(关于VSS，一般为接地电位=0V)。图6 (B)表示主动矩阵驱动(电压程序型)的OLED驱动器的输出范围。OLED驱动器不存在LCD那样的极性反转驱动。图6(B)中，示例了输出范围为(VSS+Vdif2) VDD的例子。电位差Vdif2取决于在显示面板上形成的OLED元件发光所需的电极间电位差、控制提供到OLED元件的电流的显示面板上的晶体管的阈值电压。在图6(A)、图6(B)中，各驱动器需要对电源电压具有较大的输出范围。因此，在各驱动器中，对应数据信号(数字图像信号)选择与输出电压对应的电平的电压的解码器也需要较大的输出电压范围。在解码器中，高电位侧(VDD侧)的电平电压(参照电压)可通过Pch晶体管开关(Pch-SW)选择，选择低电位侧(VSS侧)的电平电压的Pch-SW因基板偏压效果而阈值电压(绝对值)增加，晶体管的栅极/源极间电压Vgs (绝对值)也变小，因此接通电阻变大(电流驱动能力降低)，存在无法选择输出低电位侧(VSS侧)的电平电压的情况。因此，在解码器中，需要增大选择低电位侧(VSS侧)的电平电压的Pch-SW的晶体管大小(栅极宽度W)、或者使选择低电位侧(VSS侧)的电平电压的Pch-SW和Nch晶体管开关(Nch-SW)搭配。因此，解码器的面积大幅增加。图7 (A)、图7 (B)是表示在构成解码器的基准大小的Pch_SW、Nch-Sff中输入的参照电压(电平电压)和输出的选择电压的图。图7(C)、图7⑶是表示Pch-SW、Nch-SW中的1个平均的选择电压和接通电阻(特性71、72)的关系的图。横轴是选择电压(开关的输出电压)，纵轴是晶体管开关的接通电阻值。此外，图7是为了说明参考技术的课题由本申请发明人作成的图。在图7(C)中，(a-Ι)的Vpa VDD表示仅通过Pch-SW可以以足够的动作速度选择的电压范围。Pch-SW的栅极电位是Low电位(VSQ，当选择电压是高电位时(因此是输入的参照电压处于VDD Vpa时)，栅极/源极间电压Vgs的绝对值变大，接通电阻值较小。此外，在图7(C)中，纵轴的Ro表示考虑到了选择电压的输出延迟的Pch-SW的接通电阻的
容许上限值。在图7(C)中，如接通电阻特性71所示，表示(a-2)的Vpb Vpa可通过Pch SW 选择但接通电阻高、动作速度不足的电压范围。需要与Nch-SW的CMOS化或使Pch-SW的栅极宽度(W)比标准大小足够大，降低接通电阻。在图7(C)中，(a-3)的VSS Vpb表示仅通过Pch-SW不能输出选择电压的电压范围，需要与Nch-SW的CMOS化。接着，在图7(D)中，如接通电阻特性72所示，(b_l)的VSS Vna表示仅通过 Nch-SW可以以充分的动作速度选择的电压范围。Nch-SW的栅极电位是高电位(VDD)，当选择电压是低电位时(输入的参照电压处于VSS Vna时)，栅极/源极间电压Vgs的绝对值变大，接通电阻值小。此外，在图7(D)中，纵轴Ro表示考虑到了选择电压的输出延迟的 Nch-Sff的接通电阻的容许上限值。在图7 (D)中，(b-2)的Vnb Vna表示可通过Nch-SW选择但接通电阻高、动作速度不足的电压范围。需要与Pch-SW搭配或使Nch-SW的栅极宽度(W)比基准大小足够大， 降低接通电阻。在图7 (D)中，(b-3)的Vnb VDD表示仅通过Nch-SW不可选择的电压范围，需要与Pch-SW的搭配。图8是表示和OLED对应的解码器、或和IXD的正极输出范围对应的正极解码器的例子的图。图8是为了说明参考技术的课题而由本申请的发明人作成的图。参照图8，作为解码器的输出范围，具有32个电平(VI V32)。Vl是低电位侧， V32是高电位侧。上半部分的V17 V32是可单独由Pch-SW构成用于输入并选择V17 V32的电路的区域(Pch-SW的接通电阻小，栅极/源极间电压Vgs的绝对值大)。V9 V16是可单独由Pch-SW构成用于输入并选择V9 V16的电路(Pch-SW的接通电阻略小，栅极/源极间电压Vgs的绝对值略大)、但需要增大Pch-SW的栅极宽度(W) 的区域。Vl V8是不可单独由Pch-SW构成用于输入并选择Vl V8的电路、需要与 Nch-Sff的搭配的区域。图9是表示数据驱动器(的LSI的1芯片)980的典型构成例的示意图。图9表示OLED的电路块，或LCD的正极/负极的一个电路块。图9是为了说明参考技术的课题而由本申请发明人作成的图。参照图9，包括输出多个电平电压的电平电压发生电路704(参照电压发生电路)；与输出数q对应的解码器705-1 705-q;和放大电路(输出电路)706_1 706_q。 数据驱动器的输出Sl Sq从芯片的长边的端部取出。越是多输出，芯片的长边越长。从电平电压发生电路704输出的多个电平电压(参照电压)被共同输入到解码器 705-1 705-q，多个电平电压布线沿着LSI芯片(数据驱动器)980的长边方向布线。向对应各输出Sl Sq而设置的解码器705-1 705_q分别提供数字数据信号。构成数字数据信号的各位线与芯片980的短边方向平行地布线。解码器705-1 705-q的每-个中， 由Pch-SW单独构成的Pch元件区域705p、由Nch-SW单独构成的Nch元件区域705N相对短边方向配置在图的上下(顺序任意)。这是因为，在硅LSI中，Pch元件和Nch元件分别形成在彼此不同的N阱和P阱内，同一阱内的元件之间的分离距离小，但不同阱之间的元件间的分离距离大。因此，与将Pch的元件区域705P和Nch的元件区域705N在长边方向上交替配置相比，将Pch的元件区域705P和Nch的元件区域705N相对短边方向上下配置时，因解码器705-1 705-q的输出间的元件间隔小，所以可减小输出S1、S2、…Sq的间距(输出间隔)，结果可减小LSI芯片980的面积。此外，配置在芯片右侧的解码器705-1 705-q的各解码器，将从电平电压发生电路704输出的多个电平电压(参照电压)在图9中从解码器左侧输入，并通过Pch的元件区域705P和Nch的元件区域705N的开关进行选择，例如从解码器的输出端子输出所选择的电平电压(参照下述图10、图11等)，从解码器输出的电压形成通过布线输入到位于解码器下的放大电路的布局构造。并且，在图9中，当然也可是如下构成在电平电压发生电路704的左侧具有解码器及放大电路，从解码器右侧输入由电平电压发生电路704输出的多个电平电压。图10是表示参考技术(下述本发明的比较例)的1输出的解码器的构成的图。图 10是为了说明参考技术的课题而由本申请发明人作成的图。图10的解码器是表示由CMOS 开关构成图8中的用于选择VSS侧的电平电压Vl V8的各开关的比较例(参考例)的构成例的图。在图10中，Pch-SW所示范围的晶体管开关(〇内用X标记)形成在图9的Pch 元件区域705P中，Nch-SW所示范围的晶体管开关(〇内用X标记)形成在图9的Nch元件区域705N内。在图10中，Pch-SW所示范围的开关组，构成通过锦标赛(tournament)方式将电平电压组Vl V32选择并输出一个到输出OUT的解码器，具有32+16+8+4+2 = 62个Pch_SW。 即，根据由最下位的位的第1位或其互补信号(DO、DOB)而接通(导通)的16个Pch-SW 从32个之中选择16个，并根据由第2位或其互补信号(D1、D1B)而接通(导通)的8个 Pch-Sff从16个之中选择8个，根据由第3位或其互补信号(D2、D2B)而接通(导通)的4 个Pch-SW从8个之中选择4个，根据由第4位或其互补信号(D3、D3B)接通(导通)的2 个Pch-SW，从4个之中选择2个，根据由第5位或其互补信号(D4、D4B)接通(导通)的1 个Pch-SW从2个之中选择1个。选择电平电压组Vl V8的Pch-SWl 16与各个Nch-Sffl 16构成CMOS开关。 并且，在图10中，对构成一个CMOS开关的Pch-SW、Nch-SW标注相同的标记。参照图10，具有4个Pch_SWl、3、5、7，一个扩散层(源极)分别连接到电平电压组V1、V3、V5、V7，栅极共同连接到数据信号(最下位的位)DO ；和4个Nch_SWl、3、5、7，一个扩散层(漏极)连接到V1、V3、V5、V7，栅极共同连接到D0B(D0的互补信号)。并具有4个Pch_SW2、4、6、8，一个扩散层(源极)分别连接到电平电压组V2、V4、 V6、V8，栅极共同连接到DBO ；和4个Nch-SW2、4、6、8，一个扩散层(漏极)分别连接到V2、 V4、V6、V8，栅极共同连接到D0。Nch_SWl、2的另一个扩散层(源极)之间连接，通过Pch/Nch区域之间的布线连接到Pch-SWl、2的另一个扩散层(漏极)。Nch-SffU2的另一个扩散层(源极)连接到栅极与DlB连接的Nch-SW9的一个扩散层(漏极)。Nch-Sff3,4的另一个扩散层(源极)之间连接，通过Pch/Nch区域之间的布线连接到Pch-SW3、4的另一个扩散层(漏极)。Nch-SW3、4的另一个扩散层(源极)连接到栅极与数据信号Dl连接的Nch-SWlO的一个扩散层(漏极)。Nch-Sff5,6的另一个扩散层(源极)彼此之间连接，通过Pch/Nch区域之间的布线连接到Pch-SW5、6的另一个扩散层(漏极)。Nch-SW5、6的另一个扩散层(源极)连接到栅极与DlB连接的Nch-SWll的一个扩散层(漏极)。Nch-Sff7,8的另一个扩散层(源极)彼此之间连接，通过Pch/Nch区域之间的布线连接到Pch-SW7、8的另一个扩散层(漏极)。Nch-SW7、8的另一个扩散层(源极)连接到栅极与Dl连接的Nch-SW12的一个扩散层(漏极)。Pch-SffU2的另一个扩散层(漏极)连接到栅极与Dl连接的Pch_SW9的一个扩散层(源极)。Pch_SW3、4的另一个扩散层(漏极)连接到栅极与DlB连接的Pch-SWlO的一个扩散层(源极)。Pch_SW5、6的另一个扩散层(漏极)连接到栅极与Dl连接的Pch-SWll的一个扩散层(源极)。Pch_SW7、8的另一个扩散层(漏极)连接到栅极与DlB连接的Pch_SW12的一个扩散层(源极)。Nch-SffgUO的另一个扩散层(源极)之间连接，通过Pch/Nch元件区域间的布线连接到Pch-SW9、10的另一个扩散层(漏极)。Nch-SW9、10的另一个扩散层(源极)连接到栅极与数据信号D2B连接的Nch-SW13的一个扩散层(漏极)。Nch-Sffl 1,12的另一个扩散层(源极)通过Pch/Nch元件区域间的布线连接到 Pch-SWll、12的另一个扩散层(漏极)。Nch-SWll、12的另一个扩散层(源极)连接到栅极与数据信号D2连接的Nch-SWH的一个扩散层(漏极)。Pch_SW9、10的另一个扩散层(漏极)连接到栅极与数据信号D2连接的Pch_SW13 的一个扩散层(源极)。Pch-SWl 1、12的另一个扩散层(漏极)连接到栅极与D2B连接的Pch_SW14的一个扩散层(源极)。Nch_SW13、14的另一个扩散层(源极)通过Pch/Nch元件区域间的布线连接到 Pch-SW13、14的另一个扩散层(漏极)。Nch_SW13、14的另一个扩散层(源极)连接到栅极与数据信号D!3B连接的 Nch-Sffl5的一个扩散层(漏极)。Nch_SW13、14的另一个扩散层(漏极)连接到栅极与数据信号D3连接的Nch_SW15 的一个扩散层(漏极)。Nch-Sffl 5的另一个扩散层(源极)通过Pch/Nch元件区域间的布线连接到 Pch-SW15的另一个扩散层(漏极)，在Nch元件区域内连接到栅极与数据信号D4B连接的 Nch-Sffie的一个扩散层(漏极)。Pch-SW15的另一个扩散层(漏极)在Pch元件区域内连接到栅极与数据信号D4 连接的Pch-SW的一个扩散层(源极)。Nch-Sffie的另一个扩散层(源极)和Pch-SWie的另一个扩散层(漏极)连接到输出OUT。与Pch-SWl 16对应的Nch-SWl 16分别构成等价的CMOS开关。
对图10的参考技术(比较例)进行研究，根据数据信号DO (DOB) D4(D4B)选择电平电压Vl V8的开关是CMOS构造，因此这些开关的接通电阻变低，Pch/Nch元件区域间的布线增加，布线面积增大。例如在图10所示的例子中，与数据信号DO (DOB) D4(D4B) 的布线区域不同，作为用于实现CMOS连接的Pch/Nch元件区域间的布线，需要在数据信号的DO和DlB之间确保4条布线，在Dl和D2B之间确保2条布线，在D2和D!3B之间确保1 条布线，在D3和D4之间确保1条布线。因此，位线间的间距变大，解码器的面积增大。并且，图9的解码器的横向尺寸增大，输出Sl Sq间的间距增大。并且，如参照图8所说明的，对于未CMOS化的通过Pch-SW单独选择的参照电压 V9 V16，为了降低接通电阻，需要增大Pch-SW的栅极尺寸(栅极宽度W)。图11是表示与图10的参考技术不同的参考技术(比较例)的构成的图。图11 也和图10 —样，是为了说明参考技术的课题而由本申请发明人作成的图。如图11所示， 将电平电压Vl V8的各布线设置在各Pch/Nch元件区域内，通过Pch-sw、Nch-Sff分别选择Vl V8。此外，在图11中，Pch-SWl 16和Nch-SWl 16和图10 —样，相同编号的 Pch-Sff 和 Nch-SW 构成 CMOS 开关。根据图11所示的参考技术，无需图10所示的Pch/Nch元件区域间的布线。在图 11的构成中，电平电压布线(VI V8)增加以用于Nch-SW区域，但通过将这些电平电压布线(VI V8)布线在Nch元件区域上，面积不会增加。但在图11所示的参考技术中，选择电平电压V9 V16的Pch-SW的接通电阻较高， 需要增大这些Pch-SW的栅极宽度(W)。
发明内容
因此，本发明的目的在于提供一种解码器及具有该解码器的数据驱动器和显示装置，其在对应数字数据从多个电平电压进行选择时，可抑制追加元件个数增加、并可抑制 Pch/Nch间的布线连接增加、抑制面积增大。为至少解决上述一个课题，本发明大致如下构成。根据本发明的一个侧面，设N为2以上的整数，在根据N位数字信号从多个电平电压中选择输出一个电平电压的电平电压选择电路中，上述多个电平电压包括第1电平电压组、第2电平电压组及第3电平电压组，上述第1电平电压组和上述第2电平电压组各自的电压范围彼此不重叠，上述第3电平电压组和上述第2电平电压组共同包含一个或多个电平电压。在本发明中具有第1子解码器，具有多个开关，其接收上述第1电平电压组，根据上述N位数字信号中预定的下位侧L位的信号被控制导通和非导通，并且，从上述第1电平电压组中选择第 1个数的电平电压并从上述第1个数的输出端输出；第2子解码器，具有多个开关，其接收上述第2电平电压组，根据上述N位数字信号中的上述L位的信号被控制导通和非导通，并且，从上述第2电平电压组中选择第2个数的电平电压并从上述第2个数的输出端输出；第3子解码器，具有多个开关，其接收个数为由上述第1及第2子解码器输出的上述第1个数与上述第2个数之和的电平电压，根据上述N位数字信号中预定的上位侧M位的信号被控制导通和非导通，并且，从个数为由上述第1及第2子解码器输出的上述第1个数与上述第2个数之和的电平电压中选择一个电平电压并输出到输出端子；第4子解码器，具有多个开关，接收上述第3电平电压组，根据上述N位数字信号中预定的下位侧P位的信号被控制导通和非导通，并且，从上述第3电平电压组中选择第3 个数的电平电压并从上述第3个数的输出端输出；第5子解码器，具有至少一个开关，其接收由上述第4子解码器的上述第3个数的输出端输出的电平电压，并且，根据上述N位数字信号中预定的上位侧Q位的信号，从由上述第4子解码器的上述第3个数的输出端输出的电压中选择一个并输出到上述输出端子； 以及第6子解码器，具有至少一个开关，其根据上述N位数字信号中预定的K位信号将上述第1子解码器的上述第1个数的输出端中的至少一个输出端与上述第4子解码器的上述第3个数的输出端中的至少一个输出端之间的连接被控制为导通或非导通，在导通时， 将输出到上述第1子解码器的上述至少一个输出端的电平电压从上述第4子解码器的上述至少一个输出端输出。在本发明中，上述第1至第3子解码器的上述各开关由第1极性的晶体管构成，上述第4至第6子解码器的上述各开关由第2极性的晶体管构成。在本发明中，上述N、L、M、P、Q、K分别是正整数，满足以下关系P 大于 L，L为1以上、且小于N，M大于Q，且Q为1以上，P与Q之和等于N，且L与M之和等于N，K为1以上。根据本发明，提供一种具有该电平电压选择电路的数据驱动器及具有该数据驱动器的显示装置。根据本发明，可提供一种可抑制追加元件个数增加、且可抑制Pch/Nch间的布线连接增加、抑制面积增大的解码器、数据驱动器和显示装置。根据本发明，可抑制使Pch-SW 和Nch-SW搭配而CMOS化的开关组的边界附近的开关的栅极宽度的增加。
图1是表示本发明的一个实施方式的构成的图。图2是表示本发明的第1实施例的构成的图。图3是表示本发明的第2实施例的构成的图。图4是表示本发明的第3实施例的构成的图。图5是表示本发明的第4实施例的构成的图。图6是表示IXD驱动器的输出范围的一例和OLED显示器驱动器的输出范围的一例的示意图。图7是说明Pch-SW和Nch-SW的选择电压和接通电阻的关系的图。图8是表示灰度电压和Pch-SW、Nch-SW的输出范围的关系的图。图9是表示数据驱动器(LSI芯片)的布局的示意图。
图10是表示参考技术(比较例)的解码器(电平电压选择电路)的构成的一例的图。图11是表示其他参考技术(比较例)的解码器(电平电压选择电路)的构成的一例的图。图12是表示典型的显示装置和显示元件(液晶元件、有机EL元件)的构成的一例的图。
具体实施例方式以下说明本发明的实施方式。图1是表示本发明的一个实施方式的构成的图。参照图1，根据N位的数字信号从多个电平电压中选择输出一个电平电压的解码器电路(电平电压选择电路)具有第1子解码器110，输入第1电平电压组170A，根据N位数据信号(N为2以上的规定正整数)中的下位L位的数据信号(及互补信号)，选择多个(a个)电平电压，并从输出端(a个)输出；第2子解码器120，输入第2电平电压组170B，根据下位L位的数据信号(及互补信号)，选择多个(b个)电平电压，并从输出端(b个)输出；第3子解码器130，根据N位数据信号中的上位M位的数据信号(及互补信号)， 从根据第1、第2子解码器11、120选择的多个电平电压(a+b个)中选择一个；第4子解码器140，输入第3电平电压组170C，根据N位数据信号中的下位P位的数据信号(及互补信号)，选择多个(c个)电平电压，并从输出端(c个)输出；第5子解码器150，根据N位数据信号中的上位Q位的数据信号(及/或互补信号)，从由第4子解码器140的c个输出端选择输出的电平电压中选择一个；以及第6子解码器160，根据N位数字信号中的K位(及/或互补信号)，将第1子解码器110的a个输出端中的至少一个输出端与第4子解码器140的c个输出端中的至少一个输出端之间的连接被控制为导通或非导通，并且，在导通时，将由第1子解码器110的a个输出端中的至少一个输出端输出的电压输出到第4子解码器140的c个输出端中的至少一个输出端。第3子解码器130的输出和第5子解码器150的输出连接到输出端子OUT。第 1子解码器110的输出端111被输出a个电压。第2子解码器120的输出端121被输出b 个电压。第4子解码器140的输出端131被输出c个电压。构成第1、第2、第3子解码器110、120、130的各开关由第1极性的晶体管构成，构成第4、第5、第6子解码器140、150、160的各开关由第2极性的晶体管构成。此外，输出端子OUT和接地端间的电容C表示输出负荷电容。例如，图1的解码器电路应用于图9的数据驱动器的解码器705-1 705-q时，图1的输出负荷电容C对应于直至与图9的解码器705-1 705-q的各输出端子(图1的输出端子OUT)连接的放大电路706-1 706-q的输入为止的布线电容、放大电路706_1 706_q的输入电容等对应。因此，图1的解码器电路需要在规定期间内使负荷电容C充电放电的驱动能力。在图1中，1(、1^、1、1 、0满足以下关系P > L、N > L ^ U
M > Q > 1、P+Q = L+M = N、K 彡 1。如下述实施例所示，N位数据信号中的K位可以如下构成，与P位的上位的位的一部分(例如上位的1位或2位)位的位置重叠，与M位的下位的位(例如下位的1位或2 位)位的位置重叠。第3电平电压组170C包括与第2电平电压组170B重复的电平电压(共同具有一个或多个电平电压)。即，第3电平电压组170C可包含第2电平电压组170B的一部分或全部。在第6子解码器160中，第1子解码器110的a个输出端中的至少一个输出端与第4子解码器140的c个输出端中的至少一个输出端之间的连接为导通状态时，第5子解码器150将由第6子解码器160选择的电平电压从第4子解码器140的c个输出端中的至少一个输出端输入。即，第1开关(由第2极性的晶体管构成)(未图示)和第2开关(由第1极性的晶体管构成)(未图示)构成等价的CMOS开关(未图示)；其中，在第6子解码器160中，上述第1开关的第1端子连接到第1子解码器110的a个输出端中的至少一个输出端，并根据K位中对应的位线控制接通/断开；在第3子解码器130中，上述第2开关的第1端子与第6子解码器160的上述第1开关共同连接到第1子解码器110的a个输出端中的至少一个输出端，并根据与M位中的控制该第1开关的接通/断开的位信号互补的位信号来控制接通/断开。此时，第6子解码器160的第1开关和第3子解码器130的第2 开关均接通时，各第2端子根据第5子解码器150及第3子解码器130的该第2开关的后段电路而连接到输出端子OUT。在第6子解码器160中，第1子解码器110的a个输出端中的至少一个输出端与第4子解码器140的c个输出端中的至少一个输出端之间的连接为非导通状态时，第5子解码器150输入并选择由第4子解码器140选择的c个电平电压，输出到输出端子OUT。并且，在本实施方式中，可以由如下的第2极性的第1晶体管开关(未图示)和第 1极性的第2晶体管开关(未图示)构成等价的CMOS开关；其中，上述第2极性的第1晶体管开关配置在接收第3电平电压组170C的第4子解码器140中；上述第1极性的第2晶体管开关配置在第2或第3子解码器120或130中，与第4子解码器140的上述第2极性的第1晶体管开关对应地设置，并且，根据与控制上述第2极性的第1晶体管开关的导通和非导通的位信号互补的位信号，与上述第2极性的第1晶体管开关共同地控制为导通或非导通。此外，也可以由如下的第2极性的第1晶体管开关(未图示)和第1极性的第2 晶体管开关(未图示)构成等价的CMOS开关；其中，上述第2极性的第1晶体管开关，在第 5子解码器150中，根据Q位的至少一个位信号的正信号及互补信号中的一方被控制为导通或非导通；上述第1极性的第2晶体管开关，在第3子解码器130中，根据M位中的上述 Q位的至少一个位信号的正信号及互补信号中的另一方所对应的位信号被控制为导通或非导通，并与上述第1晶体管开关对应。以下说明实施例。(实施例1)图2是表示图1所示实施方式的具体构成的一例的图。在图1中，
N =5，K = 1 :D3,L = 3 :D0 D2、D0B D2B，M = 2 :D3 D4、D3B D4B，P = 4 :D0 D2、D0B D3B，Q = 1 :D4B,第1电平电压组V9 V32，第2电平电压组Vl V8，第3电平电压组Vl V8(与第2电平电压组的Vl V8全部重复)。并且，图2 的 Vl V32 与图 8 的 Vl V32 (VSS < Vl < V2 < . . . < V32 < VDD) 对应。V17 V32是可由Pch-SW单独构成的区域(Pch-SW的接通电阻小，栅极/源极间电压Vgs的绝对值大)。V9 V16可由Pch-SW单独构成(Pch-SW的接通电阻略大，栅极/源极间电压Vgs的绝对值略小)、但需要增大Pch-SW的栅极宽度(W)的区域。Vl V8是不可由Pch-SW单独构成、需要与Nch-SW搭配(CMOS化)的区域。在图2中，第1、第2、第3子解码器110、120、130由开关(Pch-SW)构成，其中，上述开关(Pch-SW)由PchMOS晶体管(传输晶体管)构成；第4、第5、第6子解码器140、150、 160由开关(Nch-SW)构成，其中，上述开关(Nch-SW)由Nch型MOS晶体管(传输晶体管) 构成。第1子解码器110具有42个Pch-sw，其输入第1电平电压组V9 V32共M个电平电压，根据5位数据信号的下位3位及其互补信号(D0、D0B)、(D1、D1B)、(D2、D2B)，以3 级的锦标赛方式选择输出3个电平电压(图1的a = 3)。S卩，根据(D0、D0B)，第1级的M 个Pch-SW中的12个接通，从M个电平电压中选择12个；根据(Dl、DlB)，第2级的12个 Pch-SW中的6个接通，从12个电平电压中选择6个；根据(D2、D2B)，第3级的6个Pch-SW 中的3个接通，从6个电平电压中选择3个；由此，选择输出M + 8 = 3个电平电压。所选择的3个电平电压从构成3个输出端的节点N2、N3、N4分别输出。在该例中，从节点N2选择输出8个电平电压V9 V16中的1个，从节点N3选择输出8个电平电压V17 V24中的1个，从节点N4选择输出8个电平电压V25 V32中的1个。第2子解码器120具有14个Pch_SW，其输入第2电平电压组Vl V8共8个参照电压，根据5位数据信号的下位3位及其互补信号(DO,DOB)、(DUDlB)、(D2、D2B)，以锦标赛方式选择将1个电压输出到构成输出端的节点Nl (图1的b = 1)。第3子解码器130具有6个Pch_SW，从第1子解码器110的输出节点N2、N3、N4 及第2子解码器120的输出节点m分别选择输出的4个选择电压中(图1的a+b = 4)， 根据5位数据信号的上位2位及其互补信号(D3、D3B)、(D4、D4B)以锦标赛方式选择1个。 在第3子解码器130中，当D3 = High、D4 = High时，选择节点N4、N7的路径而与输出端子OUT导通；当D3 = High、D4 = Low时，选择N2、N6的路径而与输出端子OUT导通；当D3 =Low、D4 = Hight时，选择节点N3、N7的路径而与输出端子OUT导通；当D3 = Low、D4 = Low时，选择节点N1、N6的路径而与输出端子OUT导通。第4子解码器140具有15个Nch-SWl 15，其输入第3电平电压组Vl V8共8 个参照电压，根据数据信号的下位3位及其互补信号(DO, DOB), (D1、D1B)、(D2、D2B)以及1位的互补信号D3B，以锦标赛方式将1个电压输出到节点N5(图1的c = 1)。第5子解码器150具有Nch-SW16，其栅极连接到5位数据信号的最上位的位信号 D4的互补信号D4B，并连接在第4子解码器140的输出端(节点N5)和输出端子OUT之间。第5子解码器150的Nch_SW16与Pch_SW16同时地控制为接通/断开，并等价地构成CMOS开关，其中，在第3子解码器130中，Pch-SWie的栅极连接到最上位的位信号D4， 并连接在节点N6和输出端子OUT之间。第6子解码器160具有Nch_SW17，其栅极连接到位信号D3，并连接在第1子解码器110的输出端(节点N2)和第2子解码器120的输出端(节点N5)之间。此外，第6子解码器160的Nch_SW17与第3子解码器130中的Pch_SW17构成等价的CMOS开关；其中，上述Pch-SW17中，其栅极连接到位信号D3的互补信号D3B，一个扩散层(源极)连接到第1子解码器110的第1输出端(节点拟)，并且，另一个扩散层(漏极)连接到节点N6。S卩，Nch-SW17和Pch-SW17各自的第1端子(漏极和源极)共同连接到节点N2，各自的第2端子(源极和漏极)分别根据Nch-SWie和Pch-SWie连接到输出端子OUT，根据位信号(D3、D3B)及(D4、D4B)控制为同时接通或同时断开，作为等价的CMOS 开关发挥作用。第2子解码器120的14个Pch-SWl 14、第4子解码器140的14个Nch-SWl 14和图11 一样，相同附图标记的Pch-SW和Nch-SW之间构成CMOS开关。即，在图2中，相同附图标记的Pch-SW和Nch-SW之间作为等价的CMOS开关发挥作用。并且，在本实施例中，第2电平电压组Vl V8和第3电平电压组Vl V8相同。 图2的解码器电路应用于图9的数据驱动器的解码器705-1 705-q时，电平电压组Vl V8优选如下构成从电平电压发生电路704输出后分支为第2及第3电平电压组，第2电平电压组Vl V8与第1电平电压组V9 V32 —起在解码器705-1 705-q的Pch元件区域705P —侧、沿数据驱动器的长边方向布线，第3电平电压组Vl V8在解码器705-1 705-q的Nch元件区域705N —侧沿着数据驱动器的长边方向布线。根据本实施例，相对图11的参考例，追加了 1个开关Nch_SW17及连接节点N2和节点N5之间的Pch/Nch区域间的布线。即，根据追加的第6子解码器160的较少个数的晶体管开关及Pch/Nch区域间的较少布线，以数据信号上位侧的2位(D3、D3B)、(D4、D4B)控制接通/断开，使选择电平电压组V9 V16的开关为等价的CMOS开关构造，可降低接通电阻。 即，选择第1电平电压组Vl V32的Pch-SW中，在选择位于由完全CMOS化的开关选择的电平电压组Vl V8旁边的电平电压组V9 V16的路径上，串联的开关中、根据数据信号上位侧的2位(D3、D3B)、(D4、D4B)控制接通/断开的Pch_SW15、17、16，与对应的Nch-Sff 15, 16、17 —起构成等价的CMOS，因此，即使不增大根据数据信号的下位3位(D0、D0B) (D2、 D2B)控制接通/断开的第1子解码器110的Pch-SW的栅极宽度(W)，也可抑制选择V9 V16的路径上的开关的接通电阻的增大，可抑制面积增大。并且在本实施例中，作为子解码器的构造，优选上述锦标赛方式。当不是锦标赛方式的构造时，为实现CMOS化而追加的开关、晶体管数会增加。根据本实施例，使选择V9 V16的开关中、根据数据信号的上位的位而选择的开关CMOS化，从而降低接通电阻，可抑制根据数据信号的下位的位控制接通/断开的晶体管开关的栅极宽度的增大。
在图2所示的例子中，数据信号的位数N设为5位，但例如N = 6位以上时，相当于图2的V9 V16的电压电平数是N = 5时(8个电压电平)的2倍以上。因此，N = 6 位以上时，选择相当于V9 V16的电压电平的晶体管开关数超过2倍，因此若要对这些晶体管开关直接增加栅极宽度、或全部进行CMOS化时，解码器的面积明显增加。根据本实施例，仅通过追加第6子解码器160的较少个数的晶体管开关，可使从上位开始至少2位的 Pch-SW实现CMOS化，抑制下位的位一侧的Pch-SW的栅极宽度的增大，抑制解码器的面积增大。越是多位的数据信号，本实施例的解码器面积增大的抑制效果越大，和未应用本实施例的解码器相比，解码器的面积减小。此外，图2所示的本实施例应用于参照图8说明的OLED的输出范围所对应的解码器，或和LCD的正极输出范围对应的正极解码器的构造。(实施例2)图3是表示本发明的第2实施例的构成的图。本实施例是在图1中为以下的例子N =5L =2:D0 -DUDOB --DlBM =3:D2 -D4、D2B --D4BP =4:D0 -D3、D0B --D3BQ =1:D4BK =2:D2 乂 D3、D2B第1电平电压组V9 V32第2电平电压组V1 V8第3电平电压组Vl V8(与第2电平电压组的Vl V8全部重复)。参照图3，第1子解码器110由36个Pch-SW构成，从第1电平电压组V9 V32 ( 个电平电压)中，根据(D0、D0B) (D1、D1B)选择6个电压，并从6个输出端(节点N3 N8，图1的“a” = 6)输出。第2子解码器120由12个Pch-SW构成，输入第2电平电压组 Vl V8共8个电平电压，根据(D0、D0B) (D1、D1B)选择2个电压，并从2个输出端(节点N1、N2，图1的“b”= 2)输出。第3子解码器130由14个Pch-SW构成，输入来自第1、第2子解码器110、120的 8个输出端(附 N8、图1的a+b = 8)的电压，根据数据信号的上位3位(D2、D2B) (D4、 D4B)选择一个电压，并输出到输出端(OUT)。第4子解码器140由15个Nch-SW构成，输入第3电平电压组Vl V8共8个电平电压，根据(D0、D0B) (D2、D2B)、D!3B选择1个电压，并从输出端(节点附0，图1的“C” =1)输出。第5子解码器150具有Nch-SW16，其栅极连接到D4B，并连接在第4子解码器140 的输出端(节点N10)和输出端子OUT之间。第6子解码器160具有Nch-SW17，一个扩散层(漏极)连接到节点N9，另一个扩散层(源极)连接到第4子解码器140的输出端(节点N10)，栅极分别连接到D3;和 Nch-SW18、19，一个扩散层(漏极)连接到第1子解码器110的第1、第2输出端(节点N3、 N4)，栅极连接到D2B、D2，Nch_SW18、19的另一个扩散层(源极)共同连接到节点N9。
图3的实施例是对图2的构成追加Nch_SW18、19，并使选择V9 V16的Pch-SW 中根据(D2、D2B)选择的开关进一步CMOS化的实施例。因此，在选择V9 V16的Pch-SW 中，使根据(D2、D2B) (D4、D4B)选择的开关CMOS化，实现接通电阻的低电阻化。这样一来，无需增大选择V9 V16的第1子解码器110的Pch-SW中、根据(DO、DOB)、(DU DIB) 选择的开关的栅极宽度，可抑制面积增大。即，仅通过追加第6子解码器160的较少的 Pch-SW(Pch-SW17、18、19)及Pch/Nch间的较少布线(节点N3和附0间、节点N4和附0间的布线)，可降低选择V9 V16的开关的接通电阻，减小解码器面积。本实施例也和上述第1实施例一样，适用于锦标赛构造。并且，也可适用于和本实施例的OLED的输出范围对应的解码器，或和LCD的正极输出范围对应的正极解码器。(实施例3)图4是表示本发明的第3实施例的构成的图。本实施例是表示电平电压Vl V4 无法由Pch-SW选择时的构成例。电平电压组Vl V4由Nch-SW单独选择。本实施例在图 1中N =5L =3:D0 -D2、D0B --D2BM =2:D3 -D4、D3B --D4BP =4:D0 -D3、D0B --D3BQ =1:D4BK =2:D3第1电平电压组V9 V32第2电平电压组V5 V8第3电平电压组Vl V8(V5 V8与第2电平电压组的V5 V8重复)。参照图4，第1子解码器110由42个Pch-SW构成，从第1电平电压组V9 V32 (24 个电平电压)中，根据(D0、D0B) (D2、D2B)选择3个电压，并从3个输出端(节点N2、N3、 N4，图1的“a” = 3)输出。第2子解码器120由7个Pch-SW构成，输入第2电平电压组V5 V8共4个电平电压，根据(DO、DOB) (D2、D2B)选择1个电压，并从输出端(节点Ni，图1的“b”= 1)输出。第3子解码器130由6个Pch-SW构成，输入来自第1、第2子解码器110、120的 4个输出端(Ni N4)的电压，根据数据信号的上位2位(D3、D3B)、(D4、D4B)选择一个电压，并输出到输出端子(OUT)。第4子解码器140由15个Nch-SW构成，输入第3电平电压组Vl V8共8个电平电压，根据(DO,D0B) (D2、D2B)、D!3B选择1个电压，并从输出端(节点N5，图1的“C” =1)输出。第5子解码器150具有Nch-SW16，其栅极连接到D4B，连接在第4子解码器140的输出端(节点N5)和输出端子OUT之间。第6子解码器160具有Nch_SW17，一个扩散层(漏极)连接到节点N2，另一个扩散层(源极)连接到第4子解码器140的输出端(节点N5)，栅极连接到D3。第6子解码器160的Nch_SW17和第3子解码器130中的Pch_SW17构成等价的CMOS开关；其中，上述Pch-SW17其栅极连接到D3的互补信号D3B，并且连接在第1子解码器110的第1输出端(节点N2)和节点N6之间。第2子解码器120的Pch-SW5 14和第4子解码器140的Nch_SW5 14与图2 一样，相同附图标记的Pch-SW和Nch-SW之间构成CMOS开关。第4子解码器140的Nch_SW15和第3子解码器130的Pch_SW15构成CMOS开关。第6子解码器150的Nch_SW16和第3子解码器130的Pch_SW16构成CMOS开关。在本实施例中，在选择V9 V16的开关中，根据(D3、D3B)、(D4、D4B)控制接通/ 断开的开关是CMOS开关的等价构成，接通电阻降低。因此，在选择V9 V16的路径上的开关中，可抑制根据(D0、D0B) (D2、D2B)控制接通/断开的第1子解码器110的Pch-SW的栅极宽度(W)的尺寸的增大。即，仅通过追加第6子解码器的较少的Nch-SW及Pch/Nch间的较少布线(节点N2和Nch-SW17间的布线)，可降低选择V9 V16的开关的接通电阻，减小解码器面积。图4所示的实施例可适用于与OLED的输出范围对应的解码器，或与IXD的正极输出范围对应的正极解码器。(实施例4)图5是表示本发明的第4实施例的构成的图。本实施例是表示可适用于与LCD的负极输出范围对应的负极解码器的构成的电平电压选择电路的构成的图。参照图5，Pch-SW 和Nch-SW与图2的构成调换，随着开关极性的调换而调换位信号的正信号和互补信号的位置，进一步，与负极输出范围对应的电平电压组Vl V32的大小关系，是和与正极输出范围对应的电平电压组Vl V32相反的、VSS < V32 < . . . < Vl < VDD0 V17 V32是可单独由Nch-SW构成的区域(Nch-SW的接通电阻小，栅极/源极间电压Vgs大)。V9 V16是可单独由Nch-SW构成(Nch-SW的接通电阻略大，栅极/源极间电压Vgs略小)、但需要增大 Nch-Sff的栅极宽度(W)的区域。Vl V8是不可由Nch-SW单独构成而需要与Pch-SW搭配 (CMOS化)的区域。在图5所示的例子中，第1子解码器110由42个Nch-SW构成，输入第1电平电压组V9 V32，根据(D0、D0B)、(D1、D1B)、(D2、D2B)选择3个电压，并输出到3个输出端(节点 N2、N3、N4，图 1 的 “a” = 3)。第2子解码器120由14个Nch-SW构成，输入第2电平电压组Vl V8(V1 > V2 > ...>V8)，根据(DO、DOB)、(DU DIB), (D2、D2B)选择1个电压，并输出到1个输出端 (节点Ni，图1的“b”= 1)。第3子解码器130输入来自第2、第1子解码器120、110的4个输出端(节点附 N4)的电压，根据(D3、D3B)、(D4、D4B)选择一个，并输出到输出端子(OUT)。第4子解码器140由15个Pch-SW构成，输入第3电平电压组Vl V8，根据(D0、 DOB)、(DU DIB)、(D2、D2B)、D3选择1个电压，并输出到1个输出端(节点N5，图1的“C” =1)。第5子解码器150具有Nch-SW16，连接在第4子解码器140的输出端(节点N5) 和输出端子OUT之间，根据数据信号的最上位的位D4控制接通/断开。第6子解码器160具有Nch_SW17，一个扩散层(漏极)连接到第1子解码器110 的输出端(节点拟)，另一个扩散层(源极)连接到第4子解码器140的输出端(节点N5)。
第2子解码器120的14个Nch-SWl 14、及第4子解码器140的14个Pch-SWl 14和图2 —样，相同附图标记的Pch-SW和Nch-SW之间构成CMOS开关。第3子解码器130的Nch_SW15 (根据D!3B控制接通/断开)和第4子解码器140 的Pch-SW15 (根据D3控制接通/断开)构成CMOS开关。第3子解码器130的Nch-SWie (根据D4B控制接通/断开)和第5子解码器150 的Pch-SWie (根据D4控制接通/断开)构成CMOS开关。第3子解码器130的Nch_SW17(根据D3控制接通/断开)和第6子解码器160 的Pch-SW17(根据D!3B控制接通/断开)构成CMOS开关。S卩，在图5中，相同附图标记的 Pch-Sff和Nch-SW之间构成CMOS开关。根据本实施例，通过追加第6子解码器160的个数较少的晶体管开关(Pch_SW17) 及Pch/Nch区域间的较少布线(节点N2和N5间的布线)，选择电平电压组V9 V16的开关中、根据数据信号上位侧的2位(D3、D3B)、(D4、D4B)控制接通/断开的开关形成CMOS开关构造，可降低接通电阻。选择电平电压组V9 V16的开关中，即使不增大根据数据信号的下位3位(D0、D0B) (D2、D2B)控制接通/断开的Nch-SW的栅极宽度(W)，也可抑制选择V9 V16的路径上的开关的接通电阻的增大，抑制面积增大。此外，上述专利文献的公开内容通过引用加入到本说明书中。在要遥全部公开 (包括权利要求)框架内，可进一步根据其基本技术思想进行实施方式或实施例的变更、调整。并且，在本发明的权利要求范围框架内，可进行各种公开要素的多种组合或选择。艮口， 本发明当然包括本领域技术人员根据包括权利要求范围在内的所有公开、技术思想可获得的各种变形、修正。
权利要求
1.一种电平电压选择电路，接收多个电平电压，根据N位数字信号从多个电平电压中选择一个电平电压，并将所选择的上述电平电压输出到输出端子，其中，设N为2以上的整数，其特征在于，上述多个电平电压包括第1电平电压组、第2电平电压组及第3电平电压组； 上述第1电平电压组和上述第2电平电压组各自的电压范围彼此不重叠； 上述第3电平电压组和上述第2电平电压组共同包含一个或多个电平电压； 上述电平电压选择电路具有第1子解码器，具有多个开关，其接收上述第1电平电压组，根据上述N位数字信号中预定的下位侧L位的信号被控制导通和非导通，从上述第1电平电压组中选择第1个数的电平电压，并从上述第1个数的输出端输出；第2子解码器，具有多个开关，其接收上述第2电平电压组，根据上述N位数字信号中的上述L位的信号被控制导通和非导通，从上述第2电平电压组中选择第2个数的电平电压，并从上述第2个数的输出端输出；第3子解码器，具有多个开关，其接收个数为由上述第1及第2子解码器输出的上述第 1个数与上述第2个数之和的电平电压，根据上述N位数字信号中预定的上位侧M位的信号被控制导通和非导通，从个数为由上述第1及第2子解码器输出的上述第1个数与上述第 2个数之和的电平电压中选择一个电平电压，并输出到输出端子；第4子解码器，具有多个开关，其接收上述第3电平电压组，根据上述N位数字信号中预定的下位侧P位的信号被控制导通和非导通，从上述第3电平电压组中选择第3个数的电平电压，并从上述第3个数的输出端输出；第5子解码器，具有至少一个开关，其接收由上述第4子解码器的上述第3个数的输出端输出的电平电压，根据上述N位数字信号中预定的上位侧Q位的信号，从由上述第4子解码器的上述第3个数的输出端输出的电压中选择一个，并输出到上述输出端子；以及第6子解码器，具有至少一个开关，其配置在上述第1子解码器的上述第1个数的输出端中的一个输出端与上述第4子解码器的上述第3个数的输出端中的一个输出端之间，根据上述N位数字信号中的预定的K位的信号被控制为导通或非导通，并且，在导通时，将输出到上述第1子解码器的上述一个输出端的电平电压输出到上述第4子解码器的上述一个输出端；上述第1至第3子解码器的各上述开关由第1极性的晶体管构成； 上述第4至第6子解码器的各上述开关由第2极性的晶体管构成； 上述N、L、M、P、Q、K分别是正整数，且满足以下关系 L为1以上、且小于N; P大于L;M大于Q、且Q为1以上； P与Q之和等于N、且L与M之和等于N ； K为1以上。
2.根据权利要求1所述的电平电压选择电路，其特征在于，上述第6子解码器的上述至少一个开关包括第1开关，该第1开关由第2极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端上，并根据上述K位的一个位信号的正信号及互补信号中的一方被控制导通和非导通；上述第3子解码器中的上述多个开关包括第2开关，该第2开关由第1极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端上，并根据上述M位中、上述K位的上述一个位信号的正信号及互补信号中的另一方所对应的位信号被控制导通和非导通；上述第1及第2开关被共同地控制导通和非导通，构成等价CMOS开关。
3.根据权利要求1所述的电平电压选择电路，其特征在于，上述第4子解码器的上述多个开关包括第1开关，该第1开关由第2极性的第1晶体管构成，并根据上述P位的一个位信号的正信号及互补信号中的一方被控制导通和非导通；上述第2或第3子解码器的上述多个开关包括第2开关，该第2开关由第1极性的第 2晶体管构成，与上述第4子解码器的上述第1开关对应地设置，并根据与上述P位的上述一个位信号的正信号及互补信号中的另一方对应的位信号被控制导通和非导通； 上述第1及第2开关被共同地控制导通和非导通，构成第1等价CMOS开关； 上述第5子解码器的上述多个开关包括第3开关，该第3开关由第2极性的第3晶体管构成，并根据上述Q位的一个位信号的正信号及互补信号中的一方被控制导通和非导通；上述第3子解码器的上述多个开关包括第4开关，该第4开关由第1极性的第4晶体管构成，与上述第5子解码器的上述第3开关对应地设置，并根据上述M位中、上述Q位的上述一个位信号的正信号及互补信号中的另一方所对应的位信号被控制导通和非导通； 上述第3及第4开关被共同地控制导通和非导通，构成第2等价CMOS开关。
4.根据权利要求1所述的电平电压选择电路，其特征在于，提供给上述第4子解码器的上述第3电平电压组共同地包含提供给上述第2子解码器的上述第2电平电压组的全部或一部分，共同的上述电平电压被布线连接到上述子解码器及上述第4子解码器各自的输入端。
5.根据权利要求1所述的电平电压选择电路，其特征在于，组合上述第1及第3电平电压组而得到的电平电压组包括彼此值不同的电平电压，上述第1、第2、第3子解码器构成如下的锦标赛电路根据上述N位数据信号的最下位的第1位从上述2N个电平电压中选择个电平电压，根据上述第1位的上一位的第2位从个电平电压中选择2n_2个电平电压，最后根据上述N位数据信号的最上位的第N位信号选择根据第N位的下一位的第(N-I)位所选择的二个电平电压中的一个； 上述第3电平电压组具有个数为2H的电平电压； 上述第4子解码器的上述多个开关，包括多个第1开关，该第1开关由第2极性的晶体管构成，根据上述P位中从最下位的上述第1位到第(P-I)位的各个位的正信号或其互补信号被控制导通和非导通；并且，构成如下的锦标赛电路从个数为上述2H的电平电压中根据上述第1位选择个数为2P_2的电平电压，根据第(P-I)位从根据下一位的第(P-2)位所选择的二个电平电压中选择一个电平电压；进一步包括第2开关，该第2开关由第2极性的晶体管构成，输入根据上述第(P-I)位所选择的上述一个电平电压，并根据第P位的正信号及互补信号中的一方被控制导通和非导通；上述第2子解码器的上述多个开关，包括多个第3开关，该第3开关由第1极性的晶体管构成，根据上述L位中、从上述第 1位到上述第(P-I)位的各个位的正信号或其互补信号所对应的位信号被控制导通及非导通，并且与上述第4子解码器的各上述第1开关对应；上述第4子解码器的上述第1开关和上述第2子解码器的上述第3开关的多对中的各对被控制导通和非导通，分别构成多个第1等价CMOS开关； 上述第3子解码器的上述多个开关，包括第4开关，该第4开关由第1极性的晶体管构成，根据包含于上述M位中、且与上述第P位的正信号及其互补信号中的另一方对应的位信号被控制导通及非导通，并且与上述第4子解码器的上述第2开关对应；上述第4子解码器的上述第2开关和上述第3子解码器的上述第4开关被控制导通和非导通，并构成第2等价CMOS开关；上述第5子解码器的上述多个开关包括第5开关，该第5开关由第2极性的晶体管构成，并根据上述Q位的一个位信号的正信号或其互补信号被控制导通和非导通；上述第3子解码器的上述多个开关还包括第6开关，该第6开关由第1极性的晶体管构成，根据包含于上述M位中、且与上述Q位的上述一个位信号的正信号及其互补信号中的另一方对应的位信号被控制导通和非导通，并与上述第5子解码器的上述第5开关对应；上述第5子解码器的上述第5开关和上述第3子解码器的上述第6开关被控制导通和非导通，并构成第3等价CMOS开关；上述第6子解码器的上述至少一个开关包括第7开关，该第7开关由第2极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端，并根据上述K位的一个位信号的正信号及其互补信号中的一方被控制导通和非导通；上述第3子解码器的上述多个开关还包括第8开关，该第8开关由第1极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端，并根据包含于上述M位中、且与上述K位的上述一个位信号的正信号及其互补信号中的另一方对应的位信号被控制导通和非导通；上述第6子解码器的上述第7开关和上述第3子解码器的上述第8开关被控制导通和非导通，并构成等价CMOS开关。
6.根据权利要求1所述的电平电压选择电路，其特征在于，组合上述第1至第3电平电压组而得到的电平电压组包括彼此值不同的电平电压，上述第1、第2、第3子解码器构成如下的锦标赛电路根据上述N位数据信号的最下位的第1位从上述2N个电平电压中选择个电平电压，根据上述第1位的上一位的第2位从个电平电压中选择2N_2个电平电压，最后根据上述N位数据信号的最上位的第N位信号选择根据第N位的下一位的第(N-I)位所选择的二个电平电压中的一个； 上述第3电平电压组具有个数为2H的电平电压； 上述第2子解码器的上述多个开关，包括多个第1开关，该第1开关由第1极性的晶体管构成，根据上述L位中从最下位的第1位到第L位的各个位的正信号或其互补信号被控制导通和非导通，并从上述第2电平电压组中选择上述第2个数的电平电压； 上述第4子解码器的上述多个开关，包括多个第2开关，该第2开关由第2极性的晶体管构成，根据上述P位中从上述第1 位到上述第L位的各个位的正信号或其互补信号所对应的位信号被控制导通和非导通，从上述第3电平电压组的上述个数为2H的电平电压中选择个数为2ρ_Η的电平电压，并与上述第2子解码器的各上述第1开关对应；进一步包括多个第3开关，该第3开关由第2极性的晶体管构成，根据上述P位中从上述第(L+1)位到第P位的各个位的正信号或其互补信号被控制导通和非导通，并从上述个数为的电平按压中选择上述第3个数的电平电压；上述第2子解码器的上述第1开关和上述第4子解码器的上述第2开关的多对分别构成多个第1等价CMOS开关；上述第3子解码器的上述多个开关包括多个第4开关，该第4开关由第1极性的晶体管构成，根据包含于上述M位中、且与从上述第(L+1)位到上述第P位的各个位的正信号或其互补信号对应的位信号被控制导通和非导通，并与上述第4子解码器的各上述第3开关对应；上述第4子解码器的上述第3开关和上述第3子解码器的上述第4开关的多对分别构成多个第2等价CMOS开关；上述第5子解码器的上述多个开关包括第5开关，该第5开关由第2极性的晶体管构成，并根据上述Q位的一个位信号的正信号或其互补信号被控制导通和非导通；上述第3子解码器的上述多个开关还包括第6开关，该第6开关由第1极性的晶体管构成，根据包含于上述M位中、且与上述Q位的上述一个位信号的正信号及其互补信号中的另一方对应的位信号被控制导通和非导通，并与上述第5子解码器的上述第5开关对应；上述第5子解码器的上述第5开关和上述第3子解码器的上述第6开关构成第3等价 CMOS开关；上述第6子解码器的上述至少一个开关包括第7开关，该第7开关由第2极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端与上述第4 子解码器的上述第3个数的输出端中的上述一个输出端之间，并根据上述K位的正信号或其互补信号被控制导通和非导通；上述第3子解码器的上述多个开关还包括第8开关，该第8开关由第1极性的晶体管构成，连接于上述第1子解码器的上述第1个数的输出端中的上述一个输出端，并根据包含于上述M位中、且与上述K位的正信号或其互补信号对应的位信号被控制导通和非导通；上述第6子解码器的上述第7开关和上述第3子解码器的上述第8开关构成等价CMOS 开关。
7.根据权利要求5所述的电平电压选择电路，其特征在于，连接上述第1子解码器的输出端和上述第6子解码器之间的布线包括极性不同的区域之间的布线。
8.一种数据驱动器，包括权利要求1所述的上述电平电压选择电路，上述电平电压选择电路将多个参照电压作为上述第1至第3电平电压组输入，并将根据上述N位数字信号所选择的电压输出到放大电路，上述放大电路将上述所选择的电压放大输出到连接有数据线的输出端。
9.一种显示装置，具有权利要求8所述的数据驱动器。
10.根据权利要求9所述的显示装置，包括液晶或有机发光二极管作为显示元件。
11.一种数模转换电路，包括权利要求1所述的上述电平电压选择电路，输入数字信号，转换为模拟电压信号并输出。
全文摘要
本发明提供一种电平电压选择电路及数据驱动器，可抑制追加元件个数、Pch/Nch间的布线连接数及面积增大。具有第1子解码器，接收第1电平电压组并输出根据N位数据的下位L位选择的电压；第2子解码器，输入第2电平电压组并输出根据下位L位选择的电压；第3子解码器，根据上位M位从由第1、第2子解码器选择的电压中选择一个；第4子解码器，输出根据下位P位从第3电平电压组中选择的电压；第5子解码器，从由第4子解码器输出的电压中选择根据上位Q位所选择的一个；第6子解码器，根据K位控制第1子解码器的输出中的至少一个输出和第4子解码器的输出中的至少一个输出之间的导通/非导通。
文档编号G09G3/36GK102208174SQ20111008411
公开日2011年10月5日 申请日期2011年3月30日 优先权日2010年3月30日
发明者土弘 申请人:瑞萨电子株式会社
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