移位寄存器单元、移位寄存器、显示面板及显示器的制作方法
专利名称：移位寄存器单元、移位寄存器、显示面板及显示器的制作方法
技术领域：
本发明涉及显示器驱动技木，尤其涉及ー种移位寄存器单元、移位寄存器及包括该移位寄存器的显示面板、显示器。
背景技术：
现有移位寄存器通常由晶体管和电容组成，其内部延迟主要是由晶体管的导通时间延长和衰减造成的，具有延迟大，结点复位较慢的缺陷，从而影响移位寄存器的结点充电，进一歩也增大输出延迟和衰减，进而使得移位寄存器工作不稳定。
发明内容
(一 )要解决的技术问题 本发明要解决的技术问题是如何减小输出延迟和衰减、提高抗干扰能力、从而使移位寄存器工作稳定，并增加移位寄存器的驱动余量。( ニ )技术方案为解决上述技术问题，本发明提供了移位寄存器单元，包括12个晶体管Ml、
M2，......，M12 ;1个电容Cl ；4个信号输入端INPUT、RESET、CLK, CLKB ;ー个信号输出端
OUTPUT ;以及I个电源端VSS ;连接关系如下Ml的栅极接信号输入端INPUT和M6、M9的栅极，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、MlO的漏极，以及M11、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT ；M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端 RESET，所述移位寄存器单元还包括另外两个信号输入端 第5个信号输入端和第6个信号输入端，Ml的漏极接第5个信号输入端，且当Ml的栅极为高电平时，其Ml漏极的信号输入端的电压也为高电平；M8的源极接第6个信号输入端，当M8的栅极为高电平吋，M8源极的信号输入端的电压也为高电平。其中，还包括2个电源端VDD1、VDD2 ；M1的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为电源端VDD2。其中，还包括I个电源端VDDl ；M1的漏极所接的第5个信号输入端为所述信号输入端INPUT，且Ml的漏极还接M6、M9的栅极；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏极。其中，还包括1个电源端VDDl ；M1的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏扱。本发明又提供了ー种移位寄存器，包括多个上述移位寄存器单元。其中，所述移位寄存器由所述多个移位寄存器单元级联组成。本发明还提供了一种显示面板，包括所述的移位寄存器作为该显示面板的栅极驱动器。本发明还提供了 ー种包含该显示面板的显示器。(三)有益效果本发明通过电路的设计，减小了复位延迟，从而减小了移位寄存器的输出延迟和衰减；其中PU结点不对ro和PD_CN结点的复位产生直接影响，减小了噪声干扰，从而提高了移位寄存器的工作稳定性。
图I是本发明实施例一的移位寄存器单元的电路图；图2是实施例一的工作时序图；图3是本发明实施例ニ的移位寄存器单元的电路图；图4是实施例ニ的工作时序图；图5是本发明实施例三的移位寄存器单元的电路图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进ー步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。实施例一本发明实施例一的移位寄存器单元包括12个晶体管Ml、M2，......，M12(均为P
沟道晶体管);1个电容Cl ；4个信号输入端INPUT、RESET、CLK(时钟信号)、CLKB (时钟信号CLK的反向信号)；ー个输出端OUTPUT ;以及3个电源端VSS、VDD1、VDD2，其中VSS —直为低电平，VDDl和VDD2—直为高电平，VDDl和VDD2的电压可以相同，也可以不同。级联(cascade)是指一系列同样的单元器件首尾相连，形成新的単元。各器件及输入、输出信号的连接关系如图I中所示。Ml的栅极接信号输入端INPUT和M6、M9的栅极，漏极接电源端VDDl，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极；M8的源极接电源端VDD2，栅极接M5的源极，漏极接M9、MlO的漏极，以及Mil、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、MlO的栅极，M12、M4的漏极以及信号输出端OUTPUT ;M2、Mil、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。针对实施例一的结构所设计的工作时序(即控制逻辑)如图2所示。其工作原理可以分为以下5个阶段描述第I阶段=INPUT为高电平，晶体管M1、M6、M9导通，则PU节点为高电平，晶体管M3 导通；CLKB为高电平，晶体管M5导通，此时M5的源极为高电平，通过设置M5/M6、M8/M9沟道宽长比的比例，使得I3D节点为低电平，则晶体管Mll和M12截止；RESET为低电平，则晶体管M2、M4截止；CLK为低电平，所以输出OUTPUT为低电平，M7、MlO截止。此阶段中，由于M6、M9在INPUT为高电平时导通，几乎没有延迟，故I3D结点也很快被拉低，从而不影响PU结点充电。特别是在低温条件下，TFT (特别是Ml、M2、Mil、M6、M7、M9和M10)的迁移率降低，结点受到的影响更明显，甚至可能由于充电过慢，造成ro结点下拉不足，最終使得移位寄存器不能正常工作。第II阶段INPUT变为低电平，晶体管M1、M6、M9截止，则PU节点仍为高电平，晶体管M3仍导通；CLKB为低电平，晶体管M5、M8截止，那么节点仍为低电平，则晶体管MlI和M12仍截止；RESET仍为低电平，则晶体管M2、M4仍截止；CLK变为高电平，所以输出OUTPUT变为高电平，M7、M10导通。 第III阶段=INPUT仍为低电平，晶体管M1、M6、M9仍截止；RESET变为高电平，则晶体管M2、M4导通；于是I3U节点被放电至低电平，晶体管M3截止；CLKB为高电平，晶体管M5、M8导通，那么节点I3D变为高电平，则晶体管M11、M12导通；CLK为低电平，所以输出OUTPUT变为低电平，M7、M10截止。第IV阶段INPUT仍为低电平，晶体管M1、M6、M9仍截止；RESET变为低电平，则晶体管M2、M4截止；PU节点仍为低电平，晶体管M3仍截止；CLKB为低电平，晶体管M5截止，那么节点I3D保持高电平，则晶体管M11、M12保持截止；所以输出OUTPUT保持低电平。第V阶段INPUT仍为低电平，晶体管Ml、M6、M9仍截止；RESET仍为低电平，则晶体管M2、M4仍截止JU节点仍为低电平，晶体管M3仍截止；CLKB为高电平，晶体管M5导通，那么节点I3D保持高电平，则晶体管Mil、M12保持截止；所以输出OUTPUT保持为低电平。此后，则一直重复第IV、V阶段的状态，直到再次出现I、II、III阶段的时序。完成I、II、III阶段一次，则完成了一次移位。实施例ニ该方案中，移位寄存器单元中去除了直流电压VDD1、VDD2。连接方式如图3所示连接关系如下=Ml的栅极、漏极接信号输入端INPUT和M6、M9的栅极，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB、M8的源极，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、MlO的栅极，M12、M4的漏极以及信号输出端OUTPUT ;M2、Mil、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。其中VSS —直为低电平，驱动时序如图4所示。本实施例的工作原理与实施例一基本相同，主要区别在于实施例ニ中，CLKB变化吋，PD节点会跟随变化，而实施例一中则不会。这个方案中由于去除了 VDD2，因此可以使随CLKB变化，从而减小M11、M12的偏置电压，有利于延长移位寄存器的寿命。另外，相对于实施例一的方案，去除了直流电压VDDI、VDD2，具有信号线少，有利于布局、布线的优点，但是时钟信号及PU节点的衰减有所増大。实施例三如图5所示，该方案仅去除了直流电压VDD2 M1的栅极接信号输入端INPUT和M6、M9的栅极，漏极接电源端VDDl，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB、M8的源极，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、MlO的漏极，以及Mil、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT ;M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。其中VSS —直为低电平，驱动时序仍如图4所示。本实施例的工作原理与实施例一基本相同，主要区别在于实施例三中，CLKB变化吋，PD节点会跟随变化，而实施例一中则不会。该方案的优、缺点同实施例ニ。只不过相对于实施例ニ而言，PU节点的衰减有所减小，而信号线稍多实施例四本实施例提供了包括一个或多个如图I所示的移位寄存器单元的移位寄存器(具有多个移位寄存器单元时，可由多个移位寄存器单元级联组成)。实施例五本发明还提供了ー种包括上述移位寄存器(作为栅极驱动器)的显示面板(例如液晶显示面板)。实施例六本发明还提供了ー种包括上述显示面板的显示器(例如液晶显示器)。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.ー种移位寄存器单元，其特征在于，包括12个晶体管Ml、M2，......，M12;1个电容Cl ；4个信号输入端INPUT、RESET、CLK, CLKB ;ー个信号输出端OUTPUT ；以及I个电源端VSS ;连接关系如下 Ml的栅极接信号输入端INPUT和M6、M9的栅极，源极接M2、Mll的漏极； M2的栅极接信号输入端RESET ； M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极； M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极； M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、MlO的栅极，M12、M4的漏极以及信号输出端OUTPUT ； M2、Mil、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET ； 所述移位寄存器单元还包括另外两个信号输入端 第5个信号输入端和第6个信号输入端，Ml的漏极接第5个信号输入端，且当Ml的栅极为高电平时，其Ml漏极的信号输入端的电压也为高电平；M8的源极接第6个信号输入端，当M8的栅极为高电平吋，M8源极的信号输入端的电压也为高电平。
2.如权利要求I所述的移位寄存器单元，其特征在于，还包括2个电源端VDD1、VDD2；Ml的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为电源端VDD2。
3.如权利要求I所述的移位寄存器单元，其特征在于，还包括I个电源端VDDl；M1的漏极所接的第5个信号输入端为所述信号输入端INPUT，且Ml的漏极还接M6、M9的栅极；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏扱。
4.如权利要求I所述的移位寄存器单元，其特征在于，还包括1个电源端VDDl；M1的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏极。
5.—种移位寄存器,其特征在于，包括多个权利要求I 4任一项所述的移位寄存器单
6.如权利要求5所述的移位寄存器，其特征在于，所述移位寄存器由所述多个移位寄存器单元级联组成。
7.—种显示面板，其特征在干，包括权利要求5所述的移位寄存器作为该显示面板的栅极驱动器。
8.—种显示器，其特征在于，所述显示器还包括权利要求7所述的显示面板。
全文摘要
本发明公开了一种移位寄存器单元、移位寄存器、显示面板及显示器，属于显示器驱动技术，该移位寄存器单元包括12个晶体管M1、M2，......，M12；1个电容C1；4个信号输入端INPUT、RESET、CLK、CLKB；一个信号输出端OUTPUT；以及1个或多个电源端。本发明能减小输出延迟和衰减、提高抗干扰能力、从而使移位寄存器工作稳定，并增加移位寄存器的驱动余量。
文档编号G09G3/20GK102651238SQ20111009690
公开日2012年8月29日 申请日期2011年4月18日 优先权日2011年4月18日
发明者冷长林, 商广良, 赵天月 申请人:京东方科技集团股份有限公司
技术领域：
本发明涉及显示器驱动技木，尤其涉及ー种移位寄存器单元、移位寄存器及包括该移位寄存器的显示面板、显示器。
背景技术：
现有移位寄存器通常由晶体管和电容组成，其内部延迟主要是由晶体管的导通时间延长和衰减造成的，具有延迟大，结点复位较慢的缺陷，从而影响移位寄存器的结点充电，进一歩也增大输出延迟和衰减，进而使得移位寄存器工作不稳定。
发明内容
(一 )要解决的技术问题 本发明要解决的技术问题是如何减小输出延迟和衰减、提高抗干扰能力、从而使移位寄存器工作稳定，并增加移位寄存器的驱动余量。( ニ )技术方案为解决上述技术问题，本发明提供了移位寄存器单元，包括12个晶体管Ml、
M2，......，M12 ;1个电容Cl ；4个信号输入端INPUT、RESET、CLK, CLKB ;ー个信号输出端
OUTPUT ;以及I个电源端VSS ;连接关系如下Ml的栅极接信号输入端INPUT和M6、M9的栅极，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、MlO的漏极，以及M11、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT ；M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端 RESET，所述移位寄存器单元还包括另外两个信号输入端 第5个信号输入端和第6个信号输入端，Ml的漏极接第5个信号输入端，且当Ml的栅极为高电平时，其Ml漏极的信号输入端的电压也为高电平；M8的源极接第6个信号输入端，当M8的栅极为高电平吋，M8源极的信号输入端的电压也为高电平。其中，还包括2个电源端VDD1、VDD2 ；M1的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为电源端VDD2。其中，还包括I个电源端VDDl ；M1的漏极所接的第5个信号输入端为所述信号输入端INPUT，且Ml的漏极还接M6、M9的栅极；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏极。其中，还包括1个电源端VDDl ；M1的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏扱。本发明又提供了ー种移位寄存器，包括多个上述移位寄存器单元。其中，所述移位寄存器由所述多个移位寄存器单元级联组成。本发明还提供了一种显示面板，包括所述的移位寄存器作为该显示面板的栅极驱动器。本发明还提供了 ー种包含该显示面板的显示器。(三)有益效果本发明通过电路的设计，减小了复位延迟，从而减小了移位寄存器的输出延迟和衰减；其中PU结点不对ro和PD_CN结点的复位产生直接影响，减小了噪声干扰，从而提高了移位寄存器的工作稳定性。
图I是本发明实施例一的移位寄存器单元的电路图；图2是实施例一的工作时序图；图3是本发明实施例ニ的移位寄存器单元的电路图；图4是实施例ニ的工作时序图；图5是本发明实施例三的移位寄存器单元的电路图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进ー步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。实施例一本发明实施例一的移位寄存器单元包括12个晶体管Ml、M2，......，M12(均为P
沟道晶体管);1个电容Cl ；4个信号输入端INPUT、RESET、CLK(时钟信号)、CLKB (时钟信号CLK的反向信号)；ー个输出端OUTPUT ;以及3个电源端VSS、VDD1、VDD2，其中VSS —直为低电平，VDDl和VDD2—直为高电平，VDDl和VDD2的电压可以相同，也可以不同。级联(cascade)是指一系列同样的单元器件首尾相连，形成新的単元。各器件及输入、输出信号的连接关系如图I中所示。Ml的栅极接信号输入端INPUT和M6、M9的栅极，漏极接电源端VDDl，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极；M8的源极接电源端VDD2，栅极接M5的源极，漏极接M9、MlO的漏极，以及Mil、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、MlO的栅极，M12、M4的漏极以及信号输出端OUTPUT ;M2、Mil、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。针对实施例一的结构所设计的工作时序(即控制逻辑)如图2所示。其工作原理可以分为以下5个阶段描述第I阶段=INPUT为高电平，晶体管M1、M6、M9导通，则PU节点为高电平，晶体管M3 导通；CLKB为高电平，晶体管M5导通，此时M5的源极为高电平，通过设置M5/M6、M8/M9沟道宽长比的比例，使得I3D节点为低电平，则晶体管Mll和M12截止；RESET为低电平，则晶体管M2、M4截止；CLK为低电平，所以输出OUTPUT为低电平，M7、MlO截止。此阶段中，由于M6、M9在INPUT为高电平时导通，几乎没有延迟，故I3D结点也很快被拉低，从而不影响PU结点充电。特别是在低温条件下，TFT (特别是Ml、M2、Mil、M6、M7、M9和M10)的迁移率降低，结点受到的影响更明显，甚至可能由于充电过慢，造成ro结点下拉不足，最終使得移位寄存器不能正常工作。第II阶段INPUT变为低电平，晶体管M1、M6、M9截止，则PU节点仍为高电平，晶体管M3仍导通；CLKB为低电平，晶体管M5、M8截止，那么节点仍为低电平，则晶体管MlI和M12仍截止；RESET仍为低电平，则晶体管M2、M4仍截止；CLK变为高电平，所以输出OUTPUT变为高电平，M7、M10导通。 第III阶段=INPUT仍为低电平，晶体管M1、M6、M9仍截止；RESET变为高电平，则晶体管M2、M4导通；于是I3U节点被放电至低电平，晶体管M3截止；CLKB为高电平，晶体管M5、M8导通，那么节点I3D变为高电平，则晶体管M11、M12导通；CLK为低电平，所以输出OUTPUT变为低电平，M7、M10截止。第IV阶段INPUT仍为低电平，晶体管M1、M6、M9仍截止；RESET变为低电平，则晶体管M2、M4截止；PU节点仍为低电平，晶体管M3仍截止；CLKB为低电平，晶体管M5截止，那么节点I3D保持高电平，则晶体管M11、M12保持截止；所以输出OUTPUT保持低电平。第V阶段INPUT仍为低电平，晶体管Ml、M6、M9仍截止；RESET仍为低电平，则晶体管M2、M4仍截止JU节点仍为低电平，晶体管M3仍截止；CLKB为高电平，晶体管M5导通，那么节点I3D保持高电平，则晶体管Mil、M12保持截止；所以输出OUTPUT保持为低电平。此后，则一直重复第IV、V阶段的状态，直到再次出现I、II、III阶段的时序。完成I、II、III阶段一次，则完成了一次移位。实施例ニ该方案中，移位寄存器单元中去除了直流电压VDD1、VDD2。连接方式如图3所示连接关系如下=Ml的栅极、漏极接信号输入端INPUT和M6、M9的栅极，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB、M8的源极，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、MlO的栅极，M12、M4的漏极以及信号输出端OUTPUT ;M2、Mil、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。其中VSS —直为低电平，驱动时序如图4所示。本实施例的工作原理与实施例一基本相同，主要区别在于实施例ニ中，CLKB变化吋，PD节点会跟随变化，而实施例一中则不会。这个方案中由于去除了 VDD2，因此可以使随CLKB变化，从而减小M11、M12的偏置电压，有利于延长移位寄存器的寿命。另外，相对于实施例一的方案，去除了直流电压VDDI、VDD2，具有信号线少，有利于布局、布线的优点，但是时钟信号及PU节点的衰减有所増大。实施例三如图5所示，该方案仅去除了直流电压VDD2 M1的栅极接信号输入端INPUT和M6、M9的栅极，漏极接电源端VDDl，源极接M2、Mll的漏极；M2的栅极接信号输入端RESET ；M5的栅极、漏极接信号输入端CLKB、M8的源极，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、MlO的漏极，以及Mil、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT ;M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。其中VSS —直为低电平，驱动时序仍如图4所示。本实施例的工作原理与实施例一基本相同，主要区别在于实施例三中，CLKB变化吋，PD节点会跟随变化，而实施例一中则不会。该方案的优、缺点同实施例ニ。只不过相对于实施例ニ而言，PU节点的衰减有所减小，而信号线稍多实施例四本实施例提供了包括一个或多个如图I所示的移位寄存器单元的移位寄存器(具有多个移位寄存器单元时，可由多个移位寄存器单元级联组成)。实施例五本发明还提供了ー种包括上述移位寄存器(作为栅极驱动器)的显示面板(例如液晶显示面板)。实施例六本发明还提供了ー种包括上述显示面板的显示器(例如液晶显示器)。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.ー种移位寄存器单元，其特征在于，包括12个晶体管Ml、M2，......，M12;1个电容Cl ；4个信号输入端INPUT、RESET、CLK, CLKB ;ー个信号输出端OUTPUT ；以及I个电源端VSS ;连接关系如下 Ml的栅极接信号输入端INPUT和M6、M9的栅极，源极接M2、Mll的漏极； M2的栅极接信号输入端RESET ； M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极； M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极； M3的漏极接信号输入端CLK，栅极接电容Cl的一端，源极接电容的另一端，M7、MlO的栅极，M12、M4的漏极以及信号输出端OUTPUT ； M2、Mil、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET ； 所述移位寄存器单元还包括另外两个信号输入端 第5个信号输入端和第6个信号输入端，Ml的漏极接第5个信号输入端，且当Ml的栅极为高电平时，其Ml漏极的信号输入端的电压也为高电平；M8的源极接第6个信号输入端，当M8的栅极为高电平吋，M8源极的信号输入端的电压也为高电平。
2.如权利要求I所述的移位寄存器单元，其特征在于，还包括2个电源端VDD1、VDD2；Ml的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为电源端VDD2。
3.如权利要求I所述的移位寄存器单元，其特征在于，还包括I个电源端VDDl；M1的漏极所接的第5个信号输入端为所述信号输入端INPUT，且Ml的漏极还接M6、M9的栅极；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏扱。
4.如权利要求I所述的移位寄存器单元，其特征在于，还包括1个电源端VDDl；M1的漏极所接的第5个信号输入端为所述电源端VDDl ；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏极。
5.—种移位寄存器,其特征在于，包括多个权利要求I 4任一项所述的移位寄存器单
6.如权利要求5所述的移位寄存器，其特征在于，所述移位寄存器由所述多个移位寄存器单元级联组成。
7.—种显示面板，其特征在干，包括权利要求5所述的移位寄存器作为该显示面板的栅极驱动器。
8.—种显示器，其特征在于，所述显示器还包括权利要求7所述的显示面板。
全文摘要
本发明公开了一种移位寄存器单元、移位寄存器、显示面板及显示器，属于显示器驱动技术，该移位寄存器单元包括12个晶体管M1、M2，......，M12；1个电容C1；4个信号输入端INPUT、RESET、CLK、CLKB；一个信号输出端OUTPUT；以及1个或多个电源端。本发明能减小输出延迟和衰减、提高抗干扰能力、从而使移位寄存器工作稳定，并增加移位寄存器的驱动余量。
文档编号G09G3/20GK102651238SQ20111009690
公开日2012年8月29日 申请日期2011年4月18日 优先权日2011年4月18日
发明者冷长林, 商广良, 赵天月 申请人:京东方科技集团股份有限公司
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