液晶显示阵列基板及其驱动方法
专利名称：液晶显示阵列基板及其驱动方法
液晶显示阵列基板及其驱动方法
技术领域：
本发明涉及一种液晶显示装置，特别涉及一种液晶显示阵列基板及其驱动方法。背景技术：
液晶显示器主要包括液晶显示面板、扫描驱动电路和数据驱动电路；其中液晶显 示面板包括对盒设置的彩膜基板和阵列基板以及设置于两个基板之间的液晶层；扫描驱动 电路和数据驱动电路分别于阵列基板上像素区内的TFT连接。传统的液晶显示阵列基板中，一个TFT通过一条数据线和一条栅极线进行控制， 通过开启或关闭TFT驱动与该TFT连接的像素电极。而栅极线是通过通过栅极驱动电路控 制的，每条栅极线都要对应一个栅极驱动电路中的移位寄存器(Shift Register) 0近年来为了降低成本，提出了一种双栅极(dual-gate)的电路架构，该电路架构 使栅极线的数目增加了一倍且使数据线的数目仅为原来的一半，如此节省了一半的数据驱 动IC，但同时使栅极线所对应的移位寄存器(Shift Register)增加了一倍且增加了栅极 驱动IC的数目。
发明内容为了使减少数据驱动IC的同时不增加栅极驱动IC的数目，本发明提供一种阵列 基板包含复数条栅极线，沿水平方向设置并电性连接至栅极芯片，包含第一栅极线以及第 二栅极线，每条所述栅极线包含一选通段以及一传输段；复数条数据线，与所述栅极线的传 输段相交形成复数个画素区域并电性连接至源极芯片；复数个开关元件，包含第一开关元 件以及第二开关元件，其中第一开关元件位于所述第一栅极线上且其第一端与所述第一栅 极线的选通段相连，其第二端与所述第一栅极线的传输段相连，第二开关元件位于所述第 二栅极线上且其第一端与所述第二栅极线的选通段相连，其第二端与所述第二栅极线的传 输段相连；一第一选择线，透过与所述第一开关元件的第三端相连，以控制第一栅极线的讯 号传输；一第二选择线，透过与所述第二开关元件的第三端相连，以控制第二栅极线的讯号 传输。在本发明的一个实施例中，其中所述第一栅极线与所述第二栅极线各为单一条且 彼此平行交错设置。在本发明的另一实施例中，其中所述相邻之第一栅极线及第二栅极线的选通段相 连接，并电性连接至栅极芯片。在本发明的一个实施例中，其中所述第一栅极线设置于数组基板上半部，所述第 二栅极线设置于数组基板下半部。在本发明的又一个实施例中，其中其中每两条所述第一栅极线与每两条所述第二 栅极线彼此平行交错设置。在本发明的一个实施例中，其中所述相邻两第一栅极线的选通段相连接，并电性 连接至栅极芯片，所述相邻两第二栅极线的选通段相连接，并电性连接至栅极芯片。
在本发明的再一个实施例中，所述所述第一栅极线及第二栅极线各为单一条且彼 此平行交错设置，且所述栅极芯片包含第一栅极芯片以及第二栅极芯片。在本发明的一个实施例中，其中所述相邻两第一栅极线的选通段相连接，并电性 连接至第一栅极芯片，所述相邻两第二栅极线的选通段相连接，并电性连接至第二栅极芯 片。在本发明的一个实施例中，其中所述画素区域包含一与第一栅极线传输段相连接 的第一薄膜电晶体以及一与第二栅极线传输段相连接的第二薄膜电晶体。在本发明的一个实施例中，其中所述画素区域包含一与第一栅极线传输段相连接 的第一薄膜电晶体。在本发明的一个实施例中，其中所述画素区域包含一与第二栅极线传输段相连接 的第二薄膜电晶体。本发明还提供了驱动该阵列基板的方法，包括产生每组栅极线的扫描信号；重 复依序开启每组选择线中的第一选择线和第二选择线；通过所述开关元件开启所在的该栅 极线输出所述扫描信号；所述数据线提供数据信号给其所连接的画素区。
图1是本发明第一实施例的阵列基板示意图。图2是本发明第一实施例的讯号驱动图。图3是本发明第二实施例的阵列基板示意图。图4是本发明第二实施例的讯号驱动图。图5是本发明第三实施例的阵列基板示意图。图6是本发明第三实施例的讯号驱动图。图7是本发明第四实施例的阵列基板示意图。图8是本发明第四实施例的讯号驱动图。
具体实施方式
下面结合附图和实施例对本发明进行详细说明。图1是本发明第一实施例的阵列基板示意图，如图1所示，该阵列基板包括有源极 芯片80、栅极芯片70、复数条栅极线及复数条数据线10，其中该栅极芯片70电性连接有复 数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极线200，其中复数条数 据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极线200相互垂直，并 电性连接至源极芯片80。在本发明的第一实施例中第一栅极线100以及第二栅极线200为单一条是彼此平 行交错设置的，且相邻的第一栅极线100与第二栅极线200连接后再电连到栅极芯片70。 其中每一条该栅极线包含一选通段以及传输段，具体来说，该栅极线的第一栅极线100包 含选通段101以及传输段102，该栅极线的第二栅极线200包含选通段201以及传输段202。 其中在该栅极线的第一栅极线100上更设置有第一开关元件30，第一开关元件30是一个三 端元件，其第一端301与第一栅极线100的选通段101相连，第二端302与第一栅极线100 的传输段102相连接，该开关元件30的第一端301为源极，第二端302为汲极，当然该第一开关元件30的第一端301为汲极，第二端302为源极也是可以的。而在该栅极线的第二栅 极线200上则设置有第二开关元件40，第二开关元件40是一个三端元件，其第一端401与 第二栅极线200的选通段201相连，第二端402与第二栅极线200的传输段202相连接，该 开关元件40的第一端401为源极，第二端402为汲极，当然该第二开关元件40的第一端 401为汲极，第二端402为源极也是可以的。同样需要连接至栅极芯片70的还有第一选择线50以及第二选择线60 ；该第一选 择线50以及第二选择线60与第一栅极线100以及第二栅极线200垂直相交，其中第一选 择线50透过与该第一开关元件30的第三端303即间极端相连接，以控制第一栅极线100 的讯号传输；而第二选择线60透过与该第二开关元件40的第三端403即间极端相连接，以 控制第二栅极线200的讯号传输。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个画素区域20，每个该画素区域20包含第一薄膜电晶体91以及第二薄膜 电晶体92，该第一薄膜电晶体91以及第二薄膜电晶体92均为三端元件，其中第一薄膜电晶 体91的源极端连接数据线10，汲极端与画素电极90相连，而闸极端与第一栅极线100的 传输段102相连；第二薄膜电晶体92的源极端连接数据线10，汲极端与画素电极90相连， 而闸极端与第二栅极线200的传输段202相连。需要说明的是，某些特殊区域的画素区域 20中只包含一个薄膜电晶体，如在本实施中，第一列画素区域中只包含了第一薄膜电晶体 91，而在最后一列画素区域中只包含了第二薄膜电晶体92，这里所述的列其方向与该数据 线10平行。该数据线10的一端连接至源极芯片80，并从该源极芯片80接收数据讯号将该 数据讯号通过第一薄膜电晶体91或第二薄膜电晶体92传输到画素电极91中去。在利用该结构进行驱动时，第一选择线50以及第二选择线60不会同时打开，也就 是说，当开启第一选择线50时第二选择线60是处于关闭状态的，当开启第二选择线60时 第一选择线50是处于关闭状态的。在本实施例中，第一选择线50以及第一选择线60给予 相反的时钟信号就可以实现本发明，无需引入新的驱动信号。请同时参照图2，图2是本发明第一实施例的讯号驱动图。首先，输入一启始讯号， 当第一选择线50被处于高电位时，第二选择线60是处于低电位的，此时与该第一选择线50 相连的第一开关元件30就会被打开，如此扫描信号就会经由第一栅极线100的选通段101 到达第一栅极线100的传输段102，并依序将与该第一栅极线100的传输段102相连的第一 薄膜晶体管91开启，由数据线10写入数据讯号；接着将高电位输入至第二选择线60，而第 一选择线50被处于低电位，此时与该第二选择线60相连的第二开关元件40就会被打开， 如此扫描信号就会经由第二栅极线200的选通段201到达第二栅极线200的传输段202，并 依序将与该第二栅极线200的传输段202相连的第二薄膜晶体管92开启，由数据线10写 入数据讯号；如此反复进行。CKV为时钟信号，在本实施例中，第一选择线50以及第二选择 线60输入的信号就是时钟信号。而ENBV其主要作用就是使相邻两条栅极线在依序开启时 能有一个时间差。由于第一选择线50与第二选择线60是依序重复开启的，按照如图1所 示的连接结构，其扫描线开启的顺序就会如图2中所示呈依序开启的状态。图3是本发明第二实施例的阵列基板示意图，如图3所示，该阵列基板包括有源极 芯片80、栅极芯片70、复数条栅极线及复数条数据线10，其中该栅极芯片70电性连接有复 数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极线200，其中复数条数据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极线200相互垂直，并 电性连接至源极芯片80。在本发明的第二实施例中该栅极线的第一栅极线100设置于该阵列基板的上半 部而该栅极线的第二栅极线200设置于该阵列基板的下半部，且相邻两第一栅极线100连 接后再电连到栅极芯片70，相邻两第二栅极线200连接后也电连到栅极芯片70。其中每一 条该栅极线包含一选通段以及传输段，具体来说，该栅极线的第一栅极线100包含选通段 101以及传输段102，该栅极线的第二栅极线200包含选通段201以及传输段202。其中在 该栅极线的第一栅极线100上更设置有第一开关元件30，第一开关元件30是一个三端元 件，其第一端301与第一栅极线100的选通段101相连，第二端302与第一栅极线100的传 输段102相连接，该开关元件30的第一端301为源极，第二端302为汲极，当然该第一开关 元件30的第一端301为汲极，第二端302为源极也是可以的。而在该栅极线的第二栅极线 200上则设置有第二开关元件40，第二开关元件40是一个三端元件，其第一端401与第二 栅极线200的选通段201相连，第二端402与第二栅极线200的传输段202相连接，该开关 元件40的第一端401为源极，第二端402为汲极，当然该第二开关元件40的第一端401为 汲极，第二端402为源极也是可以的。同样需要连接至栅极芯片70的还有第一选择线50以及第二选择线60 ；该第一选 择线50以及第二选择线60与第一栅极线100以及第二栅极线200垂直相交，其中第一选 择线50透过与该第一开关元件30的第三端303即间极端相连接，以控制第一栅极线100 的讯号传输；而第二选择线60透过与该第二开关元件40的第三端403即间极端相连接，以 控制第二栅极线200的讯号传输。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个第一画素区域21以及第二画素区域22，在本实施例中，由于第一栅极线 100位于阵列基板的上半部，而第二栅极线200位于阵列基板的下半部，且第一栅极线100 的数量与第二栅极线200的数量是相等的。故位于阵列基板上半部的每个该画素区域21 包含两个第一薄膜电晶体91，该第一薄膜电晶体91为三端元件，其源极端连接数据线10， 汲极端与画素电极90相连，而闸极端与第一栅极线100的传输段102相连；而位于该阵列 基板下半部的第二画素区域22包含两个第二薄膜电晶体92，该第二薄膜电晶体92为三端 元件，其源极端连接数据线10，汲极端与画素电极90相连，而间极端与第二栅极线200的传 输段202相连。需要说明的是，某些特殊区域的第一画素区域21中只包含一个第一薄膜电 晶体91，而第二画素区域22中只包含一个第二薄膜电晶体92。如在本实施中，第一列以及 最后一列画素区域中就有上述特殊的包含一个薄膜电晶体的画素区域。这里所述的列其方 向与该数据线10平行。该数据线10的一端连接至源极芯片80，并从该源极芯片80接收数 据讯号将该数据讯号通过第一薄膜电晶体91或第二薄膜电晶体92传输到画素电极91中 去。在利用该结构进行驱动时，第一选择线50以及第二选择线60不会同时打开，也就 是说，当开启第一选择线50时第二选择线60是处于关闭状态的，当开启第二选择线60时 第一选择线50是处于关闭状态的。在本实施例中，第一选择线50以及第一选择线60给予 相反的时钟信号就可以实现本发明，无需引入新的驱动信号。请同时参照图4，图4是本发明第二实施例的讯号驱动图。当第一选择线50被处于高电位时，第二选择线60是处于低电位的，此时与该第一选择线50相连的第一开关元件 30就会被打开，如此扫描信号就会经由第一栅极线100的选通段101到达第一栅极线100 的传输段102，并依序将与该第一栅极线100的传输段102相连的第一薄膜晶体管91开启， 由数据线10写入数据讯号；接着将高电位输入至第二选择线60，而第一选择线50被处于 低电位，此时与该第二选择线60相连的第二开关元件40就会被打开，如此扫描信号就会经 由第二栅极线200的选通段201到达第二栅极线200的传输段202，并依序将与该第二栅极 线200的传输段202相连的第二薄膜晶体管92开启，由数据线10写入数据讯号；如此反复 进行。CKV为时钟信号，在本实施例中，第一选择线50以及第二选择线60输入的信号就是 时钟信号。由于第一选择线50与第二选择线60是依序重复开启的，按照如图4所示的连 接结构，其扫描线开启的顺序就会如图2中所示呈依序开启的状态。图5是本发明第三实施例的阵列基板示意图，如图5所示，该阵列基板包括有源极 芯片80、第一栅极芯片71、第二栅极芯片72、复数条栅极线及复数条数据线10，其中该栅极 芯片70电性连接有复数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极 线200，其中复数条数据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极 线200相互垂直，并电性连接至源极芯片80。在本发明的第三实施例中第一栅极线100以及第二栅极线200为单一条是彼此平 行交错设置的，且相邻两第一栅极线100连接后再电连到第一栅极芯片71，相邻两第二栅 极线200连接后再电连到第二栅极芯片72，而第一栅极芯片71与第二栅极芯片72分别位 于该阵列基板的左右两侧。其中每一条该栅极线包含一选通段以及传输段，具体来说，该栅 极线的第一栅极线100包含选通段101以及传输段102，该栅极线的第二栅极线200包含 选通段201以及传输段202。其中在该栅极线的第一栅极线100上更设置有第一开关元件 30，第一开关元件30是一个三端元件，其第一端301与第一栅极线100的选通段101相连， 第二端302与第一栅极线100的传输段102相连接，该开关元件30的第一端301为源极， 第二端302为汲极，当然该第一开关元件30的第一端301为汲极，第二端302为源极也是 可以的。而在该栅极线的第二栅极线200上则设置有第二开关元件40，第二开关元件40是 一个三端元件，其第一端401与第二栅极线200的选通段201相连，第二端402与第二栅极 线200的传输段202相连接，该开关元件40的第一端401为源极，第二端402为汲极，当然 该第二开关元件40的第一端401为汲极，第二端402为源极也是可以的。同样需要连接至第一栅极芯片71的还有第一选择线50，而第二选择线60则需要 连接至第二栅极芯片72 ；该第一选择线50以及第二选择线60与第一栅极线100以及第二 栅极线200垂直相交，其中第一选择线50透过与该第一开关元件30的第三端303即闸极 端相连接，以控制第一栅极线100的讯号传输；而第二选择线60透过与该第二开关元件40 的第三端403即闸极端相连接，以控制第二栅极线200的讯号传输。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个画素区域20，每个该画素区域20包含第一薄膜电晶体91以及第二薄膜 电晶体92，该第一薄膜电晶体91以及第二薄膜电晶体92均为三端元件，其中第一薄膜电晶 体91的源极端连接数据线10，汲极端与画素电极90相连，而闸极端与第一栅极线100的 传输段102相连；第二薄膜电晶体92的源极端连接数据线10，汲极端与画素电极90相连， 而闸极端与第二栅极线200的传输段202相连。需要说明的是，某些特殊区域的画素区域20中只包含一个薄膜电晶体，如在本实施中，第一列画素区域中只包含了第一薄膜电晶体 91或第二薄膜电晶体92的其中一个，而在最后一列画素区域中只包含了第二薄膜电晶体 92或第一薄膜电晶体91得其中一个，这里所述的列其方向与该数据线10平行。该数据线 10的一端连接至源极芯片80，并从该源极芯片80接收数据讯号将该数据讯号通过第一薄 膜电晶体91或第二薄膜电晶体92传输到画素电极91中去。在利用该结构进行驱动时，第一选择线50以及第二选择线60不会同时打开，也就 是说，当开启第一选择线50时第二选择线60是处于关闭状态的，当开启第二选择线60时 第一选择线50是处于关闭状态的。在本实施例中，第一选择线50以及第一选择线60给予 相反的时钟信号就可以实现本发明，无需引入新的驱动信号。请同时参照图6，图6是本发明第一实施例的讯号驱动图。当第一选择线50被处 于高电位时，第二选择线60是处于低电位的，此时与该第一选择线50相连的第一开关元件 30就会被打开，如此扫描信号就会经由第一栅极线100的选通段101到达第一栅极线100 的传输段102，并依序将与该第一栅极线100的传输段102相连的第一薄膜晶体管91开启， 由数据线10写入数据讯号；接着将高电位输入至第二选择线60，而第一选择线50被处于 低电位，此时与该第二选择线60相连的第二开关元件40就会被打开，如此扫描信号就会经 由第二栅极线200的选通段201到达第二栅极线200的传输段202，并依序将与该第二栅极 线200的传输段202相连的第二薄膜晶体管92开启，由数据线10写入数据讯号；如此反复 进行。CKV为时钟信号，在本实施例中，第一选择线50以及第二选择线60输入的信号就是 时钟信号。由于第一选择线50与第二选择线60是依序重复开启的，按照如图5所示的连 接结构，其扫描线开启的顺序就会如图6中所示呈依序开启的状态。图7是本发明第四实施例的阵列基板示意图，如图7所示，该阵列基板包括有源极 芯片80、栅极芯片70、复数条栅极线及复数条数据线10，其中该栅极芯片70电性连接有复 数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极线200，其中复数条数 据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极线200相互垂直，并 电性连接至源极芯片80。在本发明的第四实施例中第一栅极线100以及第二栅极线200条是彼此平行交错 设置的，且每两条第一栅极线100与每两条第二栅极线200是交错设置的。也就是说第一 栅极线100与第二栅极线200是以组为单位间隔设置的，在本实施例中每组为2条，当然也 可以每组为3条甚至更多，但最多只能为栅极线总数的1/2，当每组为栅极线总数的1/2时 就是本说明书中的第三个实施例，且相邻两第一栅极线100连接后再电连到栅极芯片70， 相邻两第二栅极线200连接后也电连到栅极芯片70。其中每一条该栅极线包含一选通段以 及传输段，具体来说，该栅极线的第一栅极线100包含选通段101以及传输段102，该栅极线 的第二栅极线200包含选通段201以及传输段202。其中在该栅极线的第一栅极线100上 更设置有第一开关元件31、32，第一开关元件31、32是一个三端元件，其第一端与第一栅极 线100的选通段101相连，第二端与第一栅极线100的传输段102相连接，该开关元件31、 32的第一端为源极，第二端为汲极，当然该第一开关元件31、32的第一端为汲极，第二端为 源极也是可以的。而在该栅极线的第二栅极线200上则设置有第二开关元件41、42，第二开 关元件41、42是一个三端元件，其第一端与第二栅极线200的选通段201相连，第二端与第 二栅极线200的传输段202相连接，该开关元件41、42的第一端为源极，第二端为汲极，当然该第二开关元件41、42的第一端为汲极，第二端为源极也是可以的。同样需要连接至栅极芯片70的还有第一选择线51、52以及第二选择线61、62 ；该 第一选择线51、52以及第二选择线61、62与第一栅极线100以及第二栅极线200垂直相交， 其中第一选择线51与该第一开关元件31的第三端即闸极端相连接，第一选择线52与该第 一开关元件32的第三端即闸极端相连接；而第二选择线61与该第二开关元件41的第三端 即闸极端相连接，第二选择线62与该第二开关元件42的第三端即间极端相连接。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个第一画素区域21以及第二画素区域22，每个该第一画素区域21包含两 个第一薄膜电晶体91，每个该第二画素区域22包含两个第二薄膜电晶体92。该第一薄膜 电晶体91以及第二薄膜电晶体92均为三端元件，其中第一薄膜电晶体91的源极端连接数 据线10，汲极端与画素电极90相连，而闸极端与第一栅极线100的传输段102相连；第二 薄膜电晶体92的源极端连接数据线10，汲极端与画素电极90相连，而间极端与第二栅极 线200的传输段202相连。需要说明的是，某些特殊区域的第一画素区域21中只包含一个 第一薄膜电晶体91，而第二画素区域22中只包含一个第二薄膜电晶体92。如在本实施中， 第一列以及最后一列画素区域中就有上述特殊的包含一个薄膜电晶体的画素区域。这里所 述的列其方向与该数据线10平行。该数据线10的一端连接至源极芯片80，并从该源极芯 片80接收数据讯号将该数据讯号通过第一薄膜电晶体91或第二薄膜电晶体92传输到画 素电极91中去。在利用该结构进行驱动时，第一选择线51、52以及第二选择线61、62不会同时打 开，也就是说，当开启第一选择线51、52时第二选择线61、62是处于关闭状态的，当开启第 二选择线61、62时第一选择线51、52是处于关闭状态的。同时第一选择线51、52亦不会同 时开启，也就是说，当开启第一选择线51时第一选择线52是处于关闭状态的，当开启第一 选择线52时第一选择线51是处于关闭状态的。同样第二选择线61、62也不会同时开启， 也就是说，当开启第二选择线61时第二选择线62是处于关闭状态的，当开启第二选择线62 时第二选择线61是处于关闭状态的。请同时参照图8，图8是本发明第四实施例的讯号驱动图。当第一选择线51、52 被处于高电位时，第二选择线61、62是处于低电位的，而第一选择线51、52也不是同时开 启的，它们是依序开启的。此时与该第一选择线51、52相连的第一开关元件31、32就会被 打开，如此扫描信号就会经由第一栅极线100的选通段101到达第一栅极线100的传输段 102，并依序将与该第一栅极线100的传输段102相连的第一薄膜晶体管91开启，由数据线 10写入数据讯号；接着将高电位输入至第二选择线61、62，而第一选择线51、52被处于低 电位，同样第二选择线61、62也不是同时开启的，它们也是依序开启的。此时与该第二选择 线61、62相连的第二开关元件41、42就会依序被打开，如此扫描信号就会经由第二栅极线 200的选通段201到达第二栅极线200的传输段202，并依序将与该第二栅极线200的传输 段202相连的第二薄膜晶体管92开启，由数据线10写入数据讯号；如此反复进行。CKV为 时钟信号，在本实施例中，第一选择线51、52以及第二选择线61、62输入的信号就是时钟信 号。由于第一选择线51、52与第二选择线61、62是依序重复开启的，按照如图7所示的连 接结构，其扫描线开启的顺序就会如图8中所示呈依序开启的状态。在上述实施例中，仅对本发明进行了示范性描述，但是本领域技术人员在阅读本专利申请后可以在不脱离本发明的精神和范围的情况下对本发明进行各种修改。
权利要求
1.一种阵列基板，包含复数条栅极线，沿水平方向设置并电性连接至栅极芯片，包含第一栅极线以及第二栅 极线，每条所述栅极线包含一选通段以及一传输段；复数条数据线，与所述栅极线的传输段相交形成复数个画素区域并电性连接至源极芯片；复数个开关元件，包含第一开关元件以及第二开关元件，其中第一开关元件位于所述 第一栅极线上且其第一端与所述第一栅极线的选通段相连，其第二端与所述第一栅极线的 传输段相连，第二开关元件位于所述第二栅极线上且其第一端与所述第二栅极线的选通段 相连，其第二端与所述第二栅极线的传输段相连；一第一选择线，透过与所述第一开关元件的第三端相连，以控制第一栅极线的讯号传输；一第二选择线，透过与所述第二开关元件的第三端相连，以控制第二栅极线的讯号传输。
2.如权利要求1所述的阵列基板，其中所述第一栅极线及第二栅极线各为单一条且彼 此平行交错设置。
3.如权利要求2所述的阵列基板，其中所述相邻之第一栅极线及第二栅极线的选通段 相连接，并电性连接至栅极芯片。
4.如权利要求1所述的阵列基板，其中所述第一栅极线设置于所述阵列基板上半部， 所述第二栅极线设置于所述阵列基板下半部。
5.如权利要求4所述的阵列基板，其中所述相邻两第一栅极线的选通段相连接，并电 性连接至栅极芯片。
6.如权利要求4所述的阵列基板，其中所述相邻两第二栅极线的选通段相连接，并电 性连接至栅极芯片。
7.如权利要求1所述的阵列基板，其中所述第一栅极线及第二栅极线各为单一条且彼 此平行交错设置，且所述栅极芯片包含第一栅极芯片以及第二栅极芯片。
8.如权利要求7所述的阵列基板，其中所述相邻两第一栅极线的选通段相连接，并电 性连接至第一栅极芯片。
9.如权利要求7所述的阵列基板，其中所述相邻两第二栅极线的选通段相连接，并电 性连接至第二栅极芯片。
10.如权利要求7所述的阵列基板，其中所述第一栅极芯片与所述第二栅极芯片位于 所述阵列基板的左右两侧。
11.如权利要求1所述的阵列基板，其中每两条所述第一栅极线与每两条所述第二栅 极线彼此平行交错设置。
12.如权利要求11所述的阵列基板，其中所述相邻两第一栅极线的选通段相连接，并 电性连接至栅极芯片。
13.如权利要求11所述的阵列基板，其中所述相邻两第二栅极线的选通段相连接，并 电性连接至栅极芯片。
14.如权利要求1所述的阵列基板，其中所述画素区域包含一与第一栅极线传输段相 连接的第一薄膜电晶体以及一与第二栅极线传输段相连接的第二薄膜电晶体。
15.如权利要求1所述的阵列基板，其中所述画素区域包含一与第一栅极线传输段相 连接的第一薄膜电晶体。
16.如权利要求1所述的阵列基板，其中所述画素区域包含一与第二栅极线传输段相 连接的第二薄膜电晶体。
17.—种驱动如权利要求1所述的阵列基板的方法，包括 产生每组栅极线的扫描信号；重复依序开启第一选择线和第二选择线； 通过所述开关元件开启所在的该栅极线输出所述扫描信号； 所述数据线提供数据信号给其所连接的画素区。
全文摘要
本发明公开了一种液晶显示器阵列基板及其驱动方法。一种阵列基板包含复数条第一栅极线以及第二栅极线，沿水平方向设置，每条该栅极线包含一选通段以及一传输段；复数条数据线，与该栅极线的传输段相交形成复数个像素区；复数个第一开关元件以及第二开关元件，该第一开关元件以及第二开关元件的第一端分别与该第一栅极线以及该第二栅极线的选通段相连，第二端分部与该第一栅极线以及该第二栅极线的传输段相连；一第一选择线，位于所述栅极线的选通段以及传输段的相交处，并与所述第一开关元件的第三端相连。一第二选择线，位于所述栅极线的选通段以及传输段的相交处，并连接所述第二开关元件的第三端，如此以达到减少栅极驱动芯片的目的。
文档编号G09G3/36GK102148017SQ20111010724
公开日2011年8月10日 申请日期2011年4月21日 优先权日2011年4月21日
发明者潘聪聪, 邱昌明 申请人:深超光电(深圳)有限公司
液晶显示阵列基板及其驱动方法
技术领域：
本发明涉及一种液晶显示装置，特别涉及一种液晶显示阵列基板及其驱动方法。背景技术：
液晶显示器主要包括液晶显示面板、扫描驱动电路和数据驱动电路；其中液晶显 示面板包括对盒设置的彩膜基板和阵列基板以及设置于两个基板之间的液晶层；扫描驱动 电路和数据驱动电路分别于阵列基板上像素区内的TFT连接。传统的液晶显示阵列基板中，一个TFT通过一条数据线和一条栅极线进行控制， 通过开启或关闭TFT驱动与该TFT连接的像素电极。而栅极线是通过通过栅极驱动电路控 制的，每条栅极线都要对应一个栅极驱动电路中的移位寄存器(Shift Register) 0近年来为了降低成本，提出了一种双栅极(dual-gate)的电路架构，该电路架构 使栅极线的数目增加了一倍且使数据线的数目仅为原来的一半，如此节省了一半的数据驱 动IC，但同时使栅极线所对应的移位寄存器(Shift Register)增加了一倍且增加了栅极 驱动IC的数目。
发明内容为了使减少数据驱动IC的同时不增加栅极驱动IC的数目，本发明提供一种阵列 基板包含复数条栅极线，沿水平方向设置并电性连接至栅极芯片，包含第一栅极线以及第 二栅极线，每条所述栅极线包含一选通段以及一传输段；复数条数据线，与所述栅极线的传 输段相交形成复数个画素区域并电性连接至源极芯片；复数个开关元件，包含第一开关元 件以及第二开关元件，其中第一开关元件位于所述第一栅极线上且其第一端与所述第一栅 极线的选通段相连，其第二端与所述第一栅极线的传输段相连，第二开关元件位于所述第 二栅极线上且其第一端与所述第二栅极线的选通段相连，其第二端与所述第二栅极线的传 输段相连；一第一选择线，透过与所述第一开关元件的第三端相连，以控制第一栅极线的讯 号传输；一第二选择线，透过与所述第二开关元件的第三端相连，以控制第二栅极线的讯号 传输。在本发明的一个实施例中，其中所述第一栅极线与所述第二栅极线各为单一条且 彼此平行交错设置。在本发明的另一实施例中，其中所述相邻之第一栅极线及第二栅极线的选通段相 连接，并电性连接至栅极芯片。在本发明的一个实施例中，其中所述第一栅极线设置于数组基板上半部，所述第 二栅极线设置于数组基板下半部。在本发明的又一个实施例中，其中其中每两条所述第一栅极线与每两条所述第二 栅极线彼此平行交错设置。在本发明的一个实施例中，其中所述相邻两第一栅极线的选通段相连接，并电性 连接至栅极芯片，所述相邻两第二栅极线的选通段相连接，并电性连接至栅极芯片。
在本发明的再一个实施例中，所述所述第一栅极线及第二栅极线各为单一条且彼 此平行交错设置，且所述栅极芯片包含第一栅极芯片以及第二栅极芯片。在本发明的一个实施例中，其中所述相邻两第一栅极线的选通段相连接，并电性 连接至第一栅极芯片，所述相邻两第二栅极线的选通段相连接，并电性连接至第二栅极芯 片。在本发明的一个实施例中，其中所述画素区域包含一与第一栅极线传输段相连接 的第一薄膜电晶体以及一与第二栅极线传输段相连接的第二薄膜电晶体。在本发明的一个实施例中，其中所述画素区域包含一与第一栅极线传输段相连接 的第一薄膜电晶体。在本发明的一个实施例中，其中所述画素区域包含一与第二栅极线传输段相连接 的第二薄膜电晶体。本发明还提供了驱动该阵列基板的方法，包括产生每组栅极线的扫描信号；重 复依序开启每组选择线中的第一选择线和第二选择线；通过所述开关元件开启所在的该栅 极线输出所述扫描信号；所述数据线提供数据信号给其所连接的画素区。
图1是本发明第一实施例的阵列基板示意图。图2是本发明第一实施例的讯号驱动图。图3是本发明第二实施例的阵列基板示意图。图4是本发明第二实施例的讯号驱动图。图5是本发明第三实施例的阵列基板示意图。图6是本发明第三实施例的讯号驱动图。图7是本发明第四实施例的阵列基板示意图。图8是本发明第四实施例的讯号驱动图。
具体实施方式
下面结合附图和实施例对本发明进行详细说明。图1是本发明第一实施例的阵列基板示意图，如图1所示，该阵列基板包括有源极 芯片80、栅极芯片70、复数条栅极线及复数条数据线10，其中该栅极芯片70电性连接有复 数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极线200，其中复数条数 据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极线200相互垂直，并 电性连接至源极芯片80。在本发明的第一实施例中第一栅极线100以及第二栅极线200为单一条是彼此平 行交错设置的，且相邻的第一栅极线100与第二栅极线200连接后再电连到栅极芯片70。 其中每一条该栅极线包含一选通段以及传输段，具体来说，该栅极线的第一栅极线100包 含选通段101以及传输段102，该栅极线的第二栅极线200包含选通段201以及传输段202。 其中在该栅极线的第一栅极线100上更设置有第一开关元件30，第一开关元件30是一个三 端元件，其第一端301与第一栅极线100的选通段101相连，第二端302与第一栅极线100 的传输段102相连接，该开关元件30的第一端301为源极，第二端302为汲极，当然该第一开关元件30的第一端301为汲极，第二端302为源极也是可以的。而在该栅极线的第二栅 极线200上则设置有第二开关元件40，第二开关元件40是一个三端元件，其第一端401与 第二栅极线200的选通段201相连，第二端402与第二栅极线200的传输段202相连接，该 开关元件40的第一端401为源极，第二端402为汲极，当然该第二开关元件40的第一端 401为汲极，第二端402为源极也是可以的。同样需要连接至栅极芯片70的还有第一选择线50以及第二选择线60 ；该第一选 择线50以及第二选择线60与第一栅极线100以及第二栅极线200垂直相交，其中第一选 择线50透过与该第一开关元件30的第三端303即间极端相连接，以控制第一栅极线100 的讯号传输；而第二选择线60透过与该第二开关元件40的第三端403即间极端相连接，以 控制第二栅极线200的讯号传输。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个画素区域20，每个该画素区域20包含第一薄膜电晶体91以及第二薄膜 电晶体92，该第一薄膜电晶体91以及第二薄膜电晶体92均为三端元件，其中第一薄膜电晶 体91的源极端连接数据线10，汲极端与画素电极90相连，而闸极端与第一栅极线100的 传输段102相连；第二薄膜电晶体92的源极端连接数据线10，汲极端与画素电极90相连， 而闸极端与第二栅极线200的传输段202相连。需要说明的是，某些特殊区域的画素区域 20中只包含一个薄膜电晶体，如在本实施中，第一列画素区域中只包含了第一薄膜电晶体 91，而在最后一列画素区域中只包含了第二薄膜电晶体92，这里所述的列其方向与该数据 线10平行。该数据线10的一端连接至源极芯片80，并从该源极芯片80接收数据讯号将该 数据讯号通过第一薄膜电晶体91或第二薄膜电晶体92传输到画素电极91中去。在利用该结构进行驱动时，第一选择线50以及第二选择线60不会同时打开，也就 是说，当开启第一选择线50时第二选择线60是处于关闭状态的，当开启第二选择线60时 第一选择线50是处于关闭状态的。在本实施例中，第一选择线50以及第一选择线60给予 相反的时钟信号就可以实现本发明，无需引入新的驱动信号。请同时参照图2，图2是本发明第一实施例的讯号驱动图。首先，输入一启始讯号， 当第一选择线50被处于高电位时，第二选择线60是处于低电位的，此时与该第一选择线50 相连的第一开关元件30就会被打开，如此扫描信号就会经由第一栅极线100的选通段101 到达第一栅极线100的传输段102，并依序将与该第一栅极线100的传输段102相连的第一 薄膜晶体管91开启，由数据线10写入数据讯号；接着将高电位输入至第二选择线60，而第 一选择线50被处于低电位，此时与该第二选择线60相连的第二开关元件40就会被打开， 如此扫描信号就会经由第二栅极线200的选通段201到达第二栅极线200的传输段202，并 依序将与该第二栅极线200的传输段202相连的第二薄膜晶体管92开启，由数据线10写 入数据讯号；如此反复进行。CKV为时钟信号，在本实施例中，第一选择线50以及第二选择 线60输入的信号就是时钟信号。而ENBV其主要作用就是使相邻两条栅极线在依序开启时 能有一个时间差。由于第一选择线50与第二选择线60是依序重复开启的，按照如图1所 示的连接结构，其扫描线开启的顺序就会如图2中所示呈依序开启的状态。图3是本发明第二实施例的阵列基板示意图，如图3所示，该阵列基板包括有源极 芯片80、栅极芯片70、复数条栅极线及复数条数据线10，其中该栅极芯片70电性连接有复 数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极线200，其中复数条数据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极线200相互垂直，并 电性连接至源极芯片80。在本发明的第二实施例中该栅极线的第一栅极线100设置于该阵列基板的上半 部而该栅极线的第二栅极线200设置于该阵列基板的下半部，且相邻两第一栅极线100连 接后再电连到栅极芯片70，相邻两第二栅极线200连接后也电连到栅极芯片70。其中每一 条该栅极线包含一选通段以及传输段，具体来说，该栅极线的第一栅极线100包含选通段 101以及传输段102，该栅极线的第二栅极线200包含选通段201以及传输段202。其中在 该栅极线的第一栅极线100上更设置有第一开关元件30，第一开关元件30是一个三端元 件，其第一端301与第一栅极线100的选通段101相连，第二端302与第一栅极线100的传 输段102相连接，该开关元件30的第一端301为源极，第二端302为汲极，当然该第一开关 元件30的第一端301为汲极，第二端302为源极也是可以的。而在该栅极线的第二栅极线 200上则设置有第二开关元件40，第二开关元件40是一个三端元件，其第一端401与第二 栅极线200的选通段201相连，第二端402与第二栅极线200的传输段202相连接，该开关 元件40的第一端401为源极，第二端402为汲极，当然该第二开关元件40的第一端401为 汲极，第二端402为源极也是可以的。同样需要连接至栅极芯片70的还有第一选择线50以及第二选择线60 ；该第一选 择线50以及第二选择线60与第一栅极线100以及第二栅极线200垂直相交，其中第一选 择线50透过与该第一开关元件30的第三端303即间极端相连接，以控制第一栅极线100 的讯号传输；而第二选择线60透过与该第二开关元件40的第三端403即间极端相连接，以 控制第二栅极线200的讯号传输。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个第一画素区域21以及第二画素区域22，在本实施例中，由于第一栅极线 100位于阵列基板的上半部，而第二栅极线200位于阵列基板的下半部，且第一栅极线100 的数量与第二栅极线200的数量是相等的。故位于阵列基板上半部的每个该画素区域21 包含两个第一薄膜电晶体91，该第一薄膜电晶体91为三端元件，其源极端连接数据线10， 汲极端与画素电极90相连，而闸极端与第一栅极线100的传输段102相连；而位于该阵列 基板下半部的第二画素区域22包含两个第二薄膜电晶体92，该第二薄膜电晶体92为三端 元件，其源极端连接数据线10，汲极端与画素电极90相连，而间极端与第二栅极线200的传 输段202相连。需要说明的是，某些特殊区域的第一画素区域21中只包含一个第一薄膜电 晶体91，而第二画素区域22中只包含一个第二薄膜电晶体92。如在本实施中，第一列以及 最后一列画素区域中就有上述特殊的包含一个薄膜电晶体的画素区域。这里所述的列其方 向与该数据线10平行。该数据线10的一端连接至源极芯片80，并从该源极芯片80接收数 据讯号将该数据讯号通过第一薄膜电晶体91或第二薄膜电晶体92传输到画素电极91中 去。在利用该结构进行驱动时，第一选择线50以及第二选择线60不会同时打开，也就 是说，当开启第一选择线50时第二选择线60是处于关闭状态的，当开启第二选择线60时 第一选择线50是处于关闭状态的。在本实施例中，第一选择线50以及第一选择线60给予 相反的时钟信号就可以实现本发明，无需引入新的驱动信号。请同时参照图4，图4是本发明第二实施例的讯号驱动图。当第一选择线50被处于高电位时，第二选择线60是处于低电位的，此时与该第一选择线50相连的第一开关元件 30就会被打开，如此扫描信号就会经由第一栅极线100的选通段101到达第一栅极线100 的传输段102，并依序将与该第一栅极线100的传输段102相连的第一薄膜晶体管91开启， 由数据线10写入数据讯号；接着将高电位输入至第二选择线60，而第一选择线50被处于 低电位，此时与该第二选择线60相连的第二开关元件40就会被打开，如此扫描信号就会经 由第二栅极线200的选通段201到达第二栅极线200的传输段202，并依序将与该第二栅极 线200的传输段202相连的第二薄膜晶体管92开启，由数据线10写入数据讯号；如此反复 进行。CKV为时钟信号，在本实施例中，第一选择线50以及第二选择线60输入的信号就是 时钟信号。由于第一选择线50与第二选择线60是依序重复开启的，按照如图4所示的连 接结构，其扫描线开启的顺序就会如图2中所示呈依序开启的状态。图5是本发明第三实施例的阵列基板示意图，如图5所示，该阵列基板包括有源极 芯片80、第一栅极芯片71、第二栅极芯片72、复数条栅极线及复数条数据线10，其中该栅极 芯片70电性连接有复数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极 线200，其中复数条数据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极 线200相互垂直，并电性连接至源极芯片80。在本发明的第三实施例中第一栅极线100以及第二栅极线200为单一条是彼此平 行交错设置的，且相邻两第一栅极线100连接后再电连到第一栅极芯片71，相邻两第二栅 极线200连接后再电连到第二栅极芯片72，而第一栅极芯片71与第二栅极芯片72分别位 于该阵列基板的左右两侧。其中每一条该栅极线包含一选通段以及传输段，具体来说，该栅 极线的第一栅极线100包含选通段101以及传输段102，该栅极线的第二栅极线200包含 选通段201以及传输段202。其中在该栅极线的第一栅极线100上更设置有第一开关元件 30，第一开关元件30是一个三端元件，其第一端301与第一栅极线100的选通段101相连， 第二端302与第一栅极线100的传输段102相连接，该开关元件30的第一端301为源极， 第二端302为汲极，当然该第一开关元件30的第一端301为汲极，第二端302为源极也是 可以的。而在该栅极线的第二栅极线200上则设置有第二开关元件40，第二开关元件40是 一个三端元件，其第一端401与第二栅极线200的选通段201相连，第二端402与第二栅极 线200的传输段202相连接，该开关元件40的第一端401为源极，第二端402为汲极，当然 该第二开关元件40的第一端401为汲极，第二端402为源极也是可以的。同样需要连接至第一栅极芯片71的还有第一选择线50，而第二选择线60则需要 连接至第二栅极芯片72 ；该第一选择线50以及第二选择线60与第一栅极线100以及第二 栅极线200垂直相交，其中第一选择线50透过与该第一开关元件30的第三端303即闸极 端相连接，以控制第一栅极线100的讯号传输；而第二选择线60透过与该第二开关元件40 的第三端403即闸极端相连接，以控制第二栅极线200的讯号传输。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个画素区域20，每个该画素区域20包含第一薄膜电晶体91以及第二薄膜 电晶体92，该第一薄膜电晶体91以及第二薄膜电晶体92均为三端元件，其中第一薄膜电晶 体91的源极端连接数据线10，汲极端与画素电极90相连，而闸极端与第一栅极线100的 传输段102相连；第二薄膜电晶体92的源极端连接数据线10，汲极端与画素电极90相连， 而闸极端与第二栅极线200的传输段202相连。需要说明的是，某些特殊区域的画素区域20中只包含一个薄膜电晶体，如在本实施中，第一列画素区域中只包含了第一薄膜电晶体 91或第二薄膜电晶体92的其中一个，而在最后一列画素区域中只包含了第二薄膜电晶体 92或第一薄膜电晶体91得其中一个，这里所述的列其方向与该数据线10平行。该数据线 10的一端连接至源极芯片80，并从该源极芯片80接收数据讯号将该数据讯号通过第一薄 膜电晶体91或第二薄膜电晶体92传输到画素电极91中去。在利用该结构进行驱动时，第一选择线50以及第二选择线60不会同时打开，也就 是说，当开启第一选择线50时第二选择线60是处于关闭状态的，当开启第二选择线60时 第一选择线50是处于关闭状态的。在本实施例中，第一选择线50以及第一选择线60给予 相反的时钟信号就可以实现本发明，无需引入新的驱动信号。请同时参照图6，图6是本发明第一实施例的讯号驱动图。当第一选择线50被处 于高电位时，第二选择线60是处于低电位的，此时与该第一选择线50相连的第一开关元件 30就会被打开，如此扫描信号就会经由第一栅极线100的选通段101到达第一栅极线100 的传输段102，并依序将与该第一栅极线100的传输段102相连的第一薄膜晶体管91开启， 由数据线10写入数据讯号；接着将高电位输入至第二选择线60，而第一选择线50被处于 低电位，此时与该第二选择线60相连的第二开关元件40就会被打开，如此扫描信号就会经 由第二栅极线200的选通段201到达第二栅极线200的传输段202，并依序将与该第二栅极 线200的传输段202相连的第二薄膜晶体管92开启，由数据线10写入数据讯号；如此反复 进行。CKV为时钟信号，在本实施例中，第一选择线50以及第二选择线60输入的信号就是 时钟信号。由于第一选择线50与第二选择线60是依序重复开启的，按照如图5所示的连 接结构，其扫描线开启的顺序就会如图6中所示呈依序开启的状态。图7是本发明第四实施例的阵列基板示意图，如图7所示，该阵列基板包括有源极 芯片80、栅极芯片70、复数条栅极线及复数条数据线10，其中该栅极芯片70电性连接有复 数条栅极线，且该复数条栅极线包含有第一栅极线100以及第二栅极线200，其中复数条数 据线10是为垂直设置，与水平设置的该第一栅极线100以及第二栅极线200相互垂直，并 电性连接至源极芯片80。在本发明的第四实施例中第一栅极线100以及第二栅极线200条是彼此平行交错 设置的，且每两条第一栅极线100与每两条第二栅极线200是交错设置的。也就是说第一 栅极线100与第二栅极线200是以组为单位间隔设置的，在本实施例中每组为2条，当然也 可以每组为3条甚至更多，但最多只能为栅极线总数的1/2，当每组为栅极线总数的1/2时 就是本说明书中的第三个实施例，且相邻两第一栅极线100连接后再电连到栅极芯片70， 相邻两第二栅极线200连接后也电连到栅极芯片70。其中每一条该栅极线包含一选通段以 及传输段，具体来说，该栅极线的第一栅极线100包含选通段101以及传输段102，该栅极线 的第二栅极线200包含选通段201以及传输段202。其中在该栅极线的第一栅极线100上 更设置有第一开关元件31、32，第一开关元件31、32是一个三端元件，其第一端与第一栅极 线100的选通段101相连，第二端与第一栅极线100的传输段102相连接，该开关元件31、 32的第一端为源极，第二端为汲极，当然该第一开关元件31、32的第一端为汲极，第二端为 源极也是可以的。而在该栅极线的第二栅极线200上则设置有第二开关元件41、42，第二开 关元件41、42是一个三端元件，其第一端与第二栅极线200的选通段201相连，第二端与第 二栅极线200的传输段202相连接，该开关元件41、42的第一端为源极，第二端为汲极，当然该第二开关元件41、42的第一端为汲极，第二端为源极也是可以的。同样需要连接至栅极芯片70的还有第一选择线51、52以及第二选择线61、62 ；该 第一选择线51、52以及第二选择线61、62与第一栅极线100以及第二栅极线200垂直相交， 其中第一选择线51与该第一开关元件31的第三端即闸极端相连接，第一选择线52与该第 一开关元件32的第三端即闸极端相连接；而第二选择线61与该第二开关元件41的第三端 即闸极端相连接，第二选择线62与该第二开关元件42的第三端即间极端相连接。数据线10与第一栅极线100的传输段102以及第二栅极线200的传输段202垂 直相交定义出多个第一画素区域21以及第二画素区域22，每个该第一画素区域21包含两 个第一薄膜电晶体91，每个该第二画素区域22包含两个第二薄膜电晶体92。该第一薄膜 电晶体91以及第二薄膜电晶体92均为三端元件，其中第一薄膜电晶体91的源极端连接数 据线10，汲极端与画素电极90相连，而闸极端与第一栅极线100的传输段102相连；第二 薄膜电晶体92的源极端连接数据线10，汲极端与画素电极90相连，而间极端与第二栅极 线200的传输段202相连。需要说明的是，某些特殊区域的第一画素区域21中只包含一个 第一薄膜电晶体91，而第二画素区域22中只包含一个第二薄膜电晶体92。如在本实施中， 第一列以及最后一列画素区域中就有上述特殊的包含一个薄膜电晶体的画素区域。这里所 述的列其方向与该数据线10平行。该数据线10的一端连接至源极芯片80，并从该源极芯 片80接收数据讯号将该数据讯号通过第一薄膜电晶体91或第二薄膜电晶体92传输到画 素电极91中去。在利用该结构进行驱动时，第一选择线51、52以及第二选择线61、62不会同时打 开，也就是说，当开启第一选择线51、52时第二选择线61、62是处于关闭状态的，当开启第 二选择线61、62时第一选择线51、52是处于关闭状态的。同时第一选择线51、52亦不会同 时开启，也就是说，当开启第一选择线51时第一选择线52是处于关闭状态的，当开启第一 选择线52时第一选择线51是处于关闭状态的。同样第二选择线61、62也不会同时开启， 也就是说，当开启第二选择线61时第二选择线62是处于关闭状态的，当开启第二选择线62 时第二选择线61是处于关闭状态的。请同时参照图8，图8是本发明第四实施例的讯号驱动图。当第一选择线51、52 被处于高电位时，第二选择线61、62是处于低电位的，而第一选择线51、52也不是同时开 启的，它们是依序开启的。此时与该第一选择线51、52相连的第一开关元件31、32就会被 打开，如此扫描信号就会经由第一栅极线100的选通段101到达第一栅极线100的传输段 102，并依序将与该第一栅极线100的传输段102相连的第一薄膜晶体管91开启，由数据线 10写入数据讯号；接着将高电位输入至第二选择线61、62，而第一选择线51、52被处于低 电位，同样第二选择线61、62也不是同时开启的，它们也是依序开启的。此时与该第二选择 线61、62相连的第二开关元件41、42就会依序被打开，如此扫描信号就会经由第二栅极线 200的选通段201到达第二栅极线200的传输段202，并依序将与该第二栅极线200的传输 段202相连的第二薄膜晶体管92开启，由数据线10写入数据讯号；如此反复进行。CKV为 时钟信号，在本实施例中，第一选择线51、52以及第二选择线61、62输入的信号就是时钟信 号。由于第一选择线51、52与第二选择线61、62是依序重复开启的，按照如图7所示的连 接结构，其扫描线开启的顺序就会如图8中所示呈依序开启的状态。在上述实施例中，仅对本发明进行了示范性描述，但是本领域技术人员在阅读本专利申请后可以在不脱离本发明的精神和范围的情况下对本发明进行各种修改。
权利要求
1.一种阵列基板，包含复数条栅极线，沿水平方向设置并电性连接至栅极芯片，包含第一栅极线以及第二栅 极线，每条所述栅极线包含一选通段以及一传输段；复数条数据线，与所述栅极线的传输段相交形成复数个画素区域并电性连接至源极芯片；复数个开关元件，包含第一开关元件以及第二开关元件，其中第一开关元件位于所述 第一栅极线上且其第一端与所述第一栅极线的选通段相连，其第二端与所述第一栅极线的 传输段相连，第二开关元件位于所述第二栅极线上且其第一端与所述第二栅极线的选通段 相连，其第二端与所述第二栅极线的传输段相连；一第一选择线，透过与所述第一开关元件的第三端相连，以控制第一栅极线的讯号传输；一第二选择线，透过与所述第二开关元件的第三端相连，以控制第二栅极线的讯号传输。
2.如权利要求1所述的阵列基板，其中所述第一栅极线及第二栅极线各为单一条且彼 此平行交错设置。
3.如权利要求2所述的阵列基板，其中所述相邻之第一栅极线及第二栅极线的选通段 相连接，并电性连接至栅极芯片。
4.如权利要求1所述的阵列基板，其中所述第一栅极线设置于所述阵列基板上半部， 所述第二栅极线设置于所述阵列基板下半部。
5.如权利要求4所述的阵列基板，其中所述相邻两第一栅极线的选通段相连接，并电 性连接至栅极芯片。
6.如权利要求4所述的阵列基板，其中所述相邻两第二栅极线的选通段相连接，并电 性连接至栅极芯片。
7.如权利要求1所述的阵列基板，其中所述第一栅极线及第二栅极线各为单一条且彼 此平行交错设置，且所述栅极芯片包含第一栅极芯片以及第二栅极芯片。
8.如权利要求7所述的阵列基板，其中所述相邻两第一栅极线的选通段相连接，并电 性连接至第一栅极芯片。
9.如权利要求7所述的阵列基板，其中所述相邻两第二栅极线的选通段相连接，并电 性连接至第二栅极芯片。
10.如权利要求7所述的阵列基板，其中所述第一栅极芯片与所述第二栅极芯片位于 所述阵列基板的左右两侧。
11.如权利要求1所述的阵列基板，其中每两条所述第一栅极线与每两条所述第二栅 极线彼此平行交错设置。
12.如权利要求11所述的阵列基板，其中所述相邻两第一栅极线的选通段相连接，并 电性连接至栅极芯片。
13.如权利要求11所述的阵列基板，其中所述相邻两第二栅极线的选通段相连接，并 电性连接至栅极芯片。
14.如权利要求1所述的阵列基板，其中所述画素区域包含一与第一栅极线传输段相 连接的第一薄膜电晶体以及一与第二栅极线传输段相连接的第二薄膜电晶体。
15.如权利要求1所述的阵列基板，其中所述画素区域包含一与第一栅极线传输段相 连接的第一薄膜电晶体。
16.如权利要求1所述的阵列基板，其中所述画素区域包含一与第二栅极线传输段相 连接的第二薄膜电晶体。
17.—种驱动如权利要求1所述的阵列基板的方法，包括 产生每组栅极线的扫描信号；重复依序开启第一选择线和第二选择线； 通过所述开关元件开启所在的该栅极线输出所述扫描信号； 所述数据线提供数据信号给其所连接的画素区。
全文摘要
本发明公开了一种液晶显示器阵列基板及其驱动方法。一种阵列基板包含复数条第一栅极线以及第二栅极线，沿水平方向设置，每条该栅极线包含一选通段以及一传输段；复数条数据线，与该栅极线的传输段相交形成复数个像素区；复数个第一开关元件以及第二开关元件，该第一开关元件以及第二开关元件的第一端分别与该第一栅极线以及该第二栅极线的选通段相连，第二端分部与该第一栅极线以及该第二栅极线的传输段相连；一第一选择线，位于所述栅极线的选通段以及传输段的相交处，并与所述第一开关元件的第三端相连。一第二选择线，位于所述栅极线的选通段以及传输段的相交处，并连接所述第二开关元件的第三端，如此以达到减少栅极驱动芯片的目的。
文档编号G09G3/36GK102148017SQ20111010724
公开日2011年8月10日 申请日期2011年4月21日 优先权日2011年4月21日
发明者潘聪聪, 邱昌明 申请人:深超光电(深圳)有限公司
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