栅极驱动电路单元及栅极驱动电路的制作方法
专利名称：栅极驱动电路单元及栅极驱动电路的制作方法
技术领域：
本发明涉及电子领域，特别涉及一种面板装置的栅极驱动电路单元及栅极驱动电路。
背景技术：
栅极驱动电路是平板显示器的重要构成部件之一。近年来，集成栅极驱动电路成为平板显示技术的热点研究。所谓集成栅极驱动电路指的是栅极驱动电路由薄膜晶体管 (TFT)构成，并且栅极驱动电路与面板中的像素TFT同时制作并形成于显示基 板之上。栅极驱动电路的集成化设计不仅能够减少外围栅极驱动芯片的数量和驱动芯片的压封工序，还能够减轻面板质量，减薄面板的厚度，让面板的边框变窄、外观更美观，使显示面板的总体成本降低，显示模组更加紧凑，显示面板的机械和电学可靠性得以加强。此夕卜，采用集成栅极驱动电路之后，可以通过增加栅极驱动线的数量以减少源驱动线的数量， 从而达到进一步减少外围驱动芯片的数量，节省成本和增加面板可靠性的目的。现在，人们倾向于采用非晶硅TFT实现集成栅极驱动电路。这主要是由于非晶硅 TFT工艺具有加工温度低、器件性能均勻、成本低、适用于大面积显示的特点。但是，非晶硅TFT存在载流子迁移率低，阈值电压漂移的问题，因此，一般要采用自举的方式提高TFT 的驱动能力，采用半周期偏置的方式抑制下拉TFT阈值电压的漂移。此外，现行的非晶硅 TFT工艺是非自对准的，寄生电容大，这带来较显著的时钟馈通效应(clock feed through effect)0先前报道的栅极驱动电路方案中，为了抑制时钟馈通效应，电路单元的晶体管数量达到十个甚至以上，不仅总器件的数量多、连接复杂、版图面积大，而且成品率也较低。例如，图ι所示的是Seung-hwan Moon等人(美国专利号7486269)公开的一种栅极驱动电路单元，该栅极驱动电路单元要用到九个晶体管和一个电容，电路连接复杂，版图面积大。
发明内容
本发明提供了一种栅极驱动电路单元以及栅极驱动电路，减小了电路的面积，提高了其稳定性。为解决上述技术问题，本发明采用了如下的技术方案一方面，本发明公开了一种栅极驱动电路单元，包括信号输入接口，用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第一晶体管，其控制极响应第一时钟信号，第一主电流导通极耦合到信号输入接口，第二主电流导通极耦合到第二晶体管的控制极，用于在第一时钟信号控制下将输入脉冲信号传送到第二晶体管的控制极当第一时钟信号和输入信号为高电平时，为第二晶体管提供开启电压，当第一时钟信号为高电平、输入信号为低电平时，下拉第二晶体管控制极的电位，使第二晶体管关断；
第二晶体管，其第一主电流导通极输入第二时钟信号，第二主电流导通极耦合到信号输出接口，用于在开启状态下将第二时钟信号传送到信号输出接口 当第二时钟信号变为高电平时上拉信号输出接口的电压，当第二时钟信号变为低电平时下拉信号输出接口的电压； 所述第一时钟信号和第二时钟信号的周期和占空比都相同，并且第一时钟信号的高电平比第二时钟信号的高电平提前到来。上述的栅极驱动电路单元的一个实施例中，还包括第三晶体管，所述第三晶体管的控制极输入第一时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，还包括第四晶体管，所述第四晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，所述第一时钟信号、第二时钟信号和第三时钟信号是周期相同的N相时钟信号，其中，N为大于或等于4的整数；所述一个相位的值等于2 π /N，所述第一时钟信号比第二时钟信号超前一个相位，所述第三时钟信号比第二时钟信号滞后两个相位。上述的栅极驱动电路单元的一个实施例中，还包括第三晶体管，所述第三晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，还包括第四晶体管，所述第四晶体管的控制极输入第四时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期相同的M相时钟信号，其中，M为大于或等于6的整数； 所述一个相位的值等于2 π/Μ，所述第一时钟信号比第二时钟信号超前一个相位，所述第三时钟信号比第二时钟信号滞后两个相位，所述第四时钟信号比第二时钟信号滞后四个相位。上述的栅极驱动电路单元的一个实施例中，还包括复位模块，所述复位模块在复位信号的控制下，在输入脉冲信号和时钟信号都为低电平时释放第二晶体管控制极的电荷。上述的栅极驱动电路单元的一个实施例中，所述复位模块包括第五晶体管，所述第五晶体管的控制极输入复位信号，其第一主电流导通极耦合到第二晶体管的控制极，第二主电流导通极耦合到低电平电源，用于在复位信号为高电平、输入脉冲信号和时钟信号都为低电平时将第二晶体管的控制耦合到低电平电源。另一方面，本发明还公开了一种栅极驱动电路包括多级串接的栅极驱动电路单元，前一级栅极驱动电路单元的信号输出接口耦合到后一级栅极驱动电路单元的信号输入接口，其特征在于，至少一个栅极驱动电路单元为权利要求1至7中任一项所述的栅极驱动电路单元，并且栅极驱动电路由K相时钟控制，其中K为大于或等于4的整数；所述一个相位的值等于2 π /K，且后一级栅极驱动电路单元的时钟信号比前一级栅极驱动电路单元的相应的时钟信号滞后一个相位。
上述栅极驱动电路单元的一个实施例中，还包括一初始级栅极驱动电路单元，所述初始级栅极驱动电路单元的输出接口耦合至第一级栅极驱动电路单元的信号输入接口， 所述初始栅极驱动电路单元的输出接口连接到栅线，且该栅线上不连接像素。此外，本发明还公开了一种显示装置，面板，所述面板包括二维像素阵列以及与像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；其特征在于还包括如上述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。和现有技术相比，本发明的有益效果在于本发明通过多相时钟的电路设计，采用较少的晶体管即可完成栅极驱动电路的功能，降低了电路设计的复杂程度，减小了栅极驱动电路的面积。同时，本发明的多相时钟电路还可以更有效地抑制时钟馈通效应，提高了栅极驱动电路的稳定性。
图1示例性地描述了现有技术中一种栅极驱动电路单元；图2示例性地描述了一种带有集成栅极驱动电路的液晶面板；图3示例性地描述了本发明的一种栅极驱动电路单元；图4示例性地描述了本发明的一种栅极驱动电路单元工作的时序；图5示例性地描述了本发明的一种栅极驱动电路，图中采用四相交叠时钟控制；图6示例性地描述了本发明的一种采用四相交叠时钟控制的栅极驱动电路的时序；图7示例性地描述了本发明的另一种栅极驱动电路单元；图8示例性地描述了本发明的另一种栅极驱动电路单元工作的时序；图9示例性地描述了本发明的另一种栅极驱动电路，图中采用六相交叠时钟控制；图10示例性地描述了本发明的另一种采用六相交叠时钟控制的栅极驱动电路的时序。
具体实施例方式下面对照附图并结合具体实施方式
对本发明进行进一步详细说明。如图2所示，面板装置1包括栅极驱动电路，源极驱动电路和二维像素阵列。所述像素阵列由显示像素单元2构成。像素单元2包括有像素TFT、液晶电容和存储电容。所述栅极驱动电路为像素TFT提供栅极扫描信号，所述源极驱动电路为像素TFT的漏极提供像素驱动电压信号。所述栅极驱动电路由TFT构成，与像素TFT同时制作于面板1上。本发明所能适用的面板类型并不局限于液晶显示面板，这里仅仅以液晶显示面板为例进行说明。实际上，面板装置1可以是包括了液晶显示器、有机发光显示器、电子纸显示器等在内的显示面板，也可以是包括了触摸屏、红外探测器、紫外探测器在内的光电探测面板。本发明中，晶体管的第一主电流导通极指晶体管的漏级，第二主电流导通极指晶体管的源级，控制极指晶体管的栅极。所述栅极驱动电路包括多级串接的栅极驱动电路单元，每级栅极驱动电路单元对应一行/列的像素，为该行/列的像素提供扫描信号，即栅极驱动信号。为减小栅极驱动电路的面积，并能正常产生扫描信号，本发明实施例的构思是采用两个晶体管和两个时钟信号，第一晶体管、第二晶体管、第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号是两个周期和占空比都相同的时钟信号，所述第一时钟信号的高电平比第二时钟信号的高电平提前到来。第一晶体管的控制极响应第一时钟信号，第一主电流导通极耦合到信号输入接口，用于接收输入脉冲信号，对于第一级栅极驱动电路单元，输入脉冲信号为初始的脉冲信号，对于非第一级的栅极驱动电路单元，输入脉冲信号是上一级栅极驱动电路单元输出的栅极驱动信号，第一晶体管的第二主电流导通极耦合到第二晶体管的控制极。第二晶体管的第一主电流导通极输入第二时钟信号，第二主电流导通极耦合到信号输出接口， 用于输出栅极驱动信号。第一晶体管在第一时钟信号控制下将输入脉冲信号传送到第二晶体管的控制极，当第一时钟信号和输入脉冲信号为高电平时，为第二晶体管提供开启电压， 第二晶体管在开启状态下将第二时钟信号传送到信号输出接口，以便当第二时钟信号变为高电平时使信号输出接口输出高电平的栅极驱动信号。第二晶体管当第二时钟信号变为低电平时下拉信号输出接口的电压，当第一时钟信号为高电平、输入信号为低电平时，第一晶体管下拉第二晶体管控制极的电位，使第二晶体管关断，从而使信号输出接口保持低电平， 进入低电平维持阶段。在本发明的一个实施例中，在栅极驱动电路单元中增加了第三、第四晶体管，第三、第四晶体管用于在第二晶体管关断时释放信号输出接口的电荷，一方面避免电路在长时间工作后可能发生的噪声电荷累积，另一方面使后一级栅极驱动电路单元的第二晶体管在关闭后其控制极的电平通过本级的第三、第四晶体管被完全拉低到低电平，从而使后一级栅极驱动电路单元的第二晶体管被完全关断，保证后一级的信号输出接口保持低电平。
在本发明的又一个实施例中，在栅极驱动电路单元中增加了复位模块，复位模块包括第四晶体管，其在复位信号的控制下，在输入脉冲信号和时钟信号都为低电平时(即在第一晶体管和第二晶体管被开启之前)释放第二晶体管控制极的电荷，从而避免残存电荷对栅极驱动电路单元可能带来的逻辑干扰。下面详细说明栅极驱动电路单元。实施例一如图3所示，本发明一种栅极驱动电路单元的实施例中，包括信号输入接口 V/—1，用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第二晶体管T2，其第一主电流导通极输入第二时钟信号VA，第二主电流导通极耦合到信号输出接口 V/，用于在开启状态下将第二时钟信号VA传送到信号输出接口 V/，以便当第二时钟信号VA变为高电平时上拉信号输出接口 V/的电压，当第二时钟信号VA变为低电平时下拉信号输出接口 V/的电压；第一晶体管Tl，其控制极响应第一时钟信号VD，第一主电流导通极耦合到信号输入接口 V广S第二主电流导通极耦合到第二晶体管T2的控制极，用于在第一时钟信号VD控制下将输入脉冲信号传送到第二晶体管T2的控制极，当第一时钟信号VD和输入脉冲信号为高电平时，为第二晶体管T2提供开启电压，当第一时钟信号VD为高电平、输入脉冲信号为低电平时，下拉第二晶体管T2控制极的电位，使第 二晶体管T2关断；所述第一时钟信号VD和第二时钟信号VA的周期和占空比都相同，所述第一时钟信号VD的高电平比第二时钟信号VA的高电平提前到来。上述栅极驱动电路单元，还包括第三晶体管T3，所述第三晶体管T3的控制极输入第一时钟信号VD，其第一主电流导通极耦合到信号输出接口 V/，其第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管T2关断时释放信号输出接口的电荷。上述栅极驱动电路单元，还包括第四晶体管T4，所述第三晶体管T4的控制极输入第三时钟信号VC，其第一主电流导通极耦合到信号输出接口 V/，其第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管Τ2关断时释放信号输出接口的电荷。第一时钟信号VD、第二时钟信号VA和第三时钟信号VC是周期相同的N相时钟信号，其中，N为大于或等于4的整数；所述一个相位的值等于2 π /N,所述第一时钟信号VD比第二时钟信号VA超前一个相位，第三时钟信号VC比第二时钟信号VA滞后两个相位。上述栅极驱动电路单元，还包括复位模块，所述复位模块在复位信号VR的控制下，在输入脉冲信号和时钟信号都为低电平时释放第二晶体管Τ2控制极的电荷。所述复位模块包括第五晶体管Τ5，所述第五晶体管Τ5的控制极输入复位信号VR， 其第一主电流导通极耦合到第二晶体管Τ2的控制极，第二主电流导通极耦合到低电平电源Vss，用于在复位信号VR为高电平、输入脉冲信号和时钟信号都为低电平时将第二晶体管 Τ2的控制耦合到低电平电源Vss。如图4所示，本实施例中，栅极驱动电路单元的时钟信号要求满足以下条件第一时钟信号VD和第二时钟信号VA是周期相同的两个时钟信号。所述第一时钟信号VD和第二时钟信号VA在高电平阶段存在半个时钟脉冲宽度的交叠。第一时钟信号VD 的高电平比第二时钟信号VA的高电平提前π Λ的相位产生。各时钟信号高电平的值为VH， 低电平的值为为\。低电平电源Vss的电平值保持为\。如图4所示，上述栅极驱动电路单元在四相交叠时钟控制下，其工作过程分为五个阶段(l)t0复位阶段、(2)tl预充电阶段、(3)t2上拉阶段、(4)t3下拉阶段以及(5)t4 低电平维持阶段。下面具体说明这五个阶段的工作过程(1) t0复位阶段在时间段t0，复位信号VR为高电平，输入信号V广1以及时钟信号均为低电平。因此，晶体管T5被开启，Q点上的电荷通过晶体管T5被释放掉，Q点上的电压VQ被拉低到Vss。复位阶段的作用是将栅极驱动电路的各级都设置到一个稳定的关闭状态，避免了残存电荷对栅极驱动电路可能带来的逻辑干扰。除t0阶段之外，晶体管T5 —般保持为关闭状态。(2) tl预充电阶段输入信号V/—1和第一时钟信号VD为高电平，第一晶体管Tl被打开并给第二晶体管T2的栅极电容充电，使得第二晶体管T2在给负载充电之前被充分地打开。该时间段tl 称为预充电阶段。在预充电阶段，第一时钟信号VD和输入信号V/—1都为高电平，因此控制端Q上的电容被充电，Q点电位被抬高其中，Vt是阈值电压。因此，第二晶体管T2被打开。由于第二时钟信号VA为低电平，所以本级栅驱动信号V/为低电位。此时，第三晶体管T3 也被打开，由于本级栅驱动信号接口的电位V/与Vss相同，因此没有电流流过T3。(3) t2上拉阶段 第二时钟信号VA变成高电平，负载电容被第二晶体管T2充电上拉到高电平Vh。该时间段t2被称为上拉阶段。根据第一时钟信号VD的电平状态的不同，上拉阶段又能够进一步地被分为前后两个半段。在上拉的前半段，第二时钟信号VA变为高电平，输入信号V广1和第一时钟信号VD 也为高电平。由于第二晶体管T2在预充电阶段已经打开，所以当第二时钟时钟信号VA变为高电平时，驱动电流通过T2给负载电容充电，本级栅驱动信号接口的电压V/上升。第一晶体管Tl的栅极虽然处于高电平状态，但是其栅_源电压差小于VT，因此Tl被关断。第二晶体管T2的栅极电位Q点成为浮置状态。第二晶体管T2的栅极和源极之间却保持着电压差\s。第二晶体管的栅极电位Q点将随着V/的增加而上升，这种现象称为自举。因此，本级栅驱动信号接口的电压V/能够较快地被拉到高电平，由于第一时钟信号VD也为高电平，故第三晶体管T3也处于开启状态，因此V/最终达到一个略小于Vh的高电平。在上拉的后半段，第二时钟信号VA保持为高电平，输入信号V/—1和第一时钟信号 VD变成低电平，第一晶体管Tl和第三晶体管T3都被关断，第二晶体管T2保持着开启的状态，从而本级栅驱动信号接口的电压V/被满幅度地上拉到VH。(4) t3下拉阶段在时间段t3，第二晶体管T2和第一晶体管Tl分别对本级栅驱动接口 V/和节点 Q放电，并且最终将本级栅驱动接口信号V/和Q点的电位下拉到低电平\。该时间段被称为下拉阶段。根据第一时钟信号VD的电平状态，下拉阶段也能够进一步地细分为前后两个半段。在下拉阶段的前半段，第二时钟信号VA变为低电平，而同时第一时钟信号VD和输入信号V/—1也是低电平，因此，第一晶体管和第三晶体管被关断。而第二晶体管T2的栅极仍然保持为悬浮的状态，并且第二晶体管T2的栅-源、栅-漏电压差仍然大于T2的阈值电压，故第二晶体管T2保持着开启的状态。所以，负载电容上的电荷通过第二晶体管T2释放。 在这个半段，节点Q上的电压也随着栅驱动信号V/的下降而下降。在下拉阶段的前半段， 节点Q上的电位下降到预充电电位。此时，第三时钟信号VC也为高电平，因此第四晶体管 T4也参与了对V/的下拉。在下拉阶段的后半段，第一时钟信号VD变成高电平，第二时钟信号VA仍然为低电平。因此，第一晶体管Tl和第三晶体管T3都被打开。由于Tl的开启，控制端Q通过Tl管与前一级栅极驱动电路的负载电容连接在一起，从而Q上的电荷发生再分配，故控制端Q上的
C0(VH-VL)
电压降低到小于八+\的一个低电平值vx。vx&值可以表示为=Vx= Q V l; + Vl<Vt + Vl
Cl 十Cq此外，虽然Q点上的电压在下拉的第二阶段并没有完全拉低到\，但是，在第一时钟信号VD下一次高电平来临之前，控制端Q通过前一级栅极驱动单元的第三晶体管T3和第四晶体管T4被完全拉低到\，从而第二晶体管T2被完全关断。Q点电压必须在下拉阶段被拉到小于Vt的低电平，否则，第二晶体管T2仍然处于开启状态或者微开启状态，从而在第二时钟信号VA再次成为高电平时，本栅驱动接口 V/的低电平状态被破坏，影响性能。(5) t4低电平维持阶段当本级栅驱动接口的电位被拉低到\以后，该栅极驱动电路单元进入非选通状态。在此阶段，本级栅驱动电压V/必须稳定地维持于低电平\，该阶段为低电平维持阶段。若在低电平维持阶段，栅极驱动电路的信号输出端口 V/出现噪声电压，则与之相连接的面板的行选择晶体管误开启，从而造成面板中图像信息的错误。因此，栅极驱动电路的输出是否有稳定的低电平对于面板的显示特性较为重要。在低电平维持阶段，时钟馈通效应会在本级栅驱动信号中带来噪声电压。所谓的时钟馈通效应指的是，当第二时钟信号VA从低电平\跳变到高电平VH，由于第二晶体管T2 的栅-漏寄生电容CeD的耦合，第二晶体管T2的栅极电位Vq也相应地增加Δ Vq。当AVq接近甚至大于阈值电压Vt时，较大的泄露电流流过晶体管Τ2，给负载电容充电，本级栅驱动电压V/出现噪声电压。本实施例的栅极驱动电路单元可有效抑制时钟馈通效应。本实施例中，第一晶体管Tl用于抑制时钟馈通效应。第一晶体管Tl的栅极信号为第一时钟信号VD，由于第一时钟信号VD与第二时钟信号VA之间存在半个时钟脉冲宽度的交叠，并且第一时钟信号VD的高电平先于第二时钟信号VA的高电平产生，第一晶体管Tl的开启总是提前于第二时钟信号VA的高电平到来之前发生。在第二时钟信号VA变成高电平之前，第二晶体管的栅极节点Q已经通过第一晶体管Tl连接到前一级栅极信号输出的负载电容。由于第二晶体管Τ2的栅极的节点Q点上的时钟电压馈通量的峰值八％取决于第二晶体管Τ2的寄生电容Cra与上级栅驱动接口 V/—1的负载电容的大小之比AVe = -^(Fff-Fi)由于负载电容的值要远远大于Cra，所以第二晶体管Τ2的栅极Q点上的时钟电压馈通量的峰值被显著地减小。 在第一时钟信号VD的控制下，第三晶体管Τ3开启，本级栅极驱动信号接口被连接到Vss，也避免了电路在长时间工作以后可能发生的噪声电荷累积。本实施例的栅极驱动电路单元只需要五个晶体管，不需要用到额外的电容Cs来抑制时钟馈通效应，电路结构简单，版图面积较小，低电平更稳定，电路的成品率也更高。对于栅极驱动电路的第一级而言，其输入端口 V/—1上并不连接着较大的负载电容 Clo如果直接将栅极驱动电路的第一级的Q点通过一个输入TFT管连接到输入端，有可能对提供输入信号的外部电路造成干扰。因此，本实施例中，设置了一个初始级栅极驱动电路单元。初始级栅极驱动电路单元连接着信号产生电路和第一级栅极驱动电路，该单元电路能够提供给第一级栅极驱动电路较稳定的输入信号，其输出上所连接的栅线上并不布置像素，即初始栅极驱动电路单元的输出接口不连接像素负载。图5示例性地描述了本发明的一种栅极驱动电路，采用四相交叠时钟控制。栅极驱动电路由图3所示的栅极驱动电路单元级联而成的。以WXGA显示格式的面板为例，其栅极驱动电路共有800级，加上初始级，其栅极驱动电路由801个电路单元构成。
栅极驱动电路由四个时钟信号CLK1，CLK2，CLK3和CLK4驱动，其时钟信号的连接关系如下初始级的第一时钟信号接口连接CLK4，第二时钟信号接口连接CLK1，第三时钟信号连接CLK3 ；第4n+l级(n>=0的整数)的第一时钟信号接口连接CLK1，第二时钟信号接口连接CLK2，第三时钟信号连接CLK4;第4n+2级(n>=0的整数)的第一时钟信号接口连接CLK2，第二时钟信号接口连接CLK3，第三时钟信号连接CLKl ；第4n+3级(n> = 0的整数)的第一时钟信号接口连接CLK3，第二时钟信号接口连接CLK4，第三时钟信号连接CLK2 ；第4n+4级(η > = 0的整数)的第一时钟信号接口连接CLK4，第二时钟信号接口连接CLKl，第三时钟信号连接CLK3。每一级栅极驱动信号接口既提供驱动给本级的栅极负载，也提供给下一级的栅极驱动电路单元，作为其输入信号。所有的栅极驱动电路单元公用低电平信号Vss以及复位信号VR。如图6所示，四相交叠时钟控制的栅极驱动电路有四个时钟信号，分别为CLK1、 CLK2、CLK3和CLK4，这四个时钟信号均为占空比为50 %的时钟信号，并且CLKl和CLK3为互补时钟信号，CLK2和CLK4是互补时钟信号。其中CLKl比CLK2超前90度的相角(超前一个相位)，CLK2比CLK3超前90度的相角，CLK3比CLK4超前90度的相角。栅极驱动电路的起始脉冲信号VST的上升沿与CLK4的上升沿平齐，它们的下降沿也平齐。第4η+1级(η > = 0的整数)栅驱动信号输出信号Ve4n+1的上升沿与下降沿分别与CLK2的上升沿与下降沿平齐；第4n+2级(n > = 0的整数)栅驱动信号输出信号Ve4n+2 的上升沿与下降沿分别与CLK3的上升沿与下降沿平齐；第4n+3(n >= 0的整数)栅驱动信号输出信号\4n+3上升沿与下降沿分别与CLK4上升沿与下降沿平齐；第4n+4(n >= 0的整数)栅驱动信号输出信号\4n+4上升沿与下降沿分别与CLKl上升沿与下降沿平齐。相邻的两级栅极驱动信号都存在半个脉冲宽度的交叠，以第二级栅极输出脉冲Ve2 为例，其前半部分与Ve1交叠，其后半部分与Ve3交叠。对于实际应用来说，对于面板第二行上的像素而言，前半部分的行扫描时间是分配给像素预充电的时间，而后半部分的行扫描时间则是最终准确地将像素充电到指定的数据电压的时间。相邻两条栅极驱动线的信号之间实现交叠，这样能够利用预充电缓解面板尺寸增大、分辨率增加，像素充电时间不够的问题。实施例二 如图6所示，上述栅极驱动电路的输出信号Ve1, ..的前半个脉冲并没有达到满幅度。这主要是因为如图3所示的电路单元中，当VA为高电平的上拉阶段的前半段，VD也保持为高电平。因此，在上拉阶段的前半段，Τ2和Τ3同时为开启状态，输出电压无法达到满幅度。虽然在这种交叠脉冲的栅极驱动电路中，前半段的栅极脉冲信号只是起到预充电的作用，其未达到满幅度并不足以影响到面板中像素的最终写入电位。但是，由于Τ2和Τ3 管同时开启，所以存在一股从VA到Vss的电流。该电流增加了栅极驱动电路的功耗。因此，本发明还公开了一种栅极驱动电路单元，对上述栅极驱动电路单元进行了改进，改进后的电路如图7所示，一种六相时钟的栅极驱动电路单元，包括信号输入接口， 用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第一晶体管Tl，其控制极响应第一时钟信号VF，第一主电流导通极耦合到信号输入接口 V/—1，第二主电流导通极耦合到第二晶体管T2的控制极，用于在第一时钟信号VF控制下将输入脉冲信号传送到第二晶体管T2的控制极，当第一时钟信号VF和输入脉冲信号为高电平时，为第二晶体管T2提供开启电压，当第一时钟信号VF为高电平、输入脉冲信号为低电平时，下拉第二晶体管T2控制极的电位， 使第二晶体管T2关断；第二晶体管T2，其第一主电流导通极输入第二时钟信号VA，第二主电流导通极耦合到信号输出接口 V/，用于在开启状态下将第二时钟信号VA传送到信号输出接口 V/，以便当第二时钟信VA变为高电平时使信号输出接口 V/输出栅极驱动信号，当第二时钟信号VA 变为低电平时下拉信号输出接口 V/的电压；所述第一时钟信号VF和第二时钟信号VA为周期和占空比都相同的两个时钟信号，所述第一时钟信号的高电平比第二时钟信号的高电平提前到来。所述栅极驱动电路单元，还包括第三晶体管T3，所述第三晶体管T3的控制极输入第三时钟信号VC，其第一主电流导通极耦合到信号输出接口 V/，第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管Τ2关断时释放信号输出接口 V/的电荷。所述栅极驱动电路单元，还包括第四晶体管Τ4，所述第四晶体管Τ4的控制极输入第三时钟信号VE，其第一主电流导通极耦合到信号输出接口 V/，第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管Τ2关断时释放信号输出接口 V/的电荷。
所述第一时钟信号VF、第二时钟信号VA、第三时钟信号VC和第四时钟信号VE是周期相同的M相时钟信号，其中，M为大于或等于6的整数；所述一个相位的值等于2 π /M, 所述第一时钟信号VF比第二时钟信号VA超前一个相位，所述第三时钟信号VC比第二时钟信号VA滞后两个相位，所述第四时钟信号VE比第二时钟信号VA滞后四个相位。上述栅极驱动电路单元，还包括复位模块，所述复位模块在复位信号VR为高电平时释放第二晶体T2管控制极的电荷。所述复位模块包括第五晶体管T5，所述第五晶体管T5的控制极输入复位信号VR， 其第一主电流导通极耦合到第二晶体管T2的控制极，第二主电流导通极耦合到低电平电源Vss，用于在复位信号为高电平时将第二晶体管T2的控制耦合到低电平电源Vss。六相时钟控制的栅极驱动电路单元由第一时钟信号VF，第二时钟信号VA、第三时钟信号VC和第四时钟信号VE这四个时钟信号控制。如图8所示，VA和VF这两个时钟信号具有半个时钟脉冲的交叠，而VA和VD信号不存在时钟脉冲的交叠。因此，T2和T3管不存在同时导通的问题，从而减小了功耗。如图8所示，VD信号滞后于VA信号1. 5倍脉冲宽度，VF信号超前VA信号0. 5倍脉冲宽度。当时钟信号VF成为高电平的时候，控制端Q开始预充电到高电位。当时钟信号 VA变成高电平的时候，输出节点V/被上拉到高电位，控制端Q的电位被自举。当时钟信号 VA变成低电平的时候，输出节点V/被下拉到低电位，并且Q点电位也随之下降。但是，控制端Q仍然保持在较高电位上，直到时钟信号VD成为高电平，控制端Q的电压才被完全地下拉到低电位上。在低电平维持阶段，这个六相时钟控制的栅极驱动电路单元的工作原理与图3所示的四相时钟控制的栅极驱动电路单元的工作原理相同。 如图9所示，六相时钟信号控制的栅极驱动电路包括多级串接的栅极驱动电路单元，前一级栅极驱动电路单元的信号输出接口耦合到后一级栅极驱动电路单元的信号输入接口。这个栅极驱动电路由VR，CLK1，CLK2，CLK3，CLK4，CLK5，CLK6和起始脉冲信号VST共同控制。图10是六相时钟控制的栅极驱动电路工作的时序图。与四相时钟控制的栅极驱动相比，六相时钟控制的栅极驱动电路不仅能够减小静态功耗，并且由于时钟跳变频率的减小，其动态功耗也能减小。因此，六相时钟控制的栅极驱动电路比四相时钟控制的栅极驱动具有更小的功耗。上述两种栅极驱动电路单元并不局限于采用四相时钟驱动或者六相时钟驱动，图 3所示的栅极驱动电路能够采用四相以上的任何相数的时钟进行驱动，图7所示的栅极驱动电路能够采用六相以上的任何相数的时钟进行驱动。理论上，采用更多相数的时钟信号对栅极驱动电路进行控制，能够将栅极驱动电路的功耗减小到更小。但是，当时钟信号的相数增加的时候，一方面功耗的减小量变得微小，另一方面信号产生电路要产生出更多的时钟信号，这给信号产生电路的设计带来了困难。在本发明中，栅极驱动电路可由非晶硅薄膜晶体管或者其他类型的薄膜晶体管构成，并且可被集成在显示装置的面板上，与像素阵列一起完成。本发明通过多相时钟的电路设计，采用较少的晶体管即完成了栅极驱动电路的功能，可有效抑制时钟馈通效应。并且，这种栅极驱动电路拓扑简单，版图面积较小，功耗较小，稳定性较高。以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种栅极驱动电路单元，其特征在于，包括信号输入接口，用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第一晶体管，其控制极响应第一时钟信号，第一主电流导通极耦合到信号输入接口，第二主电流导通极耦合到第二晶体管的控制极，用于在第一时钟信号控制下将输入脉冲信号传送到第二晶体管的控制极，当第一时钟信号和输入脉冲信号为高电平时，为第二晶体管提供开启电压，当第一时钟信号为高电平、输入脉冲信号为低电平时，下拉第二晶体管控制极的电位，使第二晶体管关断；第二晶体管，其第一主电流导通极输入第二时钟信号，第二主电流导通极耦合到信号输出接口，用于在开启状态下将第二时钟信号传送到信号输出接口，以便当第二时钟信号变为高电平时上拉信号输出接口的电压，当第二时钟信号变为低电平时下拉信号输出接口的电压；所述第一时钟信号和第二时钟信号的周期和占空比都相同，并且第一时钟信号的高电平比第二时钟信号的高电平提前到来。
2.如权利要求1所述的栅极驱动电路单元，其特征在于，还包括第三晶体管和第四晶体管，所述第三晶体管的控制极输入第一时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷；所述第四晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。
3.如权利要求1或2所述的栅极驱动电路单元，其特征在于，所述第一时钟信号、第二时钟信号和第三时钟信号是周期相同的N相时钟信号，其中，N为大于或等于4的整数；所述一个相位的值等于2 π /N，所述第一时钟信号比第二时钟信号超前一个相位，第三时钟信号比第二时钟信号滞后两个相位。
4.如权利要求1所述的栅极驱动电路单元，其特征在于，还包括第三晶体管和第四晶体管，所述第三晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷；所述第四晶体管的控制极输入第四时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。
5.如权利要求4所述的栅极驱动电路单元，其特征在于，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期相同的M相时钟信号，其中，M为大于或等于6的整数；所述一个相位的值等于2 π /Μ，所述第一时钟信号比第二时钟信号超前一个相位，所述第三时钟信号比第二时钟信号滞后两个相位，所述第四时钟信号比第二时钟信号滞后四个相位。
6.如权利要求1-5中任一项所述的栅极驱动电路单元，其特征在于，还包括复位模块， 所述复位模块在复位信号为高电平时释放第二晶体管控制极的电荷。
7.如权利要求6所述的栅极驱动电路单元，其特征在于，所述复位模块包括第五晶体管，所述第五晶体管的控制极输入复位信号，其第一主电流导通极耦合到第二晶体管的控制极，第二主电流导通极耦合到低电平电源，用于在复位信号为高电平时将第二晶体管的控制耦合到低电平电源。
8.一种栅极驱动电路，其特征在于，包括多级串接的栅极驱动电路单元，前一级栅极驱动电路单元的信号输出接口耦合到后一级栅极驱动电路单元的信号输入接口，其特征在于，至少一个栅极驱动电路单元为权利要求1至7中任一项所述的栅极驱动电路单元，并且栅极驱动电路由K相时钟控制，其中K为大于或等于4的整数；所述一个相位的值等于2 π/ K，且后一级栅极驱动电路单元的时钟信号比前一级栅极驱动电路单元的相应的时钟信号滞后一个相位。
9.如权利要求8所述的栅极驱动电路单元，其特征在于，还包括一初始级栅极驱动电路单元，所述初始级栅极驱动电路单元的输出接口耦合至第一级栅极驱动电路单元的信号输入接口，所述初始栅极驱动电路单元的输出接口连接到栅线，且该栅线上不连接像素。
10.一种显示装置，其特征在于，包括面板，所述面板包括二维像素阵列以及与像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；其特征在于还包括如权利要求8或9所述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。
全文摘要
本发明公开了一种栅极驱动电路单元，包括信号输入接口，接收输入脉冲信号；信号输出接口，输出栅极驱动信号；第一晶体管，在第一时钟信号控制下将输入脉冲信号送到第二晶体管的控制极，当第一时钟信号和输入脉冲信号为高电平时，为第二晶体管提供开启电压，当第一时钟信号为高电平、输入信号为低电平时，下拉第二晶体管控制极的电位，使第二晶体管关断；第二晶体管，在开启状态下将第二时钟信号送到信号输出接口，当第二时钟信号变为高电平时使信号输出接口输出栅极驱动信号，当第二时钟信号为低电平时下拉信号输出接口电压；第一时钟信号和第二时钟信号周期和占空比相同，第一时钟信号的高电平比第二时钟信号的高电平提前到来。本发明能减小栅极驱动电路的面积。
文档编号G09G3/20GK102169669SQ20111010854
公开日2011年8月31日 申请日期2011年4月28日 优先权日2011年4月28日
发明者刘晓明, 廖聪维, 张盛东, 戴文君, 简庭宪, 钟德镇, 陈韬 申请人:北京大学深圳研究生院, 昆山龙腾光电有限公司
技术领域：
本发明涉及电子领域，特别涉及一种面板装置的栅极驱动电路单元及栅极驱动电路。
背景技术：
栅极驱动电路是平板显示器的重要构成部件之一。近年来，集成栅极驱动电路成为平板显示技术的热点研究。所谓集成栅极驱动电路指的是栅极驱动电路由薄膜晶体管 (TFT)构成，并且栅极驱动电路与面板中的像素TFT同时制作并形成于显示基 板之上。栅极驱动电路的集成化设计不仅能够减少外围栅极驱动芯片的数量和驱动芯片的压封工序，还能够减轻面板质量，减薄面板的厚度，让面板的边框变窄、外观更美观，使显示面板的总体成本降低，显示模组更加紧凑，显示面板的机械和电学可靠性得以加强。此夕卜，采用集成栅极驱动电路之后，可以通过增加栅极驱动线的数量以减少源驱动线的数量， 从而达到进一步减少外围驱动芯片的数量，节省成本和增加面板可靠性的目的。现在，人们倾向于采用非晶硅TFT实现集成栅极驱动电路。这主要是由于非晶硅 TFT工艺具有加工温度低、器件性能均勻、成本低、适用于大面积显示的特点。但是，非晶硅TFT存在载流子迁移率低，阈值电压漂移的问题，因此，一般要采用自举的方式提高TFT 的驱动能力，采用半周期偏置的方式抑制下拉TFT阈值电压的漂移。此外，现行的非晶硅 TFT工艺是非自对准的，寄生电容大，这带来较显著的时钟馈通效应(clock feed through effect)0先前报道的栅极驱动电路方案中，为了抑制时钟馈通效应，电路单元的晶体管数量达到十个甚至以上，不仅总器件的数量多、连接复杂、版图面积大，而且成品率也较低。例如，图ι所示的是Seung-hwan Moon等人(美国专利号7486269)公开的一种栅极驱动电路单元，该栅极驱动电路单元要用到九个晶体管和一个电容，电路连接复杂，版图面积大。
发明内容
本发明提供了一种栅极驱动电路单元以及栅极驱动电路，减小了电路的面积，提高了其稳定性。为解决上述技术问题，本发明采用了如下的技术方案一方面，本发明公开了一种栅极驱动电路单元，包括信号输入接口，用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第一晶体管，其控制极响应第一时钟信号，第一主电流导通极耦合到信号输入接口，第二主电流导通极耦合到第二晶体管的控制极，用于在第一时钟信号控制下将输入脉冲信号传送到第二晶体管的控制极当第一时钟信号和输入信号为高电平时，为第二晶体管提供开启电压，当第一时钟信号为高电平、输入信号为低电平时，下拉第二晶体管控制极的电位，使第二晶体管关断；
第二晶体管，其第一主电流导通极输入第二时钟信号，第二主电流导通极耦合到信号输出接口，用于在开启状态下将第二时钟信号传送到信号输出接口 当第二时钟信号变为高电平时上拉信号输出接口的电压，当第二时钟信号变为低电平时下拉信号输出接口的电压； 所述第一时钟信号和第二时钟信号的周期和占空比都相同，并且第一时钟信号的高电平比第二时钟信号的高电平提前到来。上述的栅极驱动电路单元的一个实施例中，还包括第三晶体管，所述第三晶体管的控制极输入第一时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，还包括第四晶体管，所述第四晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，所述第一时钟信号、第二时钟信号和第三时钟信号是周期相同的N相时钟信号，其中，N为大于或等于4的整数；所述一个相位的值等于2 π /N，所述第一时钟信号比第二时钟信号超前一个相位，所述第三时钟信号比第二时钟信号滞后两个相位。上述的栅极驱动电路单元的一个实施例中，还包括第三晶体管，所述第三晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，还包括第四晶体管，所述第四晶体管的控制极输入第四时钟信号，其第一主电流导通极耦合到信号输出接口，其第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。上述的栅极驱动电路单元的一个实施例中，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期相同的M相时钟信号，其中，M为大于或等于6的整数； 所述一个相位的值等于2 π/Μ，所述第一时钟信号比第二时钟信号超前一个相位，所述第三时钟信号比第二时钟信号滞后两个相位，所述第四时钟信号比第二时钟信号滞后四个相位。上述的栅极驱动电路单元的一个实施例中，还包括复位模块，所述复位模块在复位信号的控制下，在输入脉冲信号和时钟信号都为低电平时释放第二晶体管控制极的电荷。上述的栅极驱动电路单元的一个实施例中，所述复位模块包括第五晶体管，所述第五晶体管的控制极输入复位信号，其第一主电流导通极耦合到第二晶体管的控制极，第二主电流导通极耦合到低电平电源，用于在复位信号为高电平、输入脉冲信号和时钟信号都为低电平时将第二晶体管的控制耦合到低电平电源。另一方面，本发明还公开了一种栅极驱动电路包括多级串接的栅极驱动电路单元，前一级栅极驱动电路单元的信号输出接口耦合到后一级栅极驱动电路单元的信号输入接口，其特征在于，至少一个栅极驱动电路单元为权利要求1至7中任一项所述的栅极驱动电路单元，并且栅极驱动电路由K相时钟控制，其中K为大于或等于4的整数；所述一个相位的值等于2 π /K，且后一级栅极驱动电路单元的时钟信号比前一级栅极驱动电路单元的相应的时钟信号滞后一个相位。
上述栅极驱动电路单元的一个实施例中，还包括一初始级栅极驱动电路单元，所述初始级栅极驱动电路单元的输出接口耦合至第一级栅极驱动电路单元的信号输入接口， 所述初始栅极驱动电路单元的输出接口连接到栅线，且该栅线上不连接像素。此外，本发明还公开了一种显示装置，面板，所述面板包括二维像素阵列以及与像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；其特征在于还包括如上述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。和现有技术相比，本发明的有益效果在于本发明通过多相时钟的电路设计，采用较少的晶体管即可完成栅极驱动电路的功能，降低了电路设计的复杂程度，减小了栅极驱动电路的面积。同时，本发明的多相时钟电路还可以更有效地抑制时钟馈通效应，提高了栅极驱动电路的稳定性。
图1示例性地描述了现有技术中一种栅极驱动电路单元；图2示例性地描述了一种带有集成栅极驱动电路的液晶面板；图3示例性地描述了本发明的一种栅极驱动电路单元；图4示例性地描述了本发明的一种栅极驱动电路单元工作的时序；图5示例性地描述了本发明的一种栅极驱动电路，图中采用四相交叠时钟控制；图6示例性地描述了本发明的一种采用四相交叠时钟控制的栅极驱动电路的时序；图7示例性地描述了本发明的另一种栅极驱动电路单元；图8示例性地描述了本发明的另一种栅极驱动电路单元工作的时序；图9示例性地描述了本发明的另一种栅极驱动电路，图中采用六相交叠时钟控制；图10示例性地描述了本发明的另一种采用六相交叠时钟控制的栅极驱动电路的时序。
具体实施例方式下面对照附图并结合具体实施方式
对本发明进行进一步详细说明。如图2所示，面板装置1包括栅极驱动电路，源极驱动电路和二维像素阵列。所述像素阵列由显示像素单元2构成。像素单元2包括有像素TFT、液晶电容和存储电容。所述栅极驱动电路为像素TFT提供栅极扫描信号，所述源极驱动电路为像素TFT的漏极提供像素驱动电压信号。所述栅极驱动电路由TFT构成，与像素TFT同时制作于面板1上。本发明所能适用的面板类型并不局限于液晶显示面板，这里仅仅以液晶显示面板为例进行说明。实际上，面板装置1可以是包括了液晶显示器、有机发光显示器、电子纸显示器等在内的显示面板，也可以是包括了触摸屏、红外探测器、紫外探测器在内的光电探测面板。本发明中，晶体管的第一主电流导通极指晶体管的漏级，第二主电流导通极指晶体管的源级，控制极指晶体管的栅极。所述栅极驱动电路包括多级串接的栅极驱动电路单元，每级栅极驱动电路单元对应一行/列的像素，为该行/列的像素提供扫描信号，即栅极驱动信号。为减小栅极驱动电路的面积，并能正常产生扫描信号，本发明实施例的构思是采用两个晶体管和两个时钟信号，第一晶体管、第二晶体管、第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号是两个周期和占空比都相同的时钟信号，所述第一时钟信号的高电平比第二时钟信号的高电平提前到来。第一晶体管的控制极响应第一时钟信号，第一主电流导通极耦合到信号输入接口，用于接收输入脉冲信号，对于第一级栅极驱动电路单元，输入脉冲信号为初始的脉冲信号，对于非第一级的栅极驱动电路单元，输入脉冲信号是上一级栅极驱动电路单元输出的栅极驱动信号，第一晶体管的第二主电流导通极耦合到第二晶体管的控制极。第二晶体管的第一主电流导通极输入第二时钟信号，第二主电流导通极耦合到信号输出接口， 用于输出栅极驱动信号。第一晶体管在第一时钟信号控制下将输入脉冲信号传送到第二晶体管的控制极，当第一时钟信号和输入脉冲信号为高电平时，为第二晶体管提供开启电压， 第二晶体管在开启状态下将第二时钟信号传送到信号输出接口，以便当第二时钟信号变为高电平时使信号输出接口输出高电平的栅极驱动信号。第二晶体管当第二时钟信号变为低电平时下拉信号输出接口的电压，当第一时钟信号为高电平、输入信号为低电平时，第一晶体管下拉第二晶体管控制极的电位，使第二晶体管关断，从而使信号输出接口保持低电平， 进入低电平维持阶段。在本发明的一个实施例中，在栅极驱动电路单元中增加了第三、第四晶体管，第三、第四晶体管用于在第二晶体管关断时释放信号输出接口的电荷，一方面避免电路在长时间工作后可能发生的噪声电荷累积，另一方面使后一级栅极驱动电路单元的第二晶体管在关闭后其控制极的电平通过本级的第三、第四晶体管被完全拉低到低电平，从而使后一级栅极驱动电路单元的第二晶体管被完全关断，保证后一级的信号输出接口保持低电平。
在本发明的又一个实施例中，在栅极驱动电路单元中增加了复位模块，复位模块包括第四晶体管，其在复位信号的控制下，在输入脉冲信号和时钟信号都为低电平时(即在第一晶体管和第二晶体管被开启之前)释放第二晶体管控制极的电荷，从而避免残存电荷对栅极驱动电路单元可能带来的逻辑干扰。下面详细说明栅极驱动电路单元。实施例一如图3所示，本发明一种栅极驱动电路单元的实施例中，包括信号输入接口 V/—1，用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第二晶体管T2，其第一主电流导通极输入第二时钟信号VA，第二主电流导通极耦合到信号输出接口 V/，用于在开启状态下将第二时钟信号VA传送到信号输出接口 V/，以便当第二时钟信号VA变为高电平时上拉信号输出接口 V/的电压，当第二时钟信号VA变为低电平时下拉信号输出接口 V/的电压；第一晶体管Tl，其控制极响应第一时钟信号VD，第一主电流导通极耦合到信号输入接口 V广S第二主电流导通极耦合到第二晶体管T2的控制极，用于在第一时钟信号VD控制下将输入脉冲信号传送到第二晶体管T2的控制极，当第一时钟信号VD和输入脉冲信号为高电平时，为第二晶体管T2提供开启电压，当第一时钟信号VD为高电平、输入脉冲信号为低电平时，下拉第二晶体管T2控制极的电位，使第 二晶体管T2关断；所述第一时钟信号VD和第二时钟信号VA的周期和占空比都相同，所述第一时钟信号VD的高电平比第二时钟信号VA的高电平提前到来。上述栅极驱动电路单元，还包括第三晶体管T3，所述第三晶体管T3的控制极输入第一时钟信号VD，其第一主电流导通极耦合到信号输出接口 V/，其第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管T2关断时释放信号输出接口的电荷。上述栅极驱动电路单元，还包括第四晶体管T4，所述第三晶体管T4的控制极输入第三时钟信号VC，其第一主电流导通极耦合到信号输出接口 V/，其第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管Τ2关断时释放信号输出接口的电荷。第一时钟信号VD、第二时钟信号VA和第三时钟信号VC是周期相同的N相时钟信号，其中，N为大于或等于4的整数；所述一个相位的值等于2 π /N,所述第一时钟信号VD比第二时钟信号VA超前一个相位，第三时钟信号VC比第二时钟信号VA滞后两个相位。上述栅极驱动电路单元，还包括复位模块，所述复位模块在复位信号VR的控制下，在输入脉冲信号和时钟信号都为低电平时释放第二晶体管Τ2控制极的电荷。所述复位模块包括第五晶体管Τ5，所述第五晶体管Τ5的控制极输入复位信号VR， 其第一主电流导通极耦合到第二晶体管Τ2的控制极，第二主电流导通极耦合到低电平电源Vss，用于在复位信号VR为高电平、输入脉冲信号和时钟信号都为低电平时将第二晶体管 Τ2的控制耦合到低电平电源Vss。如图4所示，本实施例中，栅极驱动电路单元的时钟信号要求满足以下条件第一时钟信号VD和第二时钟信号VA是周期相同的两个时钟信号。所述第一时钟信号VD和第二时钟信号VA在高电平阶段存在半个时钟脉冲宽度的交叠。第一时钟信号VD 的高电平比第二时钟信号VA的高电平提前π Λ的相位产生。各时钟信号高电平的值为VH， 低电平的值为为\。低电平电源Vss的电平值保持为\。如图4所示，上述栅极驱动电路单元在四相交叠时钟控制下，其工作过程分为五个阶段(l)t0复位阶段、(2)tl预充电阶段、(3)t2上拉阶段、(4)t3下拉阶段以及(5)t4 低电平维持阶段。下面具体说明这五个阶段的工作过程(1) t0复位阶段在时间段t0，复位信号VR为高电平，输入信号V广1以及时钟信号均为低电平。因此，晶体管T5被开启，Q点上的电荷通过晶体管T5被释放掉，Q点上的电压VQ被拉低到Vss。复位阶段的作用是将栅极驱动电路的各级都设置到一个稳定的关闭状态，避免了残存电荷对栅极驱动电路可能带来的逻辑干扰。除t0阶段之外，晶体管T5 —般保持为关闭状态。(2) tl预充电阶段输入信号V/—1和第一时钟信号VD为高电平，第一晶体管Tl被打开并给第二晶体管T2的栅极电容充电，使得第二晶体管T2在给负载充电之前被充分地打开。该时间段tl 称为预充电阶段。在预充电阶段，第一时钟信号VD和输入信号V/—1都为高电平，因此控制端Q上的电容被充电，Q点电位被抬高其中，Vt是阈值电压。因此，第二晶体管T2被打开。由于第二时钟信号VA为低电平，所以本级栅驱动信号V/为低电位。此时，第三晶体管T3 也被打开，由于本级栅驱动信号接口的电位V/与Vss相同，因此没有电流流过T3。(3) t2上拉阶段 第二时钟信号VA变成高电平，负载电容被第二晶体管T2充电上拉到高电平Vh。该时间段t2被称为上拉阶段。根据第一时钟信号VD的电平状态的不同，上拉阶段又能够进一步地被分为前后两个半段。在上拉的前半段，第二时钟信号VA变为高电平，输入信号V广1和第一时钟信号VD 也为高电平。由于第二晶体管T2在预充电阶段已经打开，所以当第二时钟时钟信号VA变为高电平时，驱动电流通过T2给负载电容充电，本级栅驱动信号接口的电压V/上升。第一晶体管Tl的栅极虽然处于高电平状态，但是其栅_源电压差小于VT，因此Tl被关断。第二晶体管T2的栅极电位Q点成为浮置状态。第二晶体管T2的栅极和源极之间却保持着电压差\s。第二晶体管的栅极电位Q点将随着V/的增加而上升，这种现象称为自举。因此，本级栅驱动信号接口的电压V/能够较快地被拉到高电平，由于第一时钟信号VD也为高电平，故第三晶体管T3也处于开启状态，因此V/最终达到一个略小于Vh的高电平。在上拉的后半段，第二时钟信号VA保持为高电平，输入信号V/—1和第一时钟信号 VD变成低电平，第一晶体管Tl和第三晶体管T3都被关断，第二晶体管T2保持着开启的状态，从而本级栅驱动信号接口的电压V/被满幅度地上拉到VH。(4) t3下拉阶段在时间段t3，第二晶体管T2和第一晶体管Tl分别对本级栅驱动接口 V/和节点 Q放电，并且最终将本级栅驱动接口信号V/和Q点的电位下拉到低电平\。该时间段被称为下拉阶段。根据第一时钟信号VD的电平状态，下拉阶段也能够进一步地细分为前后两个半段。在下拉阶段的前半段，第二时钟信号VA变为低电平，而同时第一时钟信号VD和输入信号V/—1也是低电平，因此，第一晶体管和第三晶体管被关断。而第二晶体管T2的栅极仍然保持为悬浮的状态，并且第二晶体管T2的栅-源、栅-漏电压差仍然大于T2的阈值电压，故第二晶体管T2保持着开启的状态。所以，负载电容上的电荷通过第二晶体管T2释放。 在这个半段，节点Q上的电压也随着栅驱动信号V/的下降而下降。在下拉阶段的前半段， 节点Q上的电位下降到预充电电位。此时，第三时钟信号VC也为高电平，因此第四晶体管 T4也参与了对V/的下拉。在下拉阶段的后半段，第一时钟信号VD变成高电平，第二时钟信号VA仍然为低电平。因此，第一晶体管Tl和第三晶体管T3都被打开。由于Tl的开启，控制端Q通过Tl管与前一级栅极驱动电路的负载电容连接在一起，从而Q上的电荷发生再分配，故控制端Q上的
C0(VH-VL)
电压降低到小于八+\的一个低电平值vx。vx&值可以表示为=Vx= Q V l; + Vl<Vt + Vl
Cl 十Cq此外，虽然Q点上的电压在下拉的第二阶段并没有完全拉低到\，但是，在第一时钟信号VD下一次高电平来临之前，控制端Q通过前一级栅极驱动单元的第三晶体管T3和第四晶体管T4被完全拉低到\，从而第二晶体管T2被完全关断。Q点电压必须在下拉阶段被拉到小于Vt的低电平，否则，第二晶体管T2仍然处于开启状态或者微开启状态，从而在第二时钟信号VA再次成为高电平时，本栅驱动接口 V/的低电平状态被破坏，影响性能。(5) t4低电平维持阶段当本级栅驱动接口的电位被拉低到\以后，该栅极驱动电路单元进入非选通状态。在此阶段，本级栅驱动电压V/必须稳定地维持于低电平\，该阶段为低电平维持阶段。若在低电平维持阶段，栅极驱动电路的信号输出端口 V/出现噪声电压，则与之相连接的面板的行选择晶体管误开启，从而造成面板中图像信息的错误。因此，栅极驱动电路的输出是否有稳定的低电平对于面板的显示特性较为重要。在低电平维持阶段，时钟馈通效应会在本级栅驱动信号中带来噪声电压。所谓的时钟馈通效应指的是，当第二时钟信号VA从低电平\跳变到高电平VH，由于第二晶体管T2 的栅-漏寄生电容CeD的耦合，第二晶体管T2的栅极电位Vq也相应地增加Δ Vq。当AVq接近甚至大于阈值电压Vt时，较大的泄露电流流过晶体管Τ2，给负载电容充电，本级栅驱动电压V/出现噪声电压。本实施例的栅极驱动电路单元可有效抑制时钟馈通效应。本实施例中，第一晶体管Tl用于抑制时钟馈通效应。第一晶体管Tl的栅极信号为第一时钟信号VD，由于第一时钟信号VD与第二时钟信号VA之间存在半个时钟脉冲宽度的交叠，并且第一时钟信号VD的高电平先于第二时钟信号VA的高电平产生，第一晶体管Tl的开启总是提前于第二时钟信号VA的高电平到来之前发生。在第二时钟信号VA变成高电平之前，第二晶体管的栅极节点Q已经通过第一晶体管Tl连接到前一级栅极信号输出的负载电容。由于第二晶体管Τ2的栅极的节点Q点上的时钟电压馈通量的峰值八％取决于第二晶体管Τ2的寄生电容Cra与上级栅驱动接口 V/—1的负载电容的大小之比AVe = -^(Fff-Fi)由于负载电容的值要远远大于Cra，所以第二晶体管Τ2的栅极Q点上的时钟电压馈通量的峰值被显著地减小。 在第一时钟信号VD的控制下，第三晶体管Τ3开启，本级栅极驱动信号接口被连接到Vss，也避免了电路在长时间工作以后可能发生的噪声电荷累积。本实施例的栅极驱动电路单元只需要五个晶体管，不需要用到额外的电容Cs来抑制时钟馈通效应，电路结构简单，版图面积较小，低电平更稳定，电路的成品率也更高。对于栅极驱动电路的第一级而言，其输入端口 V/—1上并不连接着较大的负载电容 Clo如果直接将栅极驱动电路的第一级的Q点通过一个输入TFT管连接到输入端，有可能对提供输入信号的外部电路造成干扰。因此，本实施例中，设置了一个初始级栅极驱动电路单元。初始级栅极驱动电路单元连接着信号产生电路和第一级栅极驱动电路，该单元电路能够提供给第一级栅极驱动电路较稳定的输入信号，其输出上所连接的栅线上并不布置像素，即初始栅极驱动电路单元的输出接口不连接像素负载。图5示例性地描述了本发明的一种栅极驱动电路，采用四相交叠时钟控制。栅极驱动电路由图3所示的栅极驱动电路单元级联而成的。以WXGA显示格式的面板为例，其栅极驱动电路共有800级，加上初始级，其栅极驱动电路由801个电路单元构成。
栅极驱动电路由四个时钟信号CLK1，CLK2，CLK3和CLK4驱动，其时钟信号的连接关系如下初始级的第一时钟信号接口连接CLK4，第二时钟信号接口连接CLK1，第三时钟信号连接CLK3 ；第4n+l级(n>=0的整数)的第一时钟信号接口连接CLK1，第二时钟信号接口连接CLK2，第三时钟信号连接CLK4;第4n+2级(n>=0的整数)的第一时钟信号接口连接CLK2，第二时钟信号接口连接CLK3，第三时钟信号连接CLKl ；第4n+3级(n> = 0的整数)的第一时钟信号接口连接CLK3，第二时钟信号接口连接CLK4，第三时钟信号连接CLK2 ；第4n+4级(η > = 0的整数)的第一时钟信号接口连接CLK4，第二时钟信号接口连接CLKl，第三时钟信号连接CLK3。每一级栅极驱动信号接口既提供驱动给本级的栅极负载，也提供给下一级的栅极驱动电路单元，作为其输入信号。所有的栅极驱动电路单元公用低电平信号Vss以及复位信号VR。如图6所示，四相交叠时钟控制的栅极驱动电路有四个时钟信号，分别为CLK1、 CLK2、CLK3和CLK4，这四个时钟信号均为占空比为50 %的时钟信号，并且CLKl和CLK3为互补时钟信号，CLK2和CLK4是互补时钟信号。其中CLKl比CLK2超前90度的相角(超前一个相位)，CLK2比CLK3超前90度的相角，CLK3比CLK4超前90度的相角。栅极驱动电路的起始脉冲信号VST的上升沿与CLK4的上升沿平齐，它们的下降沿也平齐。第4η+1级(η > = 0的整数)栅驱动信号输出信号Ve4n+1的上升沿与下降沿分别与CLK2的上升沿与下降沿平齐；第4n+2级(n > = 0的整数)栅驱动信号输出信号Ve4n+2 的上升沿与下降沿分别与CLK3的上升沿与下降沿平齐；第4n+3(n >= 0的整数)栅驱动信号输出信号\4n+3上升沿与下降沿分别与CLK4上升沿与下降沿平齐；第4n+4(n >= 0的整数)栅驱动信号输出信号\4n+4上升沿与下降沿分别与CLKl上升沿与下降沿平齐。相邻的两级栅极驱动信号都存在半个脉冲宽度的交叠，以第二级栅极输出脉冲Ve2 为例，其前半部分与Ve1交叠，其后半部分与Ve3交叠。对于实际应用来说，对于面板第二行上的像素而言，前半部分的行扫描时间是分配给像素预充电的时间，而后半部分的行扫描时间则是最终准确地将像素充电到指定的数据电压的时间。相邻两条栅极驱动线的信号之间实现交叠，这样能够利用预充电缓解面板尺寸增大、分辨率增加，像素充电时间不够的问题。实施例二 如图6所示，上述栅极驱动电路的输出信号Ve1, ..的前半个脉冲并没有达到满幅度。这主要是因为如图3所示的电路单元中，当VA为高电平的上拉阶段的前半段，VD也保持为高电平。因此，在上拉阶段的前半段，Τ2和Τ3同时为开启状态，输出电压无法达到满幅度。虽然在这种交叠脉冲的栅极驱动电路中，前半段的栅极脉冲信号只是起到预充电的作用，其未达到满幅度并不足以影响到面板中像素的最终写入电位。但是，由于Τ2和Τ3 管同时开启，所以存在一股从VA到Vss的电流。该电流增加了栅极驱动电路的功耗。因此，本发明还公开了一种栅极驱动电路单元，对上述栅极驱动电路单元进行了改进，改进后的电路如图7所示，一种六相时钟的栅极驱动电路单元，包括信号输入接口， 用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第一晶体管Tl，其控制极响应第一时钟信号VF，第一主电流导通极耦合到信号输入接口 V/—1，第二主电流导通极耦合到第二晶体管T2的控制极，用于在第一时钟信号VF控制下将输入脉冲信号传送到第二晶体管T2的控制极，当第一时钟信号VF和输入脉冲信号为高电平时，为第二晶体管T2提供开启电压，当第一时钟信号VF为高电平、输入脉冲信号为低电平时，下拉第二晶体管T2控制极的电位， 使第二晶体管T2关断；第二晶体管T2，其第一主电流导通极输入第二时钟信号VA，第二主电流导通极耦合到信号输出接口 V/，用于在开启状态下将第二时钟信号VA传送到信号输出接口 V/，以便当第二时钟信VA变为高电平时使信号输出接口 V/输出栅极驱动信号，当第二时钟信号VA 变为低电平时下拉信号输出接口 V/的电压；所述第一时钟信号VF和第二时钟信号VA为周期和占空比都相同的两个时钟信号，所述第一时钟信号的高电平比第二时钟信号的高电平提前到来。所述栅极驱动电路单元，还包括第三晶体管T3，所述第三晶体管T3的控制极输入第三时钟信号VC，其第一主电流导通极耦合到信号输出接口 V/，第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管Τ2关断时释放信号输出接口 V/的电荷。所述栅极驱动电路单元，还包括第四晶体管Τ4，所述第四晶体管Τ4的控制极输入第三时钟信号VE，其第一主电流导通极耦合到信号输出接口 V/，第二主电流导通极耦合到低电平电源Vss，用于在第二晶体管Τ2关断时释放信号输出接口 V/的电荷。
所述第一时钟信号VF、第二时钟信号VA、第三时钟信号VC和第四时钟信号VE是周期相同的M相时钟信号，其中，M为大于或等于6的整数；所述一个相位的值等于2 π /M, 所述第一时钟信号VF比第二时钟信号VA超前一个相位，所述第三时钟信号VC比第二时钟信号VA滞后两个相位，所述第四时钟信号VE比第二时钟信号VA滞后四个相位。上述栅极驱动电路单元，还包括复位模块，所述复位模块在复位信号VR为高电平时释放第二晶体T2管控制极的电荷。所述复位模块包括第五晶体管T5，所述第五晶体管T5的控制极输入复位信号VR， 其第一主电流导通极耦合到第二晶体管T2的控制极，第二主电流导通极耦合到低电平电源Vss，用于在复位信号为高电平时将第二晶体管T2的控制耦合到低电平电源Vss。六相时钟控制的栅极驱动电路单元由第一时钟信号VF，第二时钟信号VA、第三时钟信号VC和第四时钟信号VE这四个时钟信号控制。如图8所示，VA和VF这两个时钟信号具有半个时钟脉冲的交叠，而VA和VD信号不存在时钟脉冲的交叠。因此，T2和T3管不存在同时导通的问题，从而减小了功耗。如图8所示，VD信号滞后于VA信号1. 5倍脉冲宽度，VF信号超前VA信号0. 5倍脉冲宽度。当时钟信号VF成为高电平的时候，控制端Q开始预充电到高电位。当时钟信号 VA变成高电平的时候，输出节点V/被上拉到高电位，控制端Q的电位被自举。当时钟信号 VA变成低电平的时候，输出节点V/被下拉到低电位，并且Q点电位也随之下降。但是，控制端Q仍然保持在较高电位上，直到时钟信号VD成为高电平，控制端Q的电压才被完全地下拉到低电位上。在低电平维持阶段，这个六相时钟控制的栅极驱动电路单元的工作原理与图3所示的四相时钟控制的栅极驱动电路单元的工作原理相同。 如图9所示，六相时钟信号控制的栅极驱动电路包括多级串接的栅极驱动电路单元，前一级栅极驱动电路单元的信号输出接口耦合到后一级栅极驱动电路单元的信号输入接口。这个栅极驱动电路由VR，CLK1，CLK2，CLK3，CLK4，CLK5，CLK6和起始脉冲信号VST共同控制。图10是六相时钟控制的栅极驱动电路工作的时序图。与四相时钟控制的栅极驱动相比，六相时钟控制的栅极驱动电路不仅能够减小静态功耗，并且由于时钟跳变频率的减小，其动态功耗也能减小。因此，六相时钟控制的栅极驱动电路比四相时钟控制的栅极驱动具有更小的功耗。上述两种栅极驱动电路单元并不局限于采用四相时钟驱动或者六相时钟驱动，图 3所示的栅极驱动电路能够采用四相以上的任何相数的时钟进行驱动，图7所示的栅极驱动电路能够采用六相以上的任何相数的时钟进行驱动。理论上，采用更多相数的时钟信号对栅极驱动电路进行控制，能够将栅极驱动电路的功耗减小到更小。但是，当时钟信号的相数增加的时候，一方面功耗的减小量变得微小，另一方面信号产生电路要产生出更多的时钟信号，这给信号产生电路的设计带来了困难。在本发明中，栅极驱动电路可由非晶硅薄膜晶体管或者其他类型的薄膜晶体管构成，并且可被集成在显示装置的面板上，与像素阵列一起完成。本发明通过多相时钟的电路设计，采用较少的晶体管即完成了栅极驱动电路的功能，可有效抑制时钟馈通效应。并且，这种栅极驱动电路拓扑简单，版图面积较小，功耗较小，稳定性较高。以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种栅极驱动电路单元，其特征在于，包括信号输入接口，用于接收输入脉冲信号；信号输出接口，用于输出栅极驱动信号；第一晶体管，其控制极响应第一时钟信号，第一主电流导通极耦合到信号输入接口，第二主电流导通极耦合到第二晶体管的控制极，用于在第一时钟信号控制下将输入脉冲信号传送到第二晶体管的控制极，当第一时钟信号和输入脉冲信号为高电平时，为第二晶体管提供开启电压，当第一时钟信号为高电平、输入脉冲信号为低电平时，下拉第二晶体管控制极的电位，使第二晶体管关断；第二晶体管，其第一主电流导通极输入第二时钟信号，第二主电流导通极耦合到信号输出接口，用于在开启状态下将第二时钟信号传送到信号输出接口，以便当第二时钟信号变为高电平时上拉信号输出接口的电压，当第二时钟信号变为低电平时下拉信号输出接口的电压；所述第一时钟信号和第二时钟信号的周期和占空比都相同，并且第一时钟信号的高电平比第二时钟信号的高电平提前到来。
2.如权利要求1所述的栅极驱动电路单元，其特征在于，还包括第三晶体管和第四晶体管，所述第三晶体管的控制极输入第一时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷；所述第四晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。
3.如权利要求1或2所述的栅极驱动电路单元，其特征在于，所述第一时钟信号、第二时钟信号和第三时钟信号是周期相同的N相时钟信号，其中，N为大于或等于4的整数；所述一个相位的值等于2 π /N，所述第一时钟信号比第二时钟信号超前一个相位，第三时钟信号比第二时钟信号滞后两个相位。
4.如权利要求1所述的栅极驱动电路单元，其特征在于，还包括第三晶体管和第四晶体管，所述第三晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷；所述第四晶体管的控制极输入第四时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。
5.如权利要求4所述的栅极驱动电路单元，其特征在于，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期相同的M相时钟信号，其中，M为大于或等于6的整数；所述一个相位的值等于2 π /Μ，所述第一时钟信号比第二时钟信号超前一个相位，所述第三时钟信号比第二时钟信号滞后两个相位，所述第四时钟信号比第二时钟信号滞后四个相位。
6.如权利要求1-5中任一项所述的栅极驱动电路单元，其特征在于，还包括复位模块， 所述复位模块在复位信号为高电平时释放第二晶体管控制极的电荷。
7.如权利要求6所述的栅极驱动电路单元，其特征在于，所述复位模块包括第五晶体管，所述第五晶体管的控制极输入复位信号，其第一主电流导通极耦合到第二晶体管的控制极，第二主电流导通极耦合到低电平电源，用于在复位信号为高电平时将第二晶体管的控制耦合到低电平电源。
8.一种栅极驱动电路，其特征在于，包括多级串接的栅极驱动电路单元，前一级栅极驱动电路单元的信号输出接口耦合到后一级栅极驱动电路单元的信号输入接口，其特征在于，至少一个栅极驱动电路单元为权利要求1至7中任一项所述的栅极驱动电路单元，并且栅极驱动电路由K相时钟控制，其中K为大于或等于4的整数；所述一个相位的值等于2 π/ K，且后一级栅极驱动电路单元的时钟信号比前一级栅极驱动电路单元的相应的时钟信号滞后一个相位。
9.如权利要求8所述的栅极驱动电路单元，其特征在于，还包括一初始级栅极驱动电路单元，所述初始级栅极驱动电路单元的输出接口耦合至第一级栅极驱动电路单元的信号输入接口，所述初始栅极驱动电路单元的输出接口连接到栅线，且该栅线上不连接像素。
10.一种显示装置，其特征在于，包括面板，所述面板包括二维像素阵列以及与像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；其特征在于还包括如权利要求8或9所述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。
全文摘要
本发明公开了一种栅极驱动电路单元，包括信号输入接口，接收输入脉冲信号；信号输出接口，输出栅极驱动信号；第一晶体管，在第一时钟信号控制下将输入脉冲信号送到第二晶体管的控制极，当第一时钟信号和输入脉冲信号为高电平时，为第二晶体管提供开启电压，当第一时钟信号为高电平、输入信号为低电平时，下拉第二晶体管控制极的电位，使第二晶体管关断；第二晶体管，在开启状态下将第二时钟信号送到信号输出接口，当第二时钟信号变为高电平时使信号输出接口输出栅极驱动信号，当第二时钟信号为低电平时下拉信号输出接口电压；第一时钟信号和第二时钟信号周期和占空比相同，第一时钟信号的高电平比第二时钟信号的高电平提前到来。本发明能减小栅极驱动电路的面积。
文档编号G09G3/20GK102169669SQ20111010854
公开日2011年8月31日 申请日期2011年4月28日 优先权日2011年4月28日
发明者刘晓明, 廖聪维, 张盛东, 戴文君, 简庭宪, 钟德镇, 陈韬 申请人:北京大学深圳研究生院, 昆山龙腾光电有限公司
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