移位缓存器电路的布局结构的制作方法
专利名称：移位缓存器电路的布局结构的制作方法
移位缓存器电路的布局结构
技术领域：
本发明是有关于半导体制程技术领域，且特别是有关于一种移位缓存器电路的布局结构。
背景技术：
按，平板显示器例如液晶显示器因具有高画质、体积小、重量轻及应用范围广等优点而被广泛应用于移动电话、笔记型计算机、桌上型显示器以及电视等消费性电子产品，并已经逐渐取代传统的阴极射线管(CRT)显示器而成为显示器的主流。于液晶显示面板中，其通过提供栅极驱动电路与源极驱动电路来分别提供栅极驱动脉冲信号与显示资料信号，进而达成影像显示的目的。而于栅极驱动电路与源极驱动电路中，通常设置有移位缓存器电路以供信号的移位暂存的用。例如，数组上栅极型 (Gate-On-Array, GOA)栅极驱动电路，其有别于芯片型栅极驱动电路而直接整合于显示面板的显示数组基板上。于数组上栅极型栅极驱动电路中，通常包括串连相接的多个移位缓存器接收多相时脉信号例如两相时脉信号的控制以决定栅极驱动脉冲信号的输出时序。然而，于现有电路设计中，传送时脉信号的多条信号线各自拉进每级移位缓存器中，信号走线较占空间；因此在产品的小型化趋势日益突出及/或电路积体度不断增加的情况下，电路布局空间相应地缩小，其势必造成电路设计面临到布局空间不足的问题。
发明内容本发明的目的之一是提供一种移位缓存器电路的布局结构，以解决现有技术中电路设计面临布局空间不足的问题或者说是提升电路布局密度。具体地，本发明实施例提出的一种移位缓存器电路的布局结构，包括第一移位缓存器以及第二移位缓存器。本实施例中，第一移位缓存器接收第一信号与第二信号；在此， 第一信号与第二信号互为反相，例如是互为反相的二时脉信号。第二移位缓存器接收第一信号与第二信号，且与第一移位缓存器相邻设置。其中，第一移位缓存器与第二移位缓存器共享第一信号走线以接收第一信号，且第一信号走线延伸入第一移位缓存器与第二移位缓存器之间。在本发明的实施例中，上述的布局结构更可包括第三移位缓存器；在此，第三移位缓存器接收第一信号与第二信号，且与第二移位缓存器相邻设置以致于第二移位缓存器位于第一移位缓存器与第三移位缓存器之间。再者，第三移位缓存器与第二移位缓存器共享第二信号走线以接收第二信号，且第二信号走线延伸入第三移位缓存器与第二移位缓存器之间；又或者，第一移位缓存器、第二移位缓存器与第三移位缓存器分别通过不同的第二信号走线来接收第二信号。在本发明的实施例中，上述的布局结构中的第一信号走线延伸入第一移位缓存器与第二移位缓存器的一端可直线连接至第二移位缓存器并侧向延伸连接至第一移位缓存器。
在本发明的实施例中，上述的布局结构更可包括第一总线线与第二总线线，分别提供第一信号与第二信号；在此，第一总线线与第二总线线相互平行设置。本发明实施例提出的另一种移位缓存器电路的布局结构，包括第一总线线、第二总线线、多个移位缓存器以及信号走线；第一总线线与第二总线线中的至少一者用于提供交流信号例如时脉信号；信号走线自第一总线线延伸并跨越第二总线线，且在跨越第二总线线的后分成多个分支以分别与这些移位缓存器电性相接。其中，第一总线线与第二总线线中的另一者可用于提供直流信号，或者另一交流信号例如时脉信号。本发明实施例通过使相邻两个移位缓存器共享信号走线，可节省信号走线空间， 其在一定程度上缓解电路布局空间不足的问题或者说是提升电路布局密度；此外，通过使多个移位缓存器共享跨越总线线的信号走线(在此，被跨越的总线线与信号走线中的至少一者用于提供交流信号)，相较于现有技术中多条信号走线各自拉进每级移位缓存器而言， 其可大幅降低信号走线和其跨越(crossover)的总线线之间的寄生电容值，进而改善功率消耗。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附图式，作详细说明如下。
图1绘示出相关于本发明一实施例的移位缓存器电路的布局结构的原理示意图。图2绘示出图1所示移位缓存器电路的布局结构的局部简略图。图3绘示出相关于本发明再一实施例的移位缓存器电路的布局结构的原理示意图。图4绘示出相关于本发明又一实施例的移位缓存器电路的布局结构的原理示意图。图5绘示出相关于本发明另一实施例的移位缓存器电路的布局结构的原理示意图。主要组件符号说明10、30、50 移位缓存器电路111、113、311、313、511、513、515 总线线121、123、321、323、525 信号走线525a,525b,525c 分支SR(I), SR(2)、SR(3)、SR(n_2)、SR(n_l)、SR(η)移位缓存器CK、XCK:时脉信号Vss 接地电位
具体实施方式
请参阅图1，其绘示出相关于本发明实施例提出的一种移位缓存器电路的布局结构的原理示意图。如图1所示，移位缓存器电路10包括移位缓存器SR(I)、SR(2)、SR(3)… SR(n-2)、SR(n-l)、SR(n)，信号走线121、123以及相互平行设置的总线线111、113 ；其中η 为正整数且大于1。在此，移位缓存器电路10可应用于显示器的数组上栅极型栅极驱动电路，但本发明并不以此为限，其亦可应用于其它驱动电路例如芯片型栅极驱动电路或芯片型源极驱动电路等等。承上述，本实施例中的各个移位缓存器SR(I)、SR (2)、SR (3)…SR(n_2)、SR(n-l)、 SR(η)皆接收时脉信号XCK及CK，且每相邻两个移位缓存器SR(I) ,SR(2) ,SR(3)-SR(n-2)、 SR(n-l)、SR(n)共享一条信号走线。举例说明如下相邻设置的移位缓存器SR(I)与SR(2) 共享信号走线121以接收总线线111提供的时脉信号XCK，且共享信号走线121延伸入移位缓存器SR⑴与SR⑵之间以和移位缓存器SR⑴与SR⑵形成电性连接；相邻设置的移位缓存器SR⑵与SR(3)共享信号走线123以接收总线线113提供的时脉信号CK，且共享信号走线123延伸入移位缓存器SR(2)与SRC3)之间以和移位缓存器SRQ)与SRC3)形成电性连接；在此，移位缓存器SRQ)位于移位缓存器SR(I)与SRC3)之间。类似地，相邻设置的移位缓存器SR(n_2)与SR(n_l)共享信号走线123以接收总线线113提供的时脉信号CK，且共享信号走线123延伸入移位缓存器SR(n-2)与SR(n_l) 之间以和移位缓存器SR(n-幻与SR(n-l)形成电性连接；相邻设置的移位缓存器SR(n_l) 与SR(η)共享信号走线121以接收总线线111提供的时脉信号XCK，且共享信号走线121延伸入移位缓存器SR(η-1)与SR(η)之间以和移位缓存器SR(η_1)与SR(η)形成电性连接； 在此，移位缓存器SR(η-1)位于移位缓存器SR(n-2)与SR(η)之间。图2绘示出图1所示移位缓存器电路的布局结构的局部简略图。如图2所示，延伸入移位缓存器SR(I)与SR(2)之间的共享信号走线121的一端连接至总线线111，另一端延伸入移位缓存器SR(I)与SR(2)之间直线连接至移位缓存器SR(2)并侧向延伸连接至移位缓存器SR(I)；类似地，延伸入移位缓存器SRQ)与SRC3)之间的共享信号走线123的一端连接至总线线113，另一端延伸入移位缓存器SR(2)与SR(3)之间直线连接至移位缓存器 SR(3)并侧向延伸连接至移位缓存器SIU2)。需要说明的是，本发明实施例的信号走线并不限于图1所示的实施型态，其亦可为其它实施型态，例如图3所示。请参阅图3，其绘示出相关于本发明实施例提出的另一种移位缓存器电路的布局结构的原理示意图。如图3所示，各个移位缓存器SR(I) ,SR(2) ,SR(3) -SR(n-2) ,SR(η-1)、 SR(η)皆接收时脉信号 XCK 及 CK,且移位缓存器 SR(I)、SR(2)、SR(3)... SR(n-2)、SR(η-1)、 SR(η)中的相邻两者仅共享传送时脉信号CK的信号走线323。具体地，例如相邻设置的移位缓存器SR(I)与SR(2)共享信号走线323以接收总线线313提供的时脉信号CK，且共享信号走线323延伸入移位缓存器SR(I)与SRQ)之间以和移位缓存器SR(I)与SRQ)形成电性连接，但移位缓存器SR(I)与SR(2)通过不同的信号走线321来接收总线线311提供的时脉信号XCK;相邻设置的移位缓存器SRQ)与SRC3)无共享信号走线，并且移位缓存器 SR(2)与SR(3)通过不同的信号走线321来接收总线线311提供的时脉信号XCK ；在此，移位缓存器SR(2)位于移位缓存器SR(I)与SR(3)之间，总线线311与313相互平行设置。类似地，相邻设置的移位缓存器SR(n-幻与SR(η-1)无共享信号走线，并且移位缓存器SR(n-2)与SR(η-1)通过不同的信号走线321来接收总线线311提供的时脉信号 XCK ；相邻设置的移位缓存器SR(η-1)与SR(η)共享信号走线323以接收总线线313提供的时脉信号CK，且共享信号走线323延伸入移位缓存器SR(η-1)与SR(η)之间以和移位缓存器SR(η-1)与SR(η)形成电性连接，但移位缓存器SR(η_1)与SR(η)通过不同的信号走线321来接收总线线311提供的时脉信号XCK ；在此，移位缓存器SR(n-l)位于移位缓存器 SR(n-2)与 SR(η)之间。此外，从图1及图3所示实施例还可以得知图1中的信号走线123自总线线113 延伸并跨越用于提供时脉信号XCK的总线线111后分成两个分支以分别电性连接至二相邻的移位缓存器例如SR(2)与SR(3)或者SR(n-2)与SR(n-l)；类似地，图3中的信号走线 323自总线线313延伸并跨越用于提供时脉信号XCK的总线线311后分成两个分支以分别电性连接至二相邻的移位缓存器例如SR(I)与SR(2)或者SR(n-l)与SR(η)；因此，相较于现有技术中信号走线各自拉进各级移位缓存器而言，连接至用于提供时脉信号CK的总线线113 (或313)的信号走线123 (或323)和其跨越用于提供时脉信号XCK的总线线111 (或 311)之间的总寄生电容值大幅降低，进而改善功率消耗。需要说明的是，图1及图3仅绘示出跨越总线线的信号走线与被跨越的总线线皆提供交流信号例如时脉信号CK及XCK至相应的移位缓存器，但本发明并不以此为限，其亦可为其它实施型态，例如图4所示。请参阅图4，其绘示出相关于本发明实施例提出的再一种移位缓存器电路的布局结构的原理示意图。本实施例中，图4中示出多个串联相接的移位缓存器SR(I)、SIU2)、 SR (3)、…、SR(n-2)、SR(n-l)及SR (η)，用于分别提供时脉信号XCK及CK的总线线511及 513，以及用于提供直流信号例如接地电位Vss的总线线515 ；相邻两级移位缓存器共享信号走线525。需要说明的是，图4中省略了用于分别提供时脉信号XCK及CK的总线线511 及513与各级移位缓存器SR(I) ,SR(2) ,SR(3)、…、SR(n_2)、SR(n_l)及SR(η)之间的电连接线，而总线线511及513与各级移位缓存器SR(I)、SR(2)、SR(3)、…、SR(n_2)、SR(n-l) 及SR(η)之间的电连接关系可参考图1中的总线线111及113或者图3中的总线线311及 313，但本发明并不以此为限。更具体地，单条信号走线525自提供直流信号例如接地电位Vss的总线线515延伸并跨越用于提供交流信号例如时脉信号CK及XCK的总线线511及513后分成两个分支 525a及52 ；在此，两个分支52 及52 分别电性连接至相邻两级移位缓存器例如SR (1) 与SIU2)。另需说明的是，单条信号走线525自总线线515延伸并跨越用于提供交流信号例如时脉信号CK及XCK的总线线511及513后亦可分成两个以上的分支例如图5中的分支 525a,525b及525c，的后再与相应数量的移位缓存器分别电性连接。综上所述，本发明实施例通过使相邻两个移位缓存器共享信号走线，可节省信号走线空间，其在一定程度上缓解电路布局空间不足的问题或者说是提升电路布局密度；此外，通过使多个移位缓存器共享跨越总线线的信号走线(在此，被跨越的总线线与信号走线中的至少一者用于提供交流信号)，相较于现有技术中多条信号走线各自拉进每级移位缓存器而言，其可大幅降低信号走线和其跨越的总线线之间的寄生电容值，进而改善功率消耗。另外，本领域技术人员还可将本发明提出的移位缓存器电路的布局结构转用到其它应用领域而不仅仅是上述实施例提及的显示器领域，上述时脉信号还可变更为其它类型的信号等等，这些适当的转用应用及/或变更均应属于本发明的保护范围。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种移位缓存器电路的布局结构，包括一第一移位缓存器，接收一第一信号与一第二信号，该第二信号与该第一信号互为反相；以及一第二移位缓存器，接收该第一信号与该第二信号，且与该第一移位缓存器相邻设置；其中，该第一移位缓存器与该第二移位缓存器共享一第一信号走线以接收该第一信号，且该第一信号走线延伸入该第一移位缓存器与该第二移位缓存器之间。
2.根据权利要求1所述的布局结构，其特征在于，进一步包括一第三移位缓存器，接收该第一信号与该第二信号，且与该第二移位缓存器相邻设置以致于该第二移位缓存器位于该第一移位缓存器与该第三缓存器之间；其中，该第三移位缓存器与该第二移位缓存器共享一第二信号走线以接收该第二信号，且该第二信号走线延伸入该第三移位缓存器与该第二移位缓存器之间。
3.根据权利要求1所述的布局结构，其特征在于，进一步包括一第三移位缓存器，接收该第一信号与该第二信号，且与该第二移位缓存器相邻以致于该第二移位缓存器位于该第一移位缓存器与该第三缓存器之间；其中，该第一移位缓存器、该第二移位缓存器与该第三移位缓存器分别通过不同的第二信号走线来接收该第二信号。
4.根据权利要求1所述的布局结构，其特征在于，该第一信号走线延伸入该第一移位缓存器与该第二移位缓存器的一端直线连接至该第二移位缓存器并侧向延伸连接至该第一移位缓存器。
5.根据权利要求1所述的布局结构，其特征在于，该第一信号与该第二信号分别为互为反相的二时脉信号。
6.根据权利要求1所述的布局结构，其特征在于，进一步包括一第一总线线，提供该第一信号；以及一第二总线线，提供该第二信号，且与该第一总线线相互平行设置。
7.—种移位缓存器电路的布局结构，包括一第一总线线；一第二总线线，该第一总线线与该第二总线线中的至少一者用于提供一交流信号；多个移位缓存器；以及一信号走线，自该第一总线线延伸并跨越该第二总线线，且在跨越该第二总线线的后分成多个分支以分别与该些移位缓存器电性相接。
8.根据权利要求7所述的布局结构，其特征在于，该第一总线线与该第二总线线中的另一者用于提供一直流信号。
9.根据权利要求7所述的布局结构，其特征在于，该第一总线线与该第二总线线中的另一者用于提供另一交流信号。
全文摘要
本发明涉及一种移位缓存器电路的布局结构，包括第一移位缓存器以及与第一移位缓存器相邻设置的第二移位缓存器。其中，第一移位缓存器与第二移位缓存器皆接收第一信号与第二信号，第二信号与第一信号互为反相。再者，第一移位缓存器与第二移位缓存器共享信号走线以接收第一信号，且共享的信号走线延伸入第一移位缓存器与第二移位缓存器之间。
文档编号G09G3/20GK102184703SQ201110111239
公开日2011年9月14日 申请日期2011年4月19日 优先权日2010年11月30日
发明者刘俊欣, 张竣桓, 李豪捷, 陈婉蓉, 陈盈真 申请人:友达光电股份有限公司
移位缓存器电路的布局结构
技术领域：
本发明是有关于半导体制程技术领域，且特别是有关于一种移位缓存器电路的布局结构。
背景技术：
按，平板显示器例如液晶显示器因具有高画质、体积小、重量轻及应用范围广等优点而被广泛应用于移动电话、笔记型计算机、桌上型显示器以及电视等消费性电子产品，并已经逐渐取代传统的阴极射线管(CRT)显示器而成为显示器的主流。于液晶显示面板中，其通过提供栅极驱动电路与源极驱动电路来分别提供栅极驱动脉冲信号与显示资料信号，进而达成影像显示的目的。而于栅极驱动电路与源极驱动电路中，通常设置有移位缓存器电路以供信号的移位暂存的用。例如，数组上栅极型 (Gate-On-Array, GOA)栅极驱动电路，其有别于芯片型栅极驱动电路而直接整合于显示面板的显示数组基板上。于数组上栅极型栅极驱动电路中，通常包括串连相接的多个移位缓存器接收多相时脉信号例如两相时脉信号的控制以决定栅极驱动脉冲信号的输出时序。然而，于现有电路设计中，传送时脉信号的多条信号线各自拉进每级移位缓存器中，信号走线较占空间；因此在产品的小型化趋势日益突出及/或电路积体度不断增加的情况下，电路布局空间相应地缩小，其势必造成电路设计面临到布局空间不足的问题。
发明内容本发明的目的之一是提供一种移位缓存器电路的布局结构，以解决现有技术中电路设计面临布局空间不足的问题或者说是提升电路布局密度。具体地，本发明实施例提出的一种移位缓存器电路的布局结构，包括第一移位缓存器以及第二移位缓存器。本实施例中，第一移位缓存器接收第一信号与第二信号；在此， 第一信号与第二信号互为反相，例如是互为反相的二时脉信号。第二移位缓存器接收第一信号与第二信号，且与第一移位缓存器相邻设置。其中，第一移位缓存器与第二移位缓存器共享第一信号走线以接收第一信号，且第一信号走线延伸入第一移位缓存器与第二移位缓存器之间。在本发明的实施例中，上述的布局结构更可包括第三移位缓存器；在此，第三移位缓存器接收第一信号与第二信号，且与第二移位缓存器相邻设置以致于第二移位缓存器位于第一移位缓存器与第三移位缓存器之间。再者，第三移位缓存器与第二移位缓存器共享第二信号走线以接收第二信号，且第二信号走线延伸入第三移位缓存器与第二移位缓存器之间；又或者，第一移位缓存器、第二移位缓存器与第三移位缓存器分别通过不同的第二信号走线来接收第二信号。在本发明的实施例中，上述的布局结构中的第一信号走线延伸入第一移位缓存器与第二移位缓存器的一端可直线连接至第二移位缓存器并侧向延伸连接至第一移位缓存器。
在本发明的实施例中，上述的布局结构更可包括第一总线线与第二总线线，分别提供第一信号与第二信号；在此，第一总线线与第二总线线相互平行设置。本发明实施例提出的另一种移位缓存器电路的布局结构，包括第一总线线、第二总线线、多个移位缓存器以及信号走线；第一总线线与第二总线线中的至少一者用于提供交流信号例如时脉信号；信号走线自第一总线线延伸并跨越第二总线线，且在跨越第二总线线的后分成多个分支以分别与这些移位缓存器电性相接。其中，第一总线线与第二总线线中的另一者可用于提供直流信号，或者另一交流信号例如时脉信号。本发明实施例通过使相邻两个移位缓存器共享信号走线，可节省信号走线空间， 其在一定程度上缓解电路布局空间不足的问题或者说是提升电路布局密度；此外，通过使多个移位缓存器共享跨越总线线的信号走线(在此，被跨越的总线线与信号走线中的至少一者用于提供交流信号)，相较于现有技术中多条信号走线各自拉进每级移位缓存器而言， 其可大幅降低信号走线和其跨越(crossover)的总线线之间的寄生电容值，进而改善功率消耗。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附图式，作详细说明如下。
图1绘示出相关于本发明一实施例的移位缓存器电路的布局结构的原理示意图。图2绘示出图1所示移位缓存器电路的布局结构的局部简略图。图3绘示出相关于本发明再一实施例的移位缓存器电路的布局结构的原理示意图。图4绘示出相关于本发明又一实施例的移位缓存器电路的布局结构的原理示意图。图5绘示出相关于本发明另一实施例的移位缓存器电路的布局结构的原理示意图。主要组件符号说明10、30、50 移位缓存器电路111、113、311、313、511、513、515 总线线121、123、321、323、525 信号走线525a,525b,525c 分支SR(I), SR(2)、SR(3)、SR(n_2)、SR(n_l)、SR(η)移位缓存器CK、XCK:时脉信号Vss 接地电位
具体实施方式
请参阅图1，其绘示出相关于本发明实施例提出的一种移位缓存器电路的布局结构的原理示意图。如图1所示，移位缓存器电路10包括移位缓存器SR(I)、SR(2)、SR(3)… SR(n-2)、SR(n-l)、SR(n)，信号走线121、123以及相互平行设置的总线线111、113 ；其中η 为正整数且大于1。在此，移位缓存器电路10可应用于显示器的数组上栅极型栅极驱动电路，但本发明并不以此为限，其亦可应用于其它驱动电路例如芯片型栅极驱动电路或芯片型源极驱动电路等等。承上述，本实施例中的各个移位缓存器SR(I)、SR (2)、SR (3)…SR(n_2)、SR(n-l)、 SR(η)皆接收时脉信号XCK及CK，且每相邻两个移位缓存器SR(I) ,SR(2) ,SR(3)-SR(n-2)、 SR(n-l)、SR(n)共享一条信号走线。举例说明如下相邻设置的移位缓存器SR(I)与SR(2) 共享信号走线121以接收总线线111提供的时脉信号XCK，且共享信号走线121延伸入移位缓存器SR⑴与SR⑵之间以和移位缓存器SR⑴与SR⑵形成电性连接；相邻设置的移位缓存器SR⑵与SR(3)共享信号走线123以接收总线线113提供的时脉信号CK，且共享信号走线123延伸入移位缓存器SR(2)与SRC3)之间以和移位缓存器SRQ)与SRC3)形成电性连接；在此，移位缓存器SRQ)位于移位缓存器SR(I)与SRC3)之间。类似地，相邻设置的移位缓存器SR(n_2)与SR(n_l)共享信号走线123以接收总线线113提供的时脉信号CK，且共享信号走线123延伸入移位缓存器SR(n-2)与SR(n_l) 之间以和移位缓存器SR(n-幻与SR(n-l)形成电性连接；相邻设置的移位缓存器SR(n_l) 与SR(η)共享信号走线121以接收总线线111提供的时脉信号XCK，且共享信号走线121延伸入移位缓存器SR(η-1)与SR(η)之间以和移位缓存器SR(η_1)与SR(η)形成电性连接； 在此，移位缓存器SR(η-1)位于移位缓存器SR(n-2)与SR(η)之间。图2绘示出图1所示移位缓存器电路的布局结构的局部简略图。如图2所示，延伸入移位缓存器SR(I)与SR(2)之间的共享信号走线121的一端连接至总线线111，另一端延伸入移位缓存器SR(I)与SR(2)之间直线连接至移位缓存器SR(2)并侧向延伸连接至移位缓存器SR(I)；类似地，延伸入移位缓存器SRQ)与SRC3)之间的共享信号走线123的一端连接至总线线113，另一端延伸入移位缓存器SR(2)与SR(3)之间直线连接至移位缓存器 SR(3)并侧向延伸连接至移位缓存器SIU2)。需要说明的是，本发明实施例的信号走线并不限于图1所示的实施型态，其亦可为其它实施型态，例如图3所示。请参阅图3，其绘示出相关于本发明实施例提出的另一种移位缓存器电路的布局结构的原理示意图。如图3所示，各个移位缓存器SR(I) ,SR(2) ,SR(3) -SR(n-2) ,SR(η-1)、 SR(η)皆接收时脉信号 XCK 及 CK,且移位缓存器 SR(I)、SR(2)、SR(3)... SR(n-2)、SR(η-1)、 SR(η)中的相邻两者仅共享传送时脉信号CK的信号走线323。具体地，例如相邻设置的移位缓存器SR(I)与SR(2)共享信号走线323以接收总线线313提供的时脉信号CK，且共享信号走线323延伸入移位缓存器SR(I)与SRQ)之间以和移位缓存器SR(I)与SRQ)形成电性连接，但移位缓存器SR(I)与SR(2)通过不同的信号走线321来接收总线线311提供的时脉信号XCK;相邻设置的移位缓存器SRQ)与SRC3)无共享信号走线，并且移位缓存器 SR(2)与SR(3)通过不同的信号走线321来接收总线线311提供的时脉信号XCK ；在此，移位缓存器SR(2)位于移位缓存器SR(I)与SR(3)之间，总线线311与313相互平行设置。类似地，相邻设置的移位缓存器SR(n-幻与SR(η-1)无共享信号走线，并且移位缓存器SR(n-2)与SR(η-1)通过不同的信号走线321来接收总线线311提供的时脉信号 XCK ；相邻设置的移位缓存器SR(η-1)与SR(η)共享信号走线323以接收总线线313提供的时脉信号CK，且共享信号走线323延伸入移位缓存器SR(η-1)与SR(η)之间以和移位缓存器SR(η-1)与SR(η)形成电性连接，但移位缓存器SR(η_1)与SR(η)通过不同的信号走线321来接收总线线311提供的时脉信号XCK ；在此，移位缓存器SR(n-l)位于移位缓存器 SR(n-2)与 SR(η)之间。此外，从图1及图3所示实施例还可以得知图1中的信号走线123自总线线113 延伸并跨越用于提供时脉信号XCK的总线线111后分成两个分支以分别电性连接至二相邻的移位缓存器例如SR(2)与SR(3)或者SR(n-2)与SR(n-l)；类似地，图3中的信号走线 323自总线线313延伸并跨越用于提供时脉信号XCK的总线线311后分成两个分支以分别电性连接至二相邻的移位缓存器例如SR(I)与SR(2)或者SR(n-l)与SR(η)；因此，相较于现有技术中信号走线各自拉进各级移位缓存器而言，连接至用于提供时脉信号CK的总线线113 (或313)的信号走线123 (或323)和其跨越用于提供时脉信号XCK的总线线111 (或 311)之间的总寄生电容值大幅降低，进而改善功率消耗。需要说明的是，图1及图3仅绘示出跨越总线线的信号走线与被跨越的总线线皆提供交流信号例如时脉信号CK及XCK至相应的移位缓存器，但本发明并不以此为限，其亦可为其它实施型态，例如图4所示。请参阅图4，其绘示出相关于本发明实施例提出的再一种移位缓存器电路的布局结构的原理示意图。本实施例中，图4中示出多个串联相接的移位缓存器SR(I)、SIU2)、 SR (3)、…、SR(n-2)、SR(n-l)及SR (η)，用于分别提供时脉信号XCK及CK的总线线511及 513，以及用于提供直流信号例如接地电位Vss的总线线515 ；相邻两级移位缓存器共享信号走线525。需要说明的是，图4中省略了用于分别提供时脉信号XCK及CK的总线线511 及513与各级移位缓存器SR(I) ,SR(2) ,SR(3)、…、SR(n_2)、SR(n_l)及SR(η)之间的电连接线，而总线线511及513与各级移位缓存器SR(I)、SR(2)、SR(3)、…、SR(n_2)、SR(n-l) 及SR(η)之间的电连接关系可参考图1中的总线线111及113或者图3中的总线线311及 313，但本发明并不以此为限。更具体地，单条信号走线525自提供直流信号例如接地电位Vss的总线线515延伸并跨越用于提供交流信号例如时脉信号CK及XCK的总线线511及513后分成两个分支 525a及52 ；在此，两个分支52 及52 分别电性连接至相邻两级移位缓存器例如SR (1) 与SIU2)。另需说明的是，单条信号走线525自总线线515延伸并跨越用于提供交流信号例如时脉信号CK及XCK的总线线511及513后亦可分成两个以上的分支例如图5中的分支 525a,525b及525c，的后再与相应数量的移位缓存器分别电性连接。综上所述，本发明实施例通过使相邻两个移位缓存器共享信号走线，可节省信号走线空间，其在一定程度上缓解电路布局空间不足的问题或者说是提升电路布局密度；此外，通过使多个移位缓存器共享跨越总线线的信号走线(在此，被跨越的总线线与信号走线中的至少一者用于提供交流信号)，相较于现有技术中多条信号走线各自拉进每级移位缓存器而言，其可大幅降低信号走线和其跨越的总线线之间的寄生电容值，进而改善功率消耗。另外，本领域技术人员还可将本发明提出的移位缓存器电路的布局结构转用到其它应用领域而不仅仅是上述实施例提及的显示器领域，上述时脉信号还可变更为其它类型的信号等等，这些适当的转用应用及/或变更均应属于本发明的保护范围。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种移位缓存器电路的布局结构，包括一第一移位缓存器，接收一第一信号与一第二信号，该第二信号与该第一信号互为反相；以及一第二移位缓存器，接收该第一信号与该第二信号，且与该第一移位缓存器相邻设置；其中，该第一移位缓存器与该第二移位缓存器共享一第一信号走线以接收该第一信号，且该第一信号走线延伸入该第一移位缓存器与该第二移位缓存器之间。
2.根据权利要求1所述的布局结构，其特征在于，进一步包括一第三移位缓存器，接收该第一信号与该第二信号，且与该第二移位缓存器相邻设置以致于该第二移位缓存器位于该第一移位缓存器与该第三缓存器之间；其中，该第三移位缓存器与该第二移位缓存器共享一第二信号走线以接收该第二信号，且该第二信号走线延伸入该第三移位缓存器与该第二移位缓存器之间。
3.根据权利要求1所述的布局结构，其特征在于，进一步包括一第三移位缓存器，接收该第一信号与该第二信号，且与该第二移位缓存器相邻以致于该第二移位缓存器位于该第一移位缓存器与该第三缓存器之间；其中，该第一移位缓存器、该第二移位缓存器与该第三移位缓存器分别通过不同的第二信号走线来接收该第二信号。
4.根据权利要求1所述的布局结构，其特征在于，该第一信号走线延伸入该第一移位缓存器与该第二移位缓存器的一端直线连接至该第二移位缓存器并侧向延伸连接至该第一移位缓存器。
5.根据权利要求1所述的布局结构，其特征在于，该第一信号与该第二信号分别为互为反相的二时脉信号。
6.根据权利要求1所述的布局结构，其特征在于，进一步包括一第一总线线，提供该第一信号；以及一第二总线线，提供该第二信号，且与该第一总线线相互平行设置。
7.—种移位缓存器电路的布局结构，包括一第一总线线；一第二总线线，该第一总线线与该第二总线线中的至少一者用于提供一交流信号；多个移位缓存器；以及一信号走线，自该第一总线线延伸并跨越该第二总线线，且在跨越该第二总线线的后分成多个分支以分别与该些移位缓存器电性相接。
8.根据权利要求7所述的布局结构，其特征在于，该第一总线线与该第二总线线中的另一者用于提供一直流信号。
9.根据权利要求7所述的布局结构，其特征在于，该第一总线线与该第二总线线中的另一者用于提供另一交流信号。
全文摘要
本发明涉及一种移位缓存器电路的布局结构，包括第一移位缓存器以及与第一移位缓存器相邻设置的第二移位缓存器。其中，第一移位缓存器与第二移位缓存器皆接收第一信号与第二信号，第二信号与第一信号互为反相。再者，第一移位缓存器与第二移位缓存器共享信号走线以接收第一信号，且共享的信号走线延伸入第一移位缓存器与第二移位缓存器之间。
文档编号G09G3/20GK102184703SQ201110111239
公开日2011年9月14日 申请日期2011年4月19日 优先权日2010年11月30日
发明者刘俊欣, 张竣桓, 李豪捷, 陈婉蓉, 陈盈真 申请人:友达光电股份有限公司
最新回复(0)