移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器的制作方法
专利名称：移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器的制作方法
技术领域：
本发明涉及一种液晶显示技术领域，尤其涉及一种移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器。
背景技术：
液晶显示器是一种以玻璃基板为制造材料的平面显示器。为了在不增加任何工艺和制造成本的情况下，通过GOA电路的设计(如图I所示的GOA电路移位寄存器单元电路的原理图)，采用用于形成像素电路内的TFT (Thin Film Transistor,薄膜晶体管)的制造工艺，将像素电路的驱动电路与像素电路形成为一体。在此情况下，为了降低制造成本，最好是用于TFT相同异电型的晶体管形成包含移位寄存器在内的驱动电路。而现有技术中，由TFT相同异电型的晶体管形成的移位寄存器单元电路中存在着下拉TFT阈值电压在直流偏压下会产生漂移以及在时钟跳变时易引起输出不稳定等问题，影响了移位寄存器的工作可靠性。
发明内容
针对上述问题，本发明提供一种能有效改善漂移输出稳定的移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器。为达到上述目的，本发明所述移位寄存器单元电路包括输入端，包括起始信号输入端、第一时钟信号输入端和第二时钟信号输入端；预充电电路，响应于起始信号和第一时钟信号的致能电平，输出导通电平；第一电平拉低电路，接入导通电平后，将所述预充电电路输出的导通电平拉低输出低电平，导通电平截止后，响应于第一时钟信号的致能电平及第二时钟信号的非致能电平输出低电平，响应于第一时钟信号的非致能电平及第二时钟信号的致能电平输出高电平;第二电平拉低电路，耦接于所述第一电平拉低电路的输出端，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于第一时钟信号的致能电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平及第一时钟信号的非致能电平，第二电平拉低电路输出高电平；输出端，稱接于所述第二电平拉低电路的输出端，输出电平信号。进一步地，所述第一电平拉低电路由第一反向电路、电平拉高电路和第一电平拉低子电路构成；其中，所述第一反向电路，接入导通电平后，将第一反向电路输出端的电平拉低输出低电平；导通电平截止后，第一反向电路输出高电平；所述电平拉高电路，响应于第二时钟信号的致能电平将所述第一反向电路输出的高电平拉高输出高电平；
所述第一电平拉低子电路，响应于第一时钟信号的致能电平，将所述电平拉高电路输出的高电平拉低输出低电平。于一具体实施例中，所述预充电电路由第一开关、第一节点和电容构成；其中，所述第一开关，栅极接入第一时钟信号，漏极接入起始信号，源极耦接于所述第一节点；所述第一节点，为所述预充电电路导通电平输出端；所述电容，一端耦接于所述第一节点，另一端连接低电平。于一具体实施例中，所述第一反向电路由第二开关、第二节点和第三开关构成；其中，
所述第二开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第二节占.所述第二节点，为所述第一电平拉低电路的输出端；所述第三开关，栅极接入所述预充电电路的导通电平输出端，漏极耦接于所述第二节点，源极连接低电平。于一具体实施例中，所述电平拉高电路由第四开关和第三节点构成；其中，所述第四开关，栅极接入第二时钟信号，漏极耦接于所述第一反向电路的输出端，源极耦接于所述第三节点；所述第三节点，为所述电平拉高电路的输出端。于一具体实施例中，所述第一电平拉低子电路由第五开关和第六开关构成；其中，所述第五开关，栅极耦接于所述预充电电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平；所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。于一具体实施例中，所述第一电平拉低子电路由第五开关和第六开关构成；其中，所述第五开关，栅极耦接于所述第二电平拉低电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平；所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。于一具体实施例中，所述第二电平拉低电路由第二反向电路和第二电平拉低子电路构成；其中，所述第二反向电路，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平，第二反向电路输出高电平；所述第二电平拉低子电路，响应于第一时钟信号的致能电平将所述第二反向电路输出的高电平拉低输出低电平。 于一具体实施例中，所述第二反向电路包括第八开关、第四节点和第七开关；其中，所述第八开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第四节占.
所述第四节点，为所述第二电平拉低电路的输出端所述第七开关，栅极耦接于所述第一电平拉低电路的输出端，漏极耦接于所述第四节点，源极连接低电平。于一具体实施例中，所述第二电平拉低子电路由第九开关构成；所述第九开关，其栅极接入第一时钟信号，漏极耦接于所述第二电平拉低电路的输出端，源极连接低电平。为达到上述目的，本发明所述移位寄存器，具有至少两个级联连接的移位寄存器单元电路，各移位寄存器单元电路均基于两个时钟信号工作，所述的移位寄存器单元电路为上述的电路结构中任意一移位寄存器单元电路。为达到上述目的，本发明所述液晶显示器阵列基板，所述阵列基板上设置有GOA电路，所述GOA电路的移位寄存器为上述的移位寄存器。为达到上述目的，本发明所述液晶显示器，包括液晶显示器阵列基板，该液晶显示器阵列基板为上述的液晶显示器阵列基板。本发明的有益效果是I、本发明通过采用电平双下拉的设计，使得下拉TFT从直流下拉转变为交流下拉，不仅改善了下拉TFT阈值电压在直流偏压下的漂移问题，还减小了 TFT交流工作周期(TFTAC Duty Cycle)。2、本发明还减少了移位寄存器单元电路中TFT输出和上拉节点的悬空，进而减小了电路的杂散(Stray)效应。3、本发明所述移位寄存器单元电路中使用了较少的TFT薄膜晶体管即实现了 GOA电路，电路结构简单，输出稳定性好，且能耗低。
图I是基本的GOA电路移位寄存器单兀电路的原理图；图2是本发明所述移位寄存器单元电路的一实施例示意图；图3是本发明所述移位寄存器单元电路的另一实施例示意图；图4是本发明实施例I的时序波形图；图5本发明所述移位寄存器的结构示意图；图6是本发明所述移位寄存器自上而下的逐行输出栅极驱动信号的示意图。
具体实施例方式下面结合说明书附图对本发明做进一步的描述。如图2所示，本发明所述移位寄存器单元电路原理图，所述移位寄存器单元电路包括输入端、预充电电路I、第一电平拉低电路2、第二电平拉低电路3及输出端5 ;其中，输入端，包括起始信号输入端41、第一时钟信号输入端42和第二时钟信号输入端43 ；预充电电路1，响应于起始信号和第一时钟信号的致能电平，输出导通电平；第一电平拉低电路2，接入导通电平后，将所述预充电电路I输出的导通电平拉低输出低电平，导通电平截止后，响应于第一时钟信号的致能电平及第二时钟信号的非致能电平输出低电平，响应于第一时钟信号的非致能电平及第二时钟信号的致能电平输出高电平；第二电平拉低电路3，耦接于所述第一电平拉低电路2的输出端，响应于第一电平拉低电路2输出的高电平将所述第二电平拉低电路3输出端的电平拉低输出低电平；响应于第一时钟信号的致能电平将所述第二电平拉低电路3输出端的电平拉低输出低电平；响应于所述第一电平拉低电路2输出的低电平及第一时钟信号的非致能电平，第二电平拉低电路3输出高电平；输出端5, f禹接于所述第二电平拉低电路3的输出端,输出电平信号。作为本发明进一步地实施例，所述第一电平拉低电路2由第一反向电路201、电平拉高电路202和第一电平拉低子电路203构成；其中，所述第一反向电路201,接入导通电平后,将第一反向电路201输出端的电平拉低输出低电平；导通电平截止后，第一反向电路输出高电平； 所述电平拉高电路202，响应于第二时钟信号的致能电平将所述第一反向电路201输出的高电平拉高输出高电平；所述第一电平拉低子电路203，响应于第一时钟信号的致能电平，将所述所述电平拉高电路202输出的高电平拉低输出低电平。作为本发明更进一步地实施例，所述第二电平拉低电路由第二反向电路301和第二电平拉低子电路302构成；其中，所述第二反向电路301，响应于第一电平拉低电路2输出的高电平将所述第二电平拉低电路3输出端的电平拉低输出低电平；响应于所述第一电平拉低电路2输出的低电平，第二反向电路301输出高电平；所述第二电平拉低子电路
302,响应于第一时钟信号的致能电平将所述第二反向电路301输出的高电平拉低输出低电平。下面结合具体的实施例对本发明所述移位寄存器单元电路作进一步地说明。在下列实施例中所述的致能电平为高电平，非致能电平为低电平。实施例I如图2所示，本发明所述移位寄存器单元电路的一具体实施例，本实施例中各开关Tl T7均为TFT (Thin Film Transistor,薄膜晶体管)。从图中可以看出，所述预充电电路I由第一开关Tl、第一节点A和电容C构成；所述第一开关Tl,栅极接入第一时钟信号CKB，漏极接入起始信号(该起始信号可以是STV信号，还可以是上一级移位寄存器单元电路输出的电平信号)，源极耦接于所述第一节点A ;所述第一节点A，为所述预充电电路I导通电平输出端；所述电容C，一端耦接于所述第一节点A，另一端连接低电平Vss。所述第一电平拉低电路2由第一反向电路201、电平拉高电路202和第一电平拉低子电路203构成。所述第一反向电路由第二开关T2、第二节点B和第三开关T3构成；其中，所述第二开关T2，栅极与漏极相互耦接，漏极连接高电平Vdd，源极耦接于所述第二节点T2 ；所述第二节点B，为所述第一电平拉低电路的输出端；所述第三开关T3，栅极接入所述预充电电路I的导通电平输出端，漏极耦接于所述第二节点B，源极连接低电平Vss。所述电平拉高电路202由第四开关T4和第三节点QB构成；其中，所述第四开关T4，栅极接入第二时钟信号CK，漏极耦接于所述第一反向电路201的输出端(即节点B)，源极耦接于所述第三节点QB ;所述第三节点QB，为所述电平拉高电路202的输出端。所述第一电平拉低子电路203由第五开关T5和第六开关T6构成；其中，所述第五开关T5，栅极耦接于所述预充电电路I的输出端，漏极耦接于所述电平拉高电路202的输出端(即节点QB)，源极连接低电平Vss ;所述第六开关Τ6，栅极接入第一时钟信号CKB，漏极耦接于所述电平拉高电路202的输出端(即节点QB)，源极连接低电平Vss。所述第二电平拉低电路3由由第二反向电路301和第二电平拉低子电路302构成。所述第二反向电路301包括第八开关T8、第四节点D和第七开关T7 ;其中，所述第八开关T8，栅极与漏极相互耦接，漏极连接高电平Vdd，源极耦接于所述第四节点D ;所述第四节点D，为所述第二电平拉低电路3的输出端；所述第七开关T7，栅极耦接于所述第一电平拉低电路2的输出端(即节点QB)，漏极耦接于所述第四节点D，源极连接低电平Vss。所述第二电平拉低子电路302由所述第九开关构成；所述第九开关，栅极接入第一时钟信号CKB，漏极耦接于所述第四节点D，源极连接低电平Vss。如图4所示，为本实施例的工作时序图。如图中所示，上述电路工作于差分输入的第一时钟信号CKB与第二时钟信号CK下，即第一时钟信号CKB与第二时钟信号CK是差分输入的所以在第一时钟CKB处于高电平时第二时钟信号CK则处于低电平，第一时钟信号CKB 处于低电平时第二时钟信号CK则处于高电平。在图中t0 tl时刻，第一时钟信号CKB输出低电平，第二时钟信号CK输出高电平。此时，第一开关Tl截止，耦接于第一开关Tl的起始信号输出的是低电平，即节点A点输出低电平。节点A输出低电平时，第三开关T3截止，节点B输出高电平。节点B输出高电平时，因第四开关T4的栅极连接的第二时钟信号CK为高电平，T4导通，T5因与其栅极耦接的节点A为低电平而截止，T6因与其栅极耦接的第一时钟信号为低电平而截止，节点QB输出高电平。节点QB输出高电平时，第七开关T7导通，第九开关T9因与其栅极耦接的第一时钟信号为低电平而截止，输出端Vrat此时段输出低电平。在图中tl t2时刻，第一时钟信号CKB输出高电平，第二时钟信号CK输出低电平。此时，栅极与所述第一时钟信号CKB耦接的第一开关Tl导通，起始信号输出高电平，节点A输出高电平，并同时开始对电容C进行充电。节点A输出高电平时，第三开关T3导通，节点B输出低电平；第四开关T4因第二时钟信号CK为低电平而截止，第五开关T5因节点A输出高电平而导通，第六开关T6因第一时钟信号CKB输出高电平而导通,节点QB输出低电平；节点QB为低电平时，第七开关T7截止，第九开关T9因第一时钟信号CKB输出高电平而截止，输出端Vrat此时段输出低电平。在图中t2 t3时刻，第一时钟信号CKB输出低电平，第二时钟信号CK输出高电平。此时，起始信号输出低电平，停止对电容C充电。电容C开始放电，维持节点A输出高电平直至电容C放电完成(即图中t3时刻)。节点A输出高电平时，第三开关T3导通，节点B输出低电平。此时,第二时钟信号CK输出高电平致使第四开关T4导通，同时第五开关T5因节点A输出高电平而导通，第六开关T6因第一时钟信号CKB输出低电平而截止，节点QB因第四开关T4导通输出的低电平被轻微的拉高(如图4中所示)；节点QB输出的轻微被拉高的电平还不能使第七开关T7导通，第九开关T9因第一时钟信号CKB输出低电平而截止，此时第八开关与第七开关构成如反向器201结构的电路,将QB低电平反向输出，即输出端Vtjut此时段输出为高电平。在图中t3 t4时刻，第一时钟信号CKB输出高电平，第二时钟信号CK输出低电平。第一时钟信号CKB输出高电平Tl导通,但I禹接于第一开关Tl漏极的起始信号输出的是低电平且电容C放电也已完毕，因此节点A点输出低电平。节点A输出低电平时，第三开关T3截止，节点B输出高电平，第四开关T4因第二时钟信号CK输出低电平截止，第五开关T5因节点A输出低电平而截止，第六开关T6因第一时钟信号CKB输出高电平而导通，节点QB输出低电平，第七开关T7截止，第九开关T9因第一时钟信号CKB输出高电平导通，致使输出端Vrat此时段的电平被拉低从而输出低电平。在后续的周期中(即t4时刻之后)，因节点A始终处于低电平，T5始终处于截止状态，节点B始终处于高电平。当第一时钟信号CKB输出低电平、第二时钟信号CK输出高电平时，此时第五开关T5与第六开关T6均处于截止状态会具有电容的特性，进而致使节点QB输出的高电平有波动而不是稳定的高电平(如图4中t4时刻之后)；反之输出低电平。第七开关T7在节点QB输出高电平时导通，此时第九开关T9因第一时钟信号CKB输出的是低电平而截止，第七开关T7和第八开关T8即构成一反向器，将节点QB输出的电平反向；当第一时钟信号CKB输出的是高电平时,第九开关T9导通拉低输出端Vrat输出的电平,进而
可以保持输出端Vrat在输出低电平时的稳定性。上述t0 t4时刻，即为一个周期，在t4时刻之后无论第一时钟信号CKB与第二时钟信号CK如何变换，只要起始信号不输出高电平，输出端Vwt就一直输出低电平。当起始信号再次输出高电平时，本发明所述移位寄存器单元电路的工作时序均同上述to t4周期。实施例2如图3所示，本发明所述移位寄存器单元电路的另一具体实施例，本实施例只是将实施例I中的第五开关T5的栅极改为耦接于所述第二电平拉低电路的输出端，因节点A输出的电平波形在t2时刻之后同输出端Vrat的波形，其对T5的作用相同，即本实施例的工作原理同实施例I。如图5所示，本发明所述移位寄存器，包括多级移位寄存器单元Sp S2. . . Sn，各级移位寄存器单元于输出端(OUTr OUT1, OUT2. . . OUTn)产生扫描信号。每一级移位寄存器单元均设有第一时钟接入口 CKB、第二时钟接入口 CK、起始信号接入口、复位信号接入口 RT以及扫描信号输出端口 ουτη。各级移位寄存器单元电路均采用上述电路结构的移位寄存器单元电路。其中，处于第一级的移位寄存器单元S1，其起始信号接入口接入起始信号STV，第一时钟接入口接入第一时钟信号，第二时钟接入口接入第二时钟信号，复位信号接入口接下级移位寄存器单元的扫描信号输出端口；处于第一级紧接下一级的移位寄存器单元S2，其起始信号接入口接入第一级移位寄存器单元S1输出的扫描信号，第一时钟接入口接入第二时钟信号，第二时钟接入口接入第一时钟信号，复位信号接入口接下级移位寄存器单元的扫描信号输出端口 ；依次类推直至移位寄存器单元Sn，级联在最后一位的Sn无需接入复位信号。这里需要注意的是，η为奇数的移位寄存器单元Sn，其第一时钟接入口应接入第一时钟信号，第二时钟接入口应接入第二时钟信号。η为偶数的移位寄存器单元Sn，第一时钟接入口应接入第二时钟信号，第二时钟接入口应接入第一时钟信号。如图6所示，所述移位寄存器在双时钟输入下工作，自上而下的逐行输出栅极驱动信号的示意图。
本发明所述的液晶显示器阵列基板，该阵列基板上设置有GOA电路，所述GOA电路的移位寄存器具有至少两个移位寄存器单元电路级联连接的结构(如图5所示)，且基于两相时钟信号工作，其中，所述的移位寄存器单元电路，包括输入端，包括起始信号输入端、第一时钟信号输入端和第二时钟信号输入端；预充电电路，响应于起始信号和第一时钟信号的致能电平，输出导通电平；第一电平拉低电路，接入导通电平后，将所述预充电电路输出的导通电平拉低输出低电平，导通电平截止后，响应于第二时钟信号的非致能电平输出低电平，响应于第二时钟信号的致能电平输出高电平；第二电平拉低电路，耦接于所述第一电平拉低电路的输出端，响应于第一时钟信号的非致能电平将所述第一电平拉低电路输出的电平反向；响应于第一时钟信号的致能电平将所述第一电平拉低电路经反向输出的电平拉低输出低电平；输出端，稱接于所述第二电平拉低电路的输出端，输出电平信号。 上述输出端分别与所述阵列基板上的对应的栅极扫描线相连，用于提供各栅极扫描线的栅极驱动信号。作为本发明所述液晶显示器阵列基板进一步的实施例，所述第一电平拉低电路由第一反向电路、电平拉高电路和第一电平拉低子电路构成；其中，所述第一反向电路，将所述预充电电路输出的电平进行反向并输出；所述电平拉高电路，响应于第二时钟信号的致能电平将所述第一反向电路输出的高电平拉高输出高电平；所述第一电平拉低子电路，响应于第一时钟信号的致能电平，将所述电平拉高电路输出的高电平拉低输出低电平。作为本发明所述液晶显示器阵列基板更进一步的实施例，所述第二电平拉低电路由第二反向电路和第二电平拉低子电路构成；其中，所述第二反向电路，响应于所述第一时钟信号的非致能电平，将所述第一电平拉低电路输出的电平反向输出；所述第二电平拉低子电路，响应于所述第一时钟信号的致能电平，将所述第一电平拉低电路经反向输出的电平拉低输出低电平。本发明所述液晶显示器阵列基板上集成的所述移位寄存器单元电路还可以是上述实施例I (如图2所示)和实施例2(如图3所示)所述结构的电路。本发明所述的液晶显示器，包括液晶显示器阵列基板，该液晶显示器阵列基板为上述所述结构的阵列基板。以上，仅为本发明的较佳实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求所界定的保护范围为准。
权利要求
1.一种移位寄存器单元电路，其特征在于，包括 输入端，包括起始信号输入端、第一时钟信号输入端和第二时钟信号输入端； 预充电电路，响应于起始信号和第一时钟信号的致能电平，输出导通电平； 第一电平拉低电路，接入导通电平后，将所述预充电电路输出的导通电平拉低输出低电平；导通电平截止后，响应于第一时钟信号的致能电平及第二时钟信号的非致能电平输出低电平，响应于第一时钟信号的非致能电平及第二时钟信号的致能电平输出高电平；第二电平拉低电路，耦接于所述第一电平拉低电路的输出端，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于第一时钟信号的致能电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平及第一时钟信号的非致能电平，第二电平拉低电路输出高电平; 输出端，I禹接于所述第二电平拉低电路的输出端，输出电平信号。
2.根据权利要求I所述移位寄存器单元电路，其特征在于，所述第一电平拉低电路由第一反向电路、电平拉高电路和第一电平拉低子电路构成；其中， 所述第一反向电路，接入导通电平后，将第一反向电路输出端的电平拉低输出低电平；导通电平截止后，第一反向电路输出高电平； 所述电平拉高电路，响应于第二时钟信号的致能电平将所述第一反向电路输出的高电平拉高输出高电平； 所述第一电平拉低子电路，响应于第一时钟信号的致能电平，将所述电平拉高电路输出的高电平拉低输出低电平。
3.根据权利要求I或2所述移位寄存器单元电路，其特征在于，所述预充电电路由第一开关、第一节点和电容构成；其中， 所述第一开关，栅极接入第一时钟信号，漏极接入起始信号，源极耦接于所述第一节占. 所述第一节点，为所述预充电电路导通电平输出端； 所述电容，一端耦接于所述第一节点，另一端连接低电平。
4.根据权利要求2所述移位寄存器单元电路，其特征在于，所述第一反向电路由第二开关、第二节点和第三开关构成；其中， 所述第二开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第二节点； 所述第二节点，为所述第一电平拉低电路的输出端； 所述第三开关，栅极接入所述预充电电路的导通电平输出端，漏极耦接于所述第二节点，源极连接低电平。
5.根据权利要求2所述移位寄存器单元电路，其特征在于，所述电平拉高电路由第四开关和第三节点构成；其中， 所述第四开关，栅极接入第二时钟信号，漏极耦接于所述第一反向电路的输出端，源极耦接于所述第三节点； 所述第三节点，为所述电平拉高电路的输出端。
6.根据权利要求2或5所述移位寄存器单元电路，其特征在于，所述第一电平拉低子电路由第五开关和第六开关构成；其中，所述第五开关，栅极耦接于所述预充电电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平； 所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。
7.根据权利要求2或5所述移位寄存器单元电路，其特征在于，所述第一电平拉低子电路由第五开关和第六开关构成；其中， 所述第五开关，栅极耦接于所述第二电平拉低电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平； 所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。
8.根据权利要求2或5所述移位寄存器单元电路，其特征在于，所述第二电平拉低电路由第二反向电路和第二电平拉低子电路构成；其中， 所述第二反向电路，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平，第二反向电路输出高电平； 所述第二电平拉低子电路，响应于第一时钟信号的致能电平将所述第二反向电路输出的高电平拉低输出低电平。
9.根据权利要求8所述移位寄存器单元电路，其特征在于，所述第二反向电路包括第八开关、第四节点和第七开关；其中， 所述第八开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第四节点； 所述第四节点，为所述第二电平拉低电路的输出端； 所述第七开关，栅极耦接于所述第一电平拉低电路的输出端，漏极耦接于所述第四节点，源极连接低电平。
10.根据权利要求8或9所述移位寄存器单元电路，其特征在于，所述第二电平拉低子电路由第九开关构成；所述第九开关，其栅极接入第一时钟信号，漏极耦接于所述第二电平拉低电路的输出端，源极连接低电平。
11.一种移位寄存器，具有至少两个级联连接的移位寄存器单元电路，各移位寄存器单元电路均基于两个时钟信号工作，其特征在于，所述的移位寄存器单元电路为权利要求I至权利要求10中所述的任意一移位寄存器单元电路。
12.一种液晶显示器阵列基板，所述阵列基板上设置有GOA电路，其特征在于，所述GOA电路的移位寄存器为权利要求11中所述的移位寄存器。
13.一种液晶显示器，包括液晶显示器阵列基板，其特征在于，所述液晶显示器阵列基板为权利要求12中所述的液晶显示器阵列基板。
全文摘要
本发明公开一种移位寄存器单元电路、移位寄存器及液晶显示器阵列基板，主要是为了解决现有移位寄存器可靠性差的问题而设计。本发明移位寄存器，具有至少两个级联连接的移位寄存器单元电路，各移位寄存器单元电路均基于两个时钟信号工作；单元电路包括输入端、预充电电路、第一电平拉低电路、第二电平拉低电路和输出端。本发明在改善了下拉TFT阈值电压在直流偏压下漂移的问题，同时解决了时钟跳变带来的输出不稳定，提高了电路的可靠性，并减少了功耗。
文档编号G09G3/36GK102654982SQ20111012658
公开日2012年9月5日 申请日期2011年5月16日 优先权日2011年5月16日
发明者李天马, 祁小敬, 青海刚 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司
技术领域：
本发明涉及一种液晶显示技术领域，尤其涉及一种移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器。
背景技术：
液晶显示器是一种以玻璃基板为制造材料的平面显示器。为了在不增加任何工艺和制造成本的情况下，通过GOA电路的设计(如图I所示的GOA电路移位寄存器单元电路的原理图)，采用用于形成像素电路内的TFT (Thin Film Transistor,薄膜晶体管)的制造工艺，将像素电路的驱动电路与像素电路形成为一体。在此情况下，为了降低制造成本，最好是用于TFT相同异电型的晶体管形成包含移位寄存器在内的驱动电路。而现有技术中，由TFT相同异电型的晶体管形成的移位寄存器单元电路中存在着下拉TFT阈值电压在直流偏压下会产生漂移以及在时钟跳变时易引起输出不稳定等问题，影响了移位寄存器的工作可靠性。
发明内容
针对上述问题，本发明提供一种能有效改善漂移输出稳定的移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器。为达到上述目的，本发明所述移位寄存器单元电路包括输入端，包括起始信号输入端、第一时钟信号输入端和第二时钟信号输入端；预充电电路，响应于起始信号和第一时钟信号的致能电平，输出导通电平；第一电平拉低电路，接入导通电平后，将所述预充电电路输出的导通电平拉低输出低电平，导通电平截止后，响应于第一时钟信号的致能电平及第二时钟信号的非致能电平输出低电平，响应于第一时钟信号的非致能电平及第二时钟信号的致能电平输出高电平;第二电平拉低电路，耦接于所述第一电平拉低电路的输出端，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于第一时钟信号的致能电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平及第一时钟信号的非致能电平，第二电平拉低电路输出高电平；输出端，稱接于所述第二电平拉低电路的输出端，输出电平信号。进一步地，所述第一电平拉低电路由第一反向电路、电平拉高电路和第一电平拉低子电路构成；其中，所述第一反向电路，接入导通电平后，将第一反向电路输出端的电平拉低输出低电平；导通电平截止后，第一反向电路输出高电平；所述电平拉高电路，响应于第二时钟信号的致能电平将所述第一反向电路输出的高电平拉高输出高电平；
所述第一电平拉低子电路，响应于第一时钟信号的致能电平，将所述电平拉高电路输出的高电平拉低输出低电平。于一具体实施例中，所述预充电电路由第一开关、第一节点和电容构成；其中，所述第一开关，栅极接入第一时钟信号，漏极接入起始信号，源极耦接于所述第一节点；所述第一节点，为所述预充电电路导通电平输出端；所述电容，一端耦接于所述第一节点，另一端连接低电平。于一具体实施例中，所述第一反向电路由第二开关、第二节点和第三开关构成；其中，
所述第二开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第二节占.所述第二节点，为所述第一电平拉低电路的输出端；所述第三开关，栅极接入所述预充电电路的导通电平输出端，漏极耦接于所述第二节点，源极连接低电平。于一具体实施例中，所述电平拉高电路由第四开关和第三节点构成；其中，所述第四开关，栅极接入第二时钟信号，漏极耦接于所述第一反向电路的输出端，源极耦接于所述第三节点；所述第三节点，为所述电平拉高电路的输出端。于一具体实施例中，所述第一电平拉低子电路由第五开关和第六开关构成；其中，所述第五开关，栅极耦接于所述预充电电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平；所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。于一具体实施例中，所述第一电平拉低子电路由第五开关和第六开关构成；其中，所述第五开关，栅极耦接于所述第二电平拉低电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平；所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。于一具体实施例中，所述第二电平拉低电路由第二反向电路和第二电平拉低子电路构成；其中，所述第二反向电路，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平，第二反向电路输出高电平；所述第二电平拉低子电路，响应于第一时钟信号的致能电平将所述第二反向电路输出的高电平拉低输出低电平。 于一具体实施例中，所述第二反向电路包括第八开关、第四节点和第七开关；其中，所述第八开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第四节占.
所述第四节点，为所述第二电平拉低电路的输出端所述第七开关，栅极耦接于所述第一电平拉低电路的输出端，漏极耦接于所述第四节点，源极连接低电平。于一具体实施例中，所述第二电平拉低子电路由第九开关构成；所述第九开关，其栅极接入第一时钟信号，漏极耦接于所述第二电平拉低电路的输出端，源极连接低电平。为达到上述目的，本发明所述移位寄存器，具有至少两个级联连接的移位寄存器单元电路，各移位寄存器单元电路均基于两个时钟信号工作，所述的移位寄存器单元电路为上述的电路结构中任意一移位寄存器单元电路。为达到上述目的，本发明所述液晶显示器阵列基板，所述阵列基板上设置有GOA电路，所述GOA电路的移位寄存器为上述的移位寄存器。为达到上述目的，本发明所述液晶显示器，包括液晶显示器阵列基板，该液晶显示器阵列基板为上述的液晶显示器阵列基板。本发明的有益效果是I、本发明通过采用电平双下拉的设计，使得下拉TFT从直流下拉转变为交流下拉，不仅改善了下拉TFT阈值电压在直流偏压下的漂移问题，还减小了 TFT交流工作周期(TFTAC Duty Cycle)。2、本发明还减少了移位寄存器单元电路中TFT输出和上拉节点的悬空，进而减小了电路的杂散(Stray)效应。3、本发明所述移位寄存器单元电路中使用了较少的TFT薄膜晶体管即实现了 GOA电路，电路结构简单，输出稳定性好，且能耗低。
图I是基本的GOA电路移位寄存器单兀电路的原理图；图2是本发明所述移位寄存器单元电路的一实施例示意图；图3是本发明所述移位寄存器单元电路的另一实施例示意图；图4是本发明实施例I的时序波形图；图5本发明所述移位寄存器的结构示意图；图6是本发明所述移位寄存器自上而下的逐行输出栅极驱动信号的示意图。
具体实施例方式下面结合说明书附图对本发明做进一步的描述。如图2所示，本发明所述移位寄存器单元电路原理图，所述移位寄存器单元电路包括输入端、预充电电路I、第一电平拉低电路2、第二电平拉低电路3及输出端5 ;其中，输入端，包括起始信号输入端41、第一时钟信号输入端42和第二时钟信号输入端43 ；预充电电路1，响应于起始信号和第一时钟信号的致能电平，输出导通电平；第一电平拉低电路2，接入导通电平后，将所述预充电电路I输出的导通电平拉低输出低电平，导通电平截止后，响应于第一时钟信号的致能电平及第二时钟信号的非致能电平输出低电平，响应于第一时钟信号的非致能电平及第二时钟信号的致能电平输出高电平；第二电平拉低电路3，耦接于所述第一电平拉低电路2的输出端，响应于第一电平拉低电路2输出的高电平将所述第二电平拉低电路3输出端的电平拉低输出低电平；响应于第一时钟信号的致能电平将所述第二电平拉低电路3输出端的电平拉低输出低电平；响应于所述第一电平拉低电路2输出的低电平及第一时钟信号的非致能电平，第二电平拉低电路3输出高电平；输出端5, f禹接于所述第二电平拉低电路3的输出端,输出电平信号。作为本发明进一步地实施例，所述第一电平拉低电路2由第一反向电路201、电平拉高电路202和第一电平拉低子电路203构成；其中，所述第一反向电路201,接入导通电平后,将第一反向电路201输出端的电平拉低输出低电平；导通电平截止后，第一反向电路输出高电平； 所述电平拉高电路202，响应于第二时钟信号的致能电平将所述第一反向电路201输出的高电平拉高输出高电平；所述第一电平拉低子电路203，响应于第一时钟信号的致能电平，将所述所述电平拉高电路202输出的高电平拉低输出低电平。作为本发明更进一步地实施例，所述第二电平拉低电路由第二反向电路301和第二电平拉低子电路302构成；其中，所述第二反向电路301，响应于第一电平拉低电路2输出的高电平将所述第二电平拉低电路3输出端的电平拉低输出低电平；响应于所述第一电平拉低电路2输出的低电平，第二反向电路301输出高电平；所述第二电平拉低子电路
302,响应于第一时钟信号的致能电平将所述第二反向电路301输出的高电平拉低输出低电平。下面结合具体的实施例对本发明所述移位寄存器单元电路作进一步地说明。在下列实施例中所述的致能电平为高电平，非致能电平为低电平。实施例I如图2所示，本发明所述移位寄存器单元电路的一具体实施例，本实施例中各开关Tl T7均为TFT (Thin Film Transistor,薄膜晶体管)。从图中可以看出，所述预充电电路I由第一开关Tl、第一节点A和电容C构成；所述第一开关Tl,栅极接入第一时钟信号CKB，漏极接入起始信号(该起始信号可以是STV信号，还可以是上一级移位寄存器单元电路输出的电平信号)，源极耦接于所述第一节点A ;所述第一节点A，为所述预充电电路I导通电平输出端；所述电容C，一端耦接于所述第一节点A，另一端连接低电平Vss。所述第一电平拉低电路2由第一反向电路201、电平拉高电路202和第一电平拉低子电路203构成。所述第一反向电路由第二开关T2、第二节点B和第三开关T3构成；其中，所述第二开关T2，栅极与漏极相互耦接，漏极连接高电平Vdd，源极耦接于所述第二节点T2 ；所述第二节点B，为所述第一电平拉低电路的输出端；所述第三开关T3，栅极接入所述预充电电路I的导通电平输出端，漏极耦接于所述第二节点B，源极连接低电平Vss。所述电平拉高电路202由第四开关T4和第三节点QB构成；其中，所述第四开关T4，栅极接入第二时钟信号CK，漏极耦接于所述第一反向电路201的输出端(即节点B)，源极耦接于所述第三节点QB ;所述第三节点QB，为所述电平拉高电路202的输出端。所述第一电平拉低子电路203由第五开关T5和第六开关T6构成；其中，所述第五开关T5，栅极耦接于所述预充电电路I的输出端，漏极耦接于所述电平拉高电路202的输出端(即节点QB)，源极连接低电平Vss ;所述第六开关Τ6，栅极接入第一时钟信号CKB，漏极耦接于所述电平拉高电路202的输出端(即节点QB)，源极连接低电平Vss。所述第二电平拉低电路3由由第二反向电路301和第二电平拉低子电路302构成。所述第二反向电路301包括第八开关T8、第四节点D和第七开关T7 ;其中，所述第八开关T8，栅极与漏极相互耦接，漏极连接高电平Vdd，源极耦接于所述第四节点D ;所述第四节点D，为所述第二电平拉低电路3的输出端；所述第七开关T7，栅极耦接于所述第一电平拉低电路2的输出端(即节点QB)，漏极耦接于所述第四节点D，源极连接低电平Vss。所述第二电平拉低子电路302由所述第九开关构成；所述第九开关，栅极接入第一时钟信号CKB，漏极耦接于所述第四节点D，源极连接低电平Vss。如图4所示，为本实施例的工作时序图。如图中所示，上述电路工作于差分输入的第一时钟信号CKB与第二时钟信号CK下，即第一时钟信号CKB与第二时钟信号CK是差分输入的所以在第一时钟CKB处于高电平时第二时钟信号CK则处于低电平，第一时钟信号CKB 处于低电平时第二时钟信号CK则处于高电平。在图中t0 tl时刻，第一时钟信号CKB输出低电平，第二时钟信号CK输出高电平。此时，第一开关Tl截止，耦接于第一开关Tl的起始信号输出的是低电平，即节点A点输出低电平。节点A输出低电平时，第三开关T3截止，节点B输出高电平。节点B输出高电平时，因第四开关T4的栅极连接的第二时钟信号CK为高电平，T4导通，T5因与其栅极耦接的节点A为低电平而截止，T6因与其栅极耦接的第一时钟信号为低电平而截止，节点QB输出高电平。节点QB输出高电平时，第七开关T7导通，第九开关T9因与其栅极耦接的第一时钟信号为低电平而截止，输出端Vrat此时段输出低电平。在图中tl t2时刻，第一时钟信号CKB输出高电平，第二时钟信号CK输出低电平。此时，栅极与所述第一时钟信号CKB耦接的第一开关Tl导通，起始信号输出高电平，节点A输出高电平，并同时开始对电容C进行充电。节点A输出高电平时，第三开关T3导通，节点B输出低电平；第四开关T4因第二时钟信号CK为低电平而截止，第五开关T5因节点A输出高电平而导通，第六开关T6因第一时钟信号CKB输出高电平而导通,节点QB输出低电平；节点QB为低电平时，第七开关T7截止，第九开关T9因第一时钟信号CKB输出高电平而截止，输出端Vrat此时段输出低电平。在图中t2 t3时刻，第一时钟信号CKB输出低电平，第二时钟信号CK输出高电平。此时，起始信号输出低电平，停止对电容C充电。电容C开始放电，维持节点A输出高电平直至电容C放电完成(即图中t3时刻)。节点A输出高电平时，第三开关T3导通，节点B输出低电平。此时,第二时钟信号CK输出高电平致使第四开关T4导通，同时第五开关T5因节点A输出高电平而导通，第六开关T6因第一时钟信号CKB输出低电平而截止，节点QB因第四开关T4导通输出的低电平被轻微的拉高(如图4中所示)；节点QB输出的轻微被拉高的电平还不能使第七开关T7导通，第九开关T9因第一时钟信号CKB输出低电平而截止，此时第八开关与第七开关构成如反向器201结构的电路,将QB低电平反向输出，即输出端Vtjut此时段输出为高电平。在图中t3 t4时刻，第一时钟信号CKB输出高电平，第二时钟信号CK输出低电平。第一时钟信号CKB输出高电平Tl导通,但I禹接于第一开关Tl漏极的起始信号输出的是低电平且电容C放电也已完毕，因此节点A点输出低电平。节点A输出低电平时，第三开关T3截止，节点B输出高电平，第四开关T4因第二时钟信号CK输出低电平截止，第五开关T5因节点A输出低电平而截止，第六开关T6因第一时钟信号CKB输出高电平而导通，节点QB输出低电平，第七开关T7截止，第九开关T9因第一时钟信号CKB输出高电平导通，致使输出端Vrat此时段的电平被拉低从而输出低电平。在后续的周期中(即t4时刻之后)，因节点A始终处于低电平，T5始终处于截止状态，节点B始终处于高电平。当第一时钟信号CKB输出低电平、第二时钟信号CK输出高电平时，此时第五开关T5与第六开关T6均处于截止状态会具有电容的特性，进而致使节点QB输出的高电平有波动而不是稳定的高电平(如图4中t4时刻之后)；反之输出低电平。第七开关T7在节点QB输出高电平时导通，此时第九开关T9因第一时钟信号CKB输出的是低电平而截止，第七开关T7和第八开关T8即构成一反向器，将节点QB输出的电平反向；当第一时钟信号CKB输出的是高电平时,第九开关T9导通拉低输出端Vrat输出的电平,进而
可以保持输出端Vrat在输出低电平时的稳定性。上述t0 t4时刻，即为一个周期，在t4时刻之后无论第一时钟信号CKB与第二时钟信号CK如何变换，只要起始信号不输出高电平，输出端Vwt就一直输出低电平。当起始信号再次输出高电平时，本发明所述移位寄存器单元电路的工作时序均同上述to t4周期。实施例2如图3所示，本发明所述移位寄存器单元电路的另一具体实施例，本实施例只是将实施例I中的第五开关T5的栅极改为耦接于所述第二电平拉低电路的输出端，因节点A输出的电平波形在t2时刻之后同输出端Vrat的波形，其对T5的作用相同，即本实施例的工作原理同实施例I。如图5所示，本发明所述移位寄存器，包括多级移位寄存器单元Sp S2. . . Sn，各级移位寄存器单元于输出端(OUTr OUT1, OUT2. . . OUTn)产生扫描信号。每一级移位寄存器单元均设有第一时钟接入口 CKB、第二时钟接入口 CK、起始信号接入口、复位信号接入口 RT以及扫描信号输出端口 ουτη。各级移位寄存器单元电路均采用上述电路结构的移位寄存器单元电路。其中，处于第一级的移位寄存器单元S1，其起始信号接入口接入起始信号STV，第一时钟接入口接入第一时钟信号，第二时钟接入口接入第二时钟信号，复位信号接入口接下级移位寄存器单元的扫描信号输出端口；处于第一级紧接下一级的移位寄存器单元S2，其起始信号接入口接入第一级移位寄存器单元S1输出的扫描信号，第一时钟接入口接入第二时钟信号，第二时钟接入口接入第一时钟信号，复位信号接入口接下级移位寄存器单元的扫描信号输出端口 ；依次类推直至移位寄存器单元Sn，级联在最后一位的Sn无需接入复位信号。这里需要注意的是，η为奇数的移位寄存器单元Sn，其第一时钟接入口应接入第一时钟信号，第二时钟接入口应接入第二时钟信号。η为偶数的移位寄存器单元Sn，第一时钟接入口应接入第二时钟信号，第二时钟接入口应接入第一时钟信号。如图6所示，所述移位寄存器在双时钟输入下工作，自上而下的逐行输出栅极驱动信号的示意图。
本发明所述的液晶显示器阵列基板，该阵列基板上设置有GOA电路，所述GOA电路的移位寄存器具有至少两个移位寄存器单元电路级联连接的结构(如图5所示)，且基于两相时钟信号工作，其中，所述的移位寄存器单元电路，包括输入端，包括起始信号输入端、第一时钟信号输入端和第二时钟信号输入端；预充电电路，响应于起始信号和第一时钟信号的致能电平，输出导通电平；第一电平拉低电路，接入导通电平后，将所述预充电电路输出的导通电平拉低输出低电平，导通电平截止后，响应于第二时钟信号的非致能电平输出低电平，响应于第二时钟信号的致能电平输出高电平；第二电平拉低电路，耦接于所述第一电平拉低电路的输出端，响应于第一时钟信号的非致能电平将所述第一电平拉低电路输出的电平反向；响应于第一时钟信号的致能电平将所述第一电平拉低电路经反向输出的电平拉低输出低电平；输出端，稱接于所述第二电平拉低电路的输出端，输出电平信号。 上述输出端分别与所述阵列基板上的对应的栅极扫描线相连，用于提供各栅极扫描线的栅极驱动信号。作为本发明所述液晶显示器阵列基板进一步的实施例，所述第一电平拉低电路由第一反向电路、电平拉高电路和第一电平拉低子电路构成；其中，所述第一反向电路，将所述预充电电路输出的电平进行反向并输出；所述电平拉高电路，响应于第二时钟信号的致能电平将所述第一反向电路输出的高电平拉高输出高电平；所述第一电平拉低子电路，响应于第一时钟信号的致能电平，将所述电平拉高电路输出的高电平拉低输出低电平。作为本发明所述液晶显示器阵列基板更进一步的实施例，所述第二电平拉低电路由第二反向电路和第二电平拉低子电路构成；其中，所述第二反向电路，响应于所述第一时钟信号的非致能电平，将所述第一电平拉低电路输出的电平反向输出；所述第二电平拉低子电路，响应于所述第一时钟信号的致能电平，将所述第一电平拉低电路经反向输出的电平拉低输出低电平。本发明所述液晶显示器阵列基板上集成的所述移位寄存器单元电路还可以是上述实施例I (如图2所示)和实施例2(如图3所示)所述结构的电路。本发明所述的液晶显示器，包括液晶显示器阵列基板，该液晶显示器阵列基板为上述所述结构的阵列基板。以上，仅为本发明的较佳实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求所界定的保护范围为准。
权利要求
1.一种移位寄存器单元电路，其特征在于，包括 输入端，包括起始信号输入端、第一时钟信号输入端和第二时钟信号输入端； 预充电电路，响应于起始信号和第一时钟信号的致能电平，输出导通电平； 第一电平拉低电路，接入导通电平后，将所述预充电电路输出的导通电平拉低输出低电平；导通电平截止后，响应于第一时钟信号的致能电平及第二时钟信号的非致能电平输出低电平，响应于第一时钟信号的非致能电平及第二时钟信号的致能电平输出高电平；第二电平拉低电路，耦接于所述第一电平拉低电路的输出端，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于第一时钟信号的致能电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平及第一时钟信号的非致能电平，第二电平拉低电路输出高电平; 输出端，I禹接于所述第二电平拉低电路的输出端，输出电平信号。
2.根据权利要求I所述移位寄存器单元电路，其特征在于，所述第一电平拉低电路由第一反向电路、电平拉高电路和第一电平拉低子电路构成；其中， 所述第一反向电路，接入导通电平后，将第一反向电路输出端的电平拉低输出低电平；导通电平截止后，第一反向电路输出高电平； 所述电平拉高电路，响应于第二时钟信号的致能电平将所述第一反向电路输出的高电平拉高输出高电平； 所述第一电平拉低子电路，响应于第一时钟信号的致能电平，将所述电平拉高电路输出的高电平拉低输出低电平。
3.根据权利要求I或2所述移位寄存器单元电路，其特征在于，所述预充电电路由第一开关、第一节点和电容构成；其中， 所述第一开关，栅极接入第一时钟信号，漏极接入起始信号，源极耦接于所述第一节占. 所述第一节点，为所述预充电电路导通电平输出端； 所述电容，一端耦接于所述第一节点，另一端连接低电平。
4.根据权利要求2所述移位寄存器单元电路，其特征在于，所述第一反向电路由第二开关、第二节点和第三开关构成；其中， 所述第二开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第二节点； 所述第二节点，为所述第一电平拉低电路的输出端； 所述第三开关，栅极接入所述预充电电路的导通电平输出端，漏极耦接于所述第二节点，源极连接低电平。
5.根据权利要求2所述移位寄存器单元电路，其特征在于，所述电平拉高电路由第四开关和第三节点构成；其中， 所述第四开关，栅极接入第二时钟信号，漏极耦接于所述第一反向电路的输出端，源极耦接于所述第三节点； 所述第三节点，为所述电平拉高电路的输出端。
6.根据权利要求2或5所述移位寄存器单元电路，其特征在于，所述第一电平拉低子电路由第五开关和第六开关构成；其中，所述第五开关，栅极耦接于所述预充电电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平； 所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。
7.根据权利要求2或5所述移位寄存器单元电路，其特征在于，所述第一电平拉低子电路由第五开关和第六开关构成；其中， 所述第五开关，栅极耦接于所述第二电平拉低电路的输出端，漏极耦接于所述电平拉高电路的输出端，源极连接低电平； 所述第六开关，栅极接入第一时钟信号，漏极耦接于所述电平拉高电路的输出端，源极连接低电平。
8.根据权利要求2或5所述移位寄存器单元电路，其特征在于，所述第二电平拉低电路由第二反向电路和第二电平拉低子电路构成；其中， 所述第二反向电路，响应于第一电平拉低电路输出的高电平将所述第二电平拉低电路输出端的电平拉低输出低电平；响应于所述第一电平拉低电路输出的低电平，第二反向电路输出高电平； 所述第二电平拉低子电路，响应于第一时钟信号的致能电平将所述第二反向电路输出的高电平拉低输出低电平。
9.根据权利要求8所述移位寄存器单元电路，其特征在于，所述第二反向电路包括第八开关、第四节点和第七开关；其中， 所述第八开关，栅极与漏极相互耦接，漏极连接高电平，源极耦接于所述第四节点； 所述第四节点，为所述第二电平拉低电路的输出端； 所述第七开关，栅极耦接于所述第一电平拉低电路的输出端，漏极耦接于所述第四节点，源极连接低电平。
10.根据权利要求8或9所述移位寄存器单元电路，其特征在于，所述第二电平拉低子电路由第九开关构成；所述第九开关，其栅极接入第一时钟信号，漏极耦接于所述第二电平拉低电路的输出端，源极连接低电平。
11.一种移位寄存器，具有至少两个级联连接的移位寄存器单元电路，各移位寄存器单元电路均基于两个时钟信号工作，其特征在于，所述的移位寄存器单元电路为权利要求I至权利要求10中所述的任意一移位寄存器单元电路。
12.一种液晶显示器阵列基板，所述阵列基板上设置有GOA电路，其特征在于，所述GOA电路的移位寄存器为权利要求11中所述的移位寄存器。
13.一种液晶显示器，包括液晶显示器阵列基板，其特征在于，所述液晶显示器阵列基板为权利要求12中所述的液晶显示器阵列基板。
全文摘要
本发明公开一种移位寄存器单元电路、移位寄存器及液晶显示器阵列基板，主要是为了解决现有移位寄存器可靠性差的问题而设计。本发明移位寄存器，具有至少两个级联连接的移位寄存器单元电路，各移位寄存器单元电路均基于两个时钟信号工作；单元电路包括输入端、预充电电路、第一电平拉低电路、第二电平拉低电路和输出端。本发明在改善了下拉TFT阈值电压在直流偏压下漂移的问题，同时解决了时钟跳变带来的输出不稳定，提高了电路的可靠性，并减少了功耗。
文档编号G09G3/36GK102654982SQ20111012658
公开日2012年9月5日 申请日期2011年5月16日 优先权日2011年5月16日
发明者李天马, 祁小敬, 青海刚 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司
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