定时控制器及具有其的液晶显示器的制作方法
专利名称：定时控制器及具有其的液晶显示器的制作方法
技术领域：
本发明涉及液晶显示器领域，尤其涉及一种定时控制器及具有其的液晶显示器。
背景技术：
定时控制器(TCON,Timing Controller)为液晶显示屏(LCD，Liquid Crystal Display)模块中的一个芯片，用于从视频信号处理装置(如多媒体处理器，或者图形处理器)接收视频流数据，并对视频流数据进行序列化处理，形成驱动多个源驱动(Source Driver)集成电路(IC)的驱动信号，从而使源驱动IC形成不同的数据电压以驱动显示平面板显示不同的图像。图1示出了现有技术中的液晶显示屏的结构示意图。如图1所示，定时控制器 TCON与多个源驱动集成电路(SDIC)连接。从图1所示的液晶显示屏结构可以看出，该显示屏中并没有单独设置时钟传输线路。也就是说，现有技术中的定时控制器(TC0N，timing controller)通过数据传输线路传输视频流数据以及时钟信号。现有技术中的这种不单独设置时钟传输线路的数据传输方式，使LCD显示屏的内数据的传输更加便捷。但是，由于现有技术中的这种设计方式，需要通过数据通道传输时钟信息，就使得源驱动集成电路(IC)内部就必须包括时钟数据恢复模块(CDR，clock-data recovery)。通常情况下，时钟数据恢复模块采用相位锁相环(PLL，Phase Locked Loop)或者延迟锁相环((DLL，Delay Locked Loop)来实现。通常每个锁相环或者延迟锁相环的时钟信号的恢复时间(也称为锁定时间)大约为IOOus或者更长一些(与锁相环或者延迟锁相环的带宽有关)。因此，与专门传输时钟信息的传输线路相比，通过锁相环或者延迟锁相环来恢复时钟信号需要较长时间才能达到使时钟信号的传输达到稳定状态。并且，若考虑到实际应用中的显示屏显示方式的不同，则通过锁相环或者延迟锁相环来恢复时钟信号所需要的时间也会不同。例如，在显示屏显示方式中的sDDRS模式下， 由于采用通过降低更新速率的方式降低显示屏的能量消耗，因此当显示屏的时钟信号频率发生变化时，定时控制器与源驱动IC的传输接口的就需要更长的锁定时间。另外，当显示屏的显示模式发生变化时，定时控制器的锁定时间也会变长。例如，当显示屏从正常显示模式转变到蓝屏模式(fail safe mode)时，锁定时间也会增长。图2示出了现有技术的定时控制器的结构示意图。在图2中，视频流的接收由LVDS 接口实现(在具体的电路中可能为其他接口标准)。LVDS接口中的视频时钟信号作为MPLL 的参考时钟，以产生不同相位的多个时钟。此多相位的多个时钟有两个目的，一个目的是可以作为接口的高速采样时钟以利用过采样原理接受接口部分的高速串行视频信号，另一个目的是利用多相位时钟作为展频时钟信号的调制来源。数据部分经正确采样后会被存储器存储，一般为一个视频行或多个视频行的有效视频数据。在定时器中利用存储器存储视频数据的目的主要为利用存储器将数据由接收的视频时钟域转换为发送格式所需的时钟域；利用存储器将数据格式由接收的行格式转换为与驱动芯片接口的特定的格式。时钟信号经DSP的调制选择和DPLL的滤波后，即成为具有分布式频谱的展频时钟。此展频时钟经过最后的TXPLL进行频率改变后，生成具有发送格式所需要的速率，并具有展频特性的时钟，以驱动最后的数据发送。由上所述，为了支持显示屏所需要的分布式频谱，目前的定时控制器中一般需要三个锁相环来产生分布式时钟信号，并且由于所有锁相环的参考时钟均来自输入的时钟， 因此当输入时钟频率发生改变时，所有锁相环都需重新锁定新的频率。因此，此结构造成整个系统锁定时间很长。同时，从图2示出的定时控制器的结构中可以看出，锁相环MPLL的输入端输入的参考时钟信号为视频信号处理装置(如多媒体处理器，或者图形处理器)通过差分信号输入单元(图2中示出的LVDS RX)，发送的像素时钟信号，定时控制器输出视频流数据的速率会受锁相环MPLL的输入端输入的像素时钟信号控制。像素时钟信号的频率值的不同，会使定时控制内部的锁相环的锁定时间不同，同时会使定时控制器在用于输出视频流数据的转换周期内的输出数据比特率发生变化。特别是当参考时钟频率的频率发生变化或者显示屏的显示模式发生时变化，由于锁相环需要在新的频率下重新锁定，因此定时控制器以及与定时控制器连接的源驱动集成电路就需要较长时间来重新锁定以适应新的频率，就会使得视频流数据在传输时所需要的稳定时间延长。总之，锁定时间长且输出视频流数据的速率受输入影响为现有技术中无时钟传输线路的定时控制器存在的主要缺点，从而会使现有技术中这种无时钟传输线路的定时控制器的使用受到一定的制约。
发明内容
本发明旨在提供一种定时控制器及具有其的液晶显示器，以解决现有技术中的定时控制器锁定时间长且输出视频流数据的速率受输入影响的问题。为了实现上述目的，根据本发明的一个方面，提供了一种定时控制器，包括数据转换模块，用于将输入的串行视频流数据转换为并行视频流数据；以及存储器，用于存储并行视频流数据；还包括输出模块，与存储器连接，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。进一步地，输出模块包括时钟信号频率提供电路，提供预定时钟信号的频率值； 第一锁相环，与时钟信号提供电路连接，用于根据预定时钟信号的频率值形成预定时钟信号；以及差分输出单元，与存储器以及第一锁相环连接，用于在预定时钟信号控制下输出包含并行视频流数据的差分输出信号。进一步地，第一锁相环的输出端还连接至存储器，为存储器提供所述预定时钟信号。进一步地，时钟信号频率提供电路包括参考频率提供单元，与第一锁相环连接， 为第一锁相环提供参考时钟信号频率值；频率生成单元，与第一锁相环连接，提供预定时钟信号的频率值。进一步地，预定时钟信号的频率值tx_clk根据下式计算得出tx_clk = k*osc_ clk，其中，k为预定的比例系数值，osc_clk为参考时钟信号频率值。进一步地，数据转换模块包括差分信号输入单元，接收输入的像素时钟信号 ’第二锁相环，输入端与差分信号输入单元连接，用于接收像素时钟信号，并形成多相位时钟信号发送至差分信号输入单元的时钟信号输入端，其中，差分信号输入单元还用于接收串行视频流数据，并基于多相位时钟信号形成并行视频流数据发送至存储器。进一步地，差分信号输入单元还用于将多相位时钟信号发送至存储器。根据本发明的另一方面，提供了一种液晶显示器，包括上述定时控制器。应用本发明的技术方案，定时控制器输出的并行视频流数据受自身生成的时钟信号控制，也就是说定时控制器的输出频率由自身生成的时钟信号控制，从而解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，无论输入时钟频率如何变化，输出的频率均是固定的，因此采用本实施例中的定时控制器的结构也会在一定程度上缩短定时控制器的锁定时间，从而解决了现有技术中的定时控制器锁定时间长的问题。除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。 下面将参照图，对本发明作进一步详细的说明。
附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中图1示出了现有技术中的液晶显示屏的结构示意图；图2示出了现有技术的定时控制器的结构示意图；图3示出了根据本发明实施例一的定时控制器的原理示意图；以及图4示出了根据本发明实施例二的定时控制器的原理示意图。
具体实施例方式以下结合附图对本发明的实施例进行详细说明，但是本发明可以由权利要求限定和覆盖的多种不同方式实施。图3示出了根据本发明实施例一的定时控制器的原理示意图。如图3所示，定时控制器包括数据转换模块10、存储器30以及输出模块50。其中，数据转换模块10用于将输入的串行视频流数据转换为并行视频流数据；与数据转换模块10连接的存储器30，用于存储并行视频流数据；而与存储器30连接的输出模块50，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。并且，在本实施例中，数据转换模块10可以采用图2中示出的锁相环MPLL来实现，存储器30也可以采用图2中示出的存储器的结构。即数据转换模块10与存储器30均可以由现有技术中具有相同功能的器件来实现。从图3中示出的定时控制器的结构中可以看出，定时控制器输出的并行视频流数据受自身生成的时钟信号控制，也就是说定时控制器的输出频率由自身生成的时钟信号控制，因此解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，无论输入时钟频率如何变化，输出的频率均是固定的，因此采用本实施例中的定时控制器的结构也会在一定程度上缩短定时控制器的锁定时间，从而解决了现有技术中的定时控制器锁定时间长的问题。
图4示出了根据本发明实施例二的定时控制器的原理示意图。如图4所示，输出模块50包括时钟信号频率提供电路，提供预定时钟信号的频率值，作为第一锁相环53的参考输入时钟；第一锁相环53，与时钟信号提供电路连接，用于根据预定时钟信号的频率值产生所需要的具有展频特性的输出驱动时钟；以及差分输出单元55，与存储器30以及第一锁相环53连接，用于在预定时钟信号控制下按输出特定格式读出并整理视频流数据，并将视频流数据最终驱动为差分信号输出，以将视频数据传输给液晶驱动芯片。具体地，从图4中示出的定时控制器的结构可以看出，时钟信号频率提供电路包括参考频率提供单元511以及频率生成单元513。其中，参考频率提供单元511，也就是图 4中示出的振荡器(OSC，Oscillator)与第一锁相环53连接，为第一锁相环53提供参考时钟信号频率值，即为图4中示出的锁相环TXPLL提供本地时钟信号OSC ；频率生成单元513， 与第一锁相环53连接，为图4中示出的锁相环TXPLL提供预定时钟信号的频率值。其中，在频率生成单元513中，预定时钟信号的频率值tx_clk根据下式计算得出 tx_clk = k*0sc_clk，其中，k为预定的比例系数值，osc_clk为参考时钟信号频率值。即在本实施例中，采用由输出模块50自身生成的本地时钟信号作为其内部锁相环的参考时钟信号，从而使得输出模块50中的锁相环的参考时钟信号恒定，即使定时控制器输入端没有像素时钟信号或者显示屏的工作模式发生变化，输出模块50中的锁相环也将以恒定的频率正常工作。其中，预定时钟信号的频率值tx_clk通过公式tx_clk = k*0sc_ elk获得。若通过用于计算频率值的频率值计算模块来生成预定时钟信号的频率值tx_clk 时，由于频率值计算模块一般采用数据处理芯片来实现，但用于进行频率值计算的数据处理芯片中很难精确表示非整数，因此公式tx_clk = k*osc_clk变为tx_clk = M/N*osc_ clk，其中M和N为正整数，即通过用两个正整数相除的形式获得公式tx_clk = k*0sc_clk 中的预定系数值。并且，在本实施例中，数据转换模块10包括差分信号输入单元11，接收输入的像素时钟信号；第二锁相环13，输入端与差分信号输入单元11连接，用于接收像素时钟信号， 并形成多相位时钟信号发送至差分信号输入单元11的时钟信号输入端，其中，差分信号输入单元11还用于接收串行视频流数据，并基于多相位时钟信号形成并行视频流数据发送至存储器30。即在本实施例中，差分信号输入单元11，即图4中示出的LVDS接收前端视频源发送的像素时钟信号Pixel_clk至锁相环MPLL生成多相位时钟信号发送至差分信号输入单元11。差分信号输入单元11基于在像素时钟信号Pixel_clk的控制下形成包括并行视频流数据的视频流数据信号发送至存储器30。存储器30接收通过第一锁相环53所形成的预定时钟信号，在该信号控制下通过差分输出单元阳输出包含视频流数据的差分输出信号。 需要强调的是，第一锁相环53完全可以输出具有展频特性的时钟供差分输出单元使用，以此来达到优化EMI (Electro Magnetic Interference，电磁干扰)的效果。因此，从图4中示出的定时控制器的结构可以看出，该结构能够实现现有的无时钟传输线路的定时控制器的所有功能，并且不会由于结构的优化而改变或削弱现有结构的优点。但是从上面的分析中可以看出，图4中示出的定时控制器在实现现有的无时钟传输线路的定时控制器的所有功能的基础上，还能够以恒定的输出速率输出并行视频流数据，保证并行视频流数据以稳定的输出速率输出，因此解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。在本发明中还提供了一种液晶显示器，采用了上述实施例中示出的定时控制器。 而液晶显示器的其他结构与现有技术中的显示器的结构相同，在此不再详细描述。从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果定时控制器输出的并行视频流数据受自身生成的时钟信号控制，解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，无论输入时钟频率如何变化，输出的频率均是固定的，因此也会在一定程度上缩短定时控制器的锁定时间，从而解决了现有技术中的定时控制器锁定时间长的问题。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种定时控制器，包括数据转换模块(10)，用于将输入的串行视频流数据转换为并行视频流数据； 以及存储器(30)，用于存储所述并行视频流数据； 其特征在于，还包括输出模块(50)，与所述存储器(30)连接，用于生成预定时钟信号，并在所述预定时钟信号控制下输出所述并行视频流数据。
2.根据权利要求1所述的定时控制器，其特征在于，所述输出模块(50)包括 时钟信号频率提供电路，提供所述预定时钟信号的频率值；第一锁相环(53)，与所述时钟信号提供电路连接，用于根据预定时钟信号的频率值形成所述预定时钟信号；以及差分输出单元(55)，与所述存储器(30)以及所述第一锁相环(5 连接，用于在所述预定时钟信号控制下输出包含所述并行视频流数据的差分输出信号。
3.根据权利要求2所述的定时控制器，其特征在于，所述第一锁相环(5 的输出端还连接至所述存储器(30)，为所述存储器(30)提供所述预定时钟信号。
4.根据权利要求2或3所述的定时控制器，其特征在于，所述时钟信号频率提供电路包括参考频率提供单元(511)，与所述第一锁相环(5 连接，为所述第一锁相环(5 提供参考时钟信号频率值；频率生成单元(513)，与所述第一锁相环(5 连接，提供所述预定时钟信号的频率值。
5.根据权利要求4所述的定时控制器，其特征在于，所述预定时钟信号的频率值tx_ elk根据下式计算得出tx—elk = k*osc_clk，其中，k为预定的比例系数值，osc_clk为所述参考时钟信号频率值。
6.根据权利要求1至3中任一项所述的定时控制器，其特征在于，所述数据转换模块 (10)包括差分信号输入单元(11)，接收输入的像素时钟信号；第二锁相环(13)，输入端与所述差分信号输入单元(11)连接，用于接收所述像素时钟信号，并形成多相位时钟信号发送至所述差分信号输入单元(11)的时钟信号输入端，其中，所述差分信号输入单元(11)还用于接收所述串行视频流数据，并基于所述多相位时钟信号形成所述并行视频流数据。
7.根据权利要求6所述的定时控制器，其特征在于，所述差分信号输入单元(11)还用于将所述多相位时钟信号发送至所述存储器(30)。
8.一种液晶显示器，其特征在于，包括权利要求1至7中任一项所述的定时控制器。
全文摘要
本发明提供了一种定时控制器及具有其的液晶显示器，其中，定时控制器包括数据转换模块(10)，用于将输入的串行视频流数据转换为并行视频流数据；以及存储器(30)，用于存储并行视频流数据；还包括输出模块(50)，与存储器(30)连接，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。应用本发明的技术方案，解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，解决了现有技术中的定时控制器锁定时间长的问题。
文档编号G09G3/20GK102222457SQ201110131088
公开日2011年10月19日 申请日期2011年5月19日 优先权日2011年5月19日
发明者刘海峰, 王鑫, 赵宁 申请人:硅谷数模半导体(北京)有限公司, 硅谷数模国际有限公司
技术领域：
本发明涉及液晶显示器领域，尤其涉及一种定时控制器及具有其的液晶显示器。
背景技术：
定时控制器(TCON,Timing Controller)为液晶显示屏(LCD，Liquid Crystal Display)模块中的一个芯片，用于从视频信号处理装置(如多媒体处理器，或者图形处理器)接收视频流数据，并对视频流数据进行序列化处理，形成驱动多个源驱动(Source Driver)集成电路(IC)的驱动信号，从而使源驱动IC形成不同的数据电压以驱动显示平面板显示不同的图像。图1示出了现有技术中的液晶显示屏的结构示意图。如图1所示，定时控制器 TCON与多个源驱动集成电路(SDIC)连接。从图1所示的液晶显示屏结构可以看出，该显示屏中并没有单独设置时钟传输线路。也就是说，现有技术中的定时控制器(TC0N，timing controller)通过数据传输线路传输视频流数据以及时钟信号。现有技术中的这种不单独设置时钟传输线路的数据传输方式，使LCD显示屏的内数据的传输更加便捷。但是，由于现有技术中的这种设计方式，需要通过数据通道传输时钟信息，就使得源驱动集成电路(IC)内部就必须包括时钟数据恢复模块(CDR，clock-data recovery)。通常情况下，时钟数据恢复模块采用相位锁相环(PLL，Phase Locked Loop)或者延迟锁相环((DLL，Delay Locked Loop)来实现。通常每个锁相环或者延迟锁相环的时钟信号的恢复时间(也称为锁定时间)大约为IOOus或者更长一些(与锁相环或者延迟锁相环的带宽有关)。因此，与专门传输时钟信息的传输线路相比，通过锁相环或者延迟锁相环来恢复时钟信号需要较长时间才能达到使时钟信号的传输达到稳定状态。并且，若考虑到实际应用中的显示屏显示方式的不同，则通过锁相环或者延迟锁相环来恢复时钟信号所需要的时间也会不同。例如，在显示屏显示方式中的sDDRS模式下， 由于采用通过降低更新速率的方式降低显示屏的能量消耗，因此当显示屏的时钟信号频率发生变化时，定时控制器与源驱动IC的传输接口的就需要更长的锁定时间。另外，当显示屏的显示模式发生变化时，定时控制器的锁定时间也会变长。例如，当显示屏从正常显示模式转变到蓝屏模式(fail safe mode)时，锁定时间也会增长。图2示出了现有技术的定时控制器的结构示意图。在图2中，视频流的接收由LVDS 接口实现(在具体的电路中可能为其他接口标准)。LVDS接口中的视频时钟信号作为MPLL 的参考时钟，以产生不同相位的多个时钟。此多相位的多个时钟有两个目的，一个目的是可以作为接口的高速采样时钟以利用过采样原理接受接口部分的高速串行视频信号，另一个目的是利用多相位时钟作为展频时钟信号的调制来源。数据部分经正确采样后会被存储器存储，一般为一个视频行或多个视频行的有效视频数据。在定时器中利用存储器存储视频数据的目的主要为利用存储器将数据由接收的视频时钟域转换为发送格式所需的时钟域；利用存储器将数据格式由接收的行格式转换为与驱动芯片接口的特定的格式。时钟信号经DSP的调制选择和DPLL的滤波后，即成为具有分布式频谱的展频时钟。此展频时钟经过最后的TXPLL进行频率改变后，生成具有发送格式所需要的速率，并具有展频特性的时钟，以驱动最后的数据发送。由上所述，为了支持显示屏所需要的分布式频谱，目前的定时控制器中一般需要三个锁相环来产生分布式时钟信号，并且由于所有锁相环的参考时钟均来自输入的时钟， 因此当输入时钟频率发生改变时，所有锁相环都需重新锁定新的频率。因此，此结构造成整个系统锁定时间很长。同时，从图2示出的定时控制器的结构中可以看出，锁相环MPLL的输入端输入的参考时钟信号为视频信号处理装置(如多媒体处理器，或者图形处理器)通过差分信号输入单元(图2中示出的LVDS RX)，发送的像素时钟信号，定时控制器输出视频流数据的速率会受锁相环MPLL的输入端输入的像素时钟信号控制。像素时钟信号的频率值的不同，会使定时控制内部的锁相环的锁定时间不同，同时会使定时控制器在用于输出视频流数据的转换周期内的输出数据比特率发生变化。特别是当参考时钟频率的频率发生变化或者显示屏的显示模式发生时变化，由于锁相环需要在新的频率下重新锁定，因此定时控制器以及与定时控制器连接的源驱动集成电路就需要较长时间来重新锁定以适应新的频率，就会使得视频流数据在传输时所需要的稳定时间延长。总之，锁定时间长且输出视频流数据的速率受输入影响为现有技术中无时钟传输线路的定时控制器存在的主要缺点，从而会使现有技术中这种无时钟传输线路的定时控制器的使用受到一定的制约。
发明内容
本发明旨在提供一种定时控制器及具有其的液晶显示器，以解决现有技术中的定时控制器锁定时间长且输出视频流数据的速率受输入影响的问题。为了实现上述目的，根据本发明的一个方面，提供了一种定时控制器，包括数据转换模块，用于将输入的串行视频流数据转换为并行视频流数据；以及存储器，用于存储并行视频流数据；还包括输出模块，与存储器连接，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。进一步地，输出模块包括时钟信号频率提供电路，提供预定时钟信号的频率值； 第一锁相环，与时钟信号提供电路连接，用于根据预定时钟信号的频率值形成预定时钟信号；以及差分输出单元，与存储器以及第一锁相环连接，用于在预定时钟信号控制下输出包含并行视频流数据的差分输出信号。进一步地，第一锁相环的输出端还连接至存储器，为存储器提供所述预定时钟信号。进一步地，时钟信号频率提供电路包括参考频率提供单元，与第一锁相环连接， 为第一锁相环提供参考时钟信号频率值；频率生成单元，与第一锁相环连接，提供预定时钟信号的频率值。进一步地，预定时钟信号的频率值tx_clk根据下式计算得出tx_clk = k*osc_ clk，其中，k为预定的比例系数值，osc_clk为参考时钟信号频率值。进一步地，数据转换模块包括差分信号输入单元，接收输入的像素时钟信号 ’第二锁相环，输入端与差分信号输入单元连接，用于接收像素时钟信号，并形成多相位时钟信号发送至差分信号输入单元的时钟信号输入端，其中，差分信号输入单元还用于接收串行视频流数据，并基于多相位时钟信号形成并行视频流数据发送至存储器。进一步地，差分信号输入单元还用于将多相位时钟信号发送至存储器。根据本发明的另一方面，提供了一种液晶显示器，包括上述定时控制器。应用本发明的技术方案，定时控制器输出的并行视频流数据受自身生成的时钟信号控制，也就是说定时控制器的输出频率由自身生成的时钟信号控制，从而解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，无论输入时钟频率如何变化，输出的频率均是固定的，因此采用本实施例中的定时控制器的结构也会在一定程度上缩短定时控制器的锁定时间，从而解决了现有技术中的定时控制器锁定时间长的问题。除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。 下面将参照图，对本发明作进一步详细的说明。
附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中图1示出了现有技术中的液晶显示屏的结构示意图；图2示出了现有技术的定时控制器的结构示意图；图3示出了根据本发明实施例一的定时控制器的原理示意图；以及图4示出了根据本发明实施例二的定时控制器的原理示意图。
具体实施例方式以下结合附图对本发明的实施例进行详细说明，但是本发明可以由权利要求限定和覆盖的多种不同方式实施。图3示出了根据本发明实施例一的定时控制器的原理示意图。如图3所示，定时控制器包括数据转换模块10、存储器30以及输出模块50。其中，数据转换模块10用于将输入的串行视频流数据转换为并行视频流数据；与数据转换模块10连接的存储器30，用于存储并行视频流数据；而与存储器30连接的输出模块50，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。并且，在本实施例中，数据转换模块10可以采用图2中示出的锁相环MPLL来实现，存储器30也可以采用图2中示出的存储器的结构。即数据转换模块10与存储器30均可以由现有技术中具有相同功能的器件来实现。从图3中示出的定时控制器的结构中可以看出，定时控制器输出的并行视频流数据受自身生成的时钟信号控制，也就是说定时控制器的输出频率由自身生成的时钟信号控制，因此解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，无论输入时钟频率如何变化，输出的频率均是固定的，因此采用本实施例中的定时控制器的结构也会在一定程度上缩短定时控制器的锁定时间，从而解决了现有技术中的定时控制器锁定时间长的问题。
图4示出了根据本发明实施例二的定时控制器的原理示意图。如图4所示，输出模块50包括时钟信号频率提供电路，提供预定时钟信号的频率值，作为第一锁相环53的参考输入时钟；第一锁相环53，与时钟信号提供电路连接，用于根据预定时钟信号的频率值产生所需要的具有展频特性的输出驱动时钟；以及差分输出单元55，与存储器30以及第一锁相环53连接，用于在预定时钟信号控制下按输出特定格式读出并整理视频流数据，并将视频流数据最终驱动为差分信号输出，以将视频数据传输给液晶驱动芯片。具体地，从图4中示出的定时控制器的结构可以看出，时钟信号频率提供电路包括参考频率提供单元511以及频率生成单元513。其中，参考频率提供单元511，也就是图 4中示出的振荡器(OSC，Oscillator)与第一锁相环53连接，为第一锁相环53提供参考时钟信号频率值，即为图4中示出的锁相环TXPLL提供本地时钟信号OSC ；频率生成单元513， 与第一锁相环53连接，为图4中示出的锁相环TXPLL提供预定时钟信号的频率值。其中，在频率生成单元513中，预定时钟信号的频率值tx_clk根据下式计算得出 tx_clk = k*0sc_clk，其中，k为预定的比例系数值，osc_clk为参考时钟信号频率值。即在本实施例中，采用由输出模块50自身生成的本地时钟信号作为其内部锁相环的参考时钟信号，从而使得输出模块50中的锁相环的参考时钟信号恒定，即使定时控制器输入端没有像素时钟信号或者显示屏的工作模式发生变化，输出模块50中的锁相环也将以恒定的频率正常工作。其中，预定时钟信号的频率值tx_clk通过公式tx_clk = k*0sc_ elk获得。若通过用于计算频率值的频率值计算模块来生成预定时钟信号的频率值tx_clk 时，由于频率值计算模块一般采用数据处理芯片来实现，但用于进行频率值计算的数据处理芯片中很难精确表示非整数，因此公式tx_clk = k*osc_clk变为tx_clk = M/N*osc_ clk，其中M和N为正整数，即通过用两个正整数相除的形式获得公式tx_clk = k*0sc_clk 中的预定系数值。并且，在本实施例中，数据转换模块10包括差分信号输入单元11，接收输入的像素时钟信号；第二锁相环13，输入端与差分信号输入单元11连接，用于接收像素时钟信号， 并形成多相位时钟信号发送至差分信号输入单元11的时钟信号输入端，其中，差分信号输入单元11还用于接收串行视频流数据，并基于多相位时钟信号形成并行视频流数据发送至存储器30。即在本实施例中，差分信号输入单元11，即图4中示出的LVDS接收前端视频源发送的像素时钟信号Pixel_clk至锁相环MPLL生成多相位时钟信号发送至差分信号输入单元11。差分信号输入单元11基于在像素时钟信号Pixel_clk的控制下形成包括并行视频流数据的视频流数据信号发送至存储器30。存储器30接收通过第一锁相环53所形成的预定时钟信号，在该信号控制下通过差分输出单元阳输出包含视频流数据的差分输出信号。 需要强调的是，第一锁相环53完全可以输出具有展频特性的时钟供差分输出单元使用，以此来达到优化EMI (Electro Magnetic Interference，电磁干扰)的效果。因此，从图4中示出的定时控制器的结构可以看出，该结构能够实现现有的无时钟传输线路的定时控制器的所有功能，并且不会由于结构的优化而改变或削弱现有结构的优点。但是从上面的分析中可以看出，图4中示出的定时控制器在实现现有的无时钟传输线路的定时控制器的所有功能的基础上，还能够以恒定的输出速率输出并行视频流数据，保证并行视频流数据以稳定的输出速率输出，因此解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。在本发明中还提供了一种液晶显示器，采用了上述实施例中示出的定时控制器。 而液晶显示器的其他结构与现有技术中的显示器的结构相同，在此不再详细描述。从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果定时控制器输出的并行视频流数据受自身生成的时钟信号控制，解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，无论输入时钟频率如何变化，输出的频率均是固定的，因此也会在一定程度上缩短定时控制器的锁定时间，从而解决了现有技术中的定时控制器锁定时间长的问题。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种定时控制器，包括数据转换模块(10)，用于将输入的串行视频流数据转换为并行视频流数据； 以及存储器(30)，用于存储所述并行视频流数据； 其特征在于，还包括输出模块(50)，与所述存储器(30)连接，用于生成预定时钟信号，并在所述预定时钟信号控制下输出所述并行视频流数据。
2.根据权利要求1所述的定时控制器，其特征在于，所述输出模块(50)包括 时钟信号频率提供电路，提供所述预定时钟信号的频率值；第一锁相环(53)，与所述时钟信号提供电路连接，用于根据预定时钟信号的频率值形成所述预定时钟信号；以及差分输出单元(55)，与所述存储器(30)以及所述第一锁相环(5 连接，用于在所述预定时钟信号控制下输出包含所述并行视频流数据的差分输出信号。
3.根据权利要求2所述的定时控制器，其特征在于，所述第一锁相环(5 的输出端还连接至所述存储器(30)，为所述存储器(30)提供所述预定时钟信号。
4.根据权利要求2或3所述的定时控制器，其特征在于，所述时钟信号频率提供电路包括参考频率提供单元(511)，与所述第一锁相环(5 连接，为所述第一锁相环(5 提供参考时钟信号频率值；频率生成单元(513)，与所述第一锁相环(5 连接，提供所述预定时钟信号的频率值。
5.根据权利要求4所述的定时控制器，其特征在于，所述预定时钟信号的频率值tx_ elk根据下式计算得出tx—elk = k*osc_clk，其中，k为预定的比例系数值，osc_clk为所述参考时钟信号频率值。
6.根据权利要求1至3中任一项所述的定时控制器，其特征在于，所述数据转换模块 (10)包括差分信号输入单元(11)，接收输入的像素时钟信号；第二锁相环(13)，输入端与所述差分信号输入单元(11)连接，用于接收所述像素时钟信号，并形成多相位时钟信号发送至所述差分信号输入单元(11)的时钟信号输入端，其中，所述差分信号输入单元(11)还用于接收所述串行视频流数据，并基于所述多相位时钟信号形成所述并行视频流数据。
7.根据权利要求6所述的定时控制器，其特征在于，所述差分信号输入单元(11)还用于将所述多相位时钟信号发送至所述存储器(30)。
8.一种液晶显示器，其特征在于，包括权利要求1至7中任一项所述的定时控制器。
全文摘要
本发明提供了一种定时控制器及具有其的液晶显示器，其中，定时控制器包括数据转换模块(10)，用于将输入的串行视频流数据转换为并行视频流数据；以及存储器(30)，用于存储并行视频流数据；还包括输出模块(50)，与存储器(30)连接，用于生成预定时钟信号，并在预定时钟信号控制下输出并行视频流数据。应用本发明的技术方案，解决了现有技术中的定时控制器的输出视频流数据的速率受输入影响的问题。并且，由于输出的视频流数据由自身生成的时钟信号控制，解决了现有技术中的定时控制器锁定时间长的问题。
文档编号G09G3/20GK102222457SQ201110131088
公开日2011年10月19日 申请日期2011年5月19日 优先权日2011年5月19日
发明者刘海峰, 王鑫, 赵宁 申请人:硅谷数模半导体(北京)有限公司, 硅谷数模国际有限公司
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