数字模拟转换器及图像显示设备的制作方法
专利名称：数字模拟转换器及图像显示设备的制作方法
技术领域：
本发明涉及一种用于将输入数字信号转换为模拟信号的数字模拟转换 器，并涉及一种关于用于驱动像素部分的每一信号线具有转换器的图像显示 设备。
背景技术：
图1显示一种电阻串型数/模转换器的基本结构。包含多个的N个电阻元件REO、 RE1、 ...、 RE(2N-2)、 RE(2气1)的串 联连接体的电阻串RS连接在用于输出模拟电压的最小电压(模拟下限值) Vb的输入端Tb和用于模拟电压的最大电压(模拟上限值)Vt的输入端Tt 之间。开关分别连接至在电阻元件之间的节点、和在末端电阻元件和输入端Tb 或输入端Tt之间的连接节点(在此情况下为输入端Tt侧的连接节点)。在图 l示例中，开关S0连接至在电阻元件RE0与RE1之间的连接节点。类似地， 开关Sl连接至在电阻元件RE1与RE2之间的连接节点。这种连接关系在电 阻元件逐一移位的同时，对于其余开关S3到S (2N-1)重复。N个开关S0到S (2N-1)在与电阻元件相对应的一侧短路，并与输出端 To连接。当数/模转换器根据输入至数/模转换器的N位数字信号来选择一个开关 时，通过把(Vt-Vb)平分2N而得到的所希望的模拟直流电压，作为来自输 出端To的输出电压Vo而获得。当位数为N时，在这种结构的数/模转换器中，需要的模拟开关(开关) 数是2\因此，这种结构的数/模转换器存在弊端，因为在多位转换的情况下， 开关数将变得巨大。已知开关数量可以减少的具有多级结构的数A莫转换器(例如，见专利文 件1)。专利文件1公开了 一种二级结构，包含用于转换m高阶位的一级数/模转
换器和用于转换n低阶位的次级数/模转换器。
一级数/模转换器是电阻串型。 一级数/模转换器的开关连接结构的两例已公开。开关连接结构将在下文讲 述。图2A是高阶数/模转换器的电路图。顺便提及，在此图中，电阻元件RE 和开关的编号的安排顺序与图1中的反向。与图1类似，图2A中表示的数/模转换器具有彼此平行地连接至在电阻 串RS中的电阻元件RE之间的节点的两个开关Sit与Sib(i=l, 2， 3， 4，...)。 具有开关的 一半的Sit开关组的输出与公共输出端Tot连接。具有开关的另一 半的Sib开关组的输出与公共输出端Tob连接。图2B表示在输入位数为4的情况下在成对选择并接通的开关和输入位之 间的对应关系。如对应关系所指示，总是被选择的两个开关是在电阻元件RE 两端的开关。因此，由输入数字信号的高阶位代码标识的一个电阻元件REi (i=l, 2, 3, 4,...)的两端的电压Vtt和Vbb从两个输出端Tot和Tob输出。 取决于哪个电阻元件RE被选择，电压Vtt和Vbb的值不同，而电压Vtt和 Vbb有固定电压差，并作为低阶数/模转换器的基准电压。例如，当开关S3t和S4b被选择并接通时，电阻RE3两端的电压被提供 给低阶数/模转换器。当低阶数/模转换器是电阻串型时，两个所选择的电压施加至低阶电阻串 RS的两端，低阶数/模转换类似地进行。这种低阶数/模转换器采用与图1同 样的结构实现，以提供一个模拟输出。顺便提及，在专利文件l中，低阶数/ 模转换器是R-2R梯电阻型。当图2A所示结构用于N高阶位，图1所示结构用于M低阶位时，开关 总数通过高阶开关数(2x2N-2)与低阶开关数(2M)相加得到。图2A的开关总数与图1中一级结构时的开关数即2^+^,相比有所减少， 但是开关减少率低，因为两开关连接至在电阻元件RE之间的节点。开关^L进一步减少的结构在专利文件1中公开。图3A是这种结构的高阶数/模转换器的电路图。在图2A中两开关连接至在电阻元件RE之间的节点，而在图3A中一个 开关连接至在电阻元件RE之间的节点。因此开关数减半。开关S0t、 Slb、 S2t、 S3b、...交替与输出端Tot和Tob相连。
之间的对应关系。如对应关系所指示，在图2B的情况下，总被选择的两个开关是电阻元件 RE两端的开关。然而在此情况下，相同的开关每个被选择两次。在图3A所示的数/模转换器中，开关数与图2A所示的数/模转换器相比 将进一步减少。[专利文件1]曰本专利申请公开No.2003-224477(背景技术，图10、图11、图13等)发明内容然而，在这种结构中，用于按要求接通或切断开关S0t、 Slb、 S2t、 S3b、...的控制信号对于各个开关而不相同。注意某个开关，则有两种组合来接通此 开关，如上所述。因此，当控制信号施加于该开关时，有控制信号的两种逻 辑组合用于同时接通另 一开关。因此，需要解码器，用于从输入数字信号生成用于接通和切断开关的控 制信号，以及需要用于从所述解码器连接到开关的导线段，导线段的数目与 开关数相等。因而，尽管开关数减少，但被解码器和导线占据的面积导致数/ 模转换器有大面积。希望提供一种开关数少且总体上占据小面积的数/模转换器，以及一种包 含所述数/模转换器的视频显示设备。在本发明的实施例中，提供了一种数字-模拟转换器，包括转换部分，用 于把输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部或 部分位宽度转换为模拟值。所述转换部分包括代码转换部分，用于将数字信序列的预定代码(例如，格雷码(Gray code))，并从多个控制线中输出预定 代码。所述转换部分还包括基准电压产生部分，用于产生多个基准电压； 多个晶体管，分别针对基准电压而布置，该多个晶体管控制相应基准电压的 输出；多个栅极电极，针对多个晶体管的每个沟道而布置，每个栅极电极执 行控制来导通和截止局部沟道。预定代码的序列通过在栅极电极和控制线之 间的连接和断开的组合而在多个晶体管中被编程。在多个晶体管中的每个中， 或在该多个晶体管中排除输出最大基准电压和最小基准电压的两个晶体管的 一个或两个之外的晶体管的每个中，在与位改变发生在与晶体管相对应的单
位代码和上侧和下侧的一个上的相邻单位代码之间的数字相对应的部分，栅 极电极:帔省略。在本发明的实施例中，提供了另一种数字-模拟转换器，包括转换部分， 用于将输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部 或部分位宽度转换为模拟值。所述转换部分包括代码转换部分，用于将数字 信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置上的序 列的预定代码(例如，格雷码)，并从作为正逻辑线和负逻辑线对而提供的多 个控制线并行输出预定代码的每个单位代码。所述转换部分还包括基准电压产生部分，用于产生多个基准电压；多个晶体管，分别针对基准电压而布 置，该多个晶体管控制相应基准电压的输出；以及多个栅极电极，针对该多 个晶体管的每个沟道而布置，每个栅极电极执行控制来导通和截止局部沟道。预定代码的序列通过栅极电极与控制线对的正逻辑侧和负逻辑侧的连接的组 合来在多个晶体管中被编程。在多个晶体管的每个中，或在该多个晶体管中 排除输出最大基准电压和最小基准电压的两个晶体管中的一个或两个之外的 晶体管的每个中，在与位改变发生在与晶体管相对应的单位代码和上侧和下 侧的一个上的相邻单位代码之间的数字相对应的部分的栅极电极连接至用于控制线和负逻辑控制线二者断开。在本发明的实施例中，提供了另一种数字-模拟转换器，包括转换部分, 用于把输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部 或部分位宽度转换为模拟值。所述转换部分包括代码转换部分，用于将数字 信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置上的序 列的预定代码(例如，格雷码)，并从多个控制线中并行输出预定代码的每个 单位代码。所述转换部分还包括基准电压产生部分，用于产生多个基准电 压；多个晶体管，分别针对基准电压而布置，该多个晶体管控制相应基准电 压的输出；以及多个栅极电极，针对多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道。预定代码的序列通过在栅极电极和 控制线之间的连接和断开的组合来在多个晶体管中被编程，并且，作为此编 程的例外，与输入到每个控制线的数字代码内的位改变位置相对应的晶体管 的一部分形成为该晶体管的该部分中的局部沟道与数字代码所指示的逻辑值无关。在本发明的实施例中，提供一种视频显示设备，包括像素部分，其中 像素以阵列形式排列；多个信号线，分别针对像素部分的像素列而布置；以 及一个电阻串，用于当最大电压和最小电压施加于该电阻串两端时，产生具 有不同值的多个基准电压，该电阻串由多个电阻元件的串联连接体形成。所 述视频显示设备还包括多个转换部分，用于将输入到转换部分的数字视频信 号转换为将输出至信号线的模拟信号，所述转换部分分别针对信号线而布置。 所述转换部分内的一部分，即把在视频信号总位宽度中包括的除最低阶侧上 的位宽度之外的全部或部分位宽度转换为模拟值的部分，包括代码转换部分、 多个晶体管、和多个栅极电极。代码转换部分被配置用于将数字信号的代码 转换为在连续单位代码之间的位改变发生在一个数字位置的序列的预定代码 (例如，格雷码)，以及从多个控制线中输出预定代码。多个晶体管分别针对 基准电压而布置，以及控制相应基准电压的输出。多个栅极电极针对多个晶 体管的每个沟道而布置，并且每个4册极电极执行控制来导通和截止局部沟道。 预定代码的序列通过在栅极电极和控制线之间的连接和断开的组合来在多个 晶体管中被编程。在多个晶体管的每个中，或在该多个晶体管中排除输出最 大基准电压和最小基准电压的两个晶体管中的一个或两个之外的每个晶体管 中，在与位改变发生在与所述晶体管相应的单位代码和上侧和下侧的一个上 的相邻单位代码之间的数字相对应的部分，栅极电极被省略。在本发明的实施例中，提供另一种视频显示设备，包括像素部分，其 中像素以阵列形式排列；多个信号线，分别针对像素部分的像素列而布置； 以及一个电阻串，用于当最大电压和最小电压施加于电阻串两端时，产生具 有不同值的多个基准电压，所述电阻串由多个电阻元件的串联连接体形成。 所述视频显示设备还包括多个转换部分，用于把输入到转换部分的数字视频 信号转换为将输出至信号线的模拟信号，所述转换部分分别针对信号线而布 置。所述转换部分内的一部分，即把在视频信号的总位宽度中包含的除最低 阶侧上的位宽度之外的全部或部分位宽度转换为模拟值的部分，包括代码转 换部分、多个晶体管、和多个栅极电极。所述代码转换部分被配置为将数字 信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置上的序 列的预定代码(例如，格雷码)，以及从作为正逻辑线和负逻辑线对而提供的 多个控制线并行输出预定代码的每个单位代码。多个晶体管分别针对基准电 压而布置，并控制相应基准电压的输出。多个栅极电极针对多个晶体管的每 个沟道而布置，并且每个栅极电极执行控制来导通和截止局部沟道。预定代 码的序列通过栅极电极至控制线对的正逻辑侧和负逻辑侧的连接的组合而在 多个晶体管中被编程。在多个晶体管的每个中，或在所述多个晶体管中排除 输出最大基准电压和最小基准电压的两个晶体管的一个或两个之外的晶体管 的每个中，在与位改变发生在与晶体管相对应的单位代码和上侧和下侧的一 个上的相邻单位代码之间的数字相对应的部分上的栅极电极连接至用于在所和负逻辑控制线二者断开。根据本发明，可以提供一种开关数量少并且总体占据面积'』、的数/模转换 器、和包括所述数/模转换器的视频显示设备。
图1与背景技术有关，为示出电阻串型数/模转换器的基本结构的电路图；图2A为与背景技术相关的高阶数/模转换器的电路图，图2B为在此高阶 数/模转换器的开关和输入位之间的对应关系的图；图3A为与另一背景技术相关的高阶数/模转换器的电路图，图3B为在此 高阶数/模转换器的开关和输入位之间的对应关系的图；图4为示出按照本发明实施例的作为视频显示设备的液晶显示面板的结 构的例子的电路图；图5为水平驱动器的方框图；图6为高阶选择器、低阶选择器、和高阶电阻串的部分的电路图；图7为在B代码与G代码的序列之间的对应关系的图；图8为代码转换器电路的电路图；图9为用于B代码的多栅极晶体管的示意模式图；图IO为用于G代码的多栅极晶体管的示意模式图；图ll表示图6中开关部分的更多细节的等效电路；图12表示第二实施例中高阶选择器的开关部分的等效电路；以及图13为按照第三实施例的除格雷码外的另一预定代码的序列的图。
具体实施方式
在下文中，本发明的优选实施例将通过把其中在每一信号线驱动单元中
包含数字-模拟转换器的图像显示设备作为例子，并参考附图详细描述。 《第一实施例》图4是示出作为按照本发明实施例的图像显示设备的液晶显示面板的结 构例子的电路图。为了简洁，图4显示了 4 (行)x4 (列)的像素排列作为示例。在图4显示的液晶显示面板中，以矩阵形式排列的4 (行)x4 (列)的 每个像素11包含薄膜晶体管TFT，液晶单元LC,具有与薄膜晶体管TFT 的源极和漏极之一相连的像素电极；以及保持电容Cs，具有与该源极或该漏 极相连的一个电极。信号线(数据线)12-1到12-4沿像素排列的列方向排列， 以便分别与像素11的列相对应。栅极线13-1到13-4沿像素排列的行方向排 列，以便分别与像素11的行相对应。在像素11中，所述薄膜晶体管TFT的源极(或漏极)分别与相应的数 据线12-1到12-4相连。薄膜晶体管TFT的栅极分别与栅极线13-1到13-4 相连。液晶单元LC的相向(counter)电极和保持电容Cs的另 一电极共同连 接至Cs线14。预定直流电压被作为公共电压Vcom而提供至Cs线14。像素部分2通过以矩阵形式排列像素11，排列数据线12-1到12-4以便 与像素11各列相对应，以及排列栅极线13-1到13-4以便与像素11各行相对 应，从而来形成。在像素部分2中，栅极线13-1到13-4的一侧末端分别与垂 直驱动器(V'DRV) 3的行的输出末端相连。针对一个画面，垂直驱动器3在每个显示时间段，在垂直方向(列方向) 对栅极线13-1到13-4进行扫描，从而在行中连续选择分别与栅极线13-1到 13-4相连的像素。也就是说，当垂直驱动器3向栅极线13-1提供垂直扫描脉 冲时，属于第一行的列的像素全部被选择。当垂直驱动器3向栅极线13-2提 供垂直扫描脉冲时，属于第二行的列的像素全部被选择。与上类似，垂直驱 动脉冲按顺序提供至栅极线13-3和13-4。水平驱动器(H.DRV) 4布置于列方向上像素部分2的一侧上。另外， 提供定时生成器(TG) 5,用于向垂直驱动器3和水平驱动器4提供各种时 钟信号和控制信号。所述水平驱动器4为半导体多沟道显示驱动器，并且具有被提供来分别 与数据线12-1、 12-2、...相对应的驱动单元。
图5为水平驱动器4的方框图。此方框图仅显示了与作为本实施例主要部分的数字-模拟转换器(数/模部分)相关的结构。此数/模部分是电阻串型 数/模转换器，在此情况下，分别使用高阶位和低阶位的电阻串，来进行数/ 模转换。所述水平驱动器4具有驱动单元4A (图5中显示了 5个单元)，驱动单 元4A被提供以便分别对应于数据线。作为数字(视频)信号的数字数据被 提供给数据输入端Tdi。所述数据输入端Tdi作为对于所有驱动单元4A共同 的端子而提供。数据输出端Tdo被提供以便分别对应于驱动单元4A。所述驱动单元4A包括移位寄存器42、锁存电路43、高阶选择器44、 低阶选择器47、以及緩冲放大器48。另外，将代码转换器电路40和高阶电 阻串45作为对于所有驱动单元共同的结构而提供。顺便提及，在每个低阶选 择器47中包含低阶电阻串。尽管图中没有具体说明，然而来自定时生成器5 (图4)的时钟信号输入 到移位寄存器42和锁存电路43中。另外，根据要求，该时钟信号输入到需 要同步的部分。因此，所有驱动单元4A彼此同步，来执行数据输入、处理 和数据输出。具有(N+M)位的数字数据从数据输入端Tdi输入。数字数据由N个高 阶位和M个低阶位组成。数字数据被输入到代码转换器电路40，在此数字数 据从二进制代码转换为预定代码。所述预定代码具有位改变发生在连续单位 代码之间的一个数字位置上的序列。格雷代码是这种预定代码的典型。以下 假设代码转换器电路40执行二进制-格雷代码转换。单位代码表示具有 (N+M)位的上述数字数据，并且所有单位代码覆盖所需的数据表示。从二进制代码转换为格雷代码的数字数据输入到图5中与代码转换器电 路40相邻的驱动单元4A的移位寄存器42中，然后在移位寄存器42内按驱 动单元4A的排列方向顺序传送。在点顺序(point-sequential)驱动的情况下，传输的数据顺序地(按给定 时间间隔一个接一个)输出到各沟道内的锁存电路43中，在其中临时保持， 并顺序地发送到下一级。另一方面，在线顺序(line-sequential)驱动的情况 下，当所有移位寄存器42中的数据保持完成时的时间点， 一个显示线的数据 同时输出到所有锁存电路43中，所述数据然后同时发送到下一级。锁存电路43的输出被分类为两个系统。也就是说，保持在锁存电路43
中的N高阶位被输出到高阶选择器44,而保持在锁存电路43中的M低阶位 被输出到低阶选择器47。高阶选择器44具有与图3A中开关S0t、 Slb、 S2t、 S3b、…情况相似的 N个开关。所述N个开关中的一个被选择并接通，从而高阶选择器44工作。 另一方面，低阶选择器47具有与图1中的选择高阶开关S0到S(2N-1)情况 相似的2"个开关。所述2M个开关中的一个被选择并接通，从而低阶选择器 47工作。在本实施例中，用于转换最低阶侧上的位宽度的低阶选择器47需采用图 1中具有大量开关的结构，而图3A中具有最少数量的开关的结构被采用以用 于高阶位的转换。在图3A的结构中，开关对需要被接通。将要描述，为了 接通开关对，本实施例采用预定代码，诸如单位代码中位改变发生在一个数 字位置的格雷码等。这消除了对于用于接通开关对的特定解码器的需求。图5中显示的水平驱动器4具有对于所有高阶选择器44共同的高阶电阻 串45。高阶电阻串45是数目与高阶位数N对应的高阶电阻元件的串联连接体， 即，图3A中示出的与电阻串RS类似的N个高阶电阻元件(与图1中的电阻 元件RE0到RE (N-l )对应)。图中没有示出的低阶电阻串，即包含在低阶 选择器47中的低阶电阻串，是数目与低阶位数M对应的低阶电阻元件的串 联连接体，即图1中显示的与电阻串RS类似的2M个低阶电阻元件。模拟上限电压Vt通过Vt输入端Tt施加于高阶电阻串45的一端。模拟 下限电压Vb通过输入端Tb施加于高阶电阻串45的另一端。在施加电压时， 当每个电阻元件的电阻值等于"R"时，通过按电阻元件数均分(Vt-Vb)而得 到的高阶电压值在高阶电阻串45中的相邻电阻元件之间的每个连接节点处 发生。该高阶电压值成为低阶选择器47的基准电压(与提供给高阶选择器 44的上述阈值电压Vt和模拟下限电压Vb相对应的电压)。所述高阶电压值 将在下文称为基准电压。顺便提及，不需要将所有电阻元件的电阻值设置为 彼此相等，电阻元件的各电阻值被确定为从多个电阻元件输出的电压值彼此 不同。电阻元件之间产生的基准电压提供给所有高阶选择器44。另外，在获得 与图3A中相同的连接关系的情况下，模拟上限电压Vt和模拟下限电压Vb
提供给高阶选择器44。注意，与图l不同，可采用一种结构以便模拟上限电压Vt和模拟下限电 压Vb中的一个提供给高阶选择器44。在此情况下，电阻元件的数目需要从 图3A中的数目递增一。当电阻元件的电阻值彼此相等时，输入到高阶选择器44的每个开关的基 准电压具有按由(vt-Vb) /N表示的固定电压差而顺序改变的电压值。当电 阻元件的电阻值彼此不同时，基准电压具有按照电阻值的改变而不同的值。高阶选择器44从在高阶电阻串45内产生的N个基准电压选择具有与输 入高阶位相对应的电压值、且具有维持在固定电压差的电压差的两个基准电 压。然后高阶选择器44输出该两个基准电压。低阶选择器47将两个基准电压施加至低阶选择器47内包含的低阶电阻 串的两端，且将电压差子划分以产生2M个电压。低阶选择器47从2"个电压 选择与输入低阶位相对应的一个模拟电压。然后低阶选择器47输出该模拟电压。从低阶选择器47输出的模拟电压经由緩冲放大器48传送，按照要求进 一步处理，然后从数据输出端Tdo分别输入到相应的信号线(图4中的数据 线12-1到12-4)来驱动信号线。图6为示出图5示出的高阶选择器44、高阶电阻串45、及低阶选择器 47的一部分的电路图。由多个的N个电阻元件RE0、 RE1.....RE(N-1)的串联连接体形成的电阻串RS连接在模拟下限电压Vb的输入端Tb和模拟上限电压Vt的输入 端Tt之间，从而形成图5中的高阶电阻串45。在电阻元件之间的节点、和在电阻元件一端和输入端Tb或输入端Tt之 间的连接节点(在此情况下为输入端Tt侧的连接节点)与相应开关相连。在图6的示例中，开关S0t连接至在输入端Tt和电阻元件RE0之间的连 接节点。开关Slb连接至在电阻元件RE0和RE1之间的连接节点。类似地， 开关S2t连接至在电阻元件RE1和RE2之间的连接节点。当电阻元件逐一移 位时，甚至对于其它开关S3b、 S4t、 S5b、 S6t、 S7b、…，重复此连接关系。这些开关包含在图5中的高阶选择器44内。在高阶选择器44内，奇数编号开关SOt、 S2t、 S4t、 S6t.......的输出连接到公共线50,偶数编号开关Slb、 S3b、 S5b、 S7b.......的输出连接到公共线51。在低阶选择器47内，提供了作为电阻元件re0、 rel、 re2和re3的串联连 接体的低阶电阻串46。开关Stb0和Stbl彼此并行地连接至低阶电阻串46的 一端。开关Stb2和Stb3彼此并行地连接至低阶电阻串46的另一端。开关Stb0 和Stbl的输入连接至公共线50和51。开关Stb2和Stb3的输入类似地连接至 /〉共线50和51。四个开关Stb0、 Stbl、 Stb2和Stb3将适当地反转(invert)在从公共线 50和51输出的两个基准电压之间的幅度关系，以便较高基准电压施加至低 阶电阻串46的电阻元件re0侧，较低基准电压施加至低阶电阻串46的电阻 元件re3侧。四个开关StbO、 Stbl、 Stb2和Stb3包含在高阶选择器44中。一 位足以用于用来控制开关的控制信号，控制信号由在图中未示出的控制单元 提供。用于转换M低阶位的2M (在此情况下M=2 )个开关S0、 Sl、 S2和S3 也提供在低阶选择器47中。开关S0、 Sl、 S2和S3分别连接至电阻元件reO 和rel之间、电阻元件rel和re2之间、电阻元件re2和re3之间、和re3的另一端。以下将描述通过图5中所示的代码转换器电路40转换的二进制(B)代 码、格雷(G)代码及转换器电路配置。图7显示了在B代码和G代码之间的对应关系、和B代码和G代码的 序列。在此情况下，釆用三数字代码作为例子。在B代码情况下，从低阶代码按顺序产生进位，在G代码情况下指定在 例如"100，，的单位代码(此单位代码总体被称为G代码)和"101"的相邻单位 代码之间的位改变发生在一个数字位置上。此规律在表示所有数字的单位代 码的序列中被观察到。另一方面，在B代码情况下，位改变发生在一或两个 数字位置，规律复杂。本实施例使用简单的G代码规律来实现高阶选择器。图8示出了代码转换器电路40的电路例子。图中所示的代码转换器电路40被提供有由(B2、 Bl、 BO)概括的B代 码，并输出概括为(G2、 Gl、 GO)的G代码的单位代码(在后文称为G单 位代码)。代码转换器电路40由两个异或(EXOR)门电路52和53形成。B代码
的最低有效位B0输入到EXOR门电路52的一个输入端。B1位输入到EXOR 门电路52的另一输入端和EXOR门电路53的一个输入端。最高有效位B2 输入到EXOR门电路53的另 一输入端。G单位代码的最高有效位GO从EXOR门电路52输出。位Gl从EXOR 门电路53输出。B代码的最高有效位B2作为G单位代码的最高有效位G2 而原才羊i也输出。当"l"输入到两输入端时，EXOR门电路是作为例外输出"O"的OR (或) 电路。因此，例如当B代码(B2、 Bl、 BO) = ( 1、 1、 1)被输入时，EXOR 门电路输出G单位代码(G2、 Gl、 GO) = (1、 0、 0)。图6中所示的高阶选择器44具有开关S0t、 Slb、 S2t、 S3b、 S4t、 S5b、S6t、 S7b.......，其数目与高阶位数N相同。当关于N位的控制线与相应开关相连时，控制线的导线段的数目变得巨大。对导线空间的保障显著损害减 少开关数的影响。相应地，本实施例采用多栅极晶体管，来事先通过多栅极晶体管的栅极 连接模式而对代码序列编程。因此减少控制线数目。图9是说明多栅极晶体管的辅助图，图示了对四位B代码序列编程的情 况。在此情况中，显示了具有多栅极的两个晶体管(对应于上述个别开关) Ml和M2。晶体管Ml和M2具有相似的结构。以下阐述晶体管Ml。 晶体管Ml具有例如通过向半导体基底扩散杂质而提供的、或由在基底 上绝缘的半导体传导膜形成的半导体沟道层61。图9中显示的例子中的半导 体沟道层61具有在一个方向长的矩形模式。半导体沟道层61的输入末端部 分IN1与将被提供一定值的基准电压的电阻元件RE的节点相连。当晶体管 Ml导通，晶体管M1从半导体沟道层61的另一侧的输出末端部分0UT1输 出所输入的基准电压。与各位(代码的数字)相对应的四个栅极电极G10、 Gll、 G12和G13 按预定间隔以横穿半导体沟道层61的宽度(较短侧的长度)的方式排列。薄 栅极绝缘膜(总体为氧化膜)处于栅极G10、 Gll、 G12和G13的每个和半 导体沟道层61之间。因此MOS结构形成。直接位于由MOS结构控制的栅 极电极下方的半导体沟道层61的一部分形成局部沟道。局部沟道间的半导体 沟道层61的部分的传导率通过增加杂质集中度而提高。因此，当四个MOS
结构(单位MOS晶体管)全部导通时，四个局部沟道彼此相连，作为经由局部沟道间的高传导率的杂质区的沟道，从而晶体管Ml导通。另一方面，当 甚至一个局部沟道不能够导通时，沟道在中间点处电断开，从而晶体管Ml 截止。例如，每个栅极电极由 多晶 硅形成。是否导通局部沟道由施加至各个栅极电极的电压决定。例如，在N沟道 型的情况下，当正电压(例如，电源电压Vdd)施加至局部沟道时，局部沟 道导通，当没有电压施加至局部沟道时(或当O[V]电压施加至局部沟道时)， 局部沟道截止。局部沟道导通或截止由在与四输入位相对应的导线(控制线) 和栅极电极之间的连接关系决定。在图9的例子中，控制线被提供为关于每位的正逻辑线和负逻辑线对。 控制线由例如高于栅极电极的多晶硅层或金属导线层形成。在本实施例中，当位为"r，时正逻辑导通局部沟道。负逻辑相反。未添加图9中示出的控制线符号"B (条)，，的控制线是正逻辑线LO、 Ll、 L2和L3。 添加"B，，的控制线是负逻辑线LOB、 L1B、 L2B和L3B。对于每位(数字)，图9中显示的触点63在局部沟道导通时与正逻辑线 相连，在局部沟道截止时与负逻辑线相连。是否将图9中的晶体管Ml的触 点63与正逻辑线或负逻辑线相连被确定，以便当输入B代码(l、 1、 0、 1) 时，导通半导体沟道层61。是否将图9中晶体管M2的触点63与正逻辑线或 负逻辑线相连被确定，以便当输入B代码=(1、 1、 0、 0)时，导通半导体 沟道层61。每个触点63由用于相互连接栅极电极和控制线的传导插头(及局部导 线)等形成。因此，B代码序列由多栅极晶体管(晶体管M1和M2)和多栅极晶体管 的栅极电极和控制线的连接关系来编程。因此，控制线数目减少，或消除了 对于解码器的需要。然而，图9的晶体管结构不能按原样施加至图6所示的开关S0t、 Slb、S2t、 S3b、 S4t、 S5b、 S6t、 S7b.......。这是因为这些开关中的一个必须接通以用于两连续数字代码的原则。在图9结构中，可以部分观察到该原则，但 是不可能观察到用于整个代码序列的原则。图IO显示了本实施例中G代码序列被编程的多栅极晶体管型选择器。
顺便提及，图10中的选择器关于三位，以简化该图。图中所示的选择器与参考图9描述的结构的不同之处在于，在由N位单 位G代码并行输入到的多个的2N个控制线控制的栅极电极中，单位G代码 的数字中位改变位置处的栅极电极被省略。当没有施加电压时的所有时间， 栅极电极下的局部沟道是导通的，当没有栅极电极形成时的所有时间，局部 沟道也是导通的。因此，当晶体管内没有形成一个与位改变部分相对应的栅 极电极时，局部沟道维持导通状态，而不论G单位代码的与该部分对应的数 字是"1"还是"0"。具体地，图IO显示了与三个G单位代码- (0、 0、 0)、 (0、 0、 1 )和(0、 1、 1 )相对应地形成的晶体管M0、 Ml和M2。三个晶体管M0、 Ml和M2 与在图6中未出现的低阶侧上的三个开关S (N-l ) b、 S (N-2) t和S (N-3 ) b相对应。三个晶体管M0、 Ml和M2的输入端IN0、 IN1和IN2分别与电阻元件RE (N-2)、 RE (N-3).......相连，如图10所示。基准电压VR0、 VR1和VR2分别施加至输入端IN0、 IN1和IN2。图10中，晶体管Ml中最低阶数字部分的栅极电极被省略，因此该数字 是"x，， ( " 1 "或"0 ":任意)。在晶体管M2中，中间数字部分的栅极电极被省 略，因此该^:字是"x"。因此，当输入单位G代码是(O、 0、 1 )时，晶体管M1和M2都导 通。然后，当单位G代码(O、 1、 1 )被输入时，晶体管M2和未在图中 示出的随后的晶体管被类似地选择。因此选择两个相邻晶体管对的操作是可 以的。图11显示了图6中开关部分更多细节的等效电路，假定釆用多栅极晶体 管型选择器。图11中所示的高阶选择器44和低阶选择器47形成如下结构，用于接收 作为G代码(G4、 G3、 G2)的三高阶位并接收作为B代码(B0、 Bl)的两 低阶位，转换每个代码，并因此从输出端To获得一个模拟电压。有效输入位 数为5,且附加地，需要一个位的B代码(B2)以用于通过晶体管M20到 M23进行的在基准电压间的幅度关系的反转控制。在单位晶体管m0到m26的高阶选择器44中，每个开关三个，栅极电极 被省略的单位晶体管m3、 m7、 m9、 m14、 m15、 m19和m21没有形成，因
此该部分的局部沟道在所有时间是导通的。用于在基准电压间的幅度关系的反转控制的四个晶体管M20到M23与 公共线50和51相连。此外，低阶电阻串46与高阶选择器44的高阶输出节 点T和低阶输出节点B相连。用于转换两位的低阶选择器47的部分(图11 中另一虚线部分C),低阶选择器47的该部分与低阶电阻串46相连，与图9 类似地形成，因此以下关于其的描述被省略。9个基准电压VRO到VR8提供给高阶选择器44。高阶选择器44能够根 据输入G单位代码(G4、 G3、 G2)而输出9个基准电压中的一个。图11中 由虚线围起的部分A对应于图IO的模式图。在图11中，参考图IO描述的栅极电极省略法适用于其它高阶晶体管。三位选择器通过以下过程形成。首先，能安排与位数相等的栅极电极数的九个多栅极晶体管被准备。然后，与基准电压VRO、 VR1、 VR2、......和VR8相连的晶体管分别按顺序与G代码(0、 0、 0)、 (0、 0、 1 )、 (0、 1、 1 ).......和(1、 0、 0)相关联。进一步，彼此串联连接的三个单位晶体管分别从左到右与代码的从最高阶到最 低阶的数字相关联。在这样的关联建立后，与从G代码紧邻的前一代码的位改变的位相对应 的单位晶体管的栅极被移除，因此单位晶体管未在移除的栅极部分形成，该 部分在所有时间导通。关于第一G代码的三个单位晶体管和关于最后G代码 的三个单位晶体管均被允许保留。顺便提及，根据安排，三个单位晶体管仅 可以留在与第一G代码和最后G代码中的一个相对应的晶体管中。在此情况 下，模拟上限电压Vt和模拟下限电压Vb中的一个按原样作为基准电压输出。 进一步，三个单位晶体管被留在每个开关中的配置是可以的。将参考图10和图ll描述操作。当单位晶体管mO到m26为N型MOS晶体管时，数字信号"l"导通晶体 管，且使晶体管传导。当G单位代码(0、 0、 0)作为三高阶位输入时，具 有与控制线G2B、 G3B和G4B (具有单位晶体管m2、 ml和m0的晶体管) 相连的栅极电极的晶体管被导通。另夕卜，与控制线B2B相连的晶体管被导通。 因此，基准电压VR1出现在高阶输出节点T,基准电压VRO出现在低阶输出 节点B。当三个高阶位为(0、 1、 0)时，三高阶位由图8所示的代码转换器电路40通过G代码转换而转换为(0、 1、 1)。被分配至G单位代码(0、 1、 1) 的晶体管具有单位晶体管mll、 ml0和(m9),其中单位晶体管m9没有形成。 因此，此晶体管和具有单位晶体管m8、 (m7)和m6的相邻晶体管同时被导 通。这是因为中间单位晶体管m7在具有单位晶体管m8、 ( m7 )和m6的相 邻晶体管中被省略。因此，基准电压VR3出现在高阶输出节点T,基准电压 VR2出现在低阶输出节点B。当单位晶体管的这样的省略在图7显示的整个G代码序列中执行时，低 阶选择器47所需的基准电压能够被输出到高阶输出节点T和低阶输出节点 B。然而，在这种配置的情况下，提供给低阶电阻串46的电压间的幅度关系 由高阶侧的最低有效位的值反转。在图11中，这个问题是通过提供晶体管 M20到M23并改变由位B2选择的两个晶体管的组合来解决的。顺便提及，可以基于在输出到高阶输出节点T和低阶输出节点B的基准 电压值和低阶位之间的对应关系，通过改变选择开关SO到S3 (见图6 )的方 法，来省略图11中的晶体管M20到M23。从图11中的输出端To输出的模拟电压通过图5中的緩冲放大器48输出 到对应的信号线。因此，可以实现具有包含少数开关和少数控制线并占据小面积的数/模部 分的驱动单元4A。视频显示设备在尺寸上变得更大，视频显示设备的水平像 素的数目在增加。由个别驱动单元4A占据的面积的减小极大有助于驱动IC 的尺寸和成本的降低。《第二实施例》图12显示了在第二实施例中高阶选择器44的开关部分的等效电路。 在第一实施例中，位改变部分的栅极电极被省略，从而在该部分中单位 晶体管没有形成。在本实施例中，单位晶体管本身被形成，单位晶体管的栅 极连接到预定电压供应线，例如，电源电压供应线，而无需连接至正逻辑线 和负逻辑线的任何一个。因此，局部沟道在所有时间导通。图12指示单位晶体管m3、 m7、 m9、 m14、 m15、 ml9和m21的部分中 的栅极电极与正逻辑线和负逻辑线的任何一个没有相连，并电气固定至电源 电压Vdd，从而单位晶体管m3、 m7、 m9、 m14、 m15、 m19和m21在所有
时间导通。 《第三实施例》另外，本发明不限于二进制代码到格雷代码的转换。即使当代码不是格 雷代码时，对于位改变发生在连续代码间的一个数字位置的代码，本发明提 供类似的效果。图13显示了这样的代码的序列的例子。尽管此代码与格雷代码不同，但在上代码和下代码之间仅有一位不同。 二进制代码被转换为这样的代码，代码的序列通过按照上述第 一到第三实施 例中的方法的 一种在晶体管阵列中被编程，因而获得与前面实施例的那些相 似的岁文果。值得注意的是，尽管在第一到第三实施例中提供两级数/模转换部分，但 本发明适用于更多级的数/模转换部分。另外，尽管数/模转换部分是电阻串型，但本发明适用于其它结构。即， 只要数/模转换部分具有用于产生多个基准电压的基准电压产生部分，数/模转 换部分不需是电阻串型。而且，本发明适用于液晶显示设备之外的显示设备、音频设备等中的数/ 模转换器。依据本发明的实施例，即使当数/模转换器的位数增加时，可以抑制面 积上的增力口。通过抑制面积的增加，可以抑制寄生于每个导线节点处的寄生电容的增 加，并且抑制转换速度的衰减。本领域技术人员应该理解，依据设计需要和其它因素，只要在所附权利 要求或等同范围内，可以进行各种修改、组合、子组合和改变。相关申请的交叉引用本发明包含与在2006年8月24日提交于日本专利局的日本专利申请JP 2006-227713相关的主题，其内容通过引用合并于此。
权利要求
1.一种数字-模拟转换器，包括转换部分，用于把输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部或部分位宽度转换为模拟值，其中，所述转换部分包括代码转换部分，用于将所述数字信号的代码转换为其中在连续单位代码之间的位改变发生在一个数字位置上的序列的预定代码，并从多个控制线中输出预定代码；基准电压产生部分，用于产生多个基准电压；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过在所述栅极电极和所述控制线之间的连接和断开的组合而在所述多个晶体管中被编程，以及在所述多个晶体管中的每个中，或在所述多个晶体管中排除输出最大基准电压和最小基准电压的两个晶体管的一个或两个之外的晶体管的每个中，在与位改变发生在与所述晶体管相对应的单位代码和上侧和下侧的一个上的相邻单位代码之间的数字相对应的部分，所述栅极电极被省略。
2. 如权利要求1所述的数字-模拟转换器，其中，所述控制线布置为关于所述预定代码的每个位的正逻辑控制线和 负逻辑控制线对，以及所述预定代码的每个位根据与所述栅极电极相连的控制线是否为所述正 逻辑控制线和所述负逻辑控制线之一来编程。
3. 如权利要求2所述的数字-模拟转换器，其中，2N个所述控制线与N位的所述预定代码相对应地布置，并横穿所 述多个晶体管，以及所述多个晶体管的每个具有(N-l)个所述栅极电极，(N-l)个所述栅极 电极的每个与相应控制线对的正逻辑侧和负逻辑侧之一相连。
4. 一种数字-模拟转换器，包括 转换部分，用于将输入数字信号的总位宽度中包含的除最低阶侧上的位 宽度之外的全部或部分位宽度转换为模拟值，其中，所述转换部分包括代码转换部分，用于将所述数字信号的代码转换为在连续单位代 码之间的位改变发生在一个数字位置上的序列的预定代码，并从作为正逻辑 线和负逻辑线对而提供的多个控制线并行输出所述预定代码的每个单位代码；基准电压产生部分，用于产生多个基准电压； 多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控 制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过所述栅极电极与控制线对的正逻辑侧和负逻辑 侧的连接的组合来在所述多个晶体管中被编程，以及在所述多个晶体管的每个中，或在所述多个晶体管中排除输出最大基准 电压和最小基准电压的两个晶体管中的一个或两个之外的晶体管的每个中， 在与位改变发生在与所述晶体管相对应的单位代码和上侧和下侧的一个上的 相邻单位代码之间的数字相对应的部分的所述栅极电极连接至用于在所有时 间导通与所述栅极电极相对应的局部沟道的电压供应线，并且/人正逻辑控制 线和负逻辑控制线二者断开。
5. 如权利要求4所述的数字-模拟转换器，其中，2N个所述控制线与N位的所述预定代码相对应地布置，并横穿所 述多个晶体管，以及所述多个晶体管的每个具有N个所述栅极电极，所述N个栅极电极的 (N-l)个的每个与相应控制线对的正逻辑侧和负逻辑侧之一相连， 一个剩余 的栅极电极连接至电压供应线，用于在所有时间接通与所述栅极电极相对应 的局部沟道，并且从相应控制线对的正逻辑侧和负逻辑侧二者断开。
6. 如权利要求1或4中的任意一项所述的数字-模拟转换器， 其中，所述基准电压产生部分包括电阻串，用于当最大电压和最小电压施加至所述电阻串的两端时， 产生彼此不同的多个电压值，所述电阻串由多个电阻元件的串联连接体形成；以及输出部分，具有与连接到在所述电阻元件间的交替连接节点的多 个所述晶体管的输出相连的公共线、和与连接到其它连接节点的多个所述晶 体管的输出相连的另一公共线，所述输出部分从两公共线输出用于另一转换 部分的基准电压。
7. 如权利要求1或4中的任意一项所述的数字-模拟转换器， 其中，所述多个晶体管的每个包括多个4册极电极；以及半导体沟道层，其中在输入侧的一末端部分和输出侧的另 一末端 部分间的传导由通过与所述多个栅极电极的每个电气耦接而发生的每个局部 沟道来使能。
8. 如权利要求1或4中的任意一项所述的数字-模拟转换器， 其中，所述预定代码为格雷代码。
9. 一种数字-模拟转换器，包括转换部分，用于把输入数字信号的总位宽度中包含的除最低阶侧上的位 宽度之外的全部或部分位宽度转换为模拟值， 其中，所述转换部分包括代码转换部分，用于将所述数字信号的代码转换为在连续单位代 码之间的位改变发生在一个数字位置上的序列的预定代码，并从多个控制线 中并行输出所述预定代码的每个单位代码，基准电压产生部分，用于产生多个基准电压；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控 制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道，以及所述预定代码的序列通过在所述栅极电极和所述控制线之间的连接和断 开的组合来在所述多个晶体管中被编程，并且，作为编程的例外，与输入到 每个所述控制线的数字代码内的位改变位置相对应的所述晶体管的一部分形 成为所述晶体管的该部分中的所述局部沟道与所述数字代码所指示的逻辑值 无关。
10. —种视频显示设备，包括像素部分，其中像素以阵列形式排列；多个信号线，分别针对所述像素部分的像素列而布置；一个电阻串，用于当最大电压和最小电压施加于所述电阻串两端时，产生具有不同值的多个基准电压，所述电阻串由多个电阻元件的串联连接体形成；以及多个转换部分，用于将输入到转换部分的数字视频信号转换为将输出至 所述信号线的模拟信号，所述转换部分分别针对所述信号线而布置；其中，所述转换部分内的一部分，即把在所述视频信号总位宽度中包括 的除最低阶侧上的位宽度之外的全部或部分位宽度转换为模拟值的部分，包 括代码转换部分，被配置用于将所述数字信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置的序列的预定代码，并且从多个控制线中输出预定代码；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控制相应基准电压的输出；以及多个栅极电极针对所述多个晶体管的每个沟道而布置，并且每个栅极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过在所述栅极电极和所述控制线之间的连接和断开的组合来在所述多个晶体管中被编程，以及在所述多个晶体管的每个中，或在所述多个晶体管中排除输出最大基准电压和最小基准电压的两个晶体管中的一个或两个之外的每个晶体管中，在与位改变发生在与所述晶体管相应的单位代码和上侧和下侧的一个上的相邻单位代码之间的数字相对应的部分，所述栅极电极被省略。 11. 一种视频显示设备，包括 像素部分，其中像素以阵列形式排列； 多个信号线，分别针对所述像素部分的像素列而布置； 一个电阻串，用于当最大电压和最小电压施加于所述电阻串两端时，产生具有不同值的多个基准电压，所述电阻串由多个电阻元件的串联连接体形成；以及多个转换部分，用于把输入到转换部分的数字视频信号转换为将输出至 所述信号线的模拟信号，所述转换部分分别针对所述信号线而布置；其中，所述转换部分内的一部分，即把在所述^L频信号的总位宽度中包 含的除最低阶侧上的位宽度之外的全部或部分位宽度转换为模拟值的部分，包括代码转换部分，被配置为将所述数字信号的代码转换为在连续单 位代码之间的位改变发生在一个数字位置上的序列的预定代码，并且从作为 正逻辑线和负逻辑线对而提供的多个控制线并行输出所述预定代码的每个单 位代码；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控 制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过所述栅极电极至控制线对的正逻辑侧和负逻辑 侧的连接的组合而在所述多个晶体管中被编程，以及在所述多个晶体管的每个中，或在所述多个晶体管中排除输出最大基准 电压和最小基准电压的两个晶体管的一个或两个之外的晶体管的每个中，在 与位改变发生在与所述晶体管相对应的单位代码和上侧和下侧的一个上的相和负逻辑控制线二者断开。
全文摘要
在此公开一种数字-模拟转换器及一种视频显示设备。该数字-模拟转换器包括转换部分。该转换部分具有代码转换部分、基准电压产生部分、多个晶体管、以及多个栅极电极。该视频显示设备包括像素部分、多个信号线、一个电阻串、以及多个转换部分。
文档编号G09G5/00GK101132178SQ20071014681
公开日2008年2月27日 申请日期2007年8月24日 优先权日2006年8月24日
发明者吉冈雅树, 矢野元康 申请人:索尼株式会社
技术领域：
本发明涉及一种用于将输入数字信号转换为模拟信号的数字模拟转换 器，并涉及一种关于用于驱动像素部分的每一信号线具有转换器的图像显示 设备。
背景技术：
图1显示一种电阻串型数/模转换器的基本结构。包含多个的N个电阻元件REO、 RE1、 ...、 RE(2N-2)、 RE(2气1)的串 联连接体的电阻串RS连接在用于输出模拟电压的最小电压(模拟下限值) Vb的输入端Tb和用于模拟电压的最大电压(模拟上限值)Vt的输入端Tt 之间。开关分别连接至在电阻元件之间的节点、和在末端电阻元件和输入端Tb 或输入端Tt之间的连接节点(在此情况下为输入端Tt侧的连接节点)。在图 l示例中，开关S0连接至在电阻元件RE0与RE1之间的连接节点。类似地， 开关Sl连接至在电阻元件RE1与RE2之间的连接节点。这种连接关系在电 阻元件逐一移位的同时，对于其余开关S3到S (2N-1)重复。N个开关S0到S (2N-1)在与电阻元件相对应的一侧短路，并与输出端 To连接。当数/模转换器根据输入至数/模转换器的N位数字信号来选择一个开关 时，通过把(Vt-Vb)平分2N而得到的所希望的模拟直流电压，作为来自输 出端To的输出电压Vo而获得。当位数为N时，在这种结构的数/模转换器中，需要的模拟开关(开关) 数是2\因此，这种结构的数/模转换器存在弊端，因为在多位转换的情况下， 开关数将变得巨大。已知开关数量可以减少的具有多级结构的数A莫转换器(例如，见专利文 件1)。专利文件1公开了 一种二级结构，包含用于转换m高阶位的一级数/模转
换器和用于转换n低阶位的次级数/模转换器。
一级数/模转换器是电阻串型。 一级数/模转换器的开关连接结构的两例已公开。开关连接结构将在下文讲 述。图2A是高阶数/模转换器的电路图。顺便提及，在此图中，电阻元件RE 和开关的编号的安排顺序与图1中的反向。与图1类似，图2A中表示的数/模转换器具有彼此平行地连接至在电阻 串RS中的电阻元件RE之间的节点的两个开关Sit与Sib(i=l, 2， 3， 4，...)。 具有开关的 一半的Sit开关组的输出与公共输出端Tot连接。具有开关的另一 半的Sib开关组的输出与公共输出端Tob连接。图2B表示在输入位数为4的情况下在成对选择并接通的开关和输入位之 间的对应关系。如对应关系所指示，总是被选择的两个开关是在电阻元件RE 两端的开关。因此，由输入数字信号的高阶位代码标识的一个电阻元件REi (i=l, 2, 3, 4,...)的两端的电压Vtt和Vbb从两个输出端Tot和Tob输出。 取决于哪个电阻元件RE被选择，电压Vtt和Vbb的值不同，而电压Vtt和 Vbb有固定电压差，并作为低阶数/模转换器的基准电压。例如，当开关S3t和S4b被选择并接通时，电阻RE3两端的电压被提供 给低阶数/模转换器。当低阶数/模转换器是电阻串型时，两个所选择的电压施加至低阶电阻串 RS的两端，低阶数/模转换类似地进行。这种低阶数/模转换器采用与图1同 样的结构实现，以提供一个模拟输出。顺便提及，在专利文件l中，低阶数/ 模转换器是R-2R梯电阻型。当图2A所示结构用于N高阶位，图1所示结构用于M低阶位时，开关 总数通过高阶开关数(2x2N-2)与低阶开关数(2M)相加得到。图2A的开关总数与图1中一级结构时的开关数即2^+^,相比有所减少， 但是开关减少率低，因为两开关连接至在电阻元件RE之间的节点。开关^L进一步减少的结构在专利文件1中公开。图3A是这种结构的高阶数/模转换器的电路图。在图2A中两开关连接至在电阻元件RE之间的节点，而在图3A中一个 开关连接至在电阻元件RE之间的节点。因此开关数减半。开关S0t、 Slb、 S2t、 S3b、...交替与输出端Tot和Tob相连。
之间的对应关系。如对应关系所指示，在图2B的情况下，总被选择的两个开关是电阻元件 RE两端的开关。然而在此情况下，相同的开关每个被选择两次。在图3A所示的数/模转换器中，开关数与图2A所示的数/模转换器相比 将进一步减少。[专利文件1]曰本专利申请公开No.2003-224477(背景技术，图10、图11、图13等)发明内容然而，在这种结构中，用于按要求接通或切断开关S0t、 Slb、 S2t、 S3b、...的控制信号对于各个开关而不相同。注意某个开关，则有两种组合来接通此 开关，如上所述。因此，当控制信号施加于该开关时，有控制信号的两种逻 辑组合用于同时接通另 一开关。因此，需要解码器，用于从输入数字信号生成用于接通和切断开关的控 制信号，以及需要用于从所述解码器连接到开关的导线段，导线段的数目与 开关数相等。因而，尽管开关数减少，但被解码器和导线占据的面积导致数/ 模转换器有大面积。希望提供一种开关数少且总体上占据小面积的数/模转换器，以及一种包 含所述数/模转换器的视频显示设备。在本发明的实施例中，提供了一种数字-模拟转换器，包括转换部分，用 于把输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部或 部分位宽度转换为模拟值。所述转换部分包括代码转换部分，用于将数字信序列的预定代码(例如，格雷码(Gray code))，并从多个控制线中输出预定 代码。所述转换部分还包括基准电压产生部分，用于产生多个基准电压； 多个晶体管，分别针对基准电压而布置，该多个晶体管控制相应基准电压的 输出；多个栅极电极，针对多个晶体管的每个沟道而布置，每个栅极电极执 行控制来导通和截止局部沟道。预定代码的序列通过在栅极电极和控制线之 间的连接和断开的组合而在多个晶体管中被编程。在多个晶体管中的每个中， 或在该多个晶体管中排除输出最大基准电压和最小基准电压的两个晶体管的 一个或两个之外的晶体管的每个中，在与位改变发生在与晶体管相对应的单
位代码和上侧和下侧的一个上的相邻单位代码之间的数字相对应的部分，栅 极电极:帔省略。在本发明的实施例中，提供了另一种数字-模拟转换器，包括转换部分， 用于将输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部 或部分位宽度转换为模拟值。所述转换部分包括代码转换部分，用于将数字 信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置上的序 列的预定代码(例如，格雷码)，并从作为正逻辑线和负逻辑线对而提供的多 个控制线并行输出预定代码的每个单位代码。所述转换部分还包括基准电压产生部分，用于产生多个基准电压；多个晶体管，分别针对基准电压而布 置，该多个晶体管控制相应基准电压的输出；以及多个栅极电极，针对该多 个晶体管的每个沟道而布置，每个栅极电极执行控制来导通和截止局部沟道。预定代码的序列通过栅极电极与控制线对的正逻辑侧和负逻辑侧的连接的组 合来在多个晶体管中被编程。在多个晶体管的每个中，或在该多个晶体管中 排除输出最大基准电压和最小基准电压的两个晶体管中的一个或两个之外的 晶体管的每个中，在与位改变发生在与晶体管相对应的单位代码和上侧和下 侧的一个上的相邻单位代码之间的数字相对应的部分的栅极电极连接至用于控制线和负逻辑控制线二者断开。在本发明的实施例中，提供了另一种数字-模拟转换器，包括转换部分, 用于把输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部 或部分位宽度转换为模拟值。所述转换部分包括代码转换部分，用于将数字 信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置上的序 列的预定代码(例如，格雷码)，并从多个控制线中并行输出预定代码的每个 单位代码。所述转换部分还包括基准电压产生部分，用于产生多个基准电 压；多个晶体管，分别针对基准电压而布置，该多个晶体管控制相应基准电 压的输出；以及多个栅极电极，针对多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道。预定代码的序列通过在栅极电极和 控制线之间的连接和断开的组合来在多个晶体管中被编程，并且，作为此编 程的例外，与输入到每个控制线的数字代码内的位改变位置相对应的晶体管 的一部分形成为该晶体管的该部分中的局部沟道与数字代码所指示的逻辑值无关。在本发明的实施例中，提供一种视频显示设备，包括像素部分，其中 像素以阵列形式排列；多个信号线，分别针对像素部分的像素列而布置；以 及一个电阻串，用于当最大电压和最小电压施加于该电阻串两端时，产生具 有不同值的多个基准电压，该电阻串由多个电阻元件的串联连接体形成。所 述视频显示设备还包括多个转换部分，用于将输入到转换部分的数字视频信 号转换为将输出至信号线的模拟信号，所述转换部分分别针对信号线而布置。 所述转换部分内的一部分，即把在视频信号总位宽度中包括的除最低阶侧上 的位宽度之外的全部或部分位宽度转换为模拟值的部分，包括代码转换部分、 多个晶体管、和多个栅极电极。代码转换部分被配置用于将数字信号的代码 转换为在连续单位代码之间的位改变发生在一个数字位置的序列的预定代码 (例如，格雷码)，以及从多个控制线中输出预定代码。多个晶体管分别针对 基准电压而布置，以及控制相应基准电压的输出。多个栅极电极针对多个晶 体管的每个沟道而布置，并且每个4册极电极执行控制来导通和截止局部沟道。 预定代码的序列通过在栅极电极和控制线之间的连接和断开的组合来在多个 晶体管中被编程。在多个晶体管的每个中，或在该多个晶体管中排除输出最 大基准电压和最小基准电压的两个晶体管中的一个或两个之外的每个晶体管 中，在与位改变发生在与所述晶体管相应的单位代码和上侧和下侧的一个上 的相邻单位代码之间的数字相对应的部分，栅极电极被省略。在本发明的实施例中，提供另一种视频显示设备，包括像素部分，其 中像素以阵列形式排列；多个信号线，分别针对像素部分的像素列而布置； 以及一个电阻串，用于当最大电压和最小电压施加于电阻串两端时，产生具 有不同值的多个基准电压，所述电阻串由多个电阻元件的串联连接体形成。 所述视频显示设备还包括多个转换部分，用于把输入到转换部分的数字视频 信号转换为将输出至信号线的模拟信号，所述转换部分分别针对信号线而布 置。所述转换部分内的一部分，即把在视频信号的总位宽度中包含的除最低 阶侧上的位宽度之外的全部或部分位宽度转换为模拟值的部分，包括代码转 换部分、多个晶体管、和多个栅极电极。所述代码转换部分被配置为将数字 信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置上的序 列的预定代码(例如，格雷码)，以及从作为正逻辑线和负逻辑线对而提供的 多个控制线并行输出预定代码的每个单位代码。多个晶体管分别针对基准电 压而布置，并控制相应基准电压的输出。多个栅极电极针对多个晶体管的每 个沟道而布置，并且每个栅极电极执行控制来导通和截止局部沟道。预定代 码的序列通过栅极电极至控制线对的正逻辑侧和负逻辑侧的连接的组合而在 多个晶体管中被编程。在多个晶体管的每个中，或在所述多个晶体管中排除 输出最大基准电压和最小基准电压的两个晶体管的一个或两个之外的晶体管 的每个中，在与位改变发生在与晶体管相对应的单位代码和上侧和下侧的一 个上的相邻单位代码之间的数字相对应的部分上的栅极电极连接至用于在所和负逻辑控制线二者断开。根据本发明，可以提供一种开关数量少并且总体占据面积'』、的数/模转换 器、和包括所述数/模转换器的视频显示设备。
图1与背景技术有关，为示出电阻串型数/模转换器的基本结构的电路图；图2A为与背景技术相关的高阶数/模转换器的电路图，图2B为在此高阶 数/模转换器的开关和输入位之间的对应关系的图；图3A为与另一背景技术相关的高阶数/模转换器的电路图，图3B为在此 高阶数/模转换器的开关和输入位之间的对应关系的图；图4为示出按照本发明实施例的作为视频显示设备的液晶显示面板的结 构的例子的电路图；图5为水平驱动器的方框图；图6为高阶选择器、低阶选择器、和高阶电阻串的部分的电路图；图7为在B代码与G代码的序列之间的对应关系的图；图8为代码转换器电路的电路图；图9为用于B代码的多栅极晶体管的示意模式图；图IO为用于G代码的多栅极晶体管的示意模式图；图ll表示图6中开关部分的更多细节的等效电路；图12表示第二实施例中高阶选择器的开关部分的等效电路；以及图13为按照第三实施例的除格雷码外的另一预定代码的序列的图。
具体实施方式
在下文中，本发明的优选实施例将通过把其中在每一信号线驱动单元中
包含数字-模拟转换器的图像显示设备作为例子，并参考附图详细描述。 《第一实施例》图4是示出作为按照本发明实施例的图像显示设备的液晶显示面板的结 构例子的电路图。为了简洁，图4显示了 4 (行)x4 (列)的像素排列作为示例。在图4显示的液晶显示面板中，以矩阵形式排列的4 (行)x4 (列)的 每个像素11包含薄膜晶体管TFT，液晶单元LC,具有与薄膜晶体管TFT 的源极和漏极之一相连的像素电极；以及保持电容Cs，具有与该源极或该漏 极相连的一个电极。信号线(数据线)12-1到12-4沿像素排列的列方向排列， 以便分别与像素11的列相对应。栅极线13-1到13-4沿像素排列的行方向排 列，以便分别与像素11的行相对应。在像素11中，所述薄膜晶体管TFT的源极(或漏极)分别与相应的数 据线12-1到12-4相连。薄膜晶体管TFT的栅极分别与栅极线13-1到13-4 相连。液晶单元LC的相向(counter)电极和保持电容Cs的另 一电极共同连 接至Cs线14。预定直流电压被作为公共电压Vcom而提供至Cs线14。像素部分2通过以矩阵形式排列像素11，排列数据线12-1到12-4以便 与像素11各列相对应，以及排列栅极线13-1到13-4以便与像素11各行相对 应，从而来形成。在像素部分2中，栅极线13-1到13-4的一侧末端分别与垂 直驱动器(V'DRV) 3的行的输出末端相连。针对一个画面，垂直驱动器3在每个显示时间段，在垂直方向(列方向) 对栅极线13-1到13-4进行扫描，从而在行中连续选择分别与栅极线13-1到 13-4相连的像素。也就是说，当垂直驱动器3向栅极线13-1提供垂直扫描脉 冲时，属于第一行的列的像素全部被选择。当垂直驱动器3向栅极线13-2提 供垂直扫描脉冲时，属于第二行的列的像素全部被选择。与上类似，垂直驱 动脉冲按顺序提供至栅极线13-3和13-4。水平驱动器(H.DRV) 4布置于列方向上像素部分2的一侧上。另外， 提供定时生成器(TG) 5,用于向垂直驱动器3和水平驱动器4提供各种时 钟信号和控制信号。所述水平驱动器4为半导体多沟道显示驱动器，并且具有被提供来分别 与数据线12-1、 12-2、...相对应的驱动单元。
图5为水平驱动器4的方框图。此方框图仅显示了与作为本实施例主要部分的数字-模拟转换器(数/模部分)相关的结构。此数/模部分是电阻串型 数/模转换器，在此情况下，分别使用高阶位和低阶位的电阻串，来进行数/ 模转换。所述水平驱动器4具有驱动单元4A (图5中显示了 5个单元)，驱动单 元4A被提供以便分别对应于数据线。作为数字(视频)信号的数字数据被 提供给数据输入端Tdi。所述数据输入端Tdi作为对于所有驱动单元4A共同 的端子而提供。数据输出端Tdo被提供以便分别对应于驱动单元4A。所述驱动单元4A包括移位寄存器42、锁存电路43、高阶选择器44、 低阶选择器47、以及緩冲放大器48。另外，将代码转换器电路40和高阶电 阻串45作为对于所有驱动单元共同的结构而提供。顺便提及，在每个低阶选 择器47中包含低阶电阻串。尽管图中没有具体说明，然而来自定时生成器5 (图4)的时钟信号输入 到移位寄存器42和锁存电路43中。另外，根据要求，该时钟信号输入到需 要同步的部分。因此，所有驱动单元4A彼此同步，来执行数据输入、处理 和数据输出。具有(N+M)位的数字数据从数据输入端Tdi输入。数字数据由N个高 阶位和M个低阶位组成。数字数据被输入到代码转换器电路40，在此数字数 据从二进制代码转换为预定代码。所述预定代码具有位改变发生在连续单位 代码之间的一个数字位置上的序列。格雷代码是这种预定代码的典型。以下 假设代码转换器电路40执行二进制-格雷代码转换。单位代码表示具有 (N+M)位的上述数字数据，并且所有单位代码覆盖所需的数据表示。从二进制代码转换为格雷代码的数字数据输入到图5中与代码转换器电 路40相邻的驱动单元4A的移位寄存器42中，然后在移位寄存器42内按驱 动单元4A的排列方向顺序传送。在点顺序(point-sequential)驱动的情况下，传输的数据顺序地(按给定 时间间隔一个接一个)输出到各沟道内的锁存电路43中，在其中临时保持， 并顺序地发送到下一级。另一方面，在线顺序(line-sequential)驱动的情况 下，当所有移位寄存器42中的数据保持完成时的时间点， 一个显示线的数据 同时输出到所有锁存电路43中，所述数据然后同时发送到下一级。锁存电路43的输出被分类为两个系统。也就是说，保持在锁存电路43
中的N高阶位被输出到高阶选择器44,而保持在锁存电路43中的M低阶位 被输出到低阶选择器47。高阶选择器44具有与图3A中开关S0t、 Slb、 S2t、 S3b、…情况相似的 N个开关。所述N个开关中的一个被选择并接通，从而高阶选择器44工作。 另一方面，低阶选择器47具有与图1中的选择高阶开关S0到S(2N-1)情况 相似的2"个开关。所述2M个开关中的一个被选择并接通，从而低阶选择器 47工作。在本实施例中，用于转换最低阶侧上的位宽度的低阶选择器47需采用图 1中具有大量开关的结构，而图3A中具有最少数量的开关的结构被采用以用 于高阶位的转换。在图3A的结构中，开关对需要被接通。将要描述，为了 接通开关对，本实施例采用预定代码，诸如单位代码中位改变发生在一个数 字位置的格雷码等。这消除了对于用于接通开关对的特定解码器的需求。图5中显示的水平驱动器4具有对于所有高阶选择器44共同的高阶电阻 串45。高阶电阻串45是数目与高阶位数N对应的高阶电阻元件的串联连接体， 即，图3A中示出的与电阻串RS类似的N个高阶电阻元件(与图1中的电阻 元件RE0到RE (N-l )对应)。图中没有示出的低阶电阻串，即包含在低阶 选择器47中的低阶电阻串，是数目与低阶位数M对应的低阶电阻元件的串 联连接体，即图1中显示的与电阻串RS类似的2M个低阶电阻元件。模拟上限电压Vt通过Vt输入端Tt施加于高阶电阻串45的一端。模拟 下限电压Vb通过输入端Tb施加于高阶电阻串45的另一端。在施加电压时， 当每个电阻元件的电阻值等于"R"时，通过按电阻元件数均分(Vt-Vb)而得 到的高阶电压值在高阶电阻串45中的相邻电阻元件之间的每个连接节点处 发生。该高阶电压值成为低阶选择器47的基准电压(与提供给高阶选择器 44的上述阈值电压Vt和模拟下限电压Vb相对应的电压)。所述高阶电压值 将在下文称为基准电压。顺便提及，不需要将所有电阻元件的电阻值设置为 彼此相等，电阻元件的各电阻值被确定为从多个电阻元件输出的电压值彼此 不同。电阻元件之间产生的基准电压提供给所有高阶选择器44。另外，在获得 与图3A中相同的连接关系的情况下，模拟上限电压Vt和模拟下限电压Vb
提供给高阶选择器44。注意，与图l不同，可采用一种结构以便模拟上限电压Vt和模拟下限电 压Vb中的一个提供给高阶选择器44。在此情况下，电阻元件的数目需要从 图3A中的数目递增一。当电阻元件的电阻值彼此相等时，输入到高阶选择器44的每个开关的基 准电压具有按由(vt-Vb) /N表示的固定电压差而顺序改变的电压值。当电 阻元件的电阻值彼此不同时，基准电压具有按照电阻值的改变而不同的值。高阶选择器44从在高阶电阻串45内产生的N个基准电压选择具有与输 入高阶位相对应的电压值、且具有维持在固定电压差的电压差的两个基准电 压。然后高阶选择器44输出该两个基准电压。低阶选择器47将两个基准电压施加至低阶选择器47内包含的低阶电阻 串的两端，且将电压差子划分以产生2M个电压。低阶选择器47从2"个电压 选择与输入低阶位相对应的一个模拟电压。然后低阶选择器47输出该模拟电压。从低阶选择器47输出的模拟电压经由緩冲放大器48传送，按照要求进 一步处理，然后从数据输出端Tdo分别输入到相应的信号线(图4中的数据 线12-1到12-4)来驱动信号线。图6为示出图5示出的高阶选择器44、高阶电阻串45、及低阶选择器 47的一部分的电路图。由多个的N个电阻元件RE0、 RE1.....RE(N-1)的串联连接体形成的电阻串RS连接在模拟下限电压Vb的输入端Tb和模拟上限电压Vt的输入 端Tt之间，从而形成图5中的高阶电阻串45。在电阻元件之间的节点、和在电阻元件一端和输入端Tb或输入端Tt之 间的连接节点(在此情况下为输入端Tt侧的连接节点)与相应开关相连。在图6的示例中，开关S0t连接至在输入端Tt和电阻元件RE0之间的连 接节点。开关Slb连接至在电阻元件RE0和RE1之间的连接节点。类似地， 开关S2t连接至在电阻元件RE1和RE2之间的连接节点。当电阻元件逐一移 位时，甚至对于其它开关S3b、 S4t、 S5b、 S6t、 S7b、…，重复此连接关系。这些开关包含在图5中的高阶选择器44内。在高阶选择器44内，奇数编号开关SOt、 S2t、 S4t、 S6t.......的输出连接到公共线50,偶数编号开关Slb、 S3b、 S5b、 S7b.......的输出连接到公共线51。在低阶选择器47内，提供了作为电阻元件re0、 rel、 re2和re3的串联连 接体的低阶电阻串46。开关Stb0和Stbl彼此并行地连接至低阶电阻串46的 一端。开关Stb2和Stb3彼此并行地连接至低阶电阻串46的另一端。开关Stb0 和Stbl的输入连接至公共线50和51。开关Stb2和Stb3的输入类似地连接至 /〉共线50和51。四个开关Stb0、 Stbl、 Stb2和Stb3将适当地反转(invert)在从公共线 50和51输出的两个基准电压之间的幅度关系，以便较高基准电压施加至低 阶电阻串46的电阻元件re0侧，较低基准电压施加至低阶电阻串46的电阻 元件re3侧。四个开关StbO、 Stbl、 Stb2和Stb3包含在高阶选择器44中。一 位足以用于用来控制开关的控制信号，控制信号由在图中未示出的控制单元 提供。用于转换M低阶位的2M (在此情况下M=2 )个开关S0、 Sl、 S2和S3 也提供在低阶选择器47中。开关S0、 Sl、 S2和S3分别连接至电阻元件reO 和rel之间、电阻元件rel和re2之间、电阻元件re2和re3之间、和re3的另一端。以下将描述通过图5中所示的代码转换器电路40转换的二进制(B)代 码、格雷(G)代码及转换器电路配置。图7显示了在B代码和G代码之间的对应关系、和B代码和G代码的 序列。在此情况下，釆用三数字代码作为例子。在B代码情况下，从低阶代码按顺序产生进位，在G代码情况下指定在 例如"100，，的单位代码(此单位代码总体被称为G代码)和"101"的相邻单位 代码之间的位改变发生在一个数字位置上。此规律在表示所有数字的单位代 码的序列中被观察到。另一方面，在B代码情况下，位改变发生在一或两个 数字位置，规律复杂。本实施例使用简单的G代码规律来实现高阶选择器。图8示出了代码转换器电路40的电路例子。图中所示的代码转换器电路40被提供有由(B2、 Bl、 BO)概括的B代 码，并输出概括为(G2、 Gl、 GO)的G代码的单位代码(在后文称为G单 位代码)。代码转换器电路40由两个异或(EXOR)门电路52和53形成。B代码
的最低有效位B0输入到EXOR门电路52的一个输入端。B1位输入到EXOR 门电路52的另一输入端和EXOR门电路53的一个输入端。最高有效位B2 输入到EXOR门电路53的另 一输入端。G单位代码的最高有效位GO从EXOR门电路52输出。位Gl从EXOR 门电路53输出。B代码的最高有效位B2作为G单位代码的最高有效位G2 而原才羊i也输出。当"l"输入到两输入端时，EXOR门电路是作为例外输出"O"的OR (或) 电路。因此，例如当B代码(B2、 Bl、 BO) = ( 1、 1、 1)被输入时，EXOR 门电路输出G单位代码(G2、 Gl、 GO) = (1、 0、 0)。图6中所示的高阶选择器44具有开关S0t、 Slb、 S2t、 S3b、 S4t、 S5b、S6t、 S7b.......，其数目与高阶位数N相同。当关于N位的控制线与相应开关相连时，控制线的导线段的数目变得巨大。对导线空间的保障显著损害减 少开关数的影响。相应地，本实施例采用多栅极晶体管，来事先通过多栅极晶体管的栅极 连接模式而对代码序列编程。因此减少控制线数目。图9是说明多栅极晶体管的辅助图，图示了对四位B代码序列编程的情 况。在此情况中，显示了具有多栅极的两个晶体管(对应于上述个别开关) Ml和M2。晶体管Ml和M2具有相似的结构。以下阐述晶体管Ml。 晶体管Ml具有例如通过向半导体基底扩散杂质而提供的、或由在基底 上绝缘的半导体传导膜形成的半导体沟道层61。图9中显示的例子中的半导 体沟道层61具有在一个方向长的矩形模式。半导体沟道层61的输入末端部 分IN1与将被提供一定值的基准电压的电阻元件RE的节点相连。当晶体管 Ml导通，晶体管M1从半导体沟道层61的另一侧的输出末端部分0UT1输 出所输入的基准电压。与各位(代码的数字)相对应的四个栅极电极G10、 Gll、 G12和G13 按预定间隔以横穿半导体沟道层61的宽度(较短侧的长度)的方式排列。薄 栅极绝缘膜(总体为氧化膜)处于栅极G10、 Gll、 G12和G13的每个和半 导体沟道层61之间。因此MOS结构形成。直接位于由MOS结构控制的栅 极电极下方的半导体沟道层61的一部分形成局部沟道。局部沟道间的半导体 沟道层61的部分的传导率通过增加杂质集中度而提高。因此，当四个MOS
结构(单位MOS晶体管)全部导通时，四个局部沟道彼此相连，作为经由局部沟道间的高传导率的杂质区的沟道，从而晶体管Ml导通。另一方面，当 甚至一个局部沟道不能够导通时，沟道在中间点处电断开，从而晶体管Ml 截止。例如，每个栅极电极由 多晶 硅形成。是否导通局部沟道由施加至各个栅极电极的电压决定。例如，在N沟道 型的情况下，当正电压(例如，电源电压Vdd)施加至局部沟道时，局部沟 道导通，当没有电压施加至局部沟道时(或当O[V]电压施加至局部沟道时)， 局部沟道截止。局部沟道导通或截止由在与四输入位相对应的导线(控制线) 和栅极电极之间的连接关系决定。在图9的例子中，控制线被提供为关于每位的正逻辑线和负逻辑线对。 控制线由例如高于栅极电极的多晶硅层或金属导线层形成。在本实施例中，当位为"r，时正逻辑导通局部沟道。负逻辑相反。未添加图9中示出的控制线符号"B (条)，，的控制线是正逻辑线LO、 Ll、 L2和L3。 添加"B，，的控制线是负逻辑线LOB、 L1B、 L2B和L3B。对于每位(数字)，图9中显示的触点63在局部沟道导通时与正逻辑线 相连，在局部沟道截止时与负逻辑线相连。是否将图9中的晶体管Ml的触 点63与正逻辑线或负逻辑线相连被确定，以便当输入B代码(l、 1、 0、 1) 时，导通半导体沟道层61。是否将图9中晶体管M2的触点63与正逻辑线或 负逻辑线相连被确定，以便当输入B代码=(1、 1、 0、 0)时，导通半导体 沟道层61。每个触点63由用于相互连接栅极电极和控制线的传导插头(及局部导 线)等形成。因此，B代码序列由多栅极晶体管(晶体管M1和M2)和多栅极晶体管 的栅极电极和控制线的连接关系来编程。因此，控制线数目减少，或消除了 对于解码器的需要。然而，图9的晶体管结构不能按原样施加至图6所示的开关S0t、 Slb、S2t、 S3b、 S4t、 S5b、 S6t、 S7b.......。这是因为这些开关中的一个必须接通以用于两连续数字代码的原则。在图9结构中，可以部分观察到该原则，但 是不可能观察到用于整个代码序列的原则。图IO显示了本实施例中G代码序列被编程的多栅极晶体管型选择器。
顺便提及，图10中的选择器关于三位，以简化该图。图中所示的选择器与参考图9描述的结构的不同之处在于，在由N位单 位G代码并行输入到的多个的2N个控制线控制的栅极电极中，单位G代码 的数字中位改变位置处的栅极电极被省略。当没有施加电压时的所有时间， 栅极电极下的局部沟道是导通的，当没有栅极电极形成时的所有时间，局部 沟道也是导通的。因此，当晶体管内没有形成一个与位改变部分相对应的栅 极电极时，局部沟道维持导通状态，而不论G单位代码的与该部分对应的数 字是"1"还是"0"。具体地，图IO显示了与三个G单位代码- (0、 0、 0)、 (0、 0、 1 )和(0、 1、 1 )相对应地形成的晶体管M0、 Ml和M2。三个晶体管M0、 Ml和M2 与在图6中未出现的低阶侧上的三个开关S (N-l ) b、 S (N-2) t和S (N-3 ) b相对应。三个晶体管M0、 Ml和M2的输入端IN0、 IN1和IN2分别与电阻元件RE (N-2)、 RE (N-3).......相连，如图10所示。基准电压VR0、 VR1和VR2分别施加至输入端IN0、 IN1和IN2。图10中，晶体管Ml中最低阶数字部分的栅极电极被省略，因此该数字 是"x，， ( " 1 "或"0 ":任意)。在晶体管M2中，中间数字部分的栅极电极被省 略，因此该^:字是"x"。因此，当输入单位G代码是(O、 0、 1 )时，晶体管M1和M2都导 通。然后，当单位G代码(O、 1、 1 )被输入时，晶体管M2和未在图中 示出的随后的晶体管被类似地选择。因此选择两个相邻晶体管对的操作是可 以的。图11显示了图6中开关部分更多细节的等效电路，假定釆用多栅极晶体 管型选择器。图11中所示的高阶选择器44和低阶选择器47形成如下结构，用于接收 作为G代码(G4、 G3、 G2)的三高阶位并接收作为B代码(B0、 Bl)的两 低阶位，转换每个代码，并因此从输出端To获得一个模拟电压。有效输入位 数为5,且附加地，需要一个位的B代码(B2)以用于通过晶体管M20到 M23进行的在基准电压间的幅度关系的反转控制。在单位晶体管m0到m26的高阶选择器44中，每个开关三个，栅极电极 被省略的单位晶体管m3、 m7、 m9、 m14、 m15、 m19和m21没有形成，因
此该部分的局部沟道在所有时间是导通的。用于在基准电压间的幅度关系的反转控制的四个晶体管M20到M23与 公共线50和51相连。此外，低阶电阻串46与高阶选择器44的高阶输出节 点T和低阶输出节点B相连。用于转换两位的低阶选择器47的部分(图11 中另一虚线部分C),低阶选择器47的该部分与低阶电阻串46相连，与图9 类似地形成，因此以下关于其的描述被省略。9个基准电压VRO到VR8提供给高阶选择器44。高阶选择器44能够根 据输入G单位代码(G4、 G3、 G2)而输出9个基准电压中的一个。图11中 由虚线围起的部分A对应于图IO的模式图。在图11中，参考图IO描述的栅极电极省略法适用于其它高阶晶体管。三位选择器通过以下过程形成。首先，能安排与位数相等的栅极电极数的九个多栅极晶体管被准备。然后，与基准电压VRO、 VR1、 VR2、......和VR8相连的晶体管分别按顺序与G代码(0、 0、 0)、 (0、 0、 1 )、 (0、 1、 1 ).......和(1、 0、 0)相关联。进一步，彼此串联连接的三个单位晶体管分别从左到右与代码的从最高阶到最 低阶的数字相关联。在这样的关联建立后，与从G代码紧邻的前一代码的位改变的位相对应 的单位晶体管的栅极被移除，因此单位晶体管未在移除的栅极部分形成，该 部分在所有时间导通。关于第一G代码的三个单位晶体管和关于最后G代码 的三个单位晶体管均被允许保留。顺便提及，根据安排，三个单位晶体管仅 可以留在与第一G代码和最后G代码中的一个相对应的晶体管中。在此情况 下，模拟上限电压Vt和模拟下限电压Vb中的一个按原样作为基准电压输出。 进一步，三个单位晶体管被留在每个开关中的配置是可以的。将参考图10和图ll描述操作。当单位晶体管mO到m26为N型MOS晶体管时，数字信号"l"导通晶体 管，且使晶体管传导。当G单位代码(0、 0、 0)作为三高阶位输入时，具 有与控制线G2B、 G3B和G4B (具有单位晶体管m2、 ml和m0的晶体管) 相连的栅极电极的晶体管被导通。另夕卜，与控制线B2B相连的晶体管被导通。 因此，基准电压VR1出现在高阶输出节点T,基准电压VRO出现在低阶输出 节点B。当三个高阶位为(0、 1、 0)时，三高阶位由图8所示的代码转换器电路40通过G代码转换而转换为(0、 1、 1)。被分配至G单位代码(0、 1、 1) 的晶体管具有单位晶体管mll、 ml0和(m9),其中单位晶体管m9没有形成。 因此，此晶体管和具有单位晶体管m8、 (m7)和m6的相邻晶体管同时被导 通。这是因为中间单位晶体管m7在具有单位晶体管m8、 ( m7 )和m6的相 邻晶体管中被省略。因此，基准电压VR3出现在高阶输出节点T,基准电压 VR2出现在低阶输出节点B。当单位晶体管的这样的省略在图7显示的整个G代码序列中执行时，低 阶选择器47所需的基准电压能够被输出到高阶输出节点T和低阶输出节点 B。然而，在这种配置的情况下，提供给低阶电阻串46的电压间的幅度关系 由高阶侧的最低有效位的值反转。在图11中，这个问题是通过提供晶体管 M20到M23并改变由位B2选择的两个晶体管的组合来解决的。顺便提及，可以基于在输出到高阶输出节点T和低阶输出节点B的基准 电压值和低阶位之间的对应关系，通过改变选择开关SO到S3 (见图6 )的方 法，来省略图11中的晶体管M20到M23。从图11中的输出端To输出的模拟电压通过图5中的緩冲放大器48输出 到对应的信号线。因此，可以实现具有包含少数开关和少数控制线并占据小面积的数/模部 分的驱动单元4A。视频显示设备在尺寸上变得更大，视频显示设备的水平像 素的数目在增加。由个别驱动单元4A占据的面积的减小极大有助于驱动IC 的尺寸和成本的降低。《第二实施例》图12显示了在第二实施例中高阶选择器44的开关部分的等效电路。 在第一实施例中，位改变部分的栅极电极被省略，从而在该部分中单位 晶体管没有形成。在本实施例中，单位晶体管本身被形成，单位晶体管的栅 极连接到预定电压供应线，例如，电源电压供应线，而无需连接至正逻辑线 和负逻辑线的任何一个。因此，局部沟道在所有时间导通。图12指示单位晶体管m3、 m7、 m9、 m14、 m15、 ml9和m21的部分中 的栅极电极与正逻辑线和负逻辑线的任何一个没有相连，并电气固定至电源 电压Vdd，从而单位晶体管m3、 m7、 m9、 m14、 m15、 m19和m21在所有
时间导通。 《第三实施例》另外，本发明不限于二进制代码到格雷代码的转换。即使当代码不是格 雷代码时，对于位改变发生在连续代码间的一个数字位置的代码，本发明提 供类似的效果。图13显示了这样的代码的序列的例子。尽管此代码与格雷代码不同，但在上代码和下代码之间仅有一位不同。 二进制代码被转换为这样的代码，代码的序列通过按照上述第 一到第三实施 例中的方法的 一种在晶体管阵列中被编程，因而获得与前面实施例的那些相 似的岁文果。值得注意的是，尽管在第一到第三实施例中提供两级数/模转换部分，但 本发明适用于更多级的数/模转换部分。另外，尽管数/模转换部分是电阻串型，但本发明适用于其它结构。即， 只要数/模转换部分具有用于产生多个基准电压的基准电压产生部分，数/模转 换部分不需是电阻串型。而且，本发明适用于液晶显示设备之外的显示设备、音频设备等中的数/ 模转换器。依据本发明的实施例，即使当数/模转换器的位数增加时，可以抑制面 积上的增力口。通过抑制面积的增加，可以抑制寄生于每个导线节点处的寄生电容的增 加，并且抑制转换速度的衰减。本领域技术人员应该理解，依据设计需要和其它因素，只要在所附权利 要求或等同范围内，可以进行各种修改、组合、子组合和改变。相关申请的交叉引用本发明包含与在2006年8月24日提交于日本专利局的日本专利申请JP 2006-227713相关的主题，其内容通过引用合并于此。
权利要求
1.一种数字-模拟转换器，包括转换部分，用于把输入数字信号的总位宽度中包含的除最低阶侧上的位宽度之外的全部或部分位宽度转换为模拟值，其中，所述转换部分包括代码转换部分，用于将所述数字信号的代码转换为其中在连续单位代码之间的位改变发生在一个数字位置上的序列的预定代码，并从多个控制线中输出预定代码；基准电压产生部分，用于产生多个基准电压；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过在所述栅极电极和所述控制线之间的连接和断开的组合而在所述多个晶体管中被编程，以及在所述多个晶体管中的每个中，或在所述多个晶体管中排除输出最大基准电压和最小基准电压的两个晶体管的一个或两个之外的晶体管的每个中，在与位改变发生在与所述晶体管相对应的单位代码和上侧和下侧的一个上的相邻单位代码之间的数字相对应的部分，所述栅极电极被省略。
2. 如权利要求1所述的数字-模拟转换器，其中，所述控制线布置为关于所述预定代码的每个位的正逻辑控制线和 负逻辑控制线对，以及所述预定代码的每个位根据与所述栅极电极相连的控制线是否为所述正 逻辑控制线和所述负逻辑控制线之一来编程。
3. 如权利要求2所述的数字-模拟转换器，其中，2N个所述控制线与N位的所述预定代码相对应地布置，并横穿所 述多个晶体管，以及所述多个晶体管的每个具有(N-l)个所述栅极电极，(N-l)个所述栅极 电极的每个与相应控制线对的正逻辑侧和负逻辑侧之一相连。
4. 一种数字-模拟转换器，包括 转换部分，用于将输入数字信号的总位宽度中包含的除最低阶侧上的位 宽度之外的全部或部分位宽度转换为模拟值，其中，所述转换部分包括代码转换部分，用于将所述数字信号的代码转换为在连续单位代 码之间的位改变发生在一个数字位置上的序列的预定代码，并从作为正逻辑 线和负逻辑线对而提供的多个控制线并行输出所述预定代码的每个单位代码；基准电压产生部分，用于产生多个基准电压； 多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控 制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过所述栅极电极与控制线对的正逻辑侧和负逻辑 侧的连接的组合来在所述多个晶体管中被编程，以及在所述多个晶体管的每个中，或在所述多个晶体管中排除输出最大基准 电压和最小基准电压的两个晶体管中的一个或两个之外的晶体管的每个中， 在与位改变发生在与所述晶体管相对应的单位代码和上侧和下侧的一个上的 相邻单位代码之间的数字相对应的部分的所述栅极电极连接至用于在所有时 间导通与所述栅极电极相对应的局部沟道的电压供应线，并且/人正逻辑控制 线和负逻辑控制线二者断开。
5. 如权利要求4所述的数字-模拟转换器，其中，2N个所述控制线与N位的所述预定代码相对应地布置，并横穿所 述多个晶体管，以及所述多个晶体管的每个具有N个所述栅极电极，所述N个栅极电极的 (N-l)个的每个与相应控制线对的正逻辑侧和负逻辑侧之一相连， 一个剩余 的栅极电极连接至电压供应线，用于在所有时间接通与所述栅极电极相对应 的局部沟道，并且从相应控制线对的正逻辑侧和负逻辑侧二者断开。
6. 如权利要求1或4中的任意一项所述的数字-模拟转换器， 其中，所述基准电压产生部分包括电阻串，用于当最大电压和最小电压施加至所述电阻串的两端时， 产生彼此不同的多个电压值，所述电阻串由多个电阻元件的串联连接体形成；以及输出部分，具有与连接到在所述电阻元件间的交替连接节点的多 个所述晶体管的输出相连的公共线、和与连接到其它连接节点的多个所述晶 体管的输出相连的另一公共线，所述输出部分从两公共线输出用于另一转换 部分的基准电压。
7. 如权利要求1或4中的任意一项所述的数字-模拟转换器， 其中，所述多个晶体管的每个包括多个4册极电极；以及半导体沟道层，其中在输入侧的一末端部分和输出侧的另 一末端 部分间的传导由通过与所述多个栅极电极的每个电气耦接而发生的每个局部 沟道来使能。
8. 如权利要求1或4中的任意一项所述的数字-模拟转换器， 其中，所述预定代码为格雷代码。
9. 一种数字-模拟转换器，包括转换部分，用于把输入数字信号的总位宽度中包含的除最低阶侧上的位 宽度之外的全部或部分位宽度转换为模拟值， 其中，所述转换部分包括代码转换部分，用于将所述数字信号的代码转换为在连续单位代 码之间的位改变发生在一个数字位置上的序列的预定代码，并从多个控制线 中并行输出所述预定代码的每个单位代码，基准电压产生部分，用于产生多个基准电压；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控 制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道，以及所述预定代码的序列通过在所述栅极电极和所述控制线之间的连接和断 开的组合来在所述多个晶体管中被编程，并且，作为编程的例外，与输入到 每个所述控制线的数字代码内的位改变位置相对应的所述晶体管的一部分形 成为所述晶体管的该部分中的所述局部沟道与所述数字代码所指示的逻辑值 无关。
10. —种视频显示设备，包括像素部分，其中像素以阵列形式排列；多个信号线，分别针对所述像素部分的像素列而布置；一个电阻串，用于当最大电压和最小电压施加于所述电阻串两端时，产生具有不同值的多个基准电压，所述电阻串由多个电阻元件的串联连接体形成；以及多个转换部分，用于将输入到转换部分的数字视频信号转换为将输出至 所述信号线的模拟信号，所述转换部分分别针对所述信号线而布置；其中，所述转换部分内的一部分，即把在所述视频信号总位宽度中包括 的除最低阶侧上的位宽度之外的全部或部分位宽度转换为模拟值的部分，包 括代码转换部分，被配置用于将所述数字信号的代码转换为在连续单位代码之间的位改变发生在一个数字位置的序列的预定代码，并且从多个控制线中输出预定代码；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控制相应基准电压的输出；以及多个栅极电极针对所述多个晶体管的每个沟道而布置，并且每个栅极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过在所述栅极电极和所述控制线之间的连接和断开的组合来在所述多个晶体管中被编程，以及在所述多个晶体管的每个中，或在所述多个晶体管中排除输出最大基准电压和最小基准电压的两个晶体管中的一个或两个之外的每个晶体管中，在与位改变发生在与所述晶体管相应的单位代码和上侧和下侧的一个上的相邻单位代码之间的数字相对应的部分，所述栅极电极被省略。 11. 一种视频显示设备，包括 像素部分，其中像素以阵列形式排列； 多个信号线，分别针对所述像素部分的像素列而布置； 一个电阻串，用于当最大电压和最小电压施加于所述电阻串两端时，产生具有不同值的多个基准电压，所述电阻串由多个电阻元件的串联连接体形成；以及多个转换部分，用于把输入到转换部分的数字视频信号转换为将输出至 所述信号线的模拟信号，所述转换部分分别针对所述信号线而布置；其中，所述转换部分内的一部分，即把在所述^L频信号的总位宽度中包 含的除最低阶侧上的位宽度之外的全部或部分位宽度转换为模拟值的部分，包括代码转换部分，被配置为将所述数字信号的代码转换为在连续单 位代码之间的位改变发生在一个数字位置上的序列的预定代码，并且从作为 正逻辑线和负逻辑线对而提供的多个控制线并行输出所述预定代码的每个单 位代码；多个晶体管，分别针对所述基准电压而布置，所述多个晶体管控 制相应基准电压的输出；以及多个栅极电极，针对所述多个晶体管的每个沟道而布置，每个栅 极电极执行控制来导通和截止局部沟道，所述预定代码的序列通过所述栅极电极至控制线对的正逻辑侧和负逻辑 侧的连接的组合而在所述多个晶体管中被编程，以及在所述多个晶体管的每个中，或在所述多个晶体管中排除输出最大基准 电压和最小基准电压的两个晶体管的一个或两个之外的晶体管的每个中，在 与位改变发生在与所述晶体管相对应的单位代码和上侧和下侧的一个上的相和负逻辑控制线二者断开。
全文摘要
在此公开一种数字-模拟转换器及一种视频显示设备。该数字-模拟转换器包括转换部分。该转换部分具有代码转换部分、基准电压产生部分、多个晶体管、以及多个栅极电极。该视频显示设备包括像素部分、多个信号线、一个电阻串、以及多个转换部分。
文档编号G09G5/00GK101132178SQ20071014681
公开日2008年2月27日 申请日期2007年8月24日 优先权日2006年8月24日
发明者吉冈雅树, 矢野元康 申请人:索尼株式会社
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