输出无重叠扫描信号的栅极驱动器、液晶显示器及方法
专利名称：输出无重叠扫描信号的栅极驱动器、液晶显示器及方法
技术领域：
本发明涉及一种液晶显示器及驱动电路，特别是涉及栅极驱动器(Gate Driver)中一阻隔电路及时序调控方法。
背景技术：
图4A是传统液晶显示器的结构方块图。请参照图4A，液晶显示器400 包括栅极驱动器410、 一数据驱动器(Data Driver)420、像素矩阵(Pixel Matrix)430以及时序控制器(Timing Controller)440。像素矩阵430包括多条栅 极线104、多条数据线106、多个像素107及像素电容108。栅极线104与数 据线106均排列于基板402上且彼此交错。每一像素107包含一薄膜晶体管 109，耦接于栅极线104及数据线106。像素电容108耦接于薄膜晶体管109。 栅极驱动器410包括第一移位寄存器411、第二移位寄存器411 、...以及第N 移位寄存器411，其中N为大于1的正整数。第p(l^p^N)移位寄存器411 是根据时序控制器440输出的频率信号(Clock)CLK以及启始信号(Start Pulse)STP,或扫描信号S(p-l)(其中p〉1)，而输出扫描信号Sp，以开启像素 矩阵430的第p列像素，进而接收数据驱动器420输出的像素数据信号。
请同时参照图4B及图4C，图4B是图4A中传统液晶显示器的栅极驱 动器410及像素矩阵430(以PMOS架构的TFT为例)的耦接线路图；图4C 是图4B中栅极驱动器所输出扫描信号S(p-l)、 Sp及S(p+1)与频率信号CLK 的时序图。根据时序控制器440输出的频率信号CLK，在进入时序周期T(p-l) 时，扫描信号S(p-l)将为低电压电平Low( VSS)输出，而第p移位寄存器 411以及第(p+l)移位寄存器4U尚无信号输出，也即扫描信号Sp及S(p+1) 都为高电压电平High( VDD);在时序周期Tp时，第p移位寄存器411将 根据频率信号CLK及处于低电压电平Low的扫描信号S(p-l)，而输出低电 压电平Low的扫描信号Sp，此时，则第(p-l)移位寄存器411将处于关闭状
态；以此类推，在时序周期T(p+1)时，第(p+l)移位寄存器411也以同样方式 输出低电压电平Low的扫描信号S(p+1)。然而，由于移位寄存器中开关组件的组件特性，在接受频率信号CLK 的触发时，将造成第(p-l)移位寄存器411输出的扫描信号S(p-l)在Tp结束 时仍处于低电压电平Low，即扫描信号S(p-l)的上升频率边缘尚未被触发时， 第p移位寄存器411输出的扫描信号Sp即由高电压电平High转化为低电压 电平Low,而使第(p-l)列与第p列栅极线将在某一段时间同时处于开启状态， 如此将劣化画面显示质量。对于相邻两级移位寄存器在同一时序上所发生的栅极端扫描信号干涉 的情形，在美国专利第5818412号、第5963188号及第6670943号，以及美 国专利申请公开号20050156859、 20060248421及20070030239等，也提出 改善的方法；其利用栅极驱动器所包含的一紧接于移位寄存器的信号阻隔电 路，达到第(p-l)级的上升频率边缘较第p级的下降频率边缘早触发，以提供 无重叠的扫描信号至相邻两级移位寄存器所相对应的栅极线。然而，前述专 利及专利申请公开文件所揭示的信号阻隔电路设计较为复杂，都包含多个复 杂的逻辑开关电路，因此无法使用NMOS或PMOS架构的单种主动组件实 践该设计，而难以达到精简制造过程及节省成本的目标。发明内容本发明提供一种可输出无重叠扫描信号的栅极驱动器，包括相互耦接的 多级栅极驱动电路，用以输出多个扫描信号。每一级栅极驱动电路包括一移 位寄存器及一阻隔电路，其中移位寄存器用以根据一频率信号及前一级栅极 驱动电路的扫描信号而产生一扫描信号，阻隔电路耦接于移位寄存器，用以 阻隔移位寄存器输出的扫描信号达一预定时段。在栅极驱动器中，该阻隔电路包括一 N型通道以及一 P型通道的受控开 关组件。在栅极驱动器中，该阻隔电路包括 一第一N型通道的受控开关组件， 包含一源极及一漏极，该第一 N型通道的受控开关组件的源极耦接于该栅极 线，该第一N型通道的受控开关组件的漏极耦接于该移位寄存器；及一第二N型通道的受控开关组件，包含一漏极及一源极，该第二N型通道的受控开 关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组件的源极耦接 于一低电平电压源。
在栅极驱动器中，该阻隔电路包括 一第一P型通道的受控开关组件， 包含一漏极及一源极，该第一 P型通道的受控开关组件的漏极耦接于该栅极线，该第一P型通道的受控开关组件的源极耦接于该移位寄存器；及一第二 P型通道的受控开关组件，包含一漏极及一源极，该第二P型通道的受控开 关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件的源极耦接 于一高电平电压源。
本发明另提供一种液晶显示器，其包括基板、像素矩阵、栅极驱动器及 数据驱动器。像素矩阵包括多条栅极线、多条与栅极线垂直的数据线、多个 像素及一像素电容。前述栅极线与数据线均排列于基板上；每一像素包含一 薄膜晶体管，耦接于一数据线及一栅极线；像素电容耦接于薄膜晶体管。数 据驱动器用以输出多个像素数据至数据线。栅极驱动器包括相互耦接的多级 栅极驱动电路，用以输出多个扫描信号，每一级栅极驱动电路包括 一移位 寄存器，用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫 描信号；以及一阻隔电路，耦接于该移位寄存器，用以阻隔该移位寄存器输 出的扫描信号达一预定时段。
在该液晶显示器中，该阻隔电路包括一N型通道以及一P型通道的受控开关组件。
在该液晶显示器中，该阻隔电路包括 一第一N型通道的受控开关组件， 包含一源极及一漏极，该第一 N型通道的受控开关组件的源极耦接于该栅极 线，该第一N型通道的受控开关组件的漏极耦接于该移位寄存器；及一第二 N型通道的受控开关组件，包含一漏极及一源极，该第二N型通道的受控开 关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组件的源极耦接 于一低电平电压源。
在该液晶显示器中，该阻隔电路包括 一第一P型通道的受控开关组件， 包含一漏极及一源极，该第一 P型通道的受控开关组件的漏极耦接于该栅极 线，该第一P型通道的受控开关组件的源极耦接于该移位寄存器；及一第二 P型通道的受控开关组件，包含一漏极及一源极，该第二P型通道的受控开
关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件的源极耦接于一高电平电压源。在该液晶显示器中，该数据驱动器产生控制该阻隔电路的控制信号。 本发明另提供一种液晶显示器输出无重叠扫描信号的方法，包括 一移位寄存器根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及当该移位寄存器输出的扫描信号达一工作时段时，使用控制信号控制耦接于该移位寄存器的阻隔电路，阻隔该移位寄存器输出的扫描信号达 一预定时段。在上述方法中，该阻隔电路包括一第一p型通道的受控开关组件，其源极耦接于该移位寄存器，以及一第二N型通道的受控开关组件，其源极耦接 于一低电平电压源，其中该控制信号为相互相同相位，同步地控制该N型通 道以及该P型通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达 该预定时段。在上述方法中，该阻隔电路包括一第一N型通道的受控开关组件，其漏 极耦接于该移位寄存器，以及一第二P型通道的受控开关组件，其源极耦接 于一高电平电压源，其中该控制信号为相互相同相位，同步地控制该N型通 道以及该P型通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达 该预定时段。在上述方法中，该阻隔电路包括一第一N型通道的受控开关组件，其漏 极耦接于该移位寄存器，以及一第二N型通道的受控开关组件，其源极耦接 于一低电平电压源，其中该控制信号为相互相反相位，同步地控制该二N型 通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达该预定时段。在上述方法中，该阻隔电路包括一第一P型通道的受控开关组件，其源 极耦接于该移位寄存器，以及一第二P型通道的受控开关组件，其源极耦接 于一高电平电压源，其中该控制信号为相互相反相位，同步地控制该二P型 通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达该预定时段。从而根据本发明的输出无重叠扫描信号的液晶显示器及其方法，可达 到精简制造过程及节省成本的目标，改善液晶显示器的画面质量。
图1A为本发明液晶显示器的第一实施例的结构方块图。 图1B为图1A中第(p-1)、第p及第(p+l)级驱动电路的第一线路方块图。 图1C为图1A中第(p-l)级、第p级及第(p+l)级栅极驱动电路的第一时 序图。图1D为图1A中第(p-1)、第p及第(p+l)级驱动电路的第二线路方块图。 图1E为图1A中第(p-l)级、第p级及第(p+l)级栅极驱动电路的第二时 序图。图1F为图1A中具有多组受控开关组件的第(p-l)级及第p级栅极驱动电路的第三线路方块图。图1G为图1A中具有多组受控开关组件的第(p-l)级及第p级栅极驱动电路的第四线路方块图。图2A为由NMOS架构所组成的本发明第二实施例的线路方块图。 图2B为由NMOS架构所组成的本发明第二实施例的时序图。 图3A为由PMOS架构所组成的本发明第三实施例的线路方块图。 图3B为由PMOS架构所组成的本发明第三实施例的时序图。 图4A为传统液晶显示器结构方块图。图4B为图4A中传统液晶显示器的栅极驱动器及像素矩阵(以PMOS架 构的TFT为例)的耦接线路图。图4C为图4B中栅极驱动器所输出扫描信号S(p-l)、 Sp及S(p+1)与频 率信号CLK的时序图。并且，上述附图中的各附图标记说明如下100、 400:液晶显示器102:基板104:栅极线106:数据线107:像素108:像素电容109:薄膜晶体管110、 410:栅极驱动器 111:栅极驱动电路112、 113、 114、 115、 212、 312:阻隔电路116、 117、 118、 119、 200、 202、 300、 302:受控开关组件120、 420:数据驱动器130、 430:像素矩阵140、 440:时序控制器411:移位寄存器具体实施方式
请参考图1A,其为本发明液晶显示器的第一实施例的结构方块图。液 晶显示器IOO包括一基板102、 一像素矩阵130、 一栅极驱动器110、 一数据 驱动器120及一时序控制器140，其中液晶显示器100外围电路设计主要为 CMOS架构，而像素矩阵130的薄膜晶体管为NMOS架构并设置于基板102 上。像素矩阵130包括多条栅极线104、多条数据线106、多个像素107及 一像素电容108。栅极线104与数据线106均排列于基板102上，且两者彼 此交错。每一像素107包含一薄膜晶体管109，耦接于一栅极线104及一数 据线106。像素电容108耦接于薄膜晶体管109。栅极驱动器110包括相互 耦接的N级栅极驱动电路lll，分别用以依序输出N个扫描信号Sl Sn，以 开启像素矩阵130的各列像素，进而接收数据驱动器120输出的像素数据信 号Dl Dm，其中m、 n为大于1的正整数。第p(l《p《N)栅极驱动电路 111根据时序控制器140输出的频率信号CLK以及启始信号STP，或扫描信 号S(p-l)(其中p〉1)，而输出扫描信号Sp，以开启像素矩阵130的第p列像 素。请参考图1B及图1C，其为图1A中第(p-1)级、第p级及第(p+l)级栅极 驱动电路111的第一线路方块图及时序图，其中任一栅极驱动电路111的阻 隔电路112包括一第一 P型通道的受控开关组件116，其源极耦接于移位寄 存器411，以及一第二N型通道的受控开关组件118，其源极耦接于一低电 平电压源(VSS)，漏极耦接于第一P型通道的受控开关组件116的漏极。 根据时序控制器140输出的频率信号CLK，在时序周期T(p-l)结束时，第(p-l)
级栅极驱动电路111将输出高电压电平High( VDD)的扫描信号S(p-l)，而 在时序周期Tp结束的前一段时间内，二控制信号0E1及0E2都同时设定为 High( VDD)，以使第p级的上升频率边缘较第(p-l)级的下降频率边缘晚被 触发，也就是利用栅极驱动器110的阻隔电路112的受控开关组件116、 118 及控制信号OEl、 OE2的频率调控，在移位寄存器411输出的扫描信号达一 工作时段时，使用控制信号OEl、 OE2控制耦接于移位寄存器411的阻隔电 路112，阻隔移位寄存器411输出的扫描信号达一预定时段，以提供无重叠 的扫描信号至相邻的两级栅极驱动电路111所相对应的栅极线。以此类推， 在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动电路111也以同样方式输 出扫描信号S(p+1)。
请参考图1D及图1E，其为图1A中第(p-1)级、第p级及第(p+l)级栅极 驱动电路的第二线路方块图及时序图，其中任一栅极驱动电路的阻隔电路 113包括一第一N型通道的受控开关组件117，其漏极耦接于移位寄存器411 ， 以及一第二 P型通道的受控开关组件119，其源极耦接于一高电平电压源 (VDD)，漏极耦接于第一N型通道的受控开关组件117的源极。根据时序 控制器140输出的频率信号CLK，在时序周期T(p-l)结束时，第(p-l)级栅极 驱动电路111将输出高电压电平High( VDD)的扫描信号S(p-l)，而在时序 周期Tp结束的前一段时间内，二控制信号XOE1及XOE2都同时设定为 Low( VSS)，以使第p级的上升频率边缘较第(p-l)级的下降频率边缘晚被触 发，也就是利用栅极驱动器110的阻隔电路113的受控开关组件117、 119 及控制信号XOEl、 XOE2的频率调控，在移位寄存器411输出的扫描信号 达一工作时段时，使用控制信号XOEl、 XOE2控制耦接于移位寄存器411 的阻隔电路113，阻隔移位寄存器411输出的扫描信号达一预定时段，以提 供无重叠的扫描信号至相邻的两级栅极驱动电路111所相对应的栅极线。以 此类推，在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动电路111也以同 样方式输出扫描信号S(p+1)。
请参考图1F，其为图1A中具有多组受控开关组件的第(p-l)级及第p级 栅极驱动电路的第三线路方块图，其中任一栅极驱动电路的阻隔电路114包 括一第一P型通道的受控开关组件，其源极耦接于该移位寄存器，以及一第 二N型通道的受控开关组件，其源极耦接于一低电平电压源(VSS)。鉴于 因应各种不同宽长比(Aspect Ratio)的薄膜晶体管组件设计，本发明的阻隔电 路也可利用多个同步的控制信号(OEal...OEaM， OEbl...OEbN)，及相对应 的多个受控开关组件，在移位寄存器411输出的扫描信号达一工作时段时， 使用控制信号(OEal...OEaM， OEbl...OEbN)控制耦接于移位寄存器411的 阻隔电路114，阻隔移位寄存器411输出的扫描信号达一预定时段，而提供 无重叠的扫描信号至相邻两级栅极驱动电路所相对应的栅极线。请参考图1G，其为图1A中具有多组受控开关元件的第(p-l)级及第p级 栅极驱动电路的第四线路方块图，其中任一栅极驱动电路的阻隔电路115包 括一第一N型通道的受控开关组件，其漏极耦接于移位寄存器411,以及一 第二P型通道的受控开关组件，其源极耦接于一高电平电压源(VDD)。鉴 于因应各种不同宽长比(Aspect Ratio)的薄膜晶体管组件设计，本发明的阻隔 电路也可利用多个同步的控制信号(XOEal...XOEaM， XOEbl...XOEbN)，及 相对应的多个受控开关组件，在移位寄存器411输出的扫描信号达一工作时 段时，使用控制信号(XOEal...XOEaM, XOEbl...XOEbN)控制耦接于移位寄 存器411的阻隔电路115，阻隔移位寄存器115输出的扫描信号达一预定时 段，而提供无重叠的扫描信号至相邻两级栅极驱动电路所相对应的栅极线。请参考图2A及图2B，其为由NMOS架构所组成的本发明第二实施例， 揭示第(p-l)级、第p级及第(p+l)级栅极驱动电路的线路方块图及时序图，其 中阻隔电路212包括一第一 N型通道的受控开关组件200，其漏极耦接于移 位寄存器411,以及一第二N型通道的受控开关组件202，其源极耦接于一 低电平电压源，漏极耦接于第一N型通道的受控开关组件200的源极；其中 控制信号OE及XOE为相互相反相位，同步地控制二 N型通道的受控开关 组件200、 202，以阻隔移位寄存器411输出的扫描信号达一预定时段。与第 一实施例的相异处主要为第二实施例的液晶显示器外围电路设计及像素矩 阵230的薄膜晶体管为NMOS架构，而两者均为NMOS架构，为节省制造 步骤与成本的最佳方法；此外，本设计使用至少存有一反相相位的多个控制 信号来同步控制阻隔电路212，以提供无重叠的扫描信号至相邻的两级栅极 驱动电路所相对应的栅极线。
当时序周期T(p-l)即将结束时，第(p-l)级栅极驱动电路将输出高电压电 平High( VDD)的扫描信号S(p-l)之前，控制信号OE及其反相相位XOE亦 将分别设定为High( VDD)及Low( VSS)，并维持该状态直到时序周期 Tp+1开始之际，而使第p级的上升频率边缘较第(p-l)级的下降频率边缘晚 被触发，也就是利用阻隔电路212的受控开关组件200、 202及控制信号OE、 XOE的频率调控，^提供无重叠的扫描信号至相邻两级栅极驱动电路所相对 应的栅极线。以此类推，在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动 电路也以同样方式输出高电平的扫描信号S(p+1)。请参考图3A及图3B，其为由PMOS架构所组成的本发明第三实施例， 揭示第(p-l)级、第p级及第(p+l)级栅极驱动电路的线路方块图及时序图，其 中阻隔电路312包括一第一 P型通道的受控开关组件300，其源极耦接于移 位寄存器411，以及一第二 P型通道的受控开关组件302，其源极耦接于一 高电平电压源(VDD)，漏极耦接于第一 P型通道的受控开关组件300的漏极。 与第一实施例的不同之处，主要为第二实施例的面板外围电路设计及像素矩 阵330的薄膜晶体管为PMOS架构，而两者均为PMOS架构，为节省制造 步骤与成本的最佳方法；此外，本设计使用至少存有一反相相位的多个控制 信号OE、 XOE来控制阻隔电路312，以提供无重叠的扫描信号至相邻的两 级栅极驱动电路所相对应的栅极线。当时序周期Tp即将结束时，第p级栅极驱动电路将输出低电压电平 Low( VSS)的扫描信号Sp之前，控制信号OE及其反相相位XOE也将分别 且同步地设定为H( VDD)及L( VSS)，并维持该状态直到时序周期Tp开 始之际，而使得第p级的下降频率边缘较第(p-l)级的上升频率边缘晚被触发， 以提供无重叠的扫描信号至相邻两级栅极驱动电路所相对应的栅极线。以此 类推，在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动电路也以同样方式 输出低电平的扫描信号S(p+1)。所以，根据本发明的输出无重叠扫描信号的液晶显示器及其方法，栅极 驱动器的设计适用为CMOS、 NMOS及PMOS架构，均能提供无重叠的扫 描信号至相邻级栅极驱动电路所相对应的栅极线，而改善液晶显示器的画面 质量。
通过以上较佳具体实施例的详述，己更加清楚描述本发明的特征与精 神，而并非以上述所揭示的较佳具体实施例来对本发明要求保护的范围加以 限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所 要求保护的权利要求范围内。上述实施例仅为例示性说明本发明的原理及其 功效，而非用于限制本发明。任何本领域的技术人员均可在不违背本发明的 技术原理及精神的情况下，对上述实施例进行修改及变化，均应属本发明的 涵盖范围。
权利要求
1.一种可输出无重叠扫描信号的栅极驱动器，包括相互耦接的多级栅极驱动电路，用以输出多个扫描信号，每一级栅极驱动电路包括一移位寄存器，用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及一阻隔电路，耦接于该移位寄存器，用以阻隔该移位寄存器输出的扫描信号达一预定时段。
2. 如权利要求1所述的栅极驱动器，其中该阻隔电路包括一N型通道以 及一 P型通道的受控开关组件。
3. 如权利要求1所述的栅极驱动器，其中该阻隔电路包括一第一 N型通道的受控开关组件，包含一源极及一漏极，该第一N型 通道的受控开关组件的源极耦接于该栅极线，该第一 N型通道的受控开关组 件的漏极耦接于该移位寄存器；及一第二 N型通道的受控开关组件，包含一漏极及一源极，该第二N型 通道的受控开关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组 件的源极耦接于一低电平电压源。
4. 如权利要求1所述的栅极驱动器，其中该阻隔电路包括 一第一P型通道的受控开关组件，包含一漏极及一源极，该第一P型通道的受控开关组件的漏极耦接于该栅极线，该第一P型通道的受控开关组件 的源极耦接于该移位寄存器；及一第二P型通道的受控开关组件，包含一漏极及一源极，该第二P型通 道的受控开关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件 的源极耦接于一高电平电压源。
5. —种可输出无重叠扫描信号的液晶显示器，包括-一基板；多条栅极线，排列于该基板上；多条数据线，排列于该基板上，并与所述多条栅极线交错；多个像素，每一像素包含一薄膜晶体管及一像素电容，该薄膜晶体管耦 接于一数据线及一栅极线，该像素电容耦接于该薄膜晶体管；一数据驱动器，用以输出多个像素数据至所述多条数据线；以及 一栅极驱动器，包括相互耦接的多级栅极驱动电路，用以输出多个扫描信号，每一级栅极驱动电路包括一移位寄存器，用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及一阻隔电路，耦接于该移位寄存器，用以阻隔该移位寄存器输出的扫描信号达一预定时段。
6. 如权利要求5所述的液晶显示器，其中该阻隔电路包括一N型通道以 及一 P型通道的受控开关组件。
7. 如权利要求5所述的液晶显示器，其中该阻隔电路包括一第一 N型通道的受控开关组件，包含一源极及一漏极，该第一N型 通道的受控开关组件的源极耦接于该栅极线，该第一 N型通道的受控开关组 件的漏极耦接于该移位寄存器；及一第二 N型通道的受控开关组件，包含一漏极及一源极，该第二N型 通道的受控开关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组 件的源极耦接于一低电平电压源。
8. 如权利要求5所述的液晶显示器，其中该阻隔电路包括 一第一P型通道的受控开关组件，包含一漏极及一源极，该第一P型通道的受控开关组件的漏极耦接于该栅极线，该第一P型通道的受控开关组件 的源极耦接于该移位寄存器；及一第二P型通道的受控开关组件，包含一漏极及一源极，该第二P型通 道的受控开关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件 的源极耦接于一高电平电压源。
9. 如权利要求5所述的液晶显示器，其中该数据驱动器产生控制该阻隔 电路的控制信号。
10. —种液晶显示器输出无重叠扫描信号的方法，包括 一移位寄存器根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及 当该移位寄存器输出的扫描信号达一工作时段时，使用控制信号控制耦 接于该移位寄存器的阻隔电路，阻隔该移位寄存器输出的扫描信号达一预定 时段。
11. 如权利要求IO所述的方法，其中该阻隔电路包括一第一P型通道的 受控开关组件，其源极耦接于该移位寄存器，以及一第二N型通道的受控开 关组件，其源极耦接于一低电平电压源，其中该控制信号为相互相同相位， 同步地控制该N型通道以及该P型通道的受控开关组件，以阻隔该移位寄存 器输出的扫描信号达该预定时段。
12. 如权利要求IO所述的方法，其中该阻隔电路包括一第一N型通道的受控开关组件，其漏极耦接于该移位寄存器，以及一第二P型通道的受控开 关组件，其源极耦接于一高电平电压源，其中该控制信号为相互相同相位， 同歩地控制该N型通道以及该P型通道的受控开关组件，以阻隔该移位寄存 器输出的扫描信号达该预定时段。
13. 如权利要求IO所述的方法，其中该阻隔电路包括一第一N型通道的 受控开关组件，其漏极耦接于该移位寄存器，以及一第二N型通道的受控开 关组件，其源极耦接于一低电平电压源，其中该控制信号为相互相反相位， 同步地控制该二N型通道的受控开关组件，以阻隔该移位寄存器输出的扫描 信号达该预定时段。
14. 如权利要求IO所述的方法，其中该阻隔电路包括一第一P型通道的 受控开关组件，其源极耦接于该移位寄存器，以及一第二P型通道的受控开 关组件，其源极耦接于一高电平电压源，其中该控制信号为相互相反相位， 同步地控制该二P型通道的受控开关组件，以阻隔该移位寄存器输出的扫描 信号达该预定时段。
全文摘要
本发明提供一种输出无重叠扫描信号的栅极驱动器、液晶显示器及方法。该栅极驱动器包括相互耦接的多级栅极驱动电路，用以输出多个扫描信号。每一级栅极驱动电路包括一移位寄存器以及一阻隔电路，其中移位寄存器用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号，阻隔电路耦接于移位寄存器，用以阻隔移位寄存器输出的扫描信号达一预定时段，而产生相邻级栅极驱动电路彼此时序无重叠的多个扫描信号，改善液晶显示器的画面质量。
文档编号G09G3/20GK101127199SQ20071014873
公开日2008年2月20日 申请日期2007年9月6日 优先权日2007年9月6日
发明者刘斡中 申请人:友达光电股份有限公司
技术领域：
本发明涉及一种液晶显示器及驱动电路，特别是涉及栅极驱动器(Gate Driver)中一阻隔电路及时序调控方法。
背景技术：
图4A是传统液晶显示器的结构方块图。请参照图4A，液晶显示器400 包括栅极驱动器410、 一数据驱动器(Data Driver)420、像素矩阵(Pixel Matrix)430以及时序控制器(Timing Controller)440。像素矩阵430包括多条栅 极线104、多条数据线106、多个像素107及像素电容108。栅极线104与数 据线106均排列于基板402上且彼此交错。每一像素107包含一薄膜晶体管 109，耦接于栅极线104及数据线106。像素电容108耦接于薄膜晶体管109。 栅极驱动器410包括第一移位寄存器411、第二移位寄存器411 、...以及第N 移位寄存器411，其中N为大于1的正整数。第p(l^p^N)移位寄存器411 是根据时序控制器440输出的频率信号(Clock)CLK以及启始信号(Start Pulse)STP,或扫描信号S(p-l)(其中p〉1)，而输出扫描信号Sp，以开启像素 矩阵430的第p列像素，进而接收数据驱动器420输出的像素数据信号。
请同时参照图4B及图4C，图4B是图4A中传统液晶显示器的栅极驱 动器410及像素矩阵430(以PMOS架构的TFT为例)的耦接线路图；图4C 是图4B中栅极驱动器所输出扫描信号S(p-l)、 Sp及S(p+1)与频率信号CLK 的时序图。根据时序控制器440输出的频率信号CLK，在进入时序周期T(p-l) 时，扫描信号S(p-l)将为低电压电平Low( VSS)输出，而第p移位寄存器 411以及第(p+l)移位寄存器4U尚无信号输出，也即扫描信号Sp及S(p+1) 都为高电压电平High( VDD);在时序周期Tp时，第p移位寄存器411将 根据频率信号CLK及处于低电压电平Low的扫描信号S(p-l)，而输出低电 压电平Low的扫描信号Sp，此时，则第(p-l)移位寄存器411将处于关闭状
态；以此类推，在时序周期T(p+1)时，第(p+l)移位寄存器411也以同样方式 输出低电压电平Low的扫描信号S(p+1)。然而，由于移位寄存器中开关组件的组件特性，在接受频率信号CLK 的触发时，将造成第(p-l)移位寄存器411输出的扫描信号S(p-l)在Tp结束 时仍处于低电压电平Low，即扫描信号S(p-l)的上升频率边缘尚未被触发时， 第p移位寄存器411输出的扫描信号Sp即由高电压电平High转化为低电压 电平Low,而使第(p-l)列与第p列栅极线将在某一段时间同时处于开启状态， 如此将劣化画面显示质量。对于相邻两级移位寄存器在同一时序上所发生的栅极端扫描信号干涉 的情形，在美国专利第5818412号、第5963188号及第6670943号，以及美 国专利申请公开号20050156859、 20060248421及20070030239等，也提出 改善的方法；其利用栅极驱动器所包含的一紧接于移位寄存器的信号阻隔电 路，达到第(p-l)级的上升频率边缘较第p级的下降频率边缘早触发，以提供 无重叠的扫描信号至相邻两级移位寄存器所相对应的栅极线。然而，前述专 利及专利申请公开文件所揭示的信号阻隔电路设计较为复杂，都包含多个复 杂的逻辑开关电路，因此无法使用NMOS或PMOS架构的单种主动组件实 践该设计，而难以达到精简制造过程及节省成本的目标。发明内容本发明提供一种可输出无重叠扫描信号的栅极驱动器，包括相互耦接的 多级栅极驱动电路，用以输出多个扫描信号。每一级栅极驱动电路包括一移 位寄存器及一阻隔电路，其中移位寄存器用以根据一频率信号及前一级栅极 驱动电路的扫描信号而产生一扫描信号，阻隔电路耦接于移位寄存器，用以 阻隔移位寄存器输出的扫描信号达一预定时段。在栅极驱动器中，该阻隔电路包括一 N型通道以及一 P型通道的受控开 关组件。在栅极驱动器中，该阻隔电路包括 一第一N型通道的受控开关组件， 包含一源极及一漏极，该第一 N型通道的受控开关组件的源极耦接于该栅极 线，该第一N型通道的受控开关组件的漏极耦接于该移位寄存器；及一第二N型通道的受控开关组件，包含一漏极及一源极，该第二N型通道的受控开 关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组件的源极耦接 于一低电平电压源。
在栅极驱动器中，该阻隔电路包括 一第一P型通道的受控开关组件， 包含一漏极及一源极，该第一 P型通道的受控开关组件的漏极耦接于该栅极线，该第一P型通道的受控开关组件的源极耦接于该移位寄存器；及一第二 P型通道的受控开关组件，包含一漏极及一源极，该第二P型通道的受控开 关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件的源极耦接 于一高电平电压源。
本发明另提供一种液晶显示器，其包括基板、像素矩阵、栅极驱动器及 数据驱动器。像素矩阵包括多条栅极线、多条与栅极线垂直的数据线、多个 像素及一像素电容。前述栅极线与数据线均排列于基板上；每一像素包含一 薄膜晶体管，耦接于一数据线及一栅极线；像素电容耦接于薄膜晶体管。数 据驱动器用以输出多个像素数据至数据线。栅极驱动器包括相互耦接的多级 栅极驱动电路，用以输出多个扫描信号，每一级栅极驱动电路包括 一移位 寄存器，用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫 描信号；以及一阻隔电路，耦接于该移位寄存器，用以阻隔该移位寄存器输 出的扫描信号达一预定时段。
在该液晶显示器中，该阻隔电路包括一N型通道以及一P型通道的受控开关组件。
在该液晶显示器中，该阻隔电路包括 一第一N型通道的受控开关组件， 包含一源极及一漏极，该第一 N型通道的受控开关组件的源极耦接于该栅极 线，该第一N型通道的受控开关组件的漏极耦接于该移位寄存器；及一第二 N型通道的受控开关组件，包含一漏极及一源极，该第二N型通道的受控开 关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组件的源极耦接 于一低电平电压源。
在该液晶显示器中，该阻隔电路包括 一第一P型通道的受控开关组件， 包含一漏极及一源极，该第一 P型通道的受控开关组件的漏极耦接于该栅极 线，该第一P型通道的受控开关组件的源极耦接于该移位寄存器；及一第二 P型通道的受控开关组件，包含一漏极及一源极，该第二P型通道的受控开
关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件的源极耦接于一高电平电压源。在该液晶显示器中，该数据驱动器产生控制该阻隔电路的控制信号。 本发明另提供一种液晶显示器输出无重叠扫描信号的方法，包括 一移位寄存器根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及当该移位寄存器输出的扫描信号达一工作时段时，使用控制信号控制耦接于该移位寄存器的阻隔电路，阻隔该移位寄存器输出的扫描信号达 一预定时段。在上述方法中，该阻隔电路包括一第一p型通道的受控开关组件，其源极耦接于该移位寄存器，以及一第二N型通道的受控开关组件，其源极耦接 于一低电平电压源，其中该控制信号为相互相同相位，同步地控制该N型通 道以及该P型通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达 该预定时段。在上述方法中，该阻隔电路包括一第一N型通道的受控开关组件，其漏 极耦接于该移位寄存器，以及一第二P型通道的受控开关组件，其源极耦接 于一高电平电压源，其中该控制信号为相互相同相位，同步地控制该N型通 道以及该P型通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达 该预定时段。在上述方法中，该阻隔电路包括一第一N型通道的受控开关组件，其漏 极耦接于该移位寄存器，以及一第二N型通道的受控开关组件，其源极耦接 于一低电平电压源，其中该控制信号为相互相反相位，同步地控制该二N型 通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达该预定时段。在上述方法中，该阻隔电路包括一第一P型通道的受控开关组件，其源 极耦接于该移位寄存器，以及一第二P型通道的受控开关组件，其源极耦接 于一高电平电压源，其中该控制信号为相互相反相位，同步地控制该二P型 通道的受控开关组件，以阻隔该移位寄存器输出的扫描信号达该预定时段。从而根据本发明的输出无重叠扫描信号的液晶显示器及其方法，可达 到精简制造过程及节省成本的目标，改善液晶显示器的画面质量。
图1A为本发明液晶显示器的第一实施例的结构方块图。 图1B为图1A中第(p-1)、第p及第(p+l)级驱动电路的第一线路方块图。 图1C为图1A中第(p-l)级、第p级及第(p+l)级栅极驱动电路的第一时 序图。图1D为图1A中第(p-1)、第p及第(p+l)级驱动电路的第二线路方块图。 图1E为图1A中第(p-l)级、第p级及第(p+l)级栅极驱动电路的第二时 序图。图1F为图1A中具有多组受控开关组件的第(p-l)级及第p级栅极驱动电路的第三线路方块图。图1G为图1A中具有多组受控开关组件的第(p-l)级及第p级栅极驱动电路的第四线路方块图。图2A为由NMOS架构所组成的本发明第二实施例的线路方块图。 图2B为由NMOS架构所组成的本发明第二实施例的时序图。 图3A为由PMOS架构所组成的本发明第三实施例的线路方块图。 图3B为由PMOS架构所组成的本发明第三实施例的时序图。 图4A为传统液晶显示器结构方块图。图4B为图4A中传统液晶显示器的栅极驱动器及像素矩阵(以PMOS架 构的TFT为例)的耦接线路图。图4C为图4B中栅极驱动器所输出扫描信号S(p-l)、 Sp及S(p+1)与频 率信号CLK的时序图。并且，上述附图中的各附图标记说明如下100、 400:液晶显示器102:基板104:栅极线106:数据线107:像素108:像素电容109:薄膜晶体管110、 410:栅极驱动器 111:栅极驱动电路112、 113、 114、 115、 212、 312:阻隔电路116、 117、 118、 119、 200、 202、 300、 302:受控开关组件120、 420:数据驱动器130、 430:像素矩阵140、 440:时序控制器411:移位寄存器具体实施方式
请参考图1A,其为本发明液晶显示器的第一实施例的结构方块图。液 晶显示器IOO包括一基板102、 一像素矩阵130、 一栅极驱动器110、 一数据 驱动器120及一时序控制器140，其中液晶显示器100外围电路设计主要为 CMOS架构，而像素矩阵130的薄膜晶体管为NMOS架构并设置于基板102 上。像素矩阵130包括多条栅极线104、多条数据线106、多个像素107及 一像素电容108。栅极线104与数据线106均排列于基板102上，且两者彼 此交错。每一像素107包含一薄膜晶体管109，耦接于一栅极线104及一数 据线106。像素电容108耦接于薄膜晶体管109。栅极驱动器110包括相互 耦接的N级栅极驱动电路lll，分别用以依序输出N个扫描信号Sl Sn，以 开启像素矩阵130的各列像素，进而接收数据驱动器120输出的像素数据信 号Dl Dm，其中m、 n为大于1的正整数。第p(l《p《N)栅极驱动电路 111根据时序控制器140输出的频率信号CLK以及启始信号STP，或扫描信 号S(p-l)(其中p〉1)，而输出扫描信号Sp，以开启像素矩阵130的第p列像 素。请参考图1B及图1C，其为图1A中第(p-1)级、第p级及第(p+l)级栅极 驱动电路111的第一线路方块图及时序图，其中任一栅极驱动电路111的阻 隔电路112包括一第一 P型通道的受控开关组件116，其源极耦接于移位寄 存器411，以及一第二N型通道的受控开关组件118，其源极耦接于一低电 平电压源(VSS)，漏极耦接于第一P型通道的受控开关组件116的漏极。 根据时序控制器140输出的频率信号CLK，在时序周期T(p-l)结束时，第(p-l)
级栅极驱动电路111将输出高电压电平High( VDD)的扫描信号S(p-l)，而 在时序周期Tp结束的前一段时间内，二控制信号0E1及0E2都同时设定为 High( VDD)，以使第p级的上升频率边缘较第(p-l)级的下降频率边缘晚被 触发，也就是利用栅极驱动器110的阻隔电路112的受控开关组件116、 118 及控制信号OEl、 OE2的频率调控，在移位寄存器411输出的扫描信号达一 工作时段时，使用控制信号OEl、 OE2控制耦接于移位寄存器411的阻隔电 路112，阻隔移位寄存器411输出的扫描信号达一预定时段，以提供无重叠 的扫描信号至相邻的两级栅极驱动电路111所相对应的栅极线。以此类推， 在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动电路111也以同样方式输 出扫描信号S(p+1)。
请参考图1D及图1E，其为图1A中第(p-1)级、第p级及第(p+l)级栅极 驱动电路的第二线路方块图及时序图，其中任一栅极驱动电路的阻隔电路 113包括一第一N型通道的受控开关组件117，其漏极耦接于移位寄存器411 ， 以及一第二 P型通道的受控开关组件119，其源极耦接于一高电平电压源 (VDD)，漏极耦接于第一N型通道的受控开关组件117的源极。根据时序 控制器140输出的频率信号CLK，在时序周期T(p-l)结束时，第(p-l)级栅极 驱动电路111将输出高电压电平High( VDD)的扫描信号S(p-l)，而在时序 周期Tp结束的前一段时间内，二控制信号XOE1及XOE2都同时设定为 Low( VSS)，以使第p级的上升频率边缘较第(p-l)级的下降频率边缘晚被触 发，也就是利用栅极驱动器110的阻隔电路113的受控开关组件117、 119 及控制信号XOEl、 XOE2的频率调控，在移位寄存器411输出的扫描信号 达一工作时段时，使用控制信号XOEl、 XOE2控制耦接于移位寄存器411 的阻隔电路113，阻隔移位寄存器411输出的扫描信号达一预定时段，以提 供无重叠的扫描信号至相邻的两级栅极驱动电路111所相对应的栅极线。以 此类推，在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动电路111也以同 样方式输出扫描信号S(p+1)。
请参考图1F，其为图1A中具有多组受控开关组件的第(p-l)级及第p级 栅极驱动电路的第三线路方块图，其中任一栅极驱动电路的阻隔电路114包 括一第一P型通道的受控开关组件，其源极耦接于该移位寄存器，以及一第 二N型通道的受控开关组件，其源极耦接于一低电平电压源(VSS)。鉴于 因应各种不同宽长比(Aspect Ratio)的薄膜晶体管组件设计，本发明的阻隔电 路也可利用多个同步的控制信号(OEal...OEaM， OEbl...OEbN)，及相对应 的多个受控开关组件，在移位寄存器411输出的扫描信号达一工作时段时， 使用控制信号(OEal...OEaM， OEbl...OEbN)控制耦接于移位寄存器411的 阻隔电路114，阻隔移位寄存器411输出的扫描信号达一预定时段，而提供 无重叠的扫描信号至相邻两级栅极驱动电路所相对应的栅极线。请参考图1G，其为图1A中具有多组受控开关元件的第(p-l)级及第p级 栅极驱动电路的第四线路方块图，其中任一栅极驱动电路的阻隔电路115包 括一第一N型通道的受控开关组件，其漏极耦接于移位寄存器411,以及一 第二P型通道的受控开关组件，其源极耦接于一高电平电压源(VDD)。鉴 于因应各种不同宽长比(Aspect Ratio)的薄膜晶体管组件设计，本发明的阻隔 电路也可利用多个同步的控制信号(XOEal...XOEaM， XOEbl...XOEbN)，及 相对应的多个受控开关组件，在移位寄存器411输出的扫描信号达一工作时 段时，使用控制信号(XOEal...XOEaM, XOEbl...XOEbN)控制耦接于移位寄 存器411的阻隔电路115，阻隔移位寄存器115输出的扫描信号达一预定时 段，而提供无重叠的扫描信号至相邻两级栅极驱动电路所相对应的栅极线。请参考图2A及图2B，其为由NMOS架构所组成的本发明第二实施例， 揭示第(p-l)级、第p级及第(p+l)级栅极驱动电路的线路方块图及时序图，其 中阻隔电路212包括一第一 N型通道的受控开关组件200，其漏极耦接于移 位寄存器411,以及一第二N型通道的受控开关组件202，其源极耦接于一 低电平电压源，漏极耦接于第一N型通道的受控开关组件200的源极；其中 控制信号OE及XOE为相互相反相位，同步地控制二 N型通道的受控开关 组件200、 202，以阻隔移位寄存器411输出的扫描信号达一预定时段。与第 一实施例的相异处主要为第二实施例的液晶显示器外围电路设计及像素矩 阵230的薄膜晶体管为NMOS架构，而两者均为NMOS架构，为节省制造 步骤与成本的最佳方法；此外，本设计使用至少存有一反相相位的多个控制 信号来同步控制阻隔电路212，以提供无重叠的扫描信号至相邻的两级栅极 驱动电路所相对应的栅极线。
当时序周期T(p-l)即将结束时，第(p-l)级栅极驱动电路将输出高电压电 平High( VDD)的扫描信号S(p-l)之前，控制信号OE及其反相相位XOE亦 将分别设定为High( VDD)及Low( VSS)，并维持该状态直到时序周期 Tp+1开始之际，而使第p级的上升频率边缘较第(p-l)级的下降频率边缘晚 被触发，也就是利用阻隔电路212的受控开关组件200、 202及控制信号OE、 XOE的频率调控，^提供无重叠的扫描信号至相邻两级栅极驱动电路所相对 应的栅极线。以此类推，在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动 电路也以同样方式输出高电平的扫描信号S(p+1)。请参考图3A及图3B，其为由PMOS架构所组成的本发明第三实施例， 揭示第(p-l)级、第p级及第(p+l)级栅极驱动电路的线路方块图及时序图，其 中阻隔电路312包括一第一 P型通道的受控开关组件300，其源极耦接于移 位寄存器411，以及一第二 P型通道的受控开关组件302，其源极耦接于一 高电平电压源(VDD)，漏极耦接于第一 P型通道的受控开关组件300的漏极。 与第一实施例的不同之处，主要为第二实施例的面板外围电路设计及像素矩 阵330的薄膜晶体管为PMOS架构，而两者均为PMOS架构，为节省制造 步骤与成本的最佳方法；此外，本设计使用至少存有一反相相位的多个控制 信号OE、 XOE来控制阻隔电路312，以提供无重叠的扫描信号至相邻的两 级栅极驱动电路所相对应的栅极线。当时序周期Tp即将结束时，第p级栅极驱动电路将输出低电压电平 Low( VSS)的扫描信号Sp之前，控制信号OE及其反相相位XOE也将分别 且同步地设定为H( VDD)及L( VSS)，并维持该状态直到时序周期Tp开 始之际，而使得第p级的下降频率边缘较第(p-l)级的上升频率边缘晚被触发， 以提供无重叠的扫描信号至相邻两级栅极驱动电路所相对应的栅极线。以此 类推，在时序周期T(p+1)及T(p+2)时，第(p+l)栅极驱动电路也以同样方式 输出低电平的扫描信号S(p+1)。所以，根据本发明的输出无重叠扫描信号的液晶显示器及其方法，栅极 驱动器的设计适用为CMOS、 NMOS及PMOS架构，均能提供无重叠的扫 描信号至相邻级栅极驱动电路所相对应的栅极线，而改善液晶显示器的画面 质量。
通过以上较佳具体实施例的详述，己更加清楚描述本发明的特征与精 神，而并非以上述所揭示的较佳具体实施例来对本发明要求保护的范围加以 限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所 要求保护的权利要求范围内。上述实施例仅为例示性说明本发明的原理及其 功效，而非用于限制本发明。任何本领域的技术人员均可在不违背本发明的 技术原理及精神的情况下，对上述实施例进行修改及变化，均应属本发明的 涵盖范围。
权利要求
1.一种可输出无重叠扫描信号的栅极驱动器，包括相互耦接的多级栅极驱动电路，用以输出多个扫描信号，每一级栅极驱动电路包括一移位寄存器，用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及一阻隔电路，耦接于该移位寄存器，用以阻隔该移位寄存器输出的扫描信号达一预定时段。
2. 如权利要求1所述的栅极驱动器，其中该阻隔电路包括一N型通道以 及一 P型通道的受控开关组件。
3. 如权利要求1所述的栅极驱动器，其中该阻隔电路包括一第一 N型通道的受控开关组件，包含一源极及一漏极，该第一N型 通道的受控开关组件的源极耦接于该栅极线，该第一 N型通道的受控开关组 件的漏极耦接于该移位寄存器；及一第二 N型通道的受控开关组件，包含一漏极及一源极，该第二N型 通道的受控开关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组 件的源极耦接于一低电平电压源。
4. 如权利要求1所述的栅极驱动器，其中该阻隔电路包括 一第一P型通道的受控开关组件，包含一漏极及一源极，该第一P型通道的受控开关组件的漏极耦接于该栅极线，该第一P型通道的受控开关组件 的源极耦接于该移位寄存器；及一第二P型通道的受控开关组件，包含一漏极及一源极，该第二P型通 道的受控开关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件 的源极耦接于一高电平电压源。
5. —种可输出无重叠扫描信号的液晶显示器，包括-一基板；多条栅极线，排列于该基板上；多条数据线，排列于该基板上，并与所述多条栅极线交错；多个像素，每一像素包含一薄膜晶体管及一像素电容，该薄膜晶体管耦 接于一数据线及一栅极线，该像素电容耦接于该薄膜晶体管；一数据驱动器，用以输出多个像素数据至所述多条数据线；以及 一栅极驱动器，包括相互耦接的多级栅极驱动电路，用以输出多个扫描信号，每一级栅极驱动电路包括一移位寄存器，用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及一阻隔电路，耦接于该移位寄存器，用以阻隔该移位寄存器输出的扫描信号达一预定时段。
6. 如权利要求5所述的液晶显示器，其中该阻隔电路包括一N型通道以 及一 P型通道的受控开关组件。
7. 如权利要求5所述的液晶显示器，其中该阻隔电路包括一第一 N型通道的受控开关组件，包含一源极及一漏极，该第一N型 通道的受控开关组件的源极耦接于该栅极线，该第一 N型通道的受控开关组 件的漏极耦接于该移位寄存器；及一第二 N型通道的受控开关组件，包含一漏极及一源极，该第二N型 通道的受控开关组件的漏极耦接于该栅极线，该第二 N型通道的受控开关组 件的源极耦接于一低电平电压源。
8. 如权利要求5所述的液晶显示器，其中该阻隔电路包括 一第一P型通道的受控开关组件，包含一漏极及一源极，该第一P型通道的受控开关组件的漏极耦接于该栅极线，该第一P型通道的受控开关组件 的源极耦接于该移位寄存器；及一第二P型通道的受控开关组件，包含一漏极及一源极，该第二P型通 道的受控开关组件的漏极耦接于该栅极线，该第二 P型通道的受控开关组件 的源极耦接于一高电平电压源。
9. 如权利要求5所述的液晶显示器，其中该数据驱动器产生控制该阻隔 电路的控制信号。
10. —种液晶显示器输出无重叠扫描信号的方法，包括 一移位寄存器根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号；以及 当该移位寄存器输出的扫描信号达一工作时段时，使用控制信号控制耦 接于该移位寄存器的阻隔电路，阻隔该移位寄存器输出的扫描信号达一预定 时段。
11. 如权利要求IO所述的方法，其中该阻隔电路包括一第一P型通道的 受控开关组件，其源极耦接于该移位寄存器，以及一第二N型通道的受控开 关组件，其源极耦接于一低电平电压源，其中该控制信号为相互相同相位， 同步地控制该N型通道以及该P型通道的受控开关组件，以阻隔该移位寄存 器输出的扫描信号达该预定时段。
12. 如权利要求IO所述的方法，其中该阻隔电路包括一第一N型通道的受控开关组件，其漏极耦接于该移位寄存器，以及一第二P型通道的受控开 关组件，其源极耦接于一高电平电压源，其中该控制信号为相互相同相位， 同歩地控制该N型通道以及该P型通道的受控开关组件，以阻隔该移位寄存 器输出的扫描信号达该预定时段。
13. 如权利要求IO所述的方法，其中该阻隔电路包括一第一N型通道的 受控开关组件，其漏极耦接于该移位寄存器，以及一第二N型通道的受控开 关组件，其源极耦接于一低电平电压源，其中该控制信号为相互相反相位， 同步地控制该二N型通道的受控开关组件，以阻隔该移位寄存器输出的扫描 信号达该预定时段。
14. 如权利要求IO所述的方法，其中该阻隔电路包括一第一P型通道的 受控开关组件，其源极耦接于该移位寄存器，以及一第二P型通道的受控开 关组件，其源极耦接于一高电平电压源，其中该控制信号为相互相反相位， 同步地控制该二P型通道的受控开关组件，以阻隔该移位寄存器输出的扫描 信号达该预定时段。
全文摘要
本发明提供一种输出无重叠扫描信号的栅极驱动器、液晶显示器及方法。该栅极驱动器包括相互耦接的多级栅极驱动电路，用以输出多个扫描信号。每一级栅极驱动电路包括一移位寄存器以及一阻隔电路，其中移位寄存器用以根据一频率信号及前一级栅极驱动电路的扫描信号而产生一扫描信号，阻隔电路耦接于移位寄存器，用以阻隔移位寄存器输出的扫描信号达一预定时段，而产生相邻级栅极驱动电路彼此时序无重叠的多个扫描信号，改善液晶显示器的画面质量。
文档编号G09G3/20GK101127199SQ20071014873
公开日2008年2月20日 申请日期2007年9月6日 优先权日2007年9月6日
发明者刘斡中 申请人:友达光电股份有限公司
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